DE2650574A1 - Speicher - Google Patents

Speicher

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DE2650574A1
DE2650574A1 DE19762650574 DE2650574A DE2650574A1 DE 2650574 A1 DE2650574 A1 DE 2650574A1 DE 19762650574 DE19762650574 DE 19762650574 DE 2650574 A DE2650574 A DE 2650574A DE 2650574 A1 DE2650574 A1 DE 2650574A1
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Description

Die Erfindung betrifft einen Speicher für löschendes Lesen.
Ein Halbleiterspeicher mit Eintransistorzellen ist ein Speicher für löschendes Lesen, in dem bei jedem Lesen gespeicherte Information gelöscht wird. Daher wird bisher, wenn eine Wortleitung in einem Speicher während des Lesens ausgewählt bzw. angesteuert wird, die in allen dieser angesteuerten Wortleitung zugeordneten Zellen gespeicherte Information auf einer entsprechenden Datenleitung gelesen, und die gelesenen Signale werden durch hochempfindliche und mit den jeweiligen Datenleitungen verbundene Leseverstärker zum Neuschreiben (Erneuern) verarbeitet. In diesem Fall sollte ein Lese-
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verstärker zum Neuschreiben für jede Datenleitung vorgesehen sein. Ein derartiger Leseverstärker nimmt einen viel größeren Raum ein als die Speicherzelle, und dies macht den Entwurf der Anordnung der Speicher-Baugruppe und der Leseverstärker-Baugruppe sehr schwierig.
Es ist daher Aufgabe der Erfindung, einen Speicher anzugeben, der einen gemeinsamen Leseverstärker für mehrere Datenleitungen ermöglicht, um so den Entwurf der Anordnung zu vereinfachen; die durch die Speicherzellen eingenommene Fläche soll verringert werden, um eine hohe Integrationsdichte zu erleichtern.
Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruches 1 angegebenen Merkmale gelöst.
Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 den Entwurf eines Ausführungsbeispiels des erfindungsgemäßen Speichers,
Fig. 2 einen Schnitt H-II in Fig. 1,
Fig. 3 das Schaltbild des Speichers der Fig. 1 und 2,
Fig. k einen Schnitt einer Abwandlung des Speichers der Fig. 1 und 2,
Fig. 5 das Schaltbild eines anderen Ausführungsbeispiels des erfindungsgemäßen Speichers,
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Pig. 6 den Entwurf eines Beispieles für die beim Speicher der Fig. 5 verwendete Speicherzelle j
Fig. 7 einen Schnitt von Fig. 6,
Fig. 8 ein Schaltbild eines weiteren Ausführungsbeispiels des erfindungsgemäßen Speichers, und
Fig. 9 Schaltbilder weiterer Ausführungsbeispiele bis 16 des erfindungsgemäßen Speichers.
Die Fig. 1 bis 3 zeigen ein Ausführungsbeispiel des erfindungsgemäßen Speichers, wobei in Fig. 1 ein Entwurf der Anordnung, in Fig. 2 ein Schnitt II-II in Fig. 1 und in Fig. 3 ein Schaltbild dargestellt sind.
Die Fig. 1 zeigt einen Entwurf von zwei Bits von Speicherzellen MCQ und MC, und die Fig. 2 zeigt einen Schnitt II-II in Fig. 1.
Wie in den Fig. 1 und 2 dargestellt sind, liegen zwei Schichten aus Polysilizium (polykristallines Silizium) auf einem P-Substrat SB, wobei dazwischen ein Isolierfilm IS aus SiOp (Siliziumdioxid) vorgesehen ist. Eine der Schichten entspricht der Wortleitung W„ und die andere der Stromversorgungselektrode PL sowie der Datenleitungs-Steuerelektrode DG.
Wenn Hochspannung an der Elektrode PL liegt, wird eine Inversionsschicht ST unmittelbar darunter gebildet, und es entsteht eine Speicherkapazität C„ durch eine Gate-Kapazität
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zwischen der Inversionsschicht ST und der Elektrode PL. Wenn Hochspannung an der Steuerelektrode DG liegt, wird eine Inversionsschicht CH darunter erzeugt.
Bei der Herstellung einer derartigen Speicherzelle werden die Stromversorgungselektrode PL entsprechend dem Stromversorgungsanschluß VDD und die Datenleitungs-Steuerelektrode DG auf dem P-Substrat unter Zwischenlage eines dünnen Oxidfilmes gebildet, dann wird eine dickere Oxidschicht mit einer Dicke t. erzeugt, anschließend wird lediglich die Fläche entsprechend dem Transistor Qg weggeätzt, eine dünne Oxidschicht mit einer Dicke tn wird auf der weggeätzten Fläche gebildet, und schließlich wird die Wortleitung Wn entsprechend der zweiten Schicht erzeugt.
Im folgenden wird näher erläutert, wie Information von außen eingeschrieben oder Information aus der so hergestellten Zelle MCQ gelesen wird. Wenn eine Spannung mit hohem Pegel an der Steuerelektrode DG liegt, wird die die Datenleitung bildende Inversionsschicht CH unmittelbar darunter erzeugt, so daß die Schreibinformation, die an die Diffusionsschicht K von außerhalb des Speichers angelegt ist, die der Datenleitung entspricht, in den Kondensator Cc in der Zelle MCn über den Bereich Q eingeschrieben wird, indem die Wortleitung Wn eingeschaltet ist. Auf ähnliche Weise wird beim Lesen die gespeicherte Spannung in der Zelle MCn zum Diffusionsbereich K gelesen, indem die Wortleitung WQ eingeschaltet und eine Spannung mit hohem Pegel an die Steuerelektrode DG gelegt wird.
Das Ausführungsbeispiel der Fig. 1 und 2 hat den Nachteil', daß die Lade/Entlade-Geschwindigkeit für die Datenleitung niedrig ist, wenn die Zellen auf herkömmliche Weise hergestellt werden, da die Inversionsschicht CH, die die Datenleitung bildet, und die Steuerelektrode DG als eine Art MOS-
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Transistor vom Anreicherungstyp angesehen werden können. Dieser Nachteil kann überwunden werden, indem sie in einer MOS-Struktur vom Verarmungstyp aufgebaut werden. Zu diesem Zweck kann für N-Kanal-MOS z. B. ein Fremdstoff (Phosphor) in die Si-Fläche nahe der Grenze der Inversionsschicht CH und des Oxidfilmes IS eingebracht werden (z. B. durch Ionenimplantation). Da es in diesem Fall einfacher ist, die Elektroden PL und DG mittels der gleichen Maske herzustellen, kann der Fremdstoff in die Inversionsschichten ST und CH selbstjustiert eingebracht werden, so daß die Anzahl der Masken im Vergleich zu dem Verfahren verringert werden kann, bei dem der Fremdstoff lediglich in die Inversionsschicht CH eingebracht wird. Durch Einbringen des Fremdstoffes in die Inversionsschicht ST wird der Rauschabstand der Speicherzelle für Änderung der Hochspannung an der Elektrode PL erhöht, da die effektive Speicherkapazität auf übliche Weise zunimmt. Wenn der Fremdstoff durch Ionenimplantation in die Inversionsschicht CH eingebracht wird, bewegen sich die Elektronen in der Inversionsschicht CH schnell, wenn die Spannung mit hohem Pegel an der Steuerelektrode DG liegt.
Zur Überwindung des oben erläuterten Nachteiles kann das Prinzip einer Ladungsubertragungsanordnung verwendet werden. In Fig. 4 wird eine dünne N-Schicht N (ungefähr 0,5 /Um oder dünner) unterhalb der Steuerelektrode DG unter Zwischenlage der Isolierschicht IS gebildet. Die N-Schicht hat eine Fremdstoffkonzentration von ungefähr 2 · 10 cm und ist so angeordnet, daß sie mit einer N -Diffusionsschicht K verbunden ist. An die Steuerelektrode DG kann ein Potential von 0 V gelegt werden.
Die Fig. 3 zeigt ein Schaltbild des mittels der Zellen der Fig. 1 und 2 aufgebauten Speichers, wobei vier Speicherzellen in einer Matrix vorgesehen sind. In Fig. 3 sind ein
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Ansteuerglied DGD für die Steuerleitungen DG„ und DG. und ein Dateneingangsglied DIC vorgesehen. Jede Speicherzelle MCQ bis MC hat einen Ladungsspeicherkondensator Cg und einen Transistor Q„. Der Ladungsspeicherkondensator C besteht aus einer Kapazität zwischen der Elektrode PL und der Inversionsschicht ST in Fig. 2 und der Transistor Q„ aus den Inversionsschichten ST und CH und dem Bereich Q in Fig. 2. Der Stromversorgungsanschluß VDD entspricht der Elektrode PL in Fig. 2, und die Datenleitungen DL0 und DL. entsprechen der Inversionsschicht CH in Fig. 2.
Es sei angenommen, daß die Spannung am Kondensator C~ entweder O V (entsprechend "0") oder V11 (entsprechend "1") beträgt und sich schrittweise von 0 V nach V„ ändernde Spannungsimpulse an den Wortleitungen W (W0, W) und den Steuerleitungen DG (DG DG ) liegen. Bei einem derartigen Speicher ist lediglich die Speicherzelle, in der Spannungen V„ an deren ausgewählten Wortleitung W und Steuerleitung DG liegen, mit dem Leseverstärker SA und dem Dateneingangsglied DIC zum Lesen und Schreiben verbunden. Wenn die Spannung lediglich an einer Leitung liegt (z. B. wenn die Wortleitung WQ eingeschaltet, die Steuerleitung DG0 jedoch ausgeschaltet ist), wird keine Inversionsschicht unmittelbar unterhalb der nicht gewählten Steuerleitung DG (z. B. DGq) gebildet, und die Datenleitung DLQ (die durch die Inversionsschicht gebildet wird, wenn die Steuerleitung DGq eingeschaltet ist) ist vom Eingangsglied DIC und vom Leseverstärker SA isoliert. Indem auf diese Weise die Impulse wahlweise zu den Wortleitungen WQ und W1 und den Steuerleitungen DG0 und DG1 gespeist werden, kann eine Speicherzelle MC aus der 2 χ 2-Matrix gewählt werden.
Die Fig. 5 bis 7 zeigen ein weiteres Ausführungsbeispiel des erfindungsgemäßen Speichers, wobei in Fig. 5 ein Schaltbild, in Fig. 6 der Entwurf einer Speicherzelle und in Fig. 7 ein Schnitt hiervon dargestellt sind.
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Wie in Pig. 5 gezeigt ist, hat jede Speicherzelle MCQ bis MC, einen Transistor QD zusätzlich zum Kondensator C„ und zum Transistor Q„ in Fig. 3. Der Transistor Q~ liegt zwischen der Ausgangselektrode (Drain oder Source) des Transistors QQ, der durch die Wortleitungen WQ und W. und die Datenleitung DL gesteuert ist, und er ist durch die Steuerleitungen DGQ und DG gesteuert. Der übrige Aufbau der Schaltung entspricht der Fig. 3. Demgemäß wird das Ausgangssignal von lediglich der Speicherzelle MC, bei der die Wortleitung W und die Steuerleitung DG eingeschaltet sind, zur Datenleitung DL abgeführt.
Die beim Schaltbild der Fig. 5 verwendeten Speicherzellen sind so aufgebaut, wie dies in den Fig. 6 und 7 dargestellt ist, wobei eine Elektrode CP entsprechend dem Anschluß VDD und eine Datenleitung DL aus der Inversionsschicht vorgesehen sind, die mit einem Kondensator C3 unterhalb der Elektrode CP über Transistoren Q und Q„ verbunden ist, die durch die Datenleitungs-Steuerelektrode DG zwischen derselben und dem Substrat gebildet werden.
Die Fig. 8 zeigt ein weiteres Ausführungsbeispiel des erfindungsgemäßen Speichers, bei dem der durch die Steuerleitung DG gesteuerte Transistor Q„ zwischen dem Gate des Transistors Q0 und der Wortleitung W liegt. Wenn die Wort-
leitung WQ und die Steuerleitung DGQ gewählt werden, werden die Transistoren Q_ und Qn in der Speicherzelle MCn an der Kreuzung der Leitungen eingeschaltet, und es kann das Lesen oder Schreiben dieser Zelle durchgeführt werden.
Die Fig. 9 zeigt ein weiteres Ausführungsbeispiel des erfindungsgemäßen Speichers, bei dem K · L Untermatrizen MAq o bis MA,. . K_-, in einer Matrix durch ein gemeinsames Steuerleitungs-Ansteuerglied DGD und ein gemeinsames Wortleitungs-Ansteuerglied WD angesteuert werden. Jede Unter-
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matrix hat eine Anzahl von Speicherzellen, wie z. B. in den Fig. 3, 5 und 8 gezeigt, die in einer Matrix angeordnet sind. Die Wortleitungen WQ und VL und die Steuerleitungen DGQ bis DG sind gemeinsam für jede Matrix MA vorgesehen. Impulse liegen wahlweise an den Wortleitungen VL und VL durch das Wortleitungs-Ansteuerglied V/D und ein Adressensignal a„. Auf ähnliche Weise liegt ein Impuls wahlweise an einer der Steuerleitungen DG bis DG durch das Steuerleitungs-Ansteuerglied DGD und Adressensignale a0 und a . Als Ergebnis wird ein Signal aus einer gewählten Speicherzelle in jeder Matrix MA in den Leseverstärker in jeder Matrix MA gelesen. Die Ausgangssignale der jeweiligen Leseverstärker werden weiterhin so gewählt, daß lediglich einer von ihnen aus dem Chip ausgelesen wird. Am Ausführungsbeispiel der Fig. 9 ist wesentlich, daß die jeweiligen Matrizen MA lediglich über Verdrahtungen verbunden sind, und die Ansteuerglieder WD, DGD zum Ansteuern der Matrizen können zentral angeordnet werden. Bei bisher üblichen Halbleiterspeichern ist jede Wortleitung oder Datenleitung in jeder Speichermatrix mit einem Adressen-Decoder und dem Ansteuerglied gekoppelt, die eine beträchtlich größere Fläche als die Speicherzelle einnehmen. Daher paßt die Teilung oder Zeilendichte für die Speicherzellen nicht zur Teilung oder Zeilendichte für diese Glieder, Dies beeinträchtigt wesentlich die Verwirklichung der Schaltung mit großer Integrationsdichte. Da andererseits beim Ausführungsbeispiel der Fig. 9 die Verdrahtung (deren Teilung oder Zeilendichte kleiner als die Teilung oder Zeilendichte für die Speicherzellen sein kann) der einzige Grenzfaktor ist, wird die Verwirklichung einer Schaltung mit großer Integrationsdichte kaum beeinträchtigt.
Die Fig. 10 zeigt ein weiteres Ausführungsbeispiel des 'erfindungsgemäßen Speichers, wobei Speicherzellen mit kleinen Teilungskoordinaten verwendet werden. (Beim dargestellten Ausführungsbeispiel hat die Wortleitungs-Koordinate
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eine kleine Teilung, und die Datenleitungs-Koordinate hat eine ausreichend große Teilung.) Während die Schaltung der Fig. 9 ein Lesesignal von jeder Matrix MA erzeugt, bildet die Schaltung der Fig. 10 ein Lesesignal aus einer Gruppe von Matrizen MA.
In Fig. 10 sind vorgesehen ein Erneuerungs-Steuerglied REC, Steuersignalleitungen GCQ bis GC vom Erneuerungs-Steuerglied REC, Transistoren QWOq b^s Sn 1' Steuerleitungen DGQ bis DG , Wortleitungen WQ0 bis W,. und Untermatrizen MAQ0 bis MA5
Anfänglich sind alle Transistoren Qw00 bis Qt^1 durch die Signale auf den Steuerleitungen GC„ bis GC vom Steuerglied REC und die Signale auf den Signalleitungen WCQ und WC1 vom Wortleitungs-Steuerglied WD eingeschaltet, um alle Wortleitungen W00 bis W auf eine Spannung mit hohem Pegel vorher aufzuladen. Während dieser Zeit werden die Steuerleitungen DG _ bis DG.f- auf 0 V gehalten. Dann wird eine nichtgewählte Signalleitung W^n oder W0-1 auf 0 V durch das Adressensignal aj, und das Wortleitungs-Ansteuerglied WD entladen. Auf diese Weise wird die nichtgewählte Wortleitung in der jeweiligen Untermatrix auf 0 V entladen. Sodann wird lediglich eine gewählte Leitung der Steuersignalleitungen GCQ bis GC_ auf 0 V durch das Steuerglied REC und Adressensignale a,- und a,-rückgesetzt, und die übrigen nichtgewählten Leitungen werden auf der Spannung mit hohem Pegel gehalten. Nach Abschluß dieser Operation liegt ein Spannungsimpuls mit hohem Pegel an einer gewählten Steuerleitung (z. B. DGQ) der Steuerleitungen DG0 bis DG.,, durch das Glied DGD und die Adressensignale aQ bis a,. Auf diese Weise kann lediglich die Speicher zelle MC an der Kreuzung der Wortleitung WQ0 und der Steuerleitung DGq gewählt werden. Im folgenden wird ein besonderer Vorteil dieses Ausführungsbeispiels im Vergleich zum Ausführungsbeispiel der Fig. 9 näher erläutert. Wenn allgemein eine
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Speicherzelle aus jeder Matrix MA gewählt werden soll, sollte der jeder Matrix MA zugeordnete Leseverstärker wegen des löschenden Lesens betrieben werden. Im allgemeinen nimmt der Leistungsverbrauch zu, wenn die Leseverstärker betrieben werden. Wenn eine Anzahl von Leseverstärkern gleichzeitig arbeiten, wird eine erlaubte Grenze des Leistungsverbrauchs für den Großintegrationsspeicher (LSI-Speicher) überschritten. Daher sollte der Leistungsverbrauch der übrigen beitragenden Schaltung möglichst klein sein. Wenn beachtet wird, daß das Produkt aus dem Leistungsverbrauch und der Geschwindigkeit im allgemeinen konstant ist, so bedeutet dies eine Verringerung der Geschwindigkeit. Beim Ausführungsbeispiel der Fig. 10 wird lediglich ein Leseverstärker SA betrieben, und daher ist eine hohe Betriebsgeschwindigkeit gewährleistet. Beim herkömmlichen Speicher, bei dem alle mit einer Wortleitung verbundenen Speicherzellen gleichzeitig mit Löschung gelesen werden, wie z. B. bei einer sogenannten Eintransistorzelle aus einem Transistor und einem Speicherkondensator, ist es unmöglich, lediglich eine Speicherzelle zu wählen und wahlweise einen Leseverstärker zu betreiben, so daß der Speicher insgesamt eine geringe Betriebsgeschwindigkeit hat. Dies folgt offenbar aus dem wesentlichen Nachteil der Eintransistorzelle, bei der, wie oben erläutert, das Neuschreiben von Bedeutung ist. Das Ausführungsbeispiel der Fig. 10 kann einfach hergestellt werden, da die Speicherzellen selbst wie beim Ausführungsbeispiel der Fig. 3 mit Spannungsübereinstimmung arbeiten. Die Speicherzelle der Fig. 3 ist eine dynamische Speicherzelle, die ein periodisches Neuschreiben (Erneuern) erfordert. In diesem Fall ist es wirkungsvoller, mehrere Speicherzellen MC gleichzeitig zu erneuern. Beim Ausführungsbeispiel der Fig. 10 erfolgt das Erneuern auf die folgende Weise. Wenn ein Erneuerungs-Befehlssignal REF vorliegt, werden die Signalleitungen GCQ bis GC, auf 0 V rückgesetzt, nachdem eine der Signalleitungen WCQ und WC1 (z. B. WC1) entladen wurde. Als Ergebnis werden die Transistoren QWOo b^"5 ^w* ι gesperrt, und die Wort leitungen
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Won» W1n, W0n und W-,n, die mit der Signalleitung Wnn verbunden
UvJ Xw ^U J)U t/U
waren, werden auf der Spannung mit hohem Pegel gehalten. Danach wird die Steuerleitung DGQ eingeschaltet, so daß vier Speicherzellen an den Kreuzungen von vier Wortleitungen und die Steuerleitung DG ausgewählt werden, und die Leseverstärker SA in der Matrix, zu der die ausgewählten Speicherzellen gehören, werden zum Erneuern betätigt. Wenn die Verdrahtungsdichte der Wortleitungen W00 bis W-... ausreichend groß ist, ist offenbar, daß ein Decodierer und ein Ansteuerglied mit jeder Wortleitung ähnlich der herkömmlichen Anordnung verbunden sein kann, damit eine Spannung an eine gewählte Wortleitung angelegt werden
kann.
Die Fig. 11 zeigt ein weiteres Ausführungsbeispiel des erfindungsgemäßen Speichers, bei dem Zusatzzellen DC zum
Löschen von Rauschsignalen vorgesehen sind, die während
der Anlegung von Spannungen an die Wortleitungen W auftreten, um differentiell das Signal von der gewählten Speicherzelle MC zu lesen. Wenn eine mit geradzahligen Steuerleitungen DG (DGq, DGp) verbundene Speicherzelle MC ausgewählt wird, ist die Ersatz-Steuerleitung DDG. eingeschaltet; wenn eine mit ungeradzahligen Steuerleitungen DG (DG , DG ) verbundene Speicherzelle MC ausgewählt wird, ist die Ersatz-Steuerleitung DDG0 eingeschaltet. Es ist von Bedeutung, daß die zu wählenden Speicherzellen MC und die Zusatzzelle DC
an die gleiche Wortleitung angeschlossen sind, so daß Rauschsignale sofort gelöscht werden können und das Wortleitungs-Ansteuerglied vereinfacht werden kann. Eine gemeinsame
Datenleitung CDT verbindet die Datenleitungen Dn, D und DDn zusammen. Eine gemeinsame Datenleitung CDT verbindet die
Datenleitungen D1, D5 und DD1 zusammen.
Die Fig. 12 zeigt ein weiteres Ausführungsbexspiel
des erfindungsgemäßen Speichers. Wenn bei diesem Ausführungsbexspiel eine Speicherzelle MC in dem Speicherglied, zu dem
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die Wortleitungen WQ bis W, gehören, ausgewählt wird, wird die Zusatz-Wortleitung DW. in dem Speicherglied, zu dem die anderen Wort leitungen W1, bis W„ gehören, eingeschaltet. Wenn andererseits eine Speicherzelle MC in dem Speicherglied ausgewählt wird, zu dem die Wortleitungen W^ bis W7 gehören, wird die Zusatz-Wortleitung DW_ in dem Speicherglied, zu dem die anderen Wortleitungen WQ bis W gehören, eingeschaltet, und Signale, die auf den gemeinsamen Datenleitungen CDT und CDT differenziert auftreten, werden durch den Leseverstärker SA verarbeitet.
Die Fig. 13 zeigt ein weiteres Ausführungsbeispiel des erfindungsgemäßen Speichers, bei dem die gemeinsamen Datenleitungen CDT und CDT von entgegengesetzten Seiten der Matrix MA wie in Pig. Il genommen sind.
Da im allgemeinen die Lesesignalspannung von der Speicherzelle MC in den Fig. 1 und 2 sehr klein ist, muß während der Herstellung beachtet werden, daß eine elektrische Unsymmetrie (z. B. eine kapazitive Unsymmetrie) zwischen den Datenleitungen CDT und CDT aufgrund einer Fehlausrichtung der Maske während der Fertigung verhindert wird. Wenn z. B. die Kapazität der Datenleitung CDT zu viel größer als die Kapazität der Datenleitung CDT in den ,Fig. 11 und 13 aufgrund einer Masken-Fehlausrichtung ist, führt diese kapazitive Unsymmetrie in gleicher Weise zu einem Rauschen, das eine genaue Erfassung des Signales verhindert. Dieser. Nachteil kann ausgeschlossen werden, indem die Datenleitungen CDT und CDT miteinander in ungeradzahliger Anzahl gekreuzt werden, um die Kapazitäten vollständig abzugleichen, wobei die Kreuzung in der in den Fig. 14 und 15 dargestellten Weise erfolgt. Obwohl nur eine einzige Kreuzung dargestellt ist, so ist selbstverständlich, daß dies keine Einschränkung bedeuten soll.
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Die Fig. 16 zeigt einen Teil einer bestimmten Anordnung, bei der die Anordnung der Fig. 10 zusammen mit den Ersatzzellen der Fig. 11 verwendet wird. Dabei sind vorgesehen NAND-Gatter Nl und N2, Steuersxgnalanschlüsse RWC und SET und Datenausgangsleitungen DAQ und DAQ. Der Leseverstärker SA kann ein herkömmliches Flipflop sein.
Wenn, wie oben erläutert, die Signalleitung GCQ in Fig. 10 gewählt und auf 0 V rückgesetzt und lediglich die Wortleitung W00 auf der Spannung mit hohem Pegel gehalten sowie anschließend die Steuerleitung DGQ eingeschaltet wird (die Ersatzzellen sind in Fig. 10 weggelassen), treten die Lesesignale von der Speicherzelle MC auf den gemeinsamen Datenleitungen CDT und CDT auf. Wenn danach das Setzsignal SET eingeschaltet wird, werden die Lesesignale durch den Flipflop-Leseverstärker SA gelesen. Anschließend wird das Steuersignal RWC eingegeben, um Ausgangssignale auf den Ausgangsleitungen DA und DA0 zu erzeugen. Wenn beide Wortleitungen W00 und W01 nicht gewählt sind, bleibt die Signalleitung GC0 auf der Spannung mit hohem Pegel, so daß der Leseverstärker SA nicht arbeitet, selbst wenn das Setzsignal SET eingeschaltet ist» Die gemeinsamen Datenleitungen CDT, CDT sind von den Daten-Ausgangsleitungen DAQ und DAQ getrennt, selbst wenn das Steuersignal RWC eingeschaltet ist.
Wie oben erläutert wurdes ermöglicht die Erfindung die Herstellung eines sehr schnellen und sehr dichten LSI-Speichers, d. h. mit großintegrierten Schaltungen.
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Claims (1)

  1. Patentansprüche
    Speicher mit mehreren parallelen Wortleitungen in vorbestimmter Richtung, an denen wahlweise Signale liegen,
    gekennzeichnet durch
    mehrere parallele Steuerleitungen (DGQ, DG.), die die Wortleitungen (Wq, W.) kreuzen, an denen wahlweise Signale liegen,
    mehrere Speicherzellen (MCQ bis MC ), die an den Kreuzungen der Wortleitungen (W0, W1) und der Steuerleitungen (DGQ, DG.) angeschlossen sind, und
    mehrere Informationsleitungen (DL0, DL.) parallel zu den Steuerleitungen (DG_, DG ) zum Lesen und/oder Schreiben von Information für eine gewählte Speicherzelle (MC0 bis MC3) (Fig. 3).
    2, Speicher nach Anspruch 1, gekennzeichnet durch einen Leseverstärker (SA), der an alle Informationsleitungen , DL1) angeschlossen ist (Fig. 3).
    3. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen (MC) eine Zusatzzelle (DC) für jede Informationsleitung (D, DD) und wenigstens einen Leseverstärker (SA) zum differenzierten Verstärken der Ausgangssignale von zwei Informationsleitungen (DL) aufweisen (Fig. 11).
    4. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß jede Informationsleitung (DL) eingeschaltet ist, wenn ein gegebenes Signal an der entsprechenden Steuerleitung (DG) liegt.
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    5. Speicher nach Anspruch 4,
    dadurch gekennzeichnet,
    daß jede Speicherzelle (MC0, MC1) einen Transistor (Qn), einen Kondensator (C„) und einen Stromversorgungsanschluß (VDD) aufweist,
    daß die Eingangselektrode des Transistors (Q ) mit einer Wortleitung (W0) verbunden ist,
    daß die erste Ausgangselektrode des Transistors (QD) an
    eine Informationsleitung (DL) angeschlossen ist, und
    daß die zweite Ausgangselektrode des Transistors (QD) an einen Anschluß des Kondensators (C ) angeschlossen ist, dessen anderer Anschluß mit dem Stromversorgungsanschluß (Vnr)) verbunden ist (Fig. 3).
    6. Speicher nach Anspruch 1,
    dadurch gekennzeichnet,
    daß jede Speicherzelle (MC-, MC,) einen ersten und einen zweiten Transistor (Qn, QQ), einen Kondensator (CQ) und
    einen Stromversorgungsanschluß (VDD) aufweist,
    daß die Eingangselektrode des ersten Transistors (Qn) an eine Steuerleitung (DG ) angeschlossen ist,
    daß die erste Ausgangselektrode des ersten Transistors (Q ) an eine Informationsleitung (DL..) angeschlossen ist,
    daß die zweite Ausgangselektrode des ersten Transistors (Qn)
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    mit einer ersten Ausgangselektrode des zweiten Transistors (Qg) verbunden ist,
    daß die Eingangselektrode des zweiten Transistors (Qo) an eine Wortleitung (WQ) angeschlossen ist, und
    daß eine zweite Ausgangselektrode des zweiten Transistors (Qc) an einen Anschluß des Kondensators (Cs) angeschlossen ist, dessen anderer Anschluß mit dem Stromversorgungsanschluß (VDD) verbunden ist (Fig. 5).
    7. Speicher nach Anspruch 1,
    dadurch gekennzeichnet,
    daß jede Speicherzelle (MC„) einen ersten und einen zweiten Transistor (QD, Qg), einen Kondensator (C3) und einen Stromversorgungsanschluß ("V00) aufweist,
    daß die Eingangselektrode und die erste Ausgangselektrode des ersten Transistors (Q0) mit einer Steuerleitung (DGQ) bzw. einer Wortleitung (WQ) verbunden sind,
    daß die Eingangselektrode und die erste Ausgangselektrode des zweiten Transistors (Q3) mit der zweiten Ausgangselektrode des ersten Transistors (QD) bzw. einer Informationsleitung (DL0) verbunden sind, und
    daß der eine und der andere Anschluß des Kondensators (C„) mit dem zweiten Ausgangsanschluß des zweiten Transistors (Qc) bzw. dem Stromversorgungsanschluß (V™) verbunden sind
    ο Uu
    (Fig. 8).
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DE2650574A 1975-11-07 1976-11-04 Halbleiter-Speicher Withdrawn DE2650574B2 (de)

Applications Claiming Priority (2)

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