DE2650574B2 - Halbleiter-Speicher - Google Patents

Halbleiter-Speicher

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Description

Die Erfindung betrifft einen Halbleiter-Speicher nach dem Oberbegriff des Patentanspruchs 1.
Ein derartiger Halbleiter-Speicher ist bereits bekannt (vergleiche US-PS 33 87 286).
Dabei sind die Speicherzellen als Ein-Transistor-Zel- r> len aufgebaut.
Demgegenüber ist es Aufgabe der Erfindung, ein (individuelles) Schaltglied für die Bitwahl zu vermeiden.
Die Lösung dieser Aufgabe erfolgt erfindungsgemäß durch die Lehre nach dem Kennzeichen des Patentan- "·■» Spruchs 1.
Erfindungsgemäß fällt also ein derartiges Schaltglied fort, als die zusätzliche Verbindungsleitung bei Nichtbetätigung der zugehörigen Spaltenleitung nicht gebildet wird. Γ·
Im übrigen ist es bereits grundsätzlich für sich gekanntgeworden (vergleiche DEOS 23 09 186, DE-AS 20 8 5 3, DE-AS 20 01 471), in Speicherschaltungen mit einem einzigen Leseverstärker auszukommen, weil beim Lesen nicht alle Speicherzellen eines Worts, "i sondern jeweils nur eine einzige Speicherzelle gelesen wird: insbesondere Bit-Eingang und Bit-Ausgang gemeinsam aus der Speichermatrix herauszuführen (vergleiche DE-AS 19 20 833) und schließlich bei Halbleiter-Speichern mit nur einem Transistor pro ■ Speicherzelle Schreib- und Lese-Bit Leitung als gemeinsame Leitung pro Spalte zu realisieren (vgl. Zeitschrift Elektronik. 1973, Heft 5, S. 169-174).
Zusammenfassend ist festzuhalten, daß der erfindungsgemäße Halbleiter-Speicher wegen der Vermeidung eines individuellen Schaltglieds für die Bitwahi eine besonders hohe Integralionsdichte gestattet.
Anhand der Zeichnung wird die Erfindung näher erläutert. Es zeigt
Fig. 1 in Draufsicht ein Ausführungsbeispiel des erfindungsgemäßen I lalbleiter-Speichers,
Fig. 2 einen Schnitt H-Il in Fig. I,
Fig.J das Schallbild des Halbleiter-Speichers von F i g. 1 und 2,
Fig. 4 einen Schnitt einer Abwandlung des Halbleiter-Speichers von F i g. 1 und 2,
Fig. 5 bis 12 Schaltbilder weiterer Ausführungsbeispiele des erfindungsgeniäßen Halbleiter-Speichers.
Fig. 1 bis 3 zeigen ein Ausführungsbeispiel des erfindungsgemäßen Halbleiter-Speichers, nämlich Fig. 1 eine Draufsicht, Fig. 2 einen Schnitt 11-11 in F i g. 1 und F i g. 3 ein Schaltbild.
Die Fig. 1 zeigt Speicherzellen Λ/G) und MC\ zur Speicherung von zwei Hits.
Gemäß Fig. 1 und 2 liegen zwei Schichten aus Polysilizium (polykristallines Silizium) auf einem P-Substrat SB, wobei dazwischen ein Isolierfilm IS aus SiO. (Siliziumdioxid) vorgesehen ist. Eine der Schichten entspricht einer Wortleitung Wo und die andere einer Stromvcrsorgungselektrode PL sowie einer Spaltenleitung DC.
Wenn hohe Spannung an der Stromversorgungselektrode PL anliegt, wird unmittelbar darunter eine Inversionsschicht ST gebildet und entsteht eine Speicherkapazität C\ durch eine Gate-Kapazität zwischen der Inversionsschicht .ST und der Stroinversorgungselektrode PL Wenn hohe Spannung an der Spaltenleitung DG liegt, wird darunter eine Inversionsschicht C7/erzeugt.
Bei der Herstellung einer derartigen Speicherzelle werden die .Stromversorgungselektrode PL entsprechend dem Stromversorgungsanschluß V»» und die Spaltenieitung DC auf dem P-Substrat unter Zwischenlage eines dünnen Oxidfilnies gebildet, dann wird eine dickere Oxidschicht mit einer Dicke ii erzeugt, anschließend wird lediglich die Hache entsprechend dem Transistor Qs weggeätzt, eine dünne Oxidschicht mit einer Dicke ίο wird auf der weggeätzten Fläche gebildet, und schließlich wird die Wortleitung W0 entsprechend der /weiten Schicht erzeugt.
Im folgenden wird näher erläutert, wie Information von außen eingeschrieben oder Information aus der so hergestellten Zelle MC» gelesen wird:
Wenn eine hohe Spannung an der Spaltenleitung DG liegt, wird unmittelbar darunter die eine zusätzliche Verbindungsleitung bildende Inversionsschicht C// erzeugt, so daß Schreibinformation, die an die Diffusionsschicht K von außerhalb des Speichers angelegt ist, die der Datenleitung zugeordnet ist, in den Kondensator Cs in der Speicherzelle MC» über den Bereich Q eingeschrieben wird, indem die Wortleitung Wi) erregt ist. Auf ähnliche Weise wird beim Lesen die gespeicherte Spannung in der Speicherzelle Λ/G) zum Diffusionsbereich K gelesen, indem die Wortleitung WO erregt und eine hohe Spannung an die Spaltenleitung DG gelegt wird.
Das Ausfuhrtingsbeispiel der I·' i g. I und 2 hat insoweit einen gewissen Nachteil, als die Lade/F.ntlade-Geschwindigkeit für die Datenleilung niedrig ist, wenn die Zellen auf herkömmliche Weise hergestellt werden, da die Inversionsschicht (7/, die die zusätzliche
Verbindungsleitung bildet, und die .Spaltenleitungen DG als eine Art MOS-Transistor vom Anreicherungstyp angesehen werden können. Dieser Nachteil kann überwunden werden, indem sie in einer MOS-Struktur vom Verarmungstyp aufgebaut werden. Zu diesem Zweck kann für einen N-Kana! MOS z.B. ein Fremdstoff (Phosphor) in die Si-Fläche nahe der Grenze der Inversionsschicht CH und des Oxidfilmes /5 eingebracht werden (z. B. durch Ionenimplantation). Da es in diesem Fall einfacher ist, die Stromversorgungselektrode PL und die Spaltenleitung DG mittels der gleichen Maske herzustellen, kann der Fremdstoff in die Inversionsschichten SF und CH selbstjustierend eingebracht werden, so i'aß die Anzahl der Masken im Vergleich zu dem Verfahren verringert werden kann, bei dem der Fremdstoff lediglich in die Inversionsschicht CH eingebracht wird. Durch Einbringen des Fremdstoffes in die Inversionsschicht ST wird der Räuschabsland der Speicherzelle für Änderung der hohen Spannung an der StromversorgungsJektrc.de PL erhöht, da die effektive .Speioherkapazilät auf übliche Weise zunimmt. Wenn der Fremdstoff durch Ionenimplantation in die Inversionsschicht CHeingebracht wird, bewegen sich die Elektronen in der Inversionsschicht CH schnell, wenn die hohe Spannung an der Spaltenleitung DG liegt.
Zur Überwindung des oben erläuterten Nachteiles kann das Prinzip einer l.adungsübertragungsanordnung verwendet werden. In F i g. 4 wird eine dünne N-Schicht N (ungefähr 0,5 μ in oder dünner) unterhalb der Spaltenleitung DG unter Zwischenlage einer Isolierschicht IS gebildet. Die N-Schicht hat eine Fremdstoffkonzentration von ungefähr 2 · 10"1Cm ' und so angeordnet, daß sie mit einer N ' -Diffusionsschicht K verbunden ist. An die Spaltenleitung DG kann ein Potential von 0 V gelegt werden.
Die Fig. 3 zeigt ein Schallbild des mittels der Speicherzellen von F i g. 1 und 2 aufgebauten Speichers, wobei vier Speicherzellen in einer Matrix vorgesehen sind. In Fig. 3 sind ein Ansteuerglied DGD für die Spaltenleitungen DOO und DG\ und ein Dateneingabeglied DIC vorgesehen. Jede Speicherzelle WC« bis MC\ hat einen Ladungsspeicherkondensator Cs und einen Transistor Qs. Der Ladungsspeicherkondensator Cs besteht aus einer Kapazität zwischen der Stromversorgungselektrode PL und der Inversionsschicht ST in Fi g. 2 und der Transistor Qs aus den Inversionsschichten Sr und CH und dem Bereich Q in Fig. 2. Der Stromversorgur.gsanschluß Vi>n entspricht der Stromversorgungselektrode PL in F i g. 2, und die zusätzlichen Verbindungsleitungen DLn und DLi entsprechen der Inversionsschicht CHm F i g. 2.
Es sei angenommen, daß die Spannung am Kondensator Cv entweder 0 V (entsprechend »0«} oder V/, (entsprechend »1«) beträgt und sich schrittweise von 0 V nach Vu ändernde Spannungsimpulse an den Wortleitungen W(W0, Wi) und den Spaltenleitungen DG(DG0, OGi) liegen. Bei einem derartigen Speicher ist lediglich die Speicherzelle, bei der Spannungen Vn an deren Wortleitung W und deren Spaltenleitung DG liegen, mit dem Leseverstärker SA und dem Dateneingabeglied DIC zum Lesen und Schreiben verbunden. Wenn die Spannung lediglich an einer Leitung liegt (/.. B., wenn die Wortleitung Wo erregt, die Spaltenleitung DGa jedoch nicht erregt ist), wird keine Inversionsschicht unmittelbar unterhalb der nichtausgewählten Spaltenleitung OG (z. G. DG0) gebildet, und die zusätzliche Verbindungsleilung DLq (die durch die Inversionsschicht gebildet wird, wejin die Spaltenieiiung DCi0 erregt ist) zum Dateneingabeglied DIC und vom Leseverstärker SA fehlt. Indem auf diese Weise die Impulse wahlweise zu den Wortleitungen Wo und W, und den Spaltenleitungen DG1* und DG] gespeist werden, kann eine Speicherzelle MC aus der 2 χ 2-Matrix ausgewählt werden.
Die F i g. 5 zeigt ein weiteres Ausführungsbeispiel des erlindungsgemäßen Speichers, bei dem K ■ L Untermatrizen MAo.o bis MAl-\.k- ι in einer Matrix durch ein gemeinsames Spaltenleitungs-Ansteuerglied DGD und ein gemeinsames Wortleitungs-Ansteuerglied WD an gesteuert werden. Jede Untermatrix hat eine Anzahl von Speicherzellen, wie z. B. in Fig.} gezeigt, die in einer Matrix angeordnet sind. Die Wortleitungen Wo und Wi und die Spaltenleitungen DC0 bis DG^ sind gemeinsam für jede Matrix KtA vorgesehen. Impulse liegen wahlweise an den Wortleitungen Wo und Wi durch das Wortleitungs-Ansteuerglied WD und ein Adressensignal a^. Auf ähnliche Weise liegt ein Impuls wahlweise an einer der SpaJtenJeilungen DCo bis DCj durch das Spaltenleitungs-Ansteuerglied DGD und Adressensignale a0 und a\. Als Ergebnis wird ein Signal aus einer gewählten Speicherzelle in jeder Matrix MA in den Leseverstärker in jeder Matrix MA gelesen. Die Ausgangssignale der jeweiligen Leseverstärker werden weiterhin so gewählt, daß lediglich einer von ihnen aus dem Chip ausgelesen wird. Am Ausführungsbeispiel der Fig. 5 ist wesentlich, daß die jeweiligen Matrizen MA lediglich über Verdrahtungen verbunden sind, und die Ansteuerglieder WD, DGD zum Ansteuern der Matrizen können zentral angeordnet werden. Bei bisher üblichen Halbleiter-Speichern ist jede Wortleitung oder Datenleitung in jeder Speichermatrix mit einem Adressen-Decodierer und dem Ansteuerglied gekoppelt, die eine beträchtlich größere Fläche als die Speicherzelle einnehmen. Daher paßt die Teilung oder Zeilendichte für die Speicherzellen nicht zur Teilung oder Zeilendichte für diese Glieder. Dies beeinträchtigt wesentlich die Verwirklichung der Schaltung mit großer Integrationsdichte. Da andererseits beim Ausführungsbeispiel der F i g. 5 die Verdrahtung (deren Teilung oder Zeilendichte kleiner als die Teilung oder Zeilendichte für die Speicherzellen sein kann) der einzige Grenzfaktor ist, wird die Verwirklichung einer Schaltung mit großer Integrationsdichte kaum beeinträchtigt.
Die F i g. 6 zeigt ein weiteres Ausführungsbeispiel des erfindungsgemäßen Speichers, wobei Speicherzellen mit kleinen Teilungskoordinaten verwendet werden. (Beim dargestellten Ausführungsbeispiel hat die Wortleitungs-Koordinate eine kleine Teilung, und die Spaltenleitungs-Koordinate hat eine ausreichend große Teilung.) Während die Schaltung de·- Fig.5 ein Lesesignal von jeder Matrix MA erzeugt, bildet die Schaltung der F i g. 6 ein Lesesignal aus einer Gruppe von Matrizen MA.
In Fig. 6 sind vorgesehen ein Erneuerungs-Steuerglied REC, Steuerleitungen GC0 bis GCj vom Erneuerungs-Steuerglied REC, Transistoren Qwoo bis Qw u, Spaltenleitungen DG0 bis ZiCii, Wortleitungen W00 bis Wh und Untermatrizen WAwbis MA^
Anfänglich sind alle Transistoren Qwoo bis Qw ji durch die Signale auf den Steuerleitungen GCo bis CC3 vom Stcjerglied REC und die Signale auf den Signalleitungen Wc ο und W< Ί vom Wortleitungs-Steuerglied WD eingeschaltet, um alle Wortleitungen W00 bis Wi, auf eine Spannung mit hohem Pegel vorher aufzuladen. Während dieser Zeit werden die Spaltenleitungen DGo
bis DCn-, auf 0 V gehalten. Dann wird eine niehtgcwählte Signallcitung W<-o oder Wc\ auf OV durch das Adrcsscnsignal ;i4 und das Wortleitungs-Anslcuerglicd WD entladen. Auf diese Weise wird die niehtgcwählte Worllcitung in der jeweiligen Untermatrix auf OV entladen. Sodann wird lediglich eine gewühlte Leitung der Stcucrleitungcn GCv bis GO auf 0 V durch das Steuerglied RIiC und Adrcssensignalc n-, und nb rückgesetzt, und die übrigen nichtgcwähltcn Leitungen werden auf der Spannung mit hohem Pegel gehalten. Nach Abschluß dieser Operation liegt ein Spannungsimpuls mit hohem Pegel an einer gewählten Spaltenleitung (z. B. /Xi0) der Spaltenleitungcn DGo bis DGi 5 durch das Steuerglied DGDund die Adrcsscnsignale a» bis ;it. Auf diese Weise kann lediglich die Speicherzelle MC an der Kreuzung einer beliebigen Worllcitung W und einer beliebigen Spaltenleitting DG gewählt werden. Im folgenden wird ein besonderer Vorteil dieses Ausführungsbcispiels im Vergleich zum Ausführungsbeispiel der Γ ig. 5 näher erläutert. Wenn ganz allgemein eine Speicherzelle aus jeder Matrix MA gewählt werden soll, sollte der jeder Matrix MA zugeordnete Leseverstärker wegen des löschenden Lesens betrieben werden. Im allgemeinen nimmt die Leistungsaufnahme zu, wenn die Leseverstärker betrieben werden. Wenn eine Anzahl von Leseverstärkern gleichzeitig arbeitet, wird eine erlaubte Grenze der Leistungsaufnahme für den Großintcgrationsspcicher (LSI-Speichcr) überschritten. Daher sollte die Leistungsaufnahme der übrigen beitragenden Schaltung möglichst klein sein. Wenn beachtet wird, daß das Produkt aus Leistungsaufnahme und Geschwindigkeit im allgemeinen konstant ist, so bedeutet dies eine Verringerung der Geschwindigkeit. Beim Ausführungsbeispiel der 1" i g. 6 wird lediglich ein Leseverstärker SA betrieben, und daher ist eine hohe Betriebsgeschwindigkeit gewährleistet. Beim herkömmlichen Speicher, bei dem alle mit einer Worllcitung verbundenen Speicherzellen gleichzeitig löschend gelesen werden, wie z. B. bei einer sogenannten Lin-Transistor-Zelle aus einem Transistor und einem Speicherkondensator, ist es unmöglich, lediglich eine Speicherzelle zu wählen und wahlweise einen Leseverstärker zu betreiben, so daß der Speicher insgesamt eine geringe Betriebsgeschwindigkeit hat. Dies folgt offenbar aus dem wesentlichen Nachteil der Ein-Transistor-Zelle, bei der, wie oben erläutert, das Neuschreiben von Bedeutung ist. Das Ausführungsbeispiel der F i g. 6 kann einfach hergestellt werden, da die Speicherzellen selbst wie beim Ausführungsbeispiel der Fig. 3 mit Spannungskoinzidenz arbeiten. Die Speicherzelle der F i g. 3 ist eine dynamische Speicherzelle, die ein periodisches Neueinschreiben (Erneuern) erfordert. In diesem Fall ist es wirkungsvoller, in mehrere Speicherzellen MC gleichzeitig neueinzuschreiben. Beim Ausführungsbeispiel der Fig.6 erfolgt dies auf die folgende Weise. Wenn ein Neueinschreiben-Befehlssignal REFvorliegt, werden die Signalleilungen GCo bis GC3 auf OV rückgesetzt nachdem eine der Signalleitungen Wco und Wr 1 (z. B. Wc 1) entladen wurde. Als Ergebnis werden die Transistoren Qwoo bis Own gesperrt, und die Wortleitungen Woo, Wi0, Wx und W30, die mit der Signalleitung Wen verbunden waren, werden auf hoher Spannung gehalten. Danach wird die Spaltenleitung DGo eingeschaltet, so daß vier Speicherzellen an den Kreuzungen von vier Wortleitungen und der Spaltenleitung DGo ausgewählt werden, und die Leseverstärker SA in der Matrix, zu der die ausgewählten Speicherzellen gehören, werden zum Neueinschreiben betätigt Wenn die Verdrahiungsdichlc der Wortleitungen Ww bis Wu ausreichend groß ist, können erkennbar ein Decodierer und ein Ansleucrglied mit jeder Wortleitung ähnlich bisher verbunden sein, damit eine Spannung an eine gewählte Wortleitung angelegt werden kann.
I'ig. 7 zeigt ein weiteres Ausführungsbeispiel des erfindungsgemäßen Speichers, bei dem Zusalzzcllcn IX zum Löschen von Kauschsignalen vorgesehen sind, die während der Anlegung von Spannungen an die Worilcitungcn W auftreten, um diffcrentiell das Signal von der gewählten Speicherzelle MC zu lesen. Wenn eine mit geradzahligen Spaltcnleitungen DG(DCm,, DGi) verbundene Speicherzelle MC ausgewählt wird, ist die Ersalz-Spaltcnlcitung DDGi eingeschaltet; wenn eine mit ungcrad/.ahliguii Spalicnleilungcn DG{DG\, DGi) verbundene Speicherzelle MC ausgewählt wird, ist die F.rsatz-Spaltcnleitung DDGU eingeschaltet. Ls ist von Bedeutung, daß die zu wählenden Speicherzellen MC 'und die Zusatzzelle Di'an die gleiche Wortlcitung angeschlossen sind, so daß Rauschsignale sofort gelöscht werden können und das Wortleitungs-Ansteuerglied vereinfacht werden kann. Hinc gemeinsame Vcrbindungsleitung CDT verbindet miteinander die zusätzlichen Verbindungsleitiingen Du, Di und DDo. Line gemeinsame Vcrbindungsleitung CDT verbindet die zusätzlichen Verbindungsleitungen Di, Dj und DDi.
I"ig. 8 zeigt ein weiteres Ausführungsbcispiel des erfindungsgemäßen Speichers. Wenn bei diesem Ausführungsbcispiel eine Speicherzelle MC in dem Spcichcrglied. zu dem die Wortlcitungcn W0 bis W] gehören, ausgewählt wird, wird eine Zusatz-Wortleitung DWi in dem Spcichcrglied, zu dem die anderen Worlleitungen W4 bis Wj gehören, erregt. Wenn andererseits eine Speicherzelle MC in dem Speicherglied ausgewählt wird, zu dem die Wortleitungcn W4 bis Wi gehören, wird eine Zusatz-Wortlcitung DWv in dem Speichcrglied. zu dem die anderen Wortleitungcn W0 bis Wi gehören, erregt, und Signale, die aiif^dcn gemeinsamen Verbindungslcitungcn CDTund CDTdiffcrcnzicrt auftreten, werden durch den Leseverstärker SA verarbeitet.
Die F i g. 9 zeigt ein weiteres Ausführungsbeispiel des erfindungsgemäßen Speichers, be[ dem die gemeinsamen Datenleitungen CDT und CDT von entgegengesetzten Seiten der Matrix MA wie in F i g. 7 genommen sind.
Da im allgemeinen die Lesesignalspannung von der Speicherzelle MC in Fig. 1 und 2 sehr klein ist, muO während der Herstellung beachtet werden, daß eine elektrische Unsymmetrie (z. B. eine kapazitive Unsymmetrie) zwischen den Verbindungsleitungcn CDT und CDT aufgrund einer Fehlausrichtung der Maske während der Fertigung verhindert wird. Wenn z. B. die Kapazität der Verbindungsleitung CDT zu viel größei als die Kapazität der Verbindungsleitung CDT ir F i g. 11 und 13 aufgrund einer Masken-Fehlausrichtung ist, führt diese kapazitive Unsymmetrie in gleichei Weise zu einem Rauschen, das ein genaues Lesen de; Signals verhindert. Dieser Nachteil kann ausgeschlosser werden, indem die Verbindungsleitungen CDTund CDI miteinander in ungeradzahliger Anzahl gekreuzt wer den, um die Kapazitäten vollständig abzugleichen wobei die Kreuzung in der in den Fig. 10 und 11 dargestellten Weise erfolgt. Daß nur eine einzige Kreuzung dargestellt ist, soll selbstverständlich kein« Einschränkung bedeuten.
Die Fig. 12 zeigt einen Teil einer bestimmter
Anordnung, bei der die Anordnung der F i g. 6 zusammen mit den Ersatzzellen der F i g. 7 verwendet wird. Dabei sind vorgesehen NAND-Gatter Ni und Λ/2, Steuersignalanschlüsse RWC und SET und Datenausgangsleitungen DAo und DAo- Der Leseverstärker SM kann ein herkömmliches Flipflop sein.
Wenn, wie oben erläutert, die Signalleitung GCi in F i g. 6 gewählt und auf 0 V rückgesetzt und lediglich die Wortleitung Woo auf hoher Spannung gehalten sowie anschließend die Spaltenleitung DCo eingeschaltet wird (die Ersatzzellen sind in F i g. 6 weggelassen), gelangen die Lesesignale von der Speicherzelle MC zu den gemeinsamen Verbindungsleitungen CDT und CDT. Wenn danach das Setzsignal SüTangelegt wird, werden die Lesesignale durch den Flipflop-Leseverstärker SA gelesen. Anschließend wird das Steuersignal RWC eingegeben, um Ausgangssignale auf den Datenausgangsleitungen DAo und DAo zu erzeugen. Wenn beide Wortleitungen Wbound W0\ nicht gewählt sind, bleibt die Signalieitung GCo auf hoher Spannung, so daß der Leseverstärker SA nicht arbeitet, selbst wenn das Setzsignal SfTanliegt. Die gemeinsamen Verbindungsleitungen CDT, CDT sind von den Daten-Ausgangs- leitungen DAo und DAo getrennt, selbst wenn das Steuersignal R WCeingeschaltet ist.
Wie oben erläutert wurde, ermöglicht die Erfindung die Herstellung eines sehr schnellen und sehr dichten LSI-Speichers, d. h. mit großintegrierten Schaltungen.
Hierzu 6 Blatt Zeichnungen

Claims (2)

  1. Patentansprüche:
    \. Halbleiter-Speicher,
    mit mehreren parallelen Wortleitungen und mit diese kreuzenden Spaltenleitungen, an welche beide Leitungen wahlweise Auswählsignale anlegbar sind,
    mit an den Kreuzungsstellen dieser beiden Leitungen angeschlossenen Speicherzellen und mit einer allen Spalten gemeinsamen Leseverstärker/Schreibtreiber-Schaltung,
    dadurch gekennzeichnet, daß die Spaltenleitungen (DG) in einem Substrat (SB) mit einer Isolierschicht (IS) dazwischen ausgebildet sind und
    daü bei Auftreten eines Auswählsignals an einer der SpaltenleiüJngen (DC) eine gesonderte Verbinijiiiigsleitung (DL) zur selben Leseverstärker/ Schreibtreiber-Schaltung (SA, DlC) im Substrat (SB) als lnvci&ionsschicht(O/^herstcllbarist(Fig. 1 — 3).
  2. 2. Halbleiter-Speicher nach Anspruch !,dadurch gekennzeichnet,
    daß in an sich bekannter Weise jede Speicherzelle
    (Λ/ίο Λ/ί',) aufweist:
    einen Transistor (Qs), einen Kondensator (GJ und einen StromversorgungsanschluB (V;j/>), wobei vom Transistor (Qs) verbunden sind: die Eingangselektrode mit einer der Wortleitungen (VVi). W1).
    die erste Ausgangselektrode mit einer der Spaltenleitungen (DIjo, DL\) und
    die zweite Ausgangselektrode mit einem Anschluß des Kondensators (Cs), dessen anderer Anschluß mit dem StromversorgungsansehSuß (Vi>») verbunden ist (Fig- J)·
    i ·
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