JPS5818714B2 - メモリ - Google Patents

Description

【発明の詳細な説明】 本発明はメモリセルの新しい１駆動力式と、これを用い
たメモリアレー構成法に関するものである３すでに先願
（特願昭５０−１３３０７８、発明の名称１半導体メモ
１月昭和５０年１１月７日出願）として出願したものに
第１図に示すような、２層のポリシリコン（ｐｏｌｙｓ
ｉ）を用いたメモリセルがある。

すなわち、電極ＣＰ、データ線制御電極ＤＧ、ワード線
Ｗはポリシリコンにより構成される。

ＣＰ、ＤＧとＰ型基板との間にはＩＳで示される酸化膜
が形成され、とくに反転層領域を形成する部分はうすい
酸化膜で形成される。

このうすい酸化膜域は図の太線域で示される。

この太線域のうちＣＰ直下部分が記憶容量部と々る。

ＤＧ、ＣＰとＷ間もＩＳで構成される。

記憶電荷はＣＰ電極下のりすい酸化膜の直下に形成され
る反転層に記憶され、この電荷はワード線Ｗをオンにす
ることによって、ＤＧ面直下形成される反転層からゲー
ト部分Ｑを通してデータ線用電極ＤＧ下に形成される反
転層領域よりなるデータ線を介して、拡散層領域Ｋにと
り出されて、メモリセルＭＣから記憶情報が読み出され
る。

ＭＣへの書きこみは、ＷをオンとすることによってＫか
ら記憶電荷がＭＣに与えられることによって行われる。

このようなセルでは、ＤＧ面直下反転層を形成しこれを
データ線とするためにＤＧに高電圧（以下ｎチャネルＭ
Ｏ８の例）を加える必要がある。

逆ＫＤＧにパルス電圧を与えることによって従来の半導
体メモリとはまったく異なったメモＩＪ Ｌ Ｓ漏が設
計できる。

以下実施例で具体的に説明する。第２図は２×２のマト
リクス状だ配置したメモリの一構成例である。

いまＣＰ直下に蓄えられる記憶電圧かＯＶ（’“０′に
対応）とＶＤＤ （〜１０Ｖ、″１″に対応）とし、Ｗ
（Ｗｏ、Ｗｌ）とＤＧ（ＤＧｏ、ＤＧｌ）には、Ｏｖか
らＶＤＤのステップ状のパルス電圧が加わるものとしよ
う。

このようなメモリでは、ＷとＤＧの両方に電圧が印加さ
れたＭｅのみが、センスアンプＳＡとデータ入力回路Ｄ
ＩＣに接続されて読み出しと書きこみが行なわれる。

いずれか一方に印加されても（たとえばＷｏオン、ＤＧ
。

オフ）、オフのＤＧ（例えばＤＧ。

）直下には反転層は形成されないから、Ｄ。（ＤＧ。

オンの場合には反転層が形成されてデータ線になる）は
ＤＩＣ，ＳＡから切り離される。

したがって、たとえばｗ。

、 ｗ、とＤＧｏ、ＤＧ。に選択的にパルスを印加すれ
ば２×２のマトリクスから１個のＭＣが選択できること
になる。

従来のこの種のダイナミックメモリでは、ワード線につ
ながるすべてのメモリセルが同時て読み出され、しかも
こね、らの読み出しが破壊的（ＤＥ！５ｔｒｕｃｔｉｖ
ｅＲｅａｄ Ｏｕｔ ＤＲＯ）であったので、再書きこ
みするだめに同時に読み出されるＭＣの数だけ増幅器が
必要であり、このため占有面積や消費電力が犬となる欠
点があった。

これに対して、本メモリは常にメモリマトリクスから１
個のＭＣＬか読み出されないためにこれらの欠点が全部
とり除かれる利点がある。

第１図の構造のメモリセルは等制約に第１５図のごとく
に考えることができる。

すなわち、センス線り。

、Ｄ１上にゲートＱｌ 、 Ｑ２− Ｑｓ 、Ｑ４が
連続的に分布させてあり、従って、データ線制御電極Ｄ
Ｇによりこれらのゲートが同時に制御されることとなる
ために、多数のメモリセルのうち、ワード線とデータ線
制御電極の交点のメモリセルもののみが選択されること
になる。

第１５図で用いた記号の意味は第１図、第２図と同じで
ある。

以上本発明を第１図の構造のメモリセルを用いて説明し
たが、本発明はこの構造に限定されることはないことは
明らかであり、第１２図のごとくメモリセルＭＣとして
、ワード線電圧で制御されるゲー）Ｑとデータ線制御線
ＤＧの電圧により制御されるゲートＱＤとを実質的にそ
なえ、両者のゲートがオンになったＭＣのみ、その出力
がデータ線り上に取り出されるものであればよい。

（第１図、第２図の例では、このゲートＱＤがデータ線
りとＤＧにより分布的に構成されているものである。

）第１２図における記号は第２図と同一の意味を有する
。

第１２図の構成に用いるメモリセルは第１３図のごとく
に構成できる。

ここでＤは拡散層により形成されたデータ線でデータ線
制御電極ＤＧにより基板との間に形成されるゲートＱＤ
およびゲー）Ｑを介して電極ＣＰ下に形成される反転層
と接続される。

第１４図は本発明に用いうる他のメモリセルの例である
。

ＤＧｏによりゲートＱＤがオンとなりこのとき、ＷｏＫ
電圧がかかつていると、この電圧によりゲートＱがオン
となり、Ｗｏ とＤＧｏの交点のＭＣが読出されること
になる。

以上の例ではＭＣは２つのゲートＱ、ＱＤと記憶部分容
量形成コンデンサＣ８とからなる例を用いて示した。

しかし、ゲートとこのメモリ記憶部分とを同一の素子で
形成することも可能である。

第３図はこの電圧一致読み出し、書きこみ特性を利用し
たメモリの構成例である。

ＭＡはサブマトリクスであり、図では２×４としである
。

各ＭＡには第２図のごときＤＩＣ，ＳＡがあるが図では
省略しである。

Ｗｏ、Ｗｌ 、ＤＧｏ〜ＤＧ３は各ＭＡに共通に配線さ
れていて、Ｗｏ、Ｗｌには、ワード駆動回路ＷＤとアド
レス信号ａ２によっていずれかに選択的にパルスが印加
される。

同様にＤＧ制御回路ＤＧＤとアドレス信号ａ。

、ａｌによってＤＧｏ〜ＤＧ３のうちの１本およびＤＤ
Ｇｏ、ＤＤＧｌのうちの１本に選択的にパルスが印加さ
れる。

この結果、ＭＡ内の１個の選択されたＭＣおよびダミー
セルから、各ＭＡ内のＳＡに信号が読み出され、さらに
各ＳＡからの複数個の出力信号は、さらに選択されて（
第２図では省略）１個のみがチップ外に読み出される。

第３図で重要な特長は、各ＭＡ間は鵬に配線で接続され
ており、これを駆動する回路（ＷＤ、ＤＧＤ）は１個所
に集中してレイアウトできることである。

従来の半導体メモリは、各メモリマトリクス内の各ワー
ド線、あるいは各データ線にアドレスデコーダと２駆動
回路が配置されており、これらの占有面積がＭＣに比べ
てかなり大きいため、ＭＣのピッチとこれらの回路のピ
ッチが合わ々くなってきており、これが高集積化の重大
な妨げになってきている。

これに対して、第３図は羊に配線（このピッチは通常Ｍ
Ｃのピッチよりも小にできる）が問題になるだけだから
、高集積化への妨げはなくなる。

第４図は、ＭＣ中で特にピッチの小さい方向をもつＭＣ
（図ではその例としてワード線方向を記しである。

またデータ線方向は十分広いとしである。

）を用いたメモリで、第３図は各ＭＡから１個読み出し
信号をとり出したのに対して、複数個のＭＡからなるＭ
Ａ群の中から１個の読み出し信号をとり出す例である。

まずＧＣｏ−ＧＣ３をオン（高電圧）、Ｗｃｏ、Ｗｃ、
をオンにして、Ｑに相当する全トランジスタをオンにし
て全ワード線Ｗｏｏ−Ｗ３１を高電圧に充電（プリチャ
ージ）しておく。

この時ＤＧｏ−ＤＧ１５はＯＶにしておく。次にＷＤと
アドレス信号ａ、によって、ＷｏｏとＷｏｌの中で非選
択された一方の線をＯＶに放電する。

これによって各ＭＡの非選択ワード線はＯＶになる。

この後で制御回路ＲＥＦＣとアドレス信号ａ５ 、 ａ
Ｑ とで、ＧＣｏ−ＧＣ２の中で、選択された１本の線
のみをＯｖにし、他の非選択線は高電圧にしておく。

この後で高電圧になっているＷｏｏとＷ。

１のいずれかの選択線をＯｖに放電する。以上の動作に
よって選択されたワード線（Ｗｏｏ〜Ｗ３１の中の１本
たとえばＷ。

０″ｙ）み高電圧となり、他はすべてＯｖになる。

以上の動作が完了した後でＤＧＤとａ。

〜ａ３でＤＧｏからＤＧ、５の中の選択された１本（た
とえばＤＧ。

）の線に高電圧のパルスを印加する。

これによってＷ。０とＤＧ。の交点のＭＣだけを選択す
ることができる。

第３図に比べて本実施例の特長は以下の通りである。

通常各ＭＡから１個のＭＣを選択する場合、破壊読み出
しだから各ＭＡに属するＳＡを動作させなければならな
い。

一般にＳＡを動作させた場合、消費電力が犬になる。

このようなＳＡが同時に多数動作するとメモＩＪＬＳＩ
としての許容消費電力を超えてしまうので、他の周辺回
路の消費電力を極力小にさせざるを得ない。

一般に消費電力と速度の積はほぼ一定であることを考え
れば、このことは低速になることを意味する。

したがって第４図の例は、ＳＡが１偏動作するだけだか
ら高速に向いた実施例といえる。

なお従来の１トランジスタと記憶容量で形成されたいわ
ゆるＩ ＭＯＳ Ｔセルなどのように、１本のワード線
につながるすべてのメモリセルから、同時に破壊読み出
しされるメモリでは、１個のメモリセルだけを選択し、
１個のＳＡを選択的に動作できないこと（したがって低
速である）は、前述したように、再書きこみ動作せざる
を得ないというＩＭＯ８Ｔセルの本質的欠点からみて容
易に明らかである。

第４図の例が実現できるのは、第１図の例のようにＭＣ
自身が電圧一致方式で動作するという利点のためである
。

なお第１図に示すＭＣはダイナミック型のＭＣであるか
ら、周期的に再書きこみ（リフレッシュ）しなければな
らない。

この場合、通常複数個のＭＣを同時にリフレッシュする
方が高性能といわれている。

このリフレッシュ動作を第４図の例で行うには次のよう
にすればよい。

すなわちすフレッシュ命令信号ＲＥＦが有効の場合、Ｗ
ｏｏ。

Ｗｏｌのいずれか（たとえばＷＣｏ）を放電した後で、
ＧＣｏ−ＧＣ３をＯｖにすれば、Ｑに相当するトランジ
スタはカットオフとなるから、Ｗｏ。

につながっていたＷ。

ｏ、Ｗｌｏ、Ｗ２ｏ、Ｗ３ｏは高電圧に保持される。

この後でＤＧｏをオンにすれは上記４本のワード線とＤ
Ｇｏの交点に存在する４個のＭＣが選択され、こちらが
属するＭＡ内のＳＡが動作してリフレッシュが行われる
。

なおＷｏｏ−Ｗ３□の配線ピッチが十分大であれば、従
牙のように各ワード線にデコーダと駆動回路を接級する
ことによって選択された１本のワード線に電圧を印加で
きることは明らかであろう。

第５図は第１図のＭＣを用いたセンス方式である。

第６図に示されたような、ワード線への電圧印加時の雑
音を相殺するだめのダミーセルＤＣを用いて、選択され
たＭＣからの信号を差動で検出する例である。

偶数番目のＤＧ（ＤＧｏ、ＤＣ２）に接続されたＭＣを
選択する場合には、ＤＤＧｌをオンにし、奇数番目のＤ
Ｇ（ＤＧｌ、ＤＣ３）に接続されたＭＣを選択する場合
には、ＤＤＧ。

をオンにすればよい。

この実施例の特長は、１本のワード線上に選択しようと
するＭＣとＤＣが接続されていることで、これによって
、雑音が相殺しやすく、またワード線１駆動回路が単純
化できる従来例（第７図）では、Ｗｏ〜Ｗ３が属するメ
モリアレー内のＭＣを選択する場合に、他の凧〜Ｗ７の
属するメモリアレー内のダミーワード線ＤＷ１をオンに
して、ＣＤＴ、ＣＤＴに差動に現われた信号を検出して
いた。

したがって常にダミーワード線と選択ワード線というよ
うに２本の線を駆動する必要があるために、このだめの
制御回路が複雑になるほかに、これら２本の線の電圧波
形が必らずしも一致しないためにＭＣとＤＣとの雑音相
殺効果に弱まる欠点があったわけである。

しかし第１図のＭＣで第７図の実施例が可能であること
はもちろんである。

第５図で共通データ線ＣＤＴ、σ百］を同一方向にとり
出した例であるが、第８図のように両側からとり出すこ
ともできる。

なお一般に第１図のごときＭＣの読み出し信号電圧をき
わめて小さいので、製造工程で生ずるマスクずれ々どに
よるＣＤＴ、ＣＤＴの電気的不平衡（たとえば容量不平
衡）がないように細心の注意が必要である。

たとえばマスクずれによって第５図、第８図でＣＤＴの
容量がＣＤＴのそわよりも大きくなりすぎると、この容
−址の不平衡が等制約に雑音となり信号が正常に検出で
きなくなる。

第９図、第１０図のようにＣＤＴ、ＣＤＴを奇数回交叉
すわば、容量は完全に平衡するから、この欠点をとり除
ける。

ただし図では１回交叉の例を示Ｉ７である。

第１１図は第４図の具体的実施例である。

いま上述したように第４図においてＧＣｏが選択されて
ＯＶになり、Ｗｏｏ のみが高電圧に保持された後でＤ
Ｇｏがオンになると（ただし第４図ではダミーセルは省
略しである）、ＭＣからの読み出し信号が第１１図のＣ
ＤＴ、ＣＤＴに現わねる。

その後にＡＳのセット信号をオンにせると、この読み出
し信号はフリップフロップ型のＳＡで増幅される。

その後で制御信号ＲＷＣオンとなってデータ出力線り。

、′ｉ５０に出力する。Ｗｏ、Ｗｌ ともに非選択であ
ればＧＣｏは高電圧になるかμｓＥＴがオンになっても
ＳＡは動作せず、またＲＷＣがオンとなってもＣＤＴ、
ＣＤＴはり。

、Ｔ５６ から切りはなされる。

以上から本発明によって高速高集積のメモリＬＳＩが実
現できることがわかった。

【図面の簡単な説明】

第１図は本発明で用いるメモリセルの構造で、上図は平
面図で、下図は上図Ａ部での断面図、第２図〜６図は本
発明の実施例図、第７図は従来のダミーセルの配置図、
第８図〜１５図は本発明の実施例図である。 ＩＳ・・・酸化膜。

Claims (1)

1. 【特許請求の範囲】 １ 互いに直交する複数の選択線と複数の制御線の交点
   にマトリクス状に配置された複数のメモリセルからなる
   メモリアレーを有し、各メモリセルは記憶手段と対応す
   る選択線の信号により制御される第１の制御手段と対応
   する制御線の信号により制御される第２の制御手段とを
   含み、前記記憶手段の出力を検出するだめの検出手段と
   前記記憶手段に書込情報を入力するだめの入力手段とを
   前記メモリアレー内の複数のメモリセルに共通に備え、
   もって対応する選択線と対応する制御線が共に選択され
   たメモリセルの記憶手段のみが前記第１、第２の制御手
   段及び読出、書込みに共通のデータ線を介して検出手段
   及び入力手段に接続されて情報の書込み、読出しがなさ
   れることを特徴とするメモ１几 ２、特許請求の範囲第１項のメモリにおいて（ａ）
   イ 選択線に接続された第１の制御電極と口 記憶手段
   に接続された第１の電極と ハ 記憶手段からの信号を出力するだめの第２の電極と
   を有する第１の制御素子と、 （ｂ） イ 制御線に接続された第２の制御電極と口
   上記第１の制御素子の第２の電極に接続された第３の
   電極と、 ハ 上記記憶手段の出力を検出手段へ送出するための第
   ４の電極と を有する第２の制御素子を各記憶手段対応に設けること
   により、第１、第２の制御手段を構成したメモリ。 ３ 特許請求の範囲第１項のメモリにおいて（ａ）
   イ 選択線に接続された第１の電極と口 制御線に接続
   された第１の制御電極とハ 選択線信号を出力するだめ
   の第２の電極とを有する第１の制御素子と、 （ｂ） イ 上記第２の電極に接続された第２の制御
   電極と 口 記憶手段に接続された第３の電極と ハ 上記記憶手段からの信号を出力するだめの第４の電
   極とを有する第２の制御素子 を各記憶手段に対応して設けることにより、それぞれ第
   １、第２の制御手段を構成したメモリ。 ４ 特許請求の範囲第１項のメモリにおいて上記第２の
   制御手段を、上記制御線電極直下に形成された電荷移送
   部と上記メモリセルから上記電荷移送部の電荷の注入部
   と上記電荷移送部の出力端を検出手段に接続する手段に
   より構成し、−り記電荷移送部による電荷の移送を制御
   線信号により制御するメモリ。 ５ 特許請求の範囲第１項のメモリにおいて記憶手段を
   電荷蓄積手段で構成したメモリ。 ６ 特許請求の範囲第５項のメモリにおいて上記電荷蓄
   積手段を所定電圧を印加された電極と、その下に形成し
   た反転層部により構成したメモリ。 ７ 特許請求の範囲第４項のメモリておいて、上記電荷
   蓄積手段を所定の電圧を印加し５だ電極と、その下に形
   成された反転層部により構成し、かつ制御線電極と、上
   記反転層用電極を同一素材で構成したメモリ。