JPH09246482A

JPH09246482A - 半導体記憶装置

Info

Publication number: JPH09246482A
Application number: JP8045712A
Authority: JP
Inventors: Yasuhiro Fujii; 康宏藤井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-03-04
Filing date: 1996-03-04
Publication date: 1997-09-19
Anticipated expiration: 2016-03-04
Also published as: JP3529534B2

Abstract

(57)【要約】【課題】階層ビット線方式のメモリを最適なスペース効
率でレイアウトする。【解決手段】行方向に延びる複数のワード線と、列方向
に延びる複数のグローバルビット線と、グローバルビッ
ト線に従属し、列方向で複数に分割され、一本のグロー
バルビット線に対して行方向に２本づつ配置されたロー
カルビット線と、ワード線とローカルビット線の交差部
に設けられた複数のメモリセルと、２本のグローバルビ
ット線のピッチに整合する領域内に形成され、列方向の
両側に配置される一対のグローバルビット線の信号がそ
れぞれ供給される複数のセンスアンプとを有し、センス
アンプの領域は２列になっている半導体記憶装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
かかり、特にビット線とセンスアンプのレイアウトの改
良に関する。

【０００２】

【従来の技術】近年における半導体装置、特にダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、大
容量化に加えてシンクロナスＤＲＡＭ、ラムバスＤＲＡ
Ｍ、ハイパーページモードＤＲＡＭ等にみられるように
より高速化の方向が要求されている。大容量化に伴うメ
モリ素子やビット線、ワード線の微細化がますます進
み、また高速化に伴いセンスアンプ回路等の複雑化も必
要になってくる。

【０００３】図１７は、従来から一般的に知られている
折り返しビット線方式におけるビット線、ワード線、メ
モリセル及びセンスアンプのレイアウトを示す回路図で
ある。図１７は、メモリブロック１０内の２つのコラム
を示している。メモリブロック１０内の中央部にセンス
アンプ部１３が配置され、その両側にそれぞれ一対のビ
ット線ＢＬＺ０，ＢＬＸ０が延びて配置される。そし
て、ビット線に交差して複数のワード線ＷＬ０−２ｍが
設けられる。ビット線とワード線の交差部にはメモリセ
ルＭＣが適宜配置される。１４は、ビット線をリセット
時に基準電圧ＶＲに設定するためのリセット回路であ
り、ＢＬＴ０，１はビット線をセンスアンプＳＡ００，
ＳＡ０１に接続するためのトランスファートランジスタ
を導通させるクロックである。

【０００４】図１８は、図１７の折り返しビット線方式
でレイアウトしたメモリのより拡大した概略図である。
図１８では、２つのメモリブロックを示しており、図１
７と同一部分には同一の符号を付した。図１７，１８に
示される通り、折り返しビット線方式の場合は、一対の
ビット線を平行に配置し、その平行に配置したビット線
対をセンスアンプ回路に接続し、一方のビット線の電位
を増幅する時に他方のビット線の電位をそのレファレン
ス電位として利用している。こうすることで、読み出し
時にノイズに強い構造とすることができる。

【０００５】このような折り返しビット線方式でメモリ
セルをレイアウトした場合、センスアンプＳＡ００に接
続されるビット線対ＢＬＺ０，ＢＬＸ０とワード線ＷＬ
０−ＷＬ２ｍに対するメモリセルのレイアウトは、１本
のワード線ＷＬに接続されるメモリセルは２本のビット
線毎に１個となるように行なわれる。例えば、ワード線
ＷＬ０に接続されるメモリセルＭＣは、２本のビット線
ＢＬＺ０，ＢＬＸ０に対してビット線ＢＬＺ０側にしか
配置されない。これは、センスアンプに接続されるビッ
ト線対のうち１本のワード線で選択されるメモリセルＭ
Ｃは１個になる必要があるからである。その結果、折り
返しビット線方式でレイアウトすると、メモリセルの配
置は、所謂千鳥格子状になることが知られている。この
ようなレイアウトは、メモリセル領域のサイズとビット
線やワード線のピッチを考慮した場合に、非常にスペー
ス効率が良い。

【０００６】ところが、より大容量化が進み、それに伴
いより微細化が進むと、ビット線の抵抗や負荷容量が極
めて大きくなり、高速化の妨げになってくる。前述の如
く、大容量化と高速化はいずれも要求されるため、微細
化を進めた結果高速化の妨げになるのは好ましくない。
そこで、ビット線の抵抗や負荷容量の増大に伴う問題点
を解決する手段として、階層化ビット線方式が考案され
ている。

【０００７】図１９は、本願出願人が平成６年１１月２
８日に出願（特願平６−２９３０５０）した本発明に対
応する関連技術を示す回路図である。図１９は、階層化
ビット線方式で折り返しビット線方式のレイアウトの例
である。コラム方向に延びるビット線を複数のローカル
ビット線ＬＢＬに分割し、そのうちの１本のローカルビ
ット線をグローバルビット線ＧＢＬＺ，ＧＢＬＸにロー
カルビット線選択用トランジスタＴＧを介して接続する
ようにしている。そして、グローバルビット線をタング
ステンやアルミニウム等の低抵抗の金属材料で形成し、
ローカルビット線をより下層のポリシリコン等により形
成する。その結果、センスアンプに接続されるビット線
の総抵抗と総容量を少なくし、その分センスアンプの負
荷容量及び抵抗を少なくし、よって高速の読み出しと書
き込みを可能にしている。

【０００８】

【発明が解決しようとする課題】しかしながら、かかる
階層化ビット線方式の場合でも、大容量化を進めるに伴
い微細化を進めていくと、種々の問題が発生する。

【０００９】第一に、グローバルビット線は通常低抵抗
の金属材料で形成されるため微細加工に不向きであり、
配線幅が大きくなりがちである。その一方で、大容量化
の為にはローカルビット線の幅を小さくしそのピッチを
短く（間隔を狭く）することが必要である。ところが、
図１９に示した構成でローカルビット線を１本のグロー
バルビット線に対して２列配置すると、メモリセルを上
記した如く千鳥格子状にして密に配置させることが出来
なくなる。即ち、上記した２本のビット線に１個のメモ
リセルというレイアウトができないのである。これは、
センスアンプに接続される１本のビット線に接続される
選択メモリセルは１個であるという大前提があるからで
ある。

【００１０】第二に、グローバルビット線は、その配線
幅が太くなりがちではあるものの、その絶対的な幅はよ
り小さくなる傾向にある。その為、グローバルビット線
のピッチとセンスアンプ回路のピッチとがアンバランス
になり、グローバルビット線に対してセンスアンプ列の
配置のスペース効率が悪くなる。しかも、センスアンプ
回路は高速化の為により複雑になる傾向にあり、その場
合もセンスアンプ回路のスペースとビット線のピッチと
の間にアンバランスが生じる。

【００１１】そこで、本発明の目的は、上記の問題点を
解決することにあり、特に、高速化の為に必要な階層化
ビット線方式のＤＲＡＭを最適なスペース効率でレイア
ウトすることができる構造を提供することにある。

【００１２】また、本発明の別の目的は、階層化ビット
線方式のＤＲＡＭにおいて、１本のグローバルビット線
に対して２列のローカルビット線を接続可能なレイアウ
トを実現することができる構造を提供することにある。

【００１３】更に、本発明の別の目的は、センスアンプ
回路のピッチを２本またはそれ以上のグローバルビット
線のピッチに整合させることにより、センスアンプ回路
の構成をより高速化に適したものにすることができる構
造を提供することにある。

【００１４】

【課題を解決するための手段】上記の目的は、本発明に
よれば、行方向に延びる複数のワード線と、列方向に延
びる複数のグローバルビット線と、該グローバルビット
線に従属し、該列方向で複数に分割され、一本のグロー
バルビット線に対して該行方向に複数本づつ配置された
ローカルビット線と、前記ワード線とローカルビット線
の交差部に設けられた複数のメモリセルと、所定複数本
のグローバルビット線のピッチに整合する領域内に形成
され、該列方向の両側に配置される一対のグローバルビ
ット線の信号がそれぞれ供給される複数のセンスアンプ
とを有する半導体記憶装置を提供することにより達成さ
れる即ち、ビット線の構成は、グローバルビット線とそれに
従属する２列のローカルビット線からなる階層ビット線
方式になり、通常上層に配置され線幅が太くなる傾向の
グローバルビット線と通常下層に配置され線幅が細くな
る傾向のローカルビット線の整合が良くなる。そして、
複数本のグローバルビット線のピッチとセンスアンプの
領域のピッチとが整合し、より密に配置されるローカル
ビット線に対応できるセンスアンプの領域を確保するこ
とができる。しかも、センスアンプは両側の一対のグロ
ーバルビット線の信号を増幅するので、より安定した増
幅機能を有する。

【００１５】更に、上記の如くセンスアンプの領域に余
裕があることから、その回路を、グローバルビット線の
信号が入力に供給され、該入力信号を増幅する読み出し
用アンプと、該読み出し用アンプの出力信号が入力に供
給され、出力が前記グローバルビット線を駆動する書き
込み用アンプと、該読み出し用アンプの出力と該書き込
み用アンプの入力との間に設けられ、両アンプを分離可
能なトランスファーゲートとを有し、該書き込み用アン
プの入力端子がコラムゲートを介してデータバス線に接
続されるよう構成することが容易にできる。

【００１６】かかるセンスアンプ構成であれば、読み出
し時に読み出し用のセンスアンプが比較的大容量のグロ
ーバルビット線等を駆動する必要がなく、高速読み出
し、省電流消費を可能にする。また、書き込み時に読み
出し用アンプと書き込み用アンプとを分離することで、
データバス線に接続される書き込みアンプとセンスアン
プ内の読み出し用アンプとの競合をなくすことができ
る。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲が、以下の実施の形態の説明や図面等によって限
定的に解釈されるものではない。

【００１８】［基本的なレイアウト］図１は、本発明の
基本的なレイアウトを示す図である。詳細な実施の形態
を説明する前に、図１に従ってその基本的なレイアウト
の概念について説明する。メモリが形成されるチップ１
００は、複数のメモリブロック１０からなる。そして、
その各メモリブロック内に、ワード線とビット線及びそ
の交差部のメモリセル、そしてセンスアンプ回路等がそ
れぞれ形成される。図１では、ふたつのメモリブロック
１０が拡大して示されている。簡単の為にワード線とメ
モリセルは省略されている。

【００１９】左下端のブロック１０を例にして説明する
と、ビット線は、グローバルビット線ＧＢＬＺ，ＧＢＬ
Ｘと、それに従属する複数のローカルビット線ＬＢＬ
Ｚ，ＬＢＬＸの階層構造になっている。そして、左右の
セルアレイ１１，１２に延びるグローバルビット線ＧＢ
ＬＺ，ＧＢＬＸがそれぞれ共通のセンスアンプ１３ａ，
１３ｂに接続される。センスアンプ回路１３ａ，１３ｂ
は、コラム方向に２列に形成されている。従って、セン
スアンプ回路は２本のグローバルビット線のピッチＬに
整合したサイズになっている。その結果、グローバルビ
ット線対ＧＢＬＺ０，ＧＢＬＸ０はセンスアンプ回路１
３ａ側に接続される。また、その隣のグローバルビット
線対ＧＢＬＺ１，ＧＢＬＸ１はセンスアンプ回路１３ｂ
側に接続される。尚、１４はビット線のリセット回路で
ある。

【００２０】このように、センスアンプ回路１３ａ，１
３ｂは、所謂リラックスセンスアンプ方式のレイアウト
となっている。グローバルビット線２本分の幅Ｌとセン
スアンプ回路の幅が整合するようになっている。そし
て、センスアンプ回路を２列にレイアウトしている。従
って、ローカルビット線４本分の幅とセンスアンプ回路
の幅が整合するようになる。そういう意味では、図１７
に示した従来の一般的な折り返しビット線方式のレイア
ウトに比較すると、センスアンプ回路の幅は２倍になる
ことになる。従って、メモリセルのレイアウト効率を高
く保ちながらより大容量化に対応することができる。

【００２１】図２は、図１のビット線の１コラム分を拡
大して表した概略回路構成図である。また、図３は、更
に部分的に拡大した回路構成図である。これらは回路図
ではあるが、同時にそれぞれのレイアウトも示す図とな
っている。それぞれの対応する部分には同様の引用番号
を付している。

【００２２】図２では、グローバルビット線ＧＢＬＺ
０，ＧＢＬＸ０に対して、ローカルビット線がそれぞれ
２列配置されていることになる。論理的には、上下に対
応するローカルビット線は同一のものになるので、図２
の例では、ローカルビット線は１つのグローバルビット
線に対して２分割されている。例えば、セルアレイ１１
の場合で説明すると、ローカルビット線ＬＢＬＺ００と
ＬＢＬＺ１０とに論理的に分割されている。それぞれの
ローカルビット線は上下に２列に配置されている。しか
し、ローカルビット線選択トランジスタＴＧ０，ＴＧ１
によって同時にグローバルビット線ＧＢＬＺ０に接続さ
れる。φｓ０，φｓ１は、選択トランジスタＴＧ０，Ｔ
Ｇ１を導通させるためのクロック信号である。従って、
読み出しまたは書き込み時には、選択されたメモリセル
が属するローカルビット線が選択トランジスタＴＧの導
通によりグローバルビット線に接続される。その結果、
センスアンプ回路につながるビット線全体の負荷容量、
抵抗は軽減される。

【００２３】図３は、さらに拡大した回路構成図であ
る。図３では、２コラム分のビット線が示されている。
２つのセンスアンプ回路ＳＡ００，ＳＡ０１に右側のセ
ルアレイ１１内のグローバルビット線ＧＢＬＺ０，ＧＢ
ＬＺ１がそれぞれ接続される。また、左側のセルアレイ
１２内のグローバルビット線ＧＢＬＸ０，ＧＢＬＸ１も
それぞれセンスアンプ回路ＳＡ００，ＳＡ０１に接続さ
れる。図３では４本のワード線ＷＬとそれに接続される
メモリセルＭＣとが示されている。１本のビット線内で
１本のワード線で選択されるメモリセルは１個になると
いう規則に従って、例えばワード線ＷＬ０に接続される
メモリセルＭＣは、上下のローカルビット線ＬＢＬ１
０，またはＬＢＬ１１の内下側のローカルビット線に接
続される。その結果、ワード線ＷＬ０が選択され、ロー
カルビット線選択トランジスタＴＧが導通した場合は、
１個のメモリセルＭＣのみがグローバルビット線ＧＢＬ
Ｚ０を介してセンスアンプ回路ＳＡ００に接続される。

【００２４】図３でも示す通り、２本のグローバルビッ
ト線幅、即ち４本のローカルビット線幅Ｌとセンスアン
プ回路の幅が接合している。その分、センスアンプ回路
のスペースは余裕が生じることになる。また、右側のセ
ルアレイ１２内のグローバルビット線ＧＢＬＸ０は、１
３ｂ側のセンスアンプ回路ＳＡ０１の上を通って１３ａ
側のセンスアンプ回路ＳＡ００に接続されている。これ
は、ビット線を階層構造にしたことで容易になる。

【００２５】図４，５，６はビット線の階層構造につい
て概略的に示したそれぞれ断面図、平面図、及び断面図
である。図４では、半導体基板１０２上のメモリセルＭ
Ｃ、センスアンプＳＡ、ワード線ＷＬ、ローカルビット
線ＬＢＬＺ１０、グローバルビット線ＧＢＬＺ０，ＧＢ
ＬＸ０の階層構造を概略的に示している。各メモリセル
ＭＣはワード線がゲートになるトランジスタと容量Ｃce
llから構成されるのは、一般的である。各メモリセルＭ
Ｃは、先ず下層のローカルビット線ＬＢＬＺ１０に接続
され、そのローカルビット線は図示されない選択トラン
ジスタを介して上層のグローバルビット線ＧＢＬＺ０と
接続される。従って、センスアンプ回路ＳＡ００，ＳＡ
０１の領域は、グローバルビット線の下に位置すること
になり、構成上なんら支障はない。従って、階層ビット
線構造はリラックスセンスアンプ方式のレイアウトに適
している。

【００２６】図５は、グローバルビット線とローカルビ
ット線の関係を示す平面図であり、図６はその断面図で
ある。両図から明らかな通り、半導体基板１０２上に形
成される階層式のビット線は、例えばタングステンやア
ルミニウム等の低抵抗の金属材料によって上層側に形成
されるグローバルビット線ＧＢＬと、ポリシリコン材料
等のように比較的高抵抗ではあるが微細加工が可能な下
層側の配線層により形成されるローカルビット線ＬＢＬ
から構成される。そして、本発明によれば、１本のグロ
ーバルビット線ＧＢＬの下層に、２本のローカルビット
線ＬＢＬを配置するようにしている。そして、センスア
ンプ回路の領域の幅Ｌは、グローバルビット線の幅Ｌｇ
の約２倍に相当し、その幅Ｌｇはローカルビット線の幅
Ｌｌの約２倍に相当する。こうすることにより、大容量
化の要求から決まるメモリセルの密度に従ってローカル
ビット線を配置することができる。そして、グローバル
ビット線は緻密に配置された２本のローカルビット線に
対して１本の割合で配置される。また、前述の通りセン
スアンプ回路は、２本のグローバルビット線に対して１
個の割合で配置される。

【００２７】［第一の実施の形態］図７は、上記のレイ
アウト概念に従う具体的なメモリの回路例である。図中
には、メモリブロック１０のうち左側のセルアレイ１
１、センスアンプ部１３ａ，１３ｂ及びビット線リセッ
ト回路１４が詳細に示されている。センスアンプ部の右
側に位置するセルアレイ１２は、紙面の都合上省略され
ている。図１，２，３で示した各部に対応する部分には
同様の引用番号を付している。図７の回路例は、グロー
バルビット線ＧＢＬに対してｍ分割されたローカルビッ
ト線ＬＢＬが設けられている点で、図１，２，３とは異
なる。図中、理解し易くする為に、グローバルビット線
ＧＢＬは実線で示し、ローカルビット線ＬＢＬは破線で
示した。それぞれのローカルビット線ＬＢＬは、ビット
線選択信号クロックφｓ０−φｓｍ−１により導通され
る選択トランジスタＴＧを介して、それぞれが従属する
グローバルビット線ＧＢＬに接続される。

【００２８】メモリブロック１０の中央部に２列に配置
されるセンスアンプＳＡは、それぞれ一例として、１対
のＣＭＯＳ回路の入出力を互いに交差接続された差動増
幅回路で構成され、１対のＣＭＯＳ回路はそれぞれ両側
のグローバルビット線に接続されている。また、センス
アンプＳＡは、コラムゲートトランジスタＣＧＺ，ＣＧ
Ｘを介してデータバス線ＤＢＺ０，ＤＢＸ０に接続され
る。また、データバス線ＤＢＺ０，ＤＢＸ０は図示しな
い出力回路及び書き込みアンプに接続される。

【００２９】図８は、図７のメモリの読み出し動作を説
明するための信号波形図である。この信号波形図では、
左側のセルアレイ１１内のグローバルビット線ＧＢＬＺ
００に属するローカルビット線ＬＢＬＺ００に接続され
るメモリセルから”１”（Ｈレベル）を読み出す場合に
ついて示している。

【００３０】先ず、図８に従って読み出し動作について
説明する。／ＲＡＳ信号がＨレベルのスタンバイ期間の
間、ビット線リセット信号であるクロックφＢが立ち上
がり、それぞれのトランスファートランジスタＴＲが導
通する。その結果、グローバルビット線ＧＢＬとローカ
ルビット線ＬＢＬとが、電源Ｖｃｃまたは内部で生成さ
れた内部電源電圧Ｖｉｉとグランド電位Ｖｓｓとの中間
の基準電圧電位ＶＲにプリチャージされる。そこで、／
ＲＡＳ信号が立ち下がってから、クロックφＢが立ち下
がり、アクティブ期間となる。

【００３１】先ず、左側のセルアレイ１１内において、
ローカルビット線選択信号であるφｓ０−φｍ−１の
内、一つが電源電圧Ｖｃｃまたは内部電源電圧Ｖｉｉ以
上に立ち上げられ、他はグランド電位Ｖｓｓに立ち下げ
られる。その結果、選択されたローカルビット線ＬＢＬ
はトランジスタＴＧを介してグローバルビット線ＧＢＬ
に接続され、ローカルビット線ＬＢＬの電位は十分に高
いクロック信号φｓによりグローバルビット線ＧＢＬと
同じ電位になる。一方、非選択のローカルビット線は、
グローバルビット線から分離される。この時、左側のセ
ルアレイ１２内でも、同様にローカルビット線選択信号
を１本立ち上げても良いし、立ち上げなくても良い。こ
れは、左側のセルアレイ１１内のローカルビット線選択
信号の一斉上下動に対して、右側も同様に動作させるこ
とにより、左右のビット線のバランスをとるには適して
いる。

【００３２】その後、選択されたワード線ＷＬがグラン
ド電位から電源電位よりも高いレベルまで立ち上げられ
る。その結果、今左側のメモリセルの”１”を読みだそ
うとしているので、その”１”情報により、左側のグロ
ーバルビット線は僅かな電圧だけ、メモリセルの容量と
ビット線の容量の比に従って上昇する。一方、右側のメ
モリセル１２では、ワード線は立ち上がらず、ビット線
の電圧は基準電圧ＶＲのままである。

【００３３】そこで、グローバルビット線ＧＢＬＺ００
とその相補信号線のＧＢＬＸ００間にセンスアンプが増
幅できるだけの差電圧が生じた後に、センスアンプＳＡ
が活性化される。具体的には、Ｎチャネル側センスアン
プドライブ信号ＮＳＡを基準電圧ＶＲからグランド電位
Ｖｓｓに立ち下げ、Ｐチャネル側センスアンプドライブ
信号ＰＳＡを基準電圧ＶＲから電源電圧ＶｃｃまたはＶ
ｉｉまで立ち上げる。その結果、グローバルビット線Ｇ
ＢＬＺ００，ＧＢＬＸ００とローカルビット線ＬＢＬＺ
００，ＬＢＬＸ００とをそれぞれ電源電圧Ｖｃｃまたは
Ｖｉｉ及びグランド電位Ｖｓｓに引き上げ、及び引き下
げる。

【００３４】このセンスアンプの増幅動作の時、センス
アンプに接続されるビット線の総抵抗及び総容量が、階
層ビット線方式であるので、図１７に示した従来の構成
よりも、小さいので、図８中に示した時間ｔを短くする
ことができる。即ち、ワード線ＷＬの立ち上がりからビ
ット線対にセンスアンプが増幅できる程度の差電圧が生
じるまでの時間ｔが、短くなる。また、時間ｔ後におい
て、センスアンプ回路がドライブするビット線対の総容
量も少ない為に、センスアンプ回路により増幅時間も短
くできる。その結果、センスアンプ回路を流れる貫通電
流を減らすことができ、消費電流の低下につながる。ま
た、同時にビット線の充放電電流も減らすことができ
る。

【００３５】センスアンプ回路が両ビット線対を増幅し
た後に、コラム選択信号ＣＬが立ち上がり、コラムゲー
トトランジスタＣＧＺ，ＣＧＸを導通させ、メモリセル
の”１”情報がデータバス線ＤＢＺ０，ＤＢＸ０に伝え
られる。そして、図示しない出力回路から外部に出力さ
れる。

【００３６】一方、図９は同じメモリセルに”０”を書
き込みする場合の動作を説明するための信号波形図であ
る。書き込み動作の場合でも、ビット線にプリチャージ
してローカルビット線選択信号の駆動、ワード線の立ち
上げ、センスアンプの活性化は読み出しの時と同等であ
る。これは、書き込まれないメモリセルに対するワード
線も立ち上がるので、その再書き込みのためである。そ
して、センスアンプ回路が活性化してビット線対の差電
圧を増幅した後で、コラム選択信号ＣＬを立ち上げて、
コラムゲートトランジスタＣＧＺ，ＣＧＸを導通し、図
示しない書き込み回路から”０”を書き込む為の電圧の
信号がデータバス経由でビット線に供給され、メモリセ
ル内の情報が”０”に変更される。この書き込みの時
も、ビット線の総容量が少ない為、その負荷が軽く短時
間での書き込みが可能になる。

【００３７】［第二の実施の形態］上記した第一の実施
の形態では、そのセンスアンプ回路は一対のＣＭＯＳイ
ンバータの入力と出力を交差接続させた一般的な構成で
ある。これを簡略化して示すと図１０の如くなる。セン
スアンプ回路ＳＡは、一対のＣＭＯＳインバータ２０
Ｚ，２０Ｘから構成され、その入力にそれぞれのグロー
バルビット線が接続され、その出力がそれぞれの他方の
インバータの入力に接続されている。かかる構成にする
ことで、常に相補信号であるビット線対の電圧を利用し
あいながら自らのビット線電位を増幅することで安定的
な動作が期待される。しかし、かかる回路構成では、セ
ンスアンプ回路が大きな負荷容量を持つビット線を駆動
する必要があり、増幅動作に時間がかかる。また、反対
情報を書き込みする時には、図示しない書き込みアンプ
がデータバス線ＤＢＺ，ＤＢＸを介して、センスアンプ
ＳＡと競合しながら反転信号をビット線対に供給する必
要がある。

【００３８】更に、本発明の如きオープンビット線方式
は、折り返しビット線方式に比較して一般的にノイズに
弱いという特性を持っている。そこで、第二の実施の形
態では、かかる点を補い、多少のノイズが発生しても確
実にビット線対の電位を増幅し、また書き込みも高速に
行なうことができるようにした。

【００３９】図１１は、第二の実施の形態のセンスアン
プ回路部分の概略図である。この例のセンスアンプ回路
では、一対のＣＭＯＳインバータ２０Ｚ，２０Ｘの出力
を更に追加したトライステートインバータ２１Ｚ，２１
Ｘの入力に接続し、それらの出力をおのおのビット線Ｇ
ＢＬＺ，ＧＢＬＸに返すようにしている。更に、ＣＭＯ
Ｓインバータとトライステートインバータの間にトラン
スファーゲート用のトランジスタＴＮ６，ＴＮ７を設け
て、適宜両インバータを分離することができるようにす
る。ＣＯＭＳインバータ２０Ｚ，２０Ｘは読み出し用ア
ンプとしての機能を持ち、トライステートインバータ２
１Ｚ，２１Ｘは再書き込み用アンプとしての機能を持つ
ことになる。

【００４０】その動作について簡単に述べると、読み出
し時には、グローバルビット線ＧＢＬＺ，ＧＢＬＸの差
電圧を一対のＣＭＯＳインバータからなる作動増幅器に
より増幅する。この時、それぞれのＣＭＯＳインバータ
の出力端子ｎ０，ｎ１にはビット線の負荷容量が接続さ
れておらず、極めて軽い出力負荷となり、高速に差電圧
を増幅することができる。従って、多少のノイズがあっ
てもビット線間の差電圧を適切に増幅することができ
る。そして、ある程度ノードｎ０，ｎ１間の電圧が増幅
された段階で、一対のトライステートインバータ２１
Ｚ，２１Ｘからなる再書き込み用の増幅回路を活性化さ
せてグローバルビット線ＧＢＬＺ，ＧＢＬＸを駆動す
る。その為、トライステートインバータ２１Ｚ，２１Ｘ
は十分に電圧差がついた入力信号が与えられ、高速で安
定した動作となる。

【００４１】また、書き込み動作時には、図示しない書
き込みアンプから書き込み信号を供給する時に、トラン
スファーゲートＴＮ６，７をオフ状態にして読み出し用
のセンスアンプ回路２０Ｚ，２０Ｘを分離し、再書き込
み用の増幅回路２１Ｚ，２１Ｘを動作させる。こうする
ことで、読み出し用のセンスアンプ回路との競合をさけ
ることができて、高速書き込みが可能になる。

【００４２】図１２は、かかる第二の実施の形態の詳細
なメモリの回路図である。図７と同じ部分には同じ符号
を付しているので、その部分についての説明は省略す
る。尚、図中丸印を付したトランジスタはＰチャネルＭ
ＯＳトランジスタである。

【００４３】図１２では、図１１で説明した一対のＣＭ
ＯＳインバータ２０Ｚ，２０Ｘは、Ｐチャネルトランジ
スタＴＰ０，ＴＰ１及びＮチャネルトランジスタＴＮ
０，ＴＮ１で構成される。また、一対のトライステート
インバータ２１Ｚ，２１Ｘは、トランジスタＴＰ２，Ｔ
Ｐ３，ＴＮ２，ＴＮ３とトランジスタＴＰ４，ＴＰ５，
ＴＮ４，ＴＮ５から構成される。そして、このトライス
テートインバータは、センスアンプ回路の活性化クロッ
クＮＳＡ，ＰＳＡに加えて、制御クロックφ１Ｘ，φ１
Ｚによって制御される。その基本的な動作は、制御クロ
ックφ１Ｘ，φ１ＺがＨ，Ｌレベルの時、それぞれの出
力端子がハイインピーダンス状態になり、一方制御クロ
ックφ１Ｘ，φ１ＺがＬ，Ｈレベルの時は、入力端子の
レベルに応じたＨまたはＬレベルの出力電圧が出力され
る。

【００４４】図１３は、図１２の回路のローカルビット
線ＬＢＬＺ００に属するメモリセルの”１”を読みだす
動作を説明するための信号波形図である。／ＲＡＳ信号
がＨレベルの間にグローバルビット線が基準電圧ＶＲに
プリチャージされた後、ローカルビット線選択信号φｓ
０が立ち上がり、ワード線ＷＬ０が電源電圧より高いレ
ベルに立ち上がる。そして、グローバルビット線間にあ
る程度の差電圧が生じた時に、センスアンプ活性化信号
のＮＳＡ，ＰＳＡがそれぞれ立ち下がり及び立ち上が
り、ノードｎ０，ｎ１間に増幅された電圧差が生じる。
ここまでは、図７、８で示した第一の実施の形態の場合
と同じである。

【００４５】その後は、ノードｎ０，ｎ１にある程度の
電圧差がついてから、制御クロックφ１Ｘ，φ１Ｚがそ
れぞれ立ち上がり、立ち下がる。その結果、再書き込み
用アンプ２１Ｚ，２１Ｘが活性化され、グローバルビッ
ト線とそれに接続されるローカルビット線が駆動され
る。

【００４６】この第二の実施の形態では、第一に、ノー
ド端子ｎ０，ｎ１間に増幅された電圧差が生じる過程で
は、それらの端子にはグローバルビット線が接続されて
いないので、その増幅動作は高速に行なわれる。

【００４７】更に第二に、この活性化信号ＮＳＡ，ＰＳ
Ａが基準電位ＶＲからそれぞれＬレベル、Ｈレベルに変
化してインバータ２０Ｚ，２０Ｘで構成される読み出し
用のセンスアンプ回路が増幅動作を行なうことに遅れ
て、制御クロックφ１Ｘ，φ１Ｚの立ち下がり、及び立
ち上がりによりトライステートインバータ２１Ｚ，２１
Ｘの再書き込み用アンプを動作させる。こうすること
で、読み出し動作を更に安定化し、高速化させることが
できる。即ち、制御クロックφ１Ｘ，φ１Ｚにより出力
がハイインピーダンス状態にある場合は、読み出し用の
センスアンプ回路の出力端子ｎ０，ｎ１にある程度の電
圧差が生じてコラムゲートを開いても、データバス線か
らグローバルビット線ＧＢＬに再書き込み用アンプを通
じてディスターブがかからない。従って、その分コラム
ゲートの選択を早い時期に行なうことができる。事実、
図１３中では、コラムゲート選択信号ＣＬは非常に早い
時期から立ち上がっているのが理解される。

【００４８】第三に、ノード端子ｎ０，ｎ１間にある程
度十分な差電圧がついてから再書き込み用アンプが活性
化されるので、その再書き込み動作は安定している。再
書き込み動作時に、グローバルビット線やローカルビッ
ト線に、例えばビット線間のノイズやセルプレートを介
してのノイズが付加されたとしても、再書き込みの誤動
作を招く可能性は極めて低い。

【００４９】図１４は、同じメモリセルに対して”０”
書き込みを行なう場合の動作を説明するための信号波形
図である。スタンバイ期間で基準電圧ＶＲにプリチャー
ジして通常の読み出し動作と同じ動作がされるのは、第
一の実施の形態と同じである。但し、書き込み動作であ
るため、ワード線が立ち上がりセンスアンプ回路により
グローバルビット線とローカルビット線に電源電圧電位
とグランド電位が発生するまでは、コラムゲートは開か
れない。そして、図１４中の時間ｔ１のタイミングで、
センスアンプ回路内のトランスファーゲートＴＮ６，７
を非導通にするために制御信号φ２Ｘを立ち下げて、読
み出し用のアンプと再書き込み用のアンプとを分離す
る。そして、コラムゲート選択信号ＣＬを立ち上げてコ
ラムゲート（図示せず）を開き、図示しない書き込みア
ンプから再書き込み用のアンプ２１Ｚ，２１Ｘを介して
ビット線に書き込み信号を供給する。この時、読み出し
用のアンプ２０Ｘ，２０Ｘから分離されているので、書
き込みアンプと読み出し用のアンプとの間で信号の競合
が生じない。従って、高速に書き込みを行なうことがで
き、またその分再書き込みアンプの消費電流を少なくす
ることができる。尚、制御信号φ２Ｘは、書き込み制御
信号／ＷＥとコラム選択信号ＣＬとから生成される制御
クロックである。

【００５０】［第三の実施の形態］図１５は、図１１、
１２に示した読み出し用アンプ２０Ｚ，２０ＸをＮチャ
ネルＭＯＳトランジスタのみにより構成し、両方のグロ
ーバルビット線の電位を利用して読み出しセンス増幅を
行なうようにした例である。即ち、図１２で示したセン
スアンプ回路のＰチャネルＭＯＳトランジスタＴＰ０，
ＴＰ１をＮチャネルＭＯＳトランジスタＴＮ８，ＴＮ９
に置き換え、その置き換えたトランジスタのゲートに、
相手側のグローバルビット線を接続するようにする。こ
うすることで、読み出し用アンプを構成する二つのイン
バータ回路ＴＮ０，ＴＮ８及びＴＮ１，ＴＮ９は、差動
信号である２本のビット線によってそれぞれのゲートが
駆動されるので、より安定して差電圧を検出することが
できる。また、ノードｎ０，ｎ１をゲート信号とし、活
性化信号ＰＳＨをソースとし、トランジスタＴＰ５，Ｔ
Ｎ４のゲート及びトランジスタＴＰ３，ＴＮ２のゲート
をドレインとするトランジスタＴＰ６，ＴＰ７は再書き
込み時にＴＰ３，５に流れるＤＣ電流を無くす為のトラ
ンジスタである。それ以外の動作は、図１２の場合と同
じであるので、ここでの説明は省略する。

【００５１】［第四の実施の形態］上記の実施の形態で
は、センスアンプ回路を２本のグローバルビット線のピ
ッチ幅Ｌに整合させてレイアウトさせている。しかしな
がら、将来さられ大容量化、微細化が進み、一方でセン
スアンプ回路が複雑化した場合は、２本のグローバルビ
ット線のピッチ幅Ｌでは不十分な場合が生じる。その場
合は、図１６に示した様に、４本のグローバルビット線
のピッチ幅内にセンスアンプ回路を配置させることが好
ましい。但し、この場合には、２組のビット線対に対し
て１個のセンスアンプ回路という関係になるので、セン
スアンプ回路の両側にビット線選択トランジスタＢＬＴ
を設け、いずれか一方のビット線対を選択クロックＢＬ
Ｔ０，ＢＬＴ１で選択する必要がある。従って、ビット
線選択クロックＢＬＴ０によりグローバルビット線ＧＢ
Ｌ０，ＧＢＬ２が選択されると、その間に配置されるグ
ローバルビット線ＧＢＬ１は選択されずにプリチャージ
レベル（ＶＲ）のまま保持される。その為、選択された
グローバルビット線ＧＢＬＺ０，２，及びＧＢＬＸ０，
２の間で生じる相互干渉ノイズを非選択グローバルビッ
ト線により低減することができる。

【００５２】上記の第一、第二の実施の形態では、２本
のグローバルビット線のピッチとセンスアンプとを整合
させた例を示したが、２本より多い複数本のグローバル
ビット線のピッチと整合させても良い。その場合は、例
えば４本のグローバルビット線のピッチに整合させた場
合は、例えば４列のセンスアンプ構成とすることもでき
る。

【００５３】

【発明の効果】以上説明した通り、本発明によれば、階
層ビット線方式のビット線の構成にし、１本のグローバ
ルビット線に対してその下層に２本のローカルビット線
を配置させることができ、大容量化の要求から求められ
るメモリセルの密度とビット線密度によっても、上層の
グローバルビット線のピッチと整合することができる。
また、一対のクローバルビット線の差電圧を増幅するオ
ープンビット線方式であるので、読み出し動作をより安
定にすることができる。更に、複数本のグローバルビッ
ト線のピッチ幅Ｌに整合してセンスアンプ回路のスペー
スを確保できるので、無理なく複雑な回路構成のセンス
アンプ回路をレイアウトすることができる。しかも、上
層のグローバルビット線を利用することで、２列に並ん
だセンスアンプ回路に対してグローバルビット線の立体
交差を可能とする。

【００５４】更に、センスアンプ回路を読み出し用のア
ンプと再書き込み用のアンプの構成とし、読み出し用ア
ンプの出力端子をビット線から分離することで、より安
定で高速の読み出し動作を行なうことができる。しか
も、それに伴い消費電流も抑えることができる。

【図面の簡単な説明】

【図１】本発明の基本的なレイアウトを示す図である。

【図２】図１の拡大概略回路構成図である。

【図３】図１の拡大詳細回路構成図である。

【図４】ビット線の階層構造を概略的に示す断面図であ
る。

【図５】ビット線の階層構造を概略的に示す平面図であ
る。

【図６】ビット線の階層構造を概略的に示す断面図であ
る。

【図７】具体的なメモリの回路図である。

【図８】図７の読み出し動作を説明するための信号波形
図である。

【図９】図７の書き込み動作を説明するための信号波形
図である。

【図１０】図７のセンスアンプの簡略した回路図であ
る。

【図１１】第二の実施の形態のセンスアンプの簡略した
回路図である。

【図１２】第二の実施の形態の具体的なメモリの回路図
である。

【図１３】図１２の読み出し動作を説明するための信号
波形図である。

【図１４】図１２の書き込み動作を説明するための信号
波形図である。

【図１５】図１２のセンスアンプを改良したセンスアン
プの回路図である。

【図１６】第四の実施の形態のメモリの概略回路図であ
る。

【図１７】従来のメモリの回路図である。

【図１８】従来のメモリの概略回路図である。

【図１９】本発明に対応する関連技術を用いたメモリの
回路図である。

【符号の説明】

ＭＣメモリセルＷＬｘワード線ＧＢＬＺｘ，ＧＢＬＺｚグローバルビット線ＬＢＬＺｘ，ＬＢＬＸｘローカルビット線ＳＡｘｘセンスアンプ２０Ｚ，２０Ｘ読み出し用アンプ２１Ｚ，２１Ｘ書き込み用アンプ

Claims

【特許請求の範囲】

【請求項１】行方向に延びる複数のワード線と、列方向に延びる複数のグローバルビット線と、該グローバルビット線に従属し、該列方向で複数に分割
され、一本のグローバルビット線に対して該行方向に複
数本づつ配置されたローカルビット線と、前記ワード線とローカルビット線の交差部に設けられた
複数のメモリセルと、所定複数本のグローバルビット線のピッチに整合する領
域内に形成され、該列方向の両側に配置される一対のグ
ローバルビット線の信号がそれぞれ供給される複数のセ
ンスアンプとを有することを特徴とする半導体記憶装
置。
【請求項２】請求項１記載の半導体装置において、前記センスアンプが形成される領域は、該列方向に重複
して配置され、該センスアンプは対応する両側の前記グ
ローバルビット線対の信号が供給されることを特徴とす
る。
【請求項３】請求項１または２記載の半導体記憶装置に
おいて、前記センスアンプは、前記グローバルビット線の信号が入力に供給され、該入
力信号を増幅する読み出し用アンプと、該読み出し用アンプの出力信号が入力に供給され、出力
が前記グローバルビット線を駆動する書き込み用アンプ
とを有することを特徴とする。
【請求項４】請求項１または２記載の半導体記憶装置に
おいて、前記センスアンプは、前記グローバルビット線の信号が入力に供給され、該入
力信号を増幅する読み出し用アンプと、該読み出し用アンプの出力信号が入力に供給され、出力
が前記グローバルビット線を駆動する書き込み用アンプ
と、該読み出し用アンプの出力と該書き込み用アンプの入力
との間に設けられ、両アンプを分離可能なトランスファ
ーゲートとを有し、該書き込み用アンプの入力端子がコラムゲートを介して
データバス線に接続されることを特徴とする。
【請求項５】請求項３または４記載の半導体記憶装置に
おいて、前記メモリセルの情報を読み出す時に、該読み出し用ア
ンプが先に活性化され、それに遅れて該書き込み用アン
プが活性化されることを特徴とする。
【請求項６】請求項４記載の半導体記憶装置において、前記メモリセルへの情報の書き込み時に、前記トランス
ファーゲートを閉じて、該読み出し用アンプと書き込み
用アンプとを分離することを特徴とする。
【請求項７】請求項１または２記載の半導体記憶装置に
おいて、前記グローバルビット線は、半導体基板上であって、前
記ローカルビット線より上層に設けられた配線層で形成
されることを特徴とする。
【請求項８】行方向に延びる複数のワード線と、列方向に延びる複数のグローバルビット線と、該グローバルビット線に従属し、該列方向で複数に分割
され、一本のグローバルビット線に対して該行方向に二
本づつ配置されたローカルビット線と、前記ワード線とローカルビット線の交差部に設けられた
複数のメモリセルと、二本のグローバルビット線のピッチに整合し、該列方向
に二列に重複して配置される領域内に形成され、該列方
向の両側に配置される一対のグローバルビット線の信号
がそれぞれ供給される複数のセンスアンプとを有するこ
とを特徴とする半導体記憶装置。
【請求項９】請求項８記載の半導体記憶装置において、前記グローバルビット線は、半導体基板上であって、前
記ローカルビット線より上層に設けられた配線層で形成
されることを特徴とする。
【請求項１０】行方向に延びる複数のワード線と、列方向に延びる複数のグローバルビット線と、該グローバルビット線に従属し、該列方向で複数に分割
され、一本のグローバルビット線に対して該行方向に二
本づつ配置されたローカルビット線と、前記ワード線とローカルビット線の交差部に設けられた
複数のメモリセルと、所定複数本のグローバルビット線のピッチに整合し、該
列方向に前記所定複数より少ない複数列に重複して配置
される領域内に形成され、該列方向の両側に配置される
一対のグローバルビット線にビット線選択用ゲートを介
してそれぞれ接続される複数のセンスアンプとを有する
ことを特徴とする半導体記憶装置。