JP5594927B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP5594927B2 JP5594927B2 JP2007104348A JP2007104348A JP5594927B2 JP 5594927 B2 JP5594927 B2 JP 5594927B2 JP 2007104348 A JP2007104348 A JP 2007104348A JP 2007104348 A JP2007104348 A JP 2007104348A JP 5594927 B2 JP5594927 B2 JP 5594927B2
- Authority
- JP
- Japan
- Prior art keywords
- local
- global
- bit line
- sense amplifier
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1069—I/O lines read out arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1096—Write circuits, e.g. I/O line write drivers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
最初に、本発明の第1実施形態について説明する。図1は、第1実施形態のDRAMの全体構成を示している。図1においては、4つのメモリセルアレイ10と、複数のグローバルセンスアンプ11と、複数のローカルセンスアンプ12と、複数のグローバルビット線GBLと、複数のローカルビット線LBLが示されている。
Vs(H)=10/(10+4)×1−Vn(H)=0.71−Vn(H)
Vs(L)=0+Vn(L)
と算出される。ただし、Vn(H)、Vn(L)はメモリセル容量の電荷のリークや隣接するローカルビット線LBLやワード線WLとのカップリングの影響によるノイズ成分である。従って、NMOSトランジスタN1のしきい値電圧の設定範囲Vt(N)は、
Vs(L)<Vt(N)<Vs(H)
の範囲に設定する必要がある。
次に、本発明の第2実施形態について説明する。第2実施形態のDRAMの全体構成は、第1実施形態(図1)と同様であるので説明を省略する。図7は、第2実施形態のローカルセンスアンプ12の構成例を示している。図7のローカルセンスアンプ12は、4つのNMOSトランジスタN11、N12、N13、N14を含むシングルエンド構成のセンスアンプである。第2実施形態では、PMOSトランジスタを用いずにNMOSトランジスタのみを用いてローカルセンスアンプ12を構成したので、PMOS領域とNMOS領域を分離するウエルが不要となり、ローカルセンスアンプ12のレイアウト面積を一層縮小可能である。
次に、本発明の第3実施形態について説明する。第3実施形態のDRAMの全体構成は、第1実施形態(図1)と同様であるので説明を省略する。図12は、第3実施形態のローカルセンスアンプ12の構成例を示している。図12のローカルセンスアンプ12は、4つのNMOSトランジスタN21、N22、N23、N24を含むシングルエンド構成のセンスアンプである。第3実施形態では、NMOSトランジスタのみを用いてローカルセンスアンプ12を構成することによりレイアウト面積を縮小可能とした点は第2実施形態(図7)と共通するが、その回路構成が異なっている。
次に、本発明の第4実施形態について説明する。第4実施形態のDRAMは、第1〜第3実施形態のDRAMの全体構成と比べ、隣接するメモリセルアレイ10がローカルセンスアンプ20を共有する点が異なる。図16は、第4実施形態のDRAMの全体構成を示している。図16においては、4つのメモリセルアレイ10と、複数のグローバルセンスアンプ11と、複数の共有タイプのローカルセンスアンプ20及び複数の非共有タイプのローカルセンスアンプ21と、複数のグローバルビット線GBLと、複数のローカルビット線LBLが示されている。
次に、本発明の第5実施形態について説明する。第5実施形態は、第4実施形態と同様、隣接するメモリセルアレイ10がローカルセンスアンプ20を共有する構成を備えるが、第4実施形態とはグローバルセンスアンプ11の構成が異なっている。なお、第5実施形態のローカルセンスアンプ12の構成は、第4実施形態と同様であるとする。図21は、第5実施形態のグローバルセンスアンプ11の構成例を示している。図21のグローバルセンスアンプ11は、4つのNMOSトランジスタN40、N41、N42、N43と、2つのPMOSトランジスタP2、P3と、1つのインバータ100を含んで構成される。
次に、本発明の第6実施形態について説明する。第6実施形態のDRAMは、第4、5実施形態と同様、隣接するメモリセルアレイ10がローカルセンスアンプ20を共有する構成を備えるが、第4、5実施形態とはローカルセンスアンプ20、21の構成が異なっている。図25は、第6実施形態の共有タイプのローカルセンスアンプ20の構成例を示す図である。図25においては、隣接する2つのメモリセルアレイ10に属する2本のローカルビット線LBLと、その間に配置されたローカルセンスアンプ20を示している。図25のローカルセンスアンプ20は、第2実施形態の図7と同様のNMOSトランジスタN11、N12、N13、N14に加えて、2つのNMOSトランジスタN26、N27により構成されている。
次に、本発明の第7実施形態について説明する。第7実施形態のDRAMは、第4〜6実施形態と同様、隣接するメモリセルアレイ10がローカルセンスアンプ20を共有する構成を備えるが、第4〜6実施形態とはローカルセンスアンプ20、21の構成が異なっている。図29は、第7実施形態の共有タイプのローカルセンスアンプ20の構成例を示す図である。図29においては、隣接する2つのメモリセルアレイ10に属する2本のローカルビット線LBLと、その間に配置されたローカルセンスアンプ20を示している。図29のローカルセンスアンプ20は、第3実施形態の図12と同様のNMOSトランジスタN21、N22、N23、N24に加えて、2つのNMOSトランジスタN30、N31により構成されている。
11、11a、11b、11c…グローバルセンスアンプ
12、20、21…ローカルセンスアンプ
100、101、102…インバータ
GBL…グローバルビット線
LBL…ローカルビット線
WL…ワード線
MC…メモリセル
P1〜P7、P11、P12…PMOSトランジスタ
N1〜N3、N11〜N19、N21〜N24、N26、N27、N30、N31、N40〜N43、N50…NMOSトランジスタ
RS…駆動制御線
PC…プリチャージ信号線(ローカルビット線用)
PCG…プリチャージ信号線(グローバルビット線用)
YS…選択信号線
WE、RT、WT、RW…制御信号線
RDL…リードデータ線
WDL…ライトデータ線
SHR、SHL…切替信号線
VDL…電源電圧
VSS…接地電位
VPA、VPP…正電圧
VKK…負電圧
N0…NMOSトランジスタ
C0…キャパシタ
Claims (19)
- 複数のワード線と、
前記複数のワード線と交差する複数のグローバルビット線と、
各々の前記グローバルビット線に沿ってN本に区分され、前記複数のグローバルビット線と等しいピッチで配列された複数のローカルビット線と、
前記複数のワード線と前記複数のローカルビット線の交点に形成された複数のメモリセルからなり、前記ローカルビット線の区分に対応して配置されたN個のメモリセルアレイと、
選択された前記メモリセルから各々の前記ローカルビット線に読み出された信号を増幅し、前記グローバルビット線に出力する複数のローカルセンスアンプと、
選択された前記メモリセルに対応する前記ローカルセンスアンプから各々の前記グローバルビット線を経由して伝送される信号を増幅し、選択的に外部データ線に接続する複数のグローバルセンスアンプと、
を備え、
前記ローカルセンスアンプは、前記ローカルビット線に読み出された信号の増幅後に前記グローバルビット線の信号を反転して前記メモリセルに再書き込みする反転回路を含むことを特徴とする半導体記憶装置。 - 前記複数のローカルセンスアンプは、ワード線方向のピッチが前記ローカルビット線のピッチの2倍になるように配置されたシングルエンド構成のセンスアンプであることを特徴とする請求項1に記載の半導体記憶装置。
- 前記複数のローカルセンスアンプは、各々の前記メモリセルアレイの両側に配置され、前記複数のローカルビット線は、前記メモリセルアレイの一方の側の前記ローカルセンスアンプと他方の側の前記ローカルセンスアンプとに交互に接続されることを特徴とする請求項2に記載の半導体記憶装置。
- 隣接する2つの前記メモリセルアレイが前記ローカルセンスアンプを共有することを特徴とする請求項3に記載の半導体記憶装置。
- 前記ローカルセンスアンプは、前記2つのメモリセルアレイのそれぞれの前記ローカルビット線との間の接続を切替制御するスイッチ回路を含むことを特徴とする請求項4に記載の半導体記憶装置。
- 前記ローカルセンスアンプは、前記ローカルビット線に読み出された信号を増幅して前記グローバルビット線に出力する増幅用NMOSトランジスタを含むことを特徴とする請求項1に記載の半導体記憶装置。
- 前記ローカルセンスアンプは、一端が前記増幅用NMOSトランジスタのゲートに接続され、ゲートにプリチャージ信号が印加されたプリチャージ用NMOSトランジスタを含むことを特徴とする請求項6に記載の半導体記憶装置。
- 前記増幅用NMOSトランジスタの他端は、接地電位に接続されることを特徴とする請求項7に記載の半導体記憶装置。
- 前記反転回路は、駆動制御線と前記ローカルビット線の間に接続されたPMOSトランジスタと、前記プリチャージ用NMOSトランジスタの他端と前記接地電位の間に接続されたNMOSトランジスタからなることを特徴とする請求項8に記載の半導体記憶装置。
- 前記PMOSトランジスタ及び前記NMOSトランジスタのそれぞれのゲートは、前記グローバルビット線に接続されることを特徴とする請求項9に記載の半導体記憶装置。
- 前記ローカルセンスアンプは、NMOSトランジスタのみを用いて構成されることを特徴とする請求項7に記載の半導体記憶装置。
- 前記ローカルセンスアンプは、前記ローカルビット線と前記増幅用NMOSトランジスタのゲートの間に接続されゲートに第1の制御信号が印加されたNMOSトランジスタと、前記グローバルビット線と前記ローカルビット線の間に接続されゲートに第2の制御信号が印加されたNMOSトランジスタを含むことを特徴とする請求項11に記載の半導体記憶装置。
- 前記ローカルセンスアンプは、前記グローバルビット線と前記増幅用NMOSトランジスタの一端の間に接続されゲートに第1の制御信号が印加されたNMOSトランジスタと、前記グローバルビット線と前記ローカルビット線の間に接続されゲートに第2の制御信号が印加されたNMOSトランジスタを含むことを特徴とする請求項11に記載の半導体記憶装置。
- 前記複数のグローバルセンスアンプは、ワード線方向のピッチが、前記グローバルビット線及び前記ローカルビット線のピッチの2倍になるように配置されたシングルエンド構成のセンスアンプであることを特徴とする請求項1に記載の半導体記憶装置。
- 前記複数のグローバルセンスアンプは、前記N個のメモリセルアレイの両端に配置され、前記複数のグローバルビット線は、一端側の前記グローバルセンスアンプと他端側の前記グローバルセンスアンプとに交互に接続されることを特徴とする請求項14に記載の半導体記憶装置。
- 前記複数のグローバルビット線をそれぞれ含む複数のグローバルアレイが配置され、前記グローバルビット線の延伸方向に隣接する2つの前記グローバルアレイが前記グローバルセンスアンプを共有することを特徴とする請求項14に記載の半導体記憶装置。
- 前記グローバルアレイと前記グローバルセンスアンプとの間の接続を切替制御するスイッチ回路が設けられていることを特徴とする請求項16に記載の半導体記憶装置。
- 各々の前記グローバルセンスアンプは、前記グローバルビット線を経由して伝送された前記メモリセルの読み出しデータを、選択的にリードデータ線に出力することを特徴とする請求項14に記載の半導体記憶装置。
- 各々の前記グローバルセンスアンプは、ライトデータ線から入力されたデータを、前記メモリセルに対する書き込みデータとして選択的に前記グローバルビット線に出力することを特徴とする請求項14に記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007104348A JP5594927B2 (ja) | 2007-04-11 | 2007-04-11 | 半導体記憶装置 |
US12/101,347 US7697358B2 (en) | 2007-04-11 | 2008-04-11 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007104348A JP5594927B2 (ja) | 2007-04-11 | 2007-04-11 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008262632A JP2008262632A (ja) | 2008-10-30 |
JP5594927B2 true JP5594927B2 (ja) | 2014-09-24 |
Family
ID=39853552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007104348A Expired - Fee Related JP5594927B2 (ja) | 2007-04-11 | 2007-04-11 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7697358B2 (ja) |
JP (1) | JP5594927B2 (ja) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008282459A (ja) * | 2007-05-08 | 2008-11-20 | Elpida Memory Inc | 半導体記憶装置 |
JP2008293605A (ja) * | 2007-05-25 | 2008-12-04 | Elpida Memory Inc | 半導体記憶装置 |
TWI399754B (zh) * | 2008-03-17 | 2013-06-21 | Elpida Memory Inc | 具有單端感測放大器之半導體裝置 |
KR101108906B1 (ko) * | 2008-03-17 | 2012-02-06 | 엘피다 메모리 가부시키가이샤 | 단일-종단 감지 증폭기를 갖는 반도체 디바이스 |
EP2320454A1 (en) * | 2009-11-05 | 2011-05-11 | S.O.I.Tec Silicon on Insulator Technologies | Substrate holder and clipping device |
FR2957193B1 (fr) | 2010-03-03 | 2012-04-20 | Soitec Silicon On Insulator | Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante |
FR2953641B1 (fr) * | 2009-12-08 | 2012-02-10 | S O I Tec Silicon On Insulator Tech | Circuit de transistors homogenes sur seoi avec grille de controle arriere enterree sous la couche isolante |
FR2953636B1 (fr) * | 2009-12-08 | 2012-02-10 | Soitec Silicon On Insulator | Procede de commande d'une cellule memoire dram sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante |
FR2953643B1 (fr) * | 2009-12-08 | 2012-07-27 | Soitec Silicon On Insulator | Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante |
US8508289B2 (en) * | 2009-12-08 | 2013-08-13 | Soitec | Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer |
FR2955203B1 (fr) | 2010-01-14 | 2012-03-23 | Soitec Silicon On Insulator | Cellule memoire dont le canal traverse une couche dielectrique enterree |
FR2955195B1 (fr) * | 2010-01-14 | 2012-03-09 | Soitec Silicon On Insulator | Dispositif de comparaison de donnees dans une memoire adressable par contenu sur seoi |
FR2955200B1 (fr) | 2010-01-14 | 2012-07-20 | Soitec Silicon On Insulator | Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree |
FR2955204B1 (fr) * | 2010-01-14 | 2012-07-20 | Soitec Silicon On Insulator | Cellule memoire dram disposant d'un injecteur bipolaire vertical |
JP2011170918A (ja) * | 2010-02-18 | 2011-09-01 | Elpida Memory Inc | 半導体記憶装置 |
WO2011106262A2 (en) | 2010-02-23 | 2011-09-01 | Rambus Inc. | Hierarchical memory architecture |
FR2957186B1 (fr) * | 2010-03-08 | 2012-09-28 | Soitec Silicon On Insulator | Cellule memoire de type sram |
FR2957449B1 (fr) | 2010-03-11 | 2022-07-15 | S O I Tec Silicon On Insulator Tech | Micro-amplificateur de lecture pour memoire |
EP2365487A3 (en) * | 2010-03-11 | 2011-09-21 | S.O.I. Tec Silicon on Insulator Technologies | Nano-sense amplifier for memory |
US8179735B2 (en) * | 2010-03-26 | 2012-05-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Using differential signals to read data on a single-end port |
FR2958441B1 (fr) | 2010-04-02 | 2012-07-13 | Soitec Silicon On Insulator | Circuit pseudo-inverseur sur seoi |
EP2378549A1 (en) | 2010-04-06 | 2011-10-19 | S.O.I.Tec Silicon on Insulator Technologies | Method for manufacturing a semiconductor substrate |
JP5343916B2 (ja) | 2010-04-16 | 2013-11-13 | 富士通セミコンダクター株式会社 | 半導体メモリ |
EP2381470B1 (en) | 2010-04-22 | 2012-08-22 | Soitec | Semiconductor device comprising a field-effect transistor in a silicon-on-insulator structure |
JP2012027983A (ja) * | 2010-07-23 | 2012-02-09 | Elpida Memory Inc | 半導体装置 |
JP5650475B2 (ja) | 2010-09-14 | 2015-01-07 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置及びその制御方法 |
TWI620176B (zh) * | 2010-10-05 | 2018-04-01 | 半導體能源研究所股份有限公司 | 半導體記憶體裝置及其驅動方法 |
JP2012099195A (ja) | 2010-11-04 | 2012-05-24 | Elpida Memory Inc | 半導体装置 |
JP5736224B2 (ja) * | 2011-04-12 | 2015-06-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP5901927B2 (ja) * | 2011-10-06 | 2016-04-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2015041388A (ja) * | 2013-08-20 | 2015-03-02 | 株式会社半導体エネルギー研究所 | 記憶装置、及び半導体装置 |
US9792967B1 (en) * | 2016-06-13 | 2017-10-17 | International Business Machines Corporation | Managing semiconductor memory array leakage current |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63228496A (ja) * | 1987-03-17 | 1988-09-22 | Fujitsu Ltd | メモリ回路 |
JPS6476495A (en) * | 1987-09-17 | 1989-03-22 | Matsushita Electric Ind Co Ltd | Semiconductor memory device |
JPH04153977A (ja) * | 1990-10-17 | 1992-05-27 | Hitachi Ltd | 半導体メモリ |
JP3529534B2 (ja) | 1996-03-04 | 2004-05-24 | 富士通株式会社 | 半導体記憶装置 |
JP3521979B2 (ja) | 1994-11-28 | 2004-04-26 | 富士通株式会社 | 半導体記憶装置 |
WO1996031882A1 (en) | 1995-04-05 | 1996-10-10 | Micron Technology, Inc. | Memory circuit with hierarchical bit line structure |
JP2000057761A (ja) | 1998-06-03 | 2000-02-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
KR100576844B1 (ko) * | 1998-10-29 | 2006-05-10 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체집적회로장치 |
US6646954B2 (en) * | 2001-02-02 | 2003-11-11 | Broadcom Corporation | Synchronous controlled, self-timed local SRAM block |
KR100472726B1 (ko) * | 2002-10-29 | 2005-03-10 | 주식회사 하이닉스반도체 | 고속 데이터억세스를 위한 반도체 메모리장치 및 그구동방법 |
US7200061B2 (en) * | 2002-11-08 | 2007-04-03 | Hitachi, Ltd. | Sense amplifier for semiconductor memory device |
-
2007
- 2007-04-11 JP JP2007104348A patent/JP5594927B2/ja not_active Expired - Fee Related
-
2008
- 2008-04-11 US US12/101,347 patent/US7697358B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20080253159A1 (en) | 2008-10-16 |
US7697358B2 (en) | 2010-04-13 |
JP2008262632A (ja) | 2008-10-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5594927B2 (ja) | 半導体記憶装置 | |
CN101923892B (zh) | 稳定sram单元 | |
US7701794B2 (en) | Semiconductor memory device | |
US7839704B2 (en) | Memory circuit and control method thereof | |
JP5798120B2 (ja) | 半導体記憶装置 | |
CN101009135A (zh) | 减少位线之间电压耦合的半导体存储装置 | |
JP2008282459A (ja) | 半導体記憶装置 | |
KR20070049266A (ko) | 에지 서브 어레이에 완전한 데이터 패턴을 기입할 수 있는오픈 비트 라인 구조를 가지는 메모리 코어, 이를 구비한반도체 메모리 장치, 및 에지 서브 어레이 테스트 방법 | |
JPH07334985A (ja) | 半導体記憶装置 | |
KR100253781B1 (ko) | 스태틱형 반도체 기억 장치 및 그 동작 방법 | |
JPH06302189A (ja) | 半導体記憶装置 | |
CN101388244B (zh) | 半导体集成电路 | |
US7719909B2 (en) | DRAM writing ahead of sensing scheme | |
JP2005285190A (ja) | メモリ | |
JP2009116994A (ja) | 半導体記憶装置 | |
US7433259B2 (en) | Semiconductor memory device having layered bit line structure | |
US7352648B2 (en) | Semiconductor memory | |
US5377155A (en) | Serial access semiconductor memory having a reduced number of data registers | |
JP4926129B2 (ja) | メモリ用の評価回路 | |
KR100366734B1 (ko) | 반도체 집적회로 | |
KR100702841B1 (ko) | 더미 센스앰프를 구비하는 반도체 메모리 장치 및 그에따른 데이터 센싱 방법 | |
JP7234172B2 (ja) | 半導体記憶装置 | |
JP5073541B2 (ja) | 半導体記憶装置 | |
JP2008299907A (ja) | 半導体記憶装置 | |
JP2016058111A (ja) | 半導体装置及びその制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100316 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120313 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130730 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130917 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20131212 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20131217 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140313 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140708 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140805 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5594927 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |