JP7234172B2 - 半導体記憶装置 - Google Patents

Description

本実施形態は、半導体記憶装置に関する。

ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体記憶装置では、ビットセルへデータのライト動作をアシストするライトアシスト制御が行われることがある。このとき、ライトアシスト制御が適正に行われることが望まれる。

特開２００９－２９５２４６号公報

一つの実施形態は、ライトアシスト制御を適正に行うことに適した半導体記憶装置を提供することを目的とする。

一つの実施形態によれば、複数のビットセルと複数対のビット線とアシスト回路とを有する半導体記憶装置が提供される。複数対のビット線は、複数のビットセルに対応する。複数対のビット線は、それぞれが対応するビットセルに電気的に接続されている。アシスト回路は、ビット線に接続可能である。アシスト回路は、１以上の容量素子を含む。半導体記憶装置は、複数対のビット線のうちアシスト回路に接続されるビット線の本数を変更することによりビット線の容量値とアシスト回路の容量値との比を変更可能である。

図１は、第１の実施形態にかかる半導体記憶装置の構成を示す図である。 図２は、第１の実施形態におけるビットセルの構成を示す図である。 図３は、第１の実施形態にかかる半導体記憶装置の動作を示す波形図である。 図４は、第１の実施形態におけるアシスト回路を含むライトアンプの概略構成を示す図である。 図５は、第１の実施形態におけるアシスト回路を含むライトアンプの詳細構成を示す図である。 図６は、第２の実施形態にかかる半導体記憶装置の構成を示す図である。 図７は、第２の実施形態にかかる半導体記憶装置の動作を示す図である。 図８は、第２の実施形態にかかる半導体記憶装置の動作を示す図である。 図９は、第３の実施形態にかかる半導体記憶装置の構成を示す図である。 図１０は、第３の実施形態にかかる半導体記憶装置の動作を示す図である。

以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
実施形態にかかる半導体記憶装置は、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であり、複数のビットセルを有する。複数のビットセルのそれぞれには、データを保持するために電力が継続的に供給され、低消費電力化・低電圧動作が要求され得る。各ビットセルへの電源電位が低電圧化すると、各ビットセルからデータをリードする際にデータが破壊されたり、各ビットセルへデータをライトしにくくなったりすることがある。

具体的には、半導体記憶装置１は、図１に示すように構成され得る。図１は、半導体記憶装置１におけるビットセルアレイ２及び周辺回路の一部の構成を示す図である。半導体記憶装置１は、ビットセルアレイ２、複数のワード線ＷＬ［０］，ＷＬ［１］、複数の１対のビット線（ＢＬ［０］，ＢＬＢ［０］），（ＢＬ［１］，ＢＬＢ［１］）、ロウデコーダ（Ｒｏｗ Ｄｅｃｏｄｅｒ）３、ワード線ドライバ（Ｗｏｒｄ Ｌｉｎｅ Ｄｒｉｖｅｒ）４、複数のＩＯ回路７－０，７－１を有する。各ＩＯ回路７は、ライトアンプ（Ｗｒｉｔｅ Ａｍｐ．）５、及びセンスアンプ（Ｓｅｎｓｅ Ａｍｐ．）６を有する。図１では、ＩＯ回路７がビットセルアレイ２のカラム方向両側に分割配置され、ＩＯ回路７ごとに、ビットセルアレイ２において２ロウ×４カラムのビットセルＢＣ（０，０）－０～ＢＣ（１，１）－０，ＢＣ（０，０）－１～ＢＣ（１，１）－１が配列されている場合を例示している。

ロウデコーダ３及びワード線ドライバ４は、複数のワード線ＷＬ［０］，ＷＬ［１］を介して複数のビットセルビットセルＢＣ（０，０）－０～ＢＣ（１，１）－０，ＢＣ（０，０）－１～ＢＣ（１，１）－１に接続されている。

複数のワード線ＷＬ［０］，ＷＬ［１］は、それぞれロウ方向に延びているとともに、カラム方向に配列されている。各ワード線ＷＬは、同一ロウのビットセルＢＣに共通に接続される。ワード線ＷＬ［０］は、ビットセルＢＣ（０，０）－０，ＢＣ（０，１）－０，ＢＣ（０，０）－１，ＢＣ（０，１）－１に共通に接続される。ワード線ＷＬ［１］は、ビットセルＢＣ（１，０）－０，ＢＣ（１，１）－０，ＢＣ（１，０）－１，ＢＣ（１，１）－１に共通に接続される。

ライトアンプ５及びセンスアンプ６は、それぞれ、複数の１対のビット線（ＢＬ［０］，ＢＬＢ［０］），（ＢＬ［１］，ＢＬＢ［１］）を介して複数のビットセルＢＣ（０，０）～ＢＣ（１，１）に接続されている。各ＩＯ回路７－０，７－１のライトアンプ５は、ライト動作時に、データＤＩｎ［０］，ＤＩｎ［１］を受け、ロウアドレス［０：１］及びカラムアドレス［０］に応じて選択されたビットセルＢＣへデータを書き込む。各ＩＯ回路７－０，７－１のセンスアンプ６は、リード動作時に、ロウアドレス［０：１］及びカラムアドレス［０］に応じて選択されたビットセルＢＣからデータＤＯｕｔ［０］，ＤＯｕｔ［１］を読み出し出力する。

複数の１対のビット線（ＢＬ［０］，ＢＬＢ［０］），（ＢＬ［１］，ＢＬＢ［１］）は、それぞれカラム方向に延びているとともに、ロウ方向に配列されている。各１対のビット線ＢＬ，ＢＬＢは、同一カラムのビットセルＢＣに共通に接続される。１対のビット線ＢＬ［０］，ＢＬＢ［０］は、ビットセルＢＣ（１，０），ＢＣ（０，０）に共通に接続される。１対のビット線ＢＬ［１］，ＢＬＢ［１］は、ビットセルＢＣ（１，１），ＢＣ（０，１）に共通に接続される。

また、複数の１対のビット線は、複数のＩＯ回路７に対応して設けられている。例えば、ＩＯ回路７－０用に、数の１対のビット線（ＢＬ［０］－０，ＢＬＢ［０］－０），（ＢＬ［１］－０，ＢＬＢ［１］－０）が設けられている。ＩＯ回路７－１用に、数の１対のビット線（ＢＬ［０］－１，ＢＬＢ［０］－１），（ＢＬ［１］－１，ＢＬＢ［１］－１）が設けられている。

各ビットセルＢＣは、図２に示すように構成される。図２では、ビットセルＢＣ（０，０）の構成について例示するが、他のビットセルＢＣ（０，１）～ＢＣ（１，１）の構成もビットセルＢＣ（０，０）の構成と同様である。

ビットセルＢＣ（０，０）は、負荷トランジスタＴ３、Ｔ５、駆動トランジスタＴ４、Ｔ６及び転送トランジスタＴ１、Ｔ２を有する６トランジスタ型のＳＲＡＭセルである。負荷トランジスタＴ３と駆動トランジスタＴ４とはインバータＩＮＶ１を構成し、負荷トランジスタＴ５と駆動トランジスタＴ６とはインバータＩＮＶ２を構成する。インバータＩＮＶ１の出力端子は反転記憶ノードＮｃを介してインバータＩＮＶ２の入力端子に接続され、インバータＩＮＶ２の出力端子は記憶ノードＮｔを介してインバータＩＮＶ１の入力端子に接続されている。インバータＩＮＶ１とインバータＩＮＶ２は、フリップフロップを構成する。

フリップフロップの記憶ノードＮｔとビット線ＢＬとの間には、転送トランジスタＴ１が接続されている。フリップフロップの反転記憶ノードＮｃと反転ビット線ＢＬＢとの間には、転送トランジスタＴ２が接続されている。転送トランジスタＴ１、Ｔ２はそれぞれ、ワード線ドライバ４からワード線ＷＬにアクティブレベルの制御信号が供給された際にオンする。これにより、記憶ノードＮｔ及び反転記憶ノードＮｃとビット線ＢＬ及び反転ビット線ＢＬＢとがそれぞれ電気的に接続される。

例えば、ライト動作において、転送トランジスタＴ１、Ｔ２がオンされると、ライトアンプ５からビット線ＢＬ及び反転ビット線ＢＬＢへ供給されたデータ（電圧）が記憶ノードＮｔ、Ｎｃへ転送され、記憶ノードＮｔ、Ｎｃにデータに応じた電位レベルが書き込まれる。

このとき、ビットセルＢＣへの電源電位が低電圧化すると、転送トランジスタＴ１、Ｔ２のゲート電圧が低電圧化する。これに伴い、ビットセルＢＣのデータを書き換える場合、ビット線ＢＬ及び反転ビット線ＢＬＢから記憶ノードＮｔ及び反転記憶ノードＮｃへ移動し得る電荷の量が記憶ノードＮｔ、Ｎｃの電位を論理的に反転させる量より不足する可能性がある。すなわち、記憶ノードＮｔ及び反転記憶ノードＮｃに異なるレベルのデータをライトしにくくなる可能性がある。

それに対して、図１に示すライトアンプ５は、ライト動作の期間において、ライトアシスト動作を行う。ライトアシスト動作は、ビットセルＢＣのデータの書き換えを促進するための動作であり、転送トランジスタＴ１、Ｔ２のドライブ能力を上げるような動作を含む。

例えば図３に示すように、ロウデコーダ３及びワード線ドライバ４は、期間ＴＰ_Ｗの開始タイミングに、選択ワード線ＷＬを非選択レベルＶ_ＷＵＳＬから選択レベルＶ_ＷＳＬへ遷移させ、期間ＴＰ_Ｗにおいて、選択ワード線ＷＬを選択レベルＶ_ＷＳＬに維持する。期間ＴＰ_Ｗは、ライト動作の期間である。図３に一点鎖線で示すように、ライトアンプ５は、期間ＴＰ_Ｗにおいて、１対のビット線ＢＬ，ＢＬＢの一方のビット線を非選択レベルＶ_ＢＵＳＬに維持する。また、図３に実線で示すように、ライトアンプ５は、期間ＴＰ_Ｗの前半の期間ＴＰ_Ｗ１において、１対のビット線ＢＬ，ＢＬＢの他方のビット線を選択レベルＶ_ＢＳＬ（例えば、０Ｖ）に遷移させて選択レベルＶ_ＢＳＬに維持する。ライトアンプ５は、期間ＴＰ_Ｗの後半の期間ＴＰ_Ｗ２において、他方のビット線を選択レベルＶ_ＢＳＬより低いライトアシストレベルＶ_ＷＡＳＴ（例えば、－０．２Ｖ）に制御する。これにより、転送トランジスタＴ１、Ｔ２のゲート・ソース間電圧が増加するので、転送トランジスタＴ１、Ｔ２のドライブ能力が上がる。これにより、ビット線ＢＬ及び反転ビット線ＢＬＢから記憶ノードＮｔ及び反転記憶ノードＮｃへの電荷の移動が促進されるので、記憶ノードＮｔ及び反転記憶ノードＮｃの電位が論理的に反転しやすくなる。すなわち、記憶ノードＮｔ及び反転記憶ノードＮｃに異なるレベルのデータをライトしやすくなる。

このライトアシストレベルＶ_ＷＡＳＴは、選択レベルＶ_ＢＳＬから低くするレベル幅が小さすぎると、転送トランジスタＴ１、Ｔ２のドライブ能力の不足を補うのが困難になる可能性がある。また、ライトアシストレベルＶ_ＷＡＳＴは、選択レベルＶ_ＢＳＬから低くするレベル幅が大きすぎると、非選択ビットセルＢＣに誤書き込みが行われる可能性がある。このため、ライトアシストレベルＶ_ＷＡＳＴを選択レベルＶ_ＢＳＬからどの程度低いレベルにすべきかについて適正範囲が存在する。

ライトアンプ５は、アシスト回路８を有する。アシスト回路８は、アシスト容量素子を有し、アシスト動作を行うべき期間ＴＰ_Ｗ２に、ビット線の寄生容量Ｃ_ＢＬ，Ｃ_ＢＬＢとアシスト容量素子とのカップリング効果を用いたチャージシェア動作を行う。これにより、アシスト回路８は、ビット線の電位を選択レベルＶ_ＢＳＬからライトアシストレベルＶ_ＷＡＳＴまで下げる。すなわち、アシスト回路８は、期間ＴＰ_Ｗの前半の期間ＴＰ_Ｗ１にアシスト容量素子に電荷を蓄積し、期間ＴＰ_Ｗの後半の期間ＴＰ_Ｗ２にビット線ＢＬ，ＢＬＢの寄生容量値とアシスト回路８の容量値との比に応じて電荷を再配分する。これにより、ビット線ＢＬ，ＢＬＢのレベルがライトアシストレベルＶ_ＷＡＳＴに制御され得る。

例えば、半導体記憶装置１がＳＲＡＭコンパイラである場合、半導体記憶装置１の適用用途等に応じて、ビットセルアレイ２のロウ数が変化し、ビット線の長さ及びビット線に接続されるセル数が変化するので、ビット線の寄生容量Ｃ_ＢＬ，Ｃ_ＢＬＢの値が変化する傾向にある。これにより、ビット線の寄生容量Ｃ_ＢＬ，Ｃ_ＢＬＢの値がアシスト回路８の設計時に想定した容量値からずれると、ライトアシストレベルＶ_ＷＡＳＴが意図したレベルからずれてその適正範囲から外れる可能性がある。例えば、半導体記憶装置１がＳＲＡＭコンパラのロウ数について最小の構成である場合、ビット線が短く、その寄生容量値が小さいため、ライトアシストレベルＶ_ＷＡＳＴが適正範囲より低いレベルになる可能性がある。これにより、半導体記憶装置１が誤動作したり素子の信頼性が低下したりする可能性がある。

そこで、本実施形態は、ビット線ＢＬ，ＢＬＢの寄生容量値とアシスト回路８の容量値との比が変更可能なように半導体記憶装置１を構成することで、ライトアシストレベルＶ_ＷＡＳＴをその適正範囲に収めることを可能にする。

具体的には、半導体記憶装置１の設計時において、アシスト回路８に複数のアシスト容量素子を含め、複数のアシスト容量素子のうち活性化されるアシスト容量素子の合成容量値を変更することにより、ビット線の寄生容量値とアシスト回路８の容量値との比を変更可能にしておく。ビット線の寄生容量Ｃ_ＢＬ，Ｃ_ＢＬＢの値は、ビットセルアレイ２のロウ数に依存して変わり得る。半導体記憶装置１において、ロウ数から、ビット線ＢＬ，ＢＬＢの寄生容量値とアシスト回路８の容量値との比について、ライトアシストレベルＶ_ＷＡＳＴが適正範囲に収まるような比を見積もることができる。半導体記憶装置１の製造時において、複数のアシスト容量素子のうち活性化されるアシスト容量素子の合成容量値を変更することで、設計時に見積もった比が得られるようにする。これにより、製造された半導体記憶装置１において、ライト動作時に、ライトアシストレベルＶ_ＷＡＳＴをその適正範囲に収めることができる。この結果、半導体記憶装置１の誤動作を低減でき、素子の信頼性を向上できる。

より具体的には、アシスト回路８を含むライトアンプ５は、図４及び図５に示すように構成され得る。図４は、アシスト回路８を含むライトアンプ５の概略構成を示す図である。図５は、アシスト回路８を含むライトアンプ５の詳細構成を示す図である。

ライトアンプ５は、カラムセレクタ９［０］，９［１］を介してビット線ＢＬ，ＢＬＢに接続可能である。カラムセレクタ９［０］は、カラムアドレス［０］のカラムに対応し、信号ＣｏｌＡＤＤ［０］がアクティブレベルになった際に、カラムアドレス［０］のカラムを選択してライトアンプ５をビット線ＢＬ，ＢＬＢに接続する。カラムセレクタ９［１］は、カラムアドレス［１］のカラムに対応し、信号ＣｏｌＡＤＤ［１］がアクティブレベルになった際に、カラムアドレス［１］のカラムを選択してライトアンプ５をビット線ＢＬ，ＢＬＢに接続する。すなわち、ライトアンプ５は、カラムセレクタ９［０］に対応したカラムとカラムセレクタ９［１］に対応したカラムとで共有されている。

各カラムセレクタ９は、ビット線ＢＬ，ＢＬＢに接続されたトランジスタＴｒ１，Ｔｒ２を有する。各トランジスタＴｒ１，Ｔｒ２は、ソースがビット線ＢＬ，ＢＬＢに接続され、ドレインがライトアンプ５に接続されている。カラムセレクタ９における各トランジスタＴｒ１，Ｔｒ２は、ゲートでアクティブレベルのカラムアドレス信号ＣｏｌＡＤＤを受けた際にオンすることで、そのカラムが選択されたとして、ライトアンプ５をビット線ＢＬ，ＢＬＢへ接続する。

ライト動作時において、ロウデコーダ３及びワード線ドライバ４は、ロウアドレスに応じて選択された選択ワード線ＷＬに選択レベルＶ_ＷＳＬを印加する。カラムセレクタ９は、カラムアドレスに応じて選択された際に、ライトアンプ５をビット線ＢＬ，ＢＬＢへ接続する。ライトアンプ５は、データＤＩｎを受け、データＤＩｎに応じた相補的なデータＤｔ，Ｄｂを生成し、ロウアドレス及びカラムアドレスに応じて選択されたビットセルＢＣへデータＤｔ，Ｄｂを書き込む。

ライトアンプ５は、アンプ５１、アンプ５２、及びアシスト回路８を有する。アンプ５１は、入力ノード５１ａでデータＤｔを受け、入力ノード５１ｂでライトクロックＷｃｌｋを受ける。アンプ５１は、制御ノード５１ｃがアシスト回路８に電気的に接続され、出力ノード５１ｄがカラムセレクタ９に電気的に接続されている。

アンプ５１は、図５に示すように、否定論理和ゲートＮＯ１、トランジスタＴｒ３，Ｔｒ５，Ｔｒ７を有する。

否定論理和ゲートＮＯ１は、第１の入力ノードでデータＤｔを受け、第２の入力ノードでライトクロックＷｃｌｋｂを受ける。否定論理和ゲートＮＯ１は、出力ノードがトランジスタＴｒ３のゲートに電気的に接続されている。

トランジスタＴｒ３は、ソースがアシスト回路８に接続され、ドレインがカラムセレクタ９を介してビット線ＢＬに電気的に接続されている。トランジスタＴｒ３のソースは、アンプ５１の制御ノード５１ｃに相当する。トランジスタＴｒ３のドレインは、トランジスタＴｒ５，Ｔｒ７に電気的に接続されている。

トランジスタＴｒ５，Ｔｒ７は、それぞれ、Ｐｒｅ－Ｃｈａｒｇｅ制御信号をゲートで受ける。トランジスタＴｒ５は、ソースがカラムセレクタ９を介してビット線ＢＬに電気的に接続され、ドレインが電源電位ＶＤＤに電気的に接続されている。トランジスタＴｒ７は、ソースがカラムセレクタ９を介してビット線ＢＬに電気的に接続され、ドレインがカラムセレクタ９を介してビット線ＢＬＢに電気的に接続されている。

図４に示すアンプ５２は、入力ノード５２ａでデータＤｂを受け、入力ノード５２ｂでライトクロックＷｃｌｋを受ける。アンプ５２は、制御ノード５２ｃがアシスト回路８に電気的に接続され、出力ノード５２ｄがカラムセレクタ９に電気的に接続されている。

アンプ５２は、図５に示すように、否定論理和ゲートＮＯ２、トランジスタＴｒ４，Ｔｒ６，Ｔｒ７を有する。

否定論理和ゲートＮＯ２は、第１の入力ノードでデータＤｂを受け、第２の入力ノードでライトクロックＷｃｌｋｂを受ける。否定論理和ゲートＮＯ２は、出力ノードがトランジスタＴｒ４のゲートに電気的に接続されている。

トランジスタＴｒ４は、ソースがアシスト回路８に接続され、ドレインがカラムセレクタ９を介してビット線ＢＬＢに電気的に接続されている。トランジスタＴｒ４のソースは、アンプ５２の制御ノード５２ｃに相当する。トランジスタＴｒ４のドレインは、トランジスタＴｒ６，Ｔｒ７に電気的に接続されている。

トランジスタＴｒ６は、Ｐｒｅ－Ｃｈａｒｇｅ制御信号をゲートで受ける。トランジスタＴｒ６は、ソースがカラムセレクタ９を介してビット線ＢＬＢに電気的に接続され、ドレインが電源電位ＶＤＤに電気的に接続されている。

なお、トランジスタＴｒ７は、アンプ５１とアンプ５２とに共有されている。

図４に示すアシスト回路８は、アンプ５１の制御ノード５１ｃとアンプ５２の制御ノード５２ｃとに電気的に接続されている。アシスト回路８は、アシスト動作をすべき期間ＴＰ_Ｗ２に、アンプ５１及びアンプ５２を介して、ビット線ＢＬ，ＢＬＢのレベルをライトアシストレベルＶ_ＷＡＳＴに制御する。

アシスト回路８は、複数の論理積ゲートＡＮ１～ＡＮ４、複数のアシスト容量素子Ｃ１～Ｃ４、及びスイッチＳＷを有する。

論理積ゲートＡＮ１は、第１の入力ノードでアシスト信号φＡＳを受け、第２の入力ノードで活性化制御信号φＲＮ［０］を受ける。論理積ゲートＡＮ１は、出力ノードがアシスト容量素子Ｃ１の一端に電気的に接続されている。アシスト容量素子Ｃ１の他端は、スイッチＳＷの一端及びアンプ５１，５２の制御ノード５１ｃ，５２ｃに電気的に接続されている。

論理積ゲートＡＮ２は、第１の入力ノードでアシスト信号φＡＳを受け、第２の入力ノードで活性化制御信号φＲＮ［１］を受ける。論理積ゲートＡＮ２は、出力ノードがアシスト容量素子Ｃ２の一端に電気的に接続されている。アシスト容量素子Ｃ２の他端は、スイッチＳＷの一端及びアンプ５１，５２の制御ノード５１ｃ，５２ｃに電気的に接続されている。

論理積ゲートＡＮ３は、第１の入力ノードでアシスト信号φＡＳを受け、第２の入力ノードで活性化制御信号φＲＮ［２］を受ける。論理積ゲートＡＮ３は、出力ノードがアシスト容量素子Ｃ３の一端に電気的に接続されている。アシスト容量素子Ｃ３の他端は、スイッチＳＷの一端及びアンプ５１，５２の制御ノード５１ｃ，５２ｃに電気的に接続されている。

論理積ゲートＡＮ４は、第１の入力ノードでアシスト信号φＡＳを受け、第２の入力ノードで活性化制御信号φＲＮ［３］を受ける。論理積ゲートＡＮ４は、出力ノードがアシスト容量素子Ｃ４の一端に電気的に接続されている。アシスト容量素子Ｃ４の他端は、スイッチＳＷの一端及びアンプ５１，５２の制御ノード５１ｃ，５２ｃに電気的に接続されている。

スイッチＳＷは、一端が各アシスト容量素子Ｃ１～Ｃ４の他端及びアンプ５１，５２の制御ノード５１ｃ，５２ｃに電気的に接続され、他端がグランド電位に接続され、制御端でアシスト信号φＡＳを受ける。スイッチＳＷは、アシスト信号φＡＳがアクティブレベルにあることに応じてオンして、各アシスト容量素子Ｃ１～Ｃ４の他端をグランド電位に電気的に接続する。スイッチＳＷは、アシスト信号φＡＳがノンアクティブレベルにあることに応じてオフして、各アシスト容量素子Ｃ１～Ｃ４の他端をグランド電位から電気的に遮断する。

スイッチＳＷは、図５に示すように、トランジスタＴｒ８を有する。トランジスタＴｒ８は、例えばＮＭＯＳトランジスタであり、ソースがグランド電位に接続され、ドレインがアシスト容量素子Ｃ１～Ｃ４の他端とトランジスタＴｒ３，Ｔｒ４のソースとにそれぞれ接続されている。トランジスタＴｒ８は、アシスト信号φＡＳをゲートで受ける。

半導体記憶装置１は、図３に示すライト動作の期間ＴＰ_Ｗの前半の期間ＴＰ_Ｗ１に、アシスト信号φＡＳをアクティブレベルＶ_ＡＳＴに維持する。これにより、半導体記憶装置１は、スイッチＳＷをオンするとともに、アシスト回路８における複数のアシスト容量素子Ｃ１～Ｃ４のうち活性化制御信号φＲＮ［０］～φＲＮ［３］に応じて活性化されたアシスト容量素子に電荷を蓄積させる。このとき、活性化されたアシスト容量素子の一端に正電荷が蓄積され、他端に負電荷が蓄積される。半導体記憶装置１は、ライト動作の期間ＴＰ_Ｗの後半の期間ＴＰ_Ｗ２において、アシスト信号φＡＳをノンアクティブレベルＶ_ＵＡＳＴに維持する。これにより、半導体記憶装置１は、スイッチＳＷをオフ状態に維持するとともに活性化されたアシスト容量素子に蓄積された電荷をビット線ＢＬ，ＢＬＢの寄生容量値とアシスト回路８の容量値との比に応じて再配分する。このとき、活性化されたアシスト容量素子の他端に蓄積された負電荷の一部が、ビット線ＢＬ，ＢＬＢの寄生容量値とアシスト回路８の容量値との比に応じてビット線ＢＬ，ＢＬＢへ供給される。これにより、半導体記憶装置１は、アシスト回路８を用いて、ビット線ＢＬ，ＢＬＢのレベルを選択レベルＶ_ＢＳＬからより低いライトアシストレベルＶ_ＷＡＳＴに制御する。

このライトアシストレベルＶ_ＷＡＳＴを適正レベルに制御するために、半導体記憶装置１は、その製造時等において、ビット線ＢＬ，ＢＬＢの寄生容量値とアシスト回路８のアシスト動作に寄与する容量値との比を変更可能である。半導体記憶装置１は、複数の活性化制御信号ＲＮ［０］～ＲＮ［３］のうちどの活性化制御信号をアクティブレベルにするかに応じて、アシスト回路８における複数のアシスト容量素子Ｃ１～Ｃ４のうち活性化されるアシスト容量素子の合成容量値を変更可能である。すなわち、半導体記憶装置１は、複数のアシスト容量素子Ｃ１～Ｃ４のうち活性化されるアシスト容量素子の合成容量値を変更することで、設計時に見積もったビット線ＢＬ，ＢＬＢの寄生容量値とアシスト回路８の容量値との比が得られるようにする。

例えば、単位容量値をＣとすると、アシスト容量素子Ｃ１、アシスト容量素子Ｃ２、アシスト容量素子Ｃ２、アシスト容量素子Ｃ４の容量値Ｃ_１，Ｃ_２，Ｃ_３，Ｃ_４について、次の数式１が成り立つ場合、複数の活性化制御信号ＲＮ［０］～ＲＮ［３］のうちアクティブレベルにする活性化制御信号の数に応じて、アシスト回路８の容量値を４段階で変更可能である。
Ｃ_１＝Ｃ_２＝Ｃ_３＝Ｃ_４＝Ｃ・・・数式１

このとき、構成され得るロウ数の範囲Ｎｍｉｎ～Ｎｍａｘを４段階に分け、Ｎ_ｍｉｎ～Ｎ_１，Ｎ_１＋１～Ｎ_２，Ｎ_２＋１～Ｎ_３，Ｎ_３＋１～Ｎ_ｍａｘとする。

ロウ数がＮ_ｍｉｎ～Ｎ_１の範囲内にある場合、１個の活性化制御信号ＲＮ［０］を選択的にアクティブレベルにする。この場合、アシスト容量素子Ｃ１が選択的にアシスト動作に寄与し、ライト動作の期間ＴＰ_Ｗの後半の期間ＴＰ_Ｗ２において、ビット線ＢＬ，ＢＬＢの寄生容量値とアシスト容量素子Ｃ１の容量値Ｃ_１（＝Ｃ）との比で電荷が再配分される。ロウ数がＮ_３＋１～Ｎ_ｍａｘの範囲内にある場合、４個の活性化制御信号ＲＮ［０］～ＲＮ［３］をアクティブレベルにする。この場合、４個のアシスト容量素子Ｃ１～Ｃ４がアシスト動作に寄与し、ライト動作の期間ＴＰ_Ｗの後半の期間ＴＰ_Ｗ２において、ビット線ＢＬ，ＢＬＢの寄生容量値と４個のアシスト容量素子Ｃ１～Ｃ４の合成容量値（Ｃ_１＋Ｃ_２＋Ｃ_３＋Ｃ_４＝４Ｃ）との比で電荷が再配分される。

あるいは、単位容量値をＣとすると、アシスト容量素子Ｃ１、アシスト容量素子Ｃ２、アシスト容量素子Ｃ２、アシスト容量素子Ｃ４の容量値Ｃ_１，Ｃ_２，Ｃ_３，Ｃ_４について、次の数式２が成り立つ場合、複数の活性化制御信号ＲＮ［０］～ＲＮ［３］のうちアクティブレベルにする活性化制御信号の数に応じて、アシスト回路８の容量値を１０段階で変更可能である。
Ｃ_１＝Ｃ，Ｃ_２＝２Ｃ，Ｃ_３＝４Ｃ，Ｃ_４＝８Ｃ・・・数式２

このとき、構成され得るロウ数の範囲Ｎｍｉｎ～Ｎｍａｘを１０段階に分け、Ｎ_ｍｉｎ～Ｎ_１１，Ｎ_１１＋１～Ｎ_１２，Ｎ_１２＋１～Ｎ_１３，Ｎ_１３＋１～Ｎ_１４，Ｎ_１４＋１～Ｎ_１５，Ｎ_１５＋１～Ｎ_１６，Ｎ_１６＋１～Ｎ_１７，Ｎ_１７＋１～Ｎ_１８，Ｎ_１８＋１～Ｎ_１９，Ｎ_１９＋１～Ｎ_ｍａｘとする。

ロウ数がＮ_ｍｉｎ～Ｎ_１１の範囲内にある場合、１個の活性化制御信号ＲＮ［０］を選択的にアクティブレベルにする。この場合、アシスト容量素子Ｃ１が選択的にアシスト動作に寄与し、ライト動作の期間ＴＰ_Ｗの後半の期間ＴＰ_Ｗ２において、ビット線ＢＬ，ＢＬＢの寄生容量値とアシスト容量素子Ｃ１の容量値Ｃ_１（＝Ｃ）との比で電荷が再配分される。ロウ数がＮ_１４＋１～Ｎ_１５の範囲内にある場合、２個の活性化制御信号ＲＮ［１］，ＲＮ［２］を選択的にアクティブレベルにする。この場合、アシスト容量素子Ｃ１，Ｃ３が選択的にアシスト動作に寄与し、ライト動作の期間ＴＰ_Ｗの後半の期間ＴＰ_Ｗ２において、ビット線ＢＬ，ＢＬＢの寄生容量値とアシスト容量素子Ｃ１，Ｃ３の合成容量値（Ｃ_１＋Ｃ_３＝５Ｃ）との比で電荷が再配分される。ロウ数がＮ_１９＋１～Ｎ_ｍａｘの範囲内にある場合、４個の活性化制御信号ＲＮ［０］～ＲＮ［３］をアクティブレベルにする。この場合、４個のアシスト容量素子Ｃ１～Ｃ４がアシスト動作に寄与し、ライト動作の期間ＴＰ_Ｗの後半の期間ＴＰ_Ｗ２において、ビット線ＢＬ，ＢＬＢの寄生容量値と４個のアシスト容量素子Ｃ１～Ｃ４の合成容量値（Ｃ_１＋Ｃ_２＋Ｃ_３＋Ｃ_４＝１０Ｃ）との比で電荷が再配分される。

以上のように、本実施形態では、ビット線ＢＬ，ＢＬＢの寄生容量値とアシスト回路８の容量値との比が変更可能なように半導体記憶装置１を構成する。例えば、半導体記憶装置１は、その製造時等において、複数のアシスト容量素子Ｃ１～Ｃ４のうち活性化されるアシスト容量素子の合成容量値を変更する。これにより、半導体記憶装置１は、設計時にライトアシストレベルＶ_ＷＡＳＴが得られるように見積もられたビット線ＢＬ，ＢＬＢの寄生容量値とアシスト回路８の容量値との比が得られるようにする。したがって、ライトアシストレベルＶ_ＷＡＳＴをその適正範囲に収めることが可能であり、半導体記憶装置１の誤動作を低減でき、半導体記憶装置１における素子の信頼性を向上できる。

（第２の実施形態）
第２の実施形態にかかる半導体記憶装置１０１について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

第１の実施形態では、アシスト回路で活性化される容量素子の合成容量値を変更することでビット線の寄生容量値とアシスト回路の容量値との比を変更しているが、第２の実施形態では、アシスト回路に接続されるビット線の本数を変更することでビット線の寄生容量値とアシスト回路の容量値との比を変更する。

具体的には、半導体記憶装置１０１の設計時において、アシスト回路に接続されるカラムの数を変更することで、ビット線の寄生容量値とアシスト回路１０８の容量値との比を変更可能にしておく。ビット線の寄生容量Ｃ_ＢＬ，Ｃ_ＢＬＢの値は、ビットセルアレイ２のロウ数に依存して変わり得る。半導体記憶装置１０１において、ロウ数から、ビット線ＢＬ，ＢＬＢの寄生容量値とアシスト回路１０８の容量値との比について、ライトアシストレベルＶ_ＷＡＳＴが適正範囲に収まるような比を見積もることができる。半導体記憶装置１０１の製造時において、アシスト回路に接続されるカラムの数を変更して、設計時に見積もった比が得られるようにする。例えば、複数のカラムに対応する複数のアシスト回路のうち一部のアシスト回路を活性化して複数のカラムに接続することで、アシスト回路に接続されるカラムの数を変更でき、設計時に見積もった比を得ることができる。これにより、製造された半導体記憶装置１０１において、ライト動作時に、ライトアシストレベルＶ_ＷＡＳＴをその適正範囲に収めることができる。この結果、半導体記憶装置１０１の誤動作を低減でき、素子の信頼性を向上できる。

より具体的には、図６に示すように、半導体記憶装置１０１は、複数のＩＯ回路１０７－０～１０７－３の間に複数のトランスファーゲートＴＧ０１，ＴＧ１２，ＴＧ２３を有する。図６は、第２の実施形態にかかる半導体記憶装置１０１の構成を示す図であり、半導体記憶装置１０１におけるビットセルアレイ２の一部及び周辺回路の一部の構成を示している。図６では、４つのＩＯ回路１０７－０～１０７－３が設けられる構成が例示されている。図６では、各ＩＯ回路１０７－０～１０７－３について、カラムセレクタ９［１］及びそれに接続されたカラムの図示が省略されている。

各ＩＯ回路１０７－０～１０７－３のライトアンプ５は、アシスト回路８（図４参照）に代えてアシスト回路１０８を有する。アシスト回路１０８は、複数の論理積ゲートＡＮ１～ＡＮ４及び複数のアシスト容量素子Ｃ１～Ｃ４（図４参照）に代えて、１つの論理積ゲートＡＮ１及び１つのアシスト容量素子Ｃ１を有する。

トランスファーゲートＴＧ０１は、ＩＯ回路１０７－０とＩＯ回路１０７－１との間に電気的に接続されている。トランスファーゲートＴＧ０１は、一端がＩＯ回路１０７－０におけるアンプ５１，５２とアシスト回路１０８との間のノードＮに電気的に接続され、他端が回路１０７－１におけるアンプ５１，５２とアシスト回路１０８との間のノードＮに電気的に接続されている。トランスファーゲートＴＧ０１は、アクティブレベルの制御信号が供給された際に、ＩＯ回路１０７－０のノードＮとＩＯ回路１０７－１のノードＮとを電気的に接続し、ノンアクティブレベルの制御信号が供給された際に、ＩＯ回路１０７－０のノードＮとＩＯ回路１０７－１のノードＮとを電気的に遮断する。

トランスファーゲートＴＧ１２は、ＩＯ回路１０７－１とＩＯ回路１０７－２との間に電気的に接続されている。トランスファーゲートＴＧ１２は、一端がＩＯ回路１０７－１におけるアンプ５１，５２とアシスト回路１０８との間のノードＮに電気的に接続され、他端が回路１０７－２におけるアンプ５１，５２とアシスト回路１０８との間のノードＮに電気的に接続されている。トランスファーゲートＴＧ１２は、アクティブレベルの制御信号が供給された際に、ＩＯ回路１０７－１のノードＮとＩＯ回路１０７－２のノードＮとを電気的に接続し、ノンアクティブレベルの制御信号が供給された際に、ＩＯ回路１０７－１のノードＮとＩＯ回路１０７－２のノードＮとを電気的に遮断する。

トランスファーゲートＴＧ２３は、ＩＯ回路１０７－２とＩＯ回路１０７－３との間に電気的に接続されている。トランスファーゲートＴＧ２３は、一端がＩＯ回路１０７－２におけるアンプ５１，５２とアシスト回路１０８との間のノードＮに電気的に接続され、他端が回路１０７－３におけるアンプ５１，５２とアシスト回路１０８との間のノードＮに電気的に接続されている。トランスファーゲートＴＧ２３は、アクティブレベルの制御信号が供給された際に、ＩＯ回路１０７－２のノードＮとＩＯ回路１０７－３のノードＮとを電気的に接続し、ノンアクティブレベルの制御信号が供給された際に、ＩＯ回路１０７－２のノードＮとＩＯ回路１０７－３のノードＮとを電気的に遮断する。

なお、図４及び図５では図示が省略されていた各ＩＯ回路１０７におけるインバータ５３が、図６では、確認的に示されている。すなわち、ライトアンプ５に入力されるデータＤａｔａＩｎは、アンプ５１へデータＤｔとして入力されるとともに、インバータ５３で論理的に反転されてアンプ５２へデータＤｂとして入力される。これにより、データＤｔ，Ｄｂが互いに相補的なデータとなっている。

半導体記憶装置１０１は、図３に示すライト動作の期間ＴＰ_Ｗの前半の期間ＴＰ_Ｗ１に、アシスト信号φＡＳをアクティブレベルＶ_ＡＳＴに維持して、スイッチＳＷをオンするとともに、複数のアシスト回路１０８のうち活性化されたアシスト回路１０８のアシスト容量素子に電荷を蓄積させる。このとき、活性化されたアシスト回路１０８のアシスト容量素子の一端に正電荷が蓄積され、他端に負電荷が蓄積される。半導体記憶装置１０１は、ライト動作の期間ＴＰ_Ｗの後半の期間ＴＰ_Ｗ２において、アシスト信号φＡＳをノンアクティブレベルＶ_ＵＡＳＴに維持して、スイッチＳＷをオフ状態に維持するとともに活性化されたアシスト回路１０８のアシスト容量素子に蓄積された電荷をビット線ＢＬ，ＢＬＢの寄生容量値とアシスト回路１０８の容量値との比に応じて再配分する。このとき、活性化されたアシスト回路１０８のアシスト容量素子の他端に蓄積された負電荷の一部が、ビット線ＢＬ，ＢＬＢの寄生容量値とアシスト回路１０８の容量値との比に応じてビット線ＢＬ，ＢＬＢへ供給される。これにより、半導体記憶装置１０１は、アシスト回路１０８を用いて、ビット線ＢＬ，ＢＬＢのレベルを選択レベルＶ_ＢＳＬからより低いライトアシストレベルＶ_ＷＡＳＴに制御する。

このライトアシストレベルＶ_ＷＡＳＴを適正レベルに制御するために、半導体記憶装置１０１は、その製造時等において、アシスト回路に接続されるビット線の本数を変更することでビット線の寄生容量値とアシスト回路の容量値との比を変更可能である。すなわち、半導体記憶装置１０１は、複数のアシスト回路１０８のうち活性化されるアシスト回路１０８のアシスト容量素子に接続されるカラムの数を変更することで、設計時に見積もったビット線ＢＬ，ＢＬＢの寄生容量値とアシスト回路１０８の容量値との比が得られるようにする。

なお、設計時に見積もった比を考える際に、複数のアシスト回路１０８のうち非活性化されるアシスト回路１０８のアシスト容量素子の容量値の影響を考慮してもよい。すなわち、活性化されたアシスト回路１０８のアシスト容量素子に蓄積された電荷は、厳密には、ビット線ＢＬ，ＢＬＢの寄生容量値と非活性化されたアシスト回路１０８の容量値と活性化されたアシスト回路１０８の容量値との比に応じて再分配される。このため、非活性化されるアシスト回路１０８のアシスト容量素子の容量値の影響を考慮して、設計時に見積もったビット線ＢＬ，ＢＬＢの寄生容量値とアシスト回路１０８の容量値との比を微調整して用いてもよい。

例えば、ライトアシストレベルＶ_ＷＡＳＴを適正レベルに制御するために、ロウ数に応じてアシスト回路に２個のカラムを接続するのが適切である場合、半導体記憶装置１０１は、ライト動作の期間ＴＰ_Ｗの前半の期間ＴＰ_Ｗ１において、図７（ａ）～図７（ｃ）に示すような動作を行う。

半導体記憶装置１０１は、図７（ａ）に示すように、トランスファーゲートＴＧ０１、トランスファーゲートＴＧ１２、トランスファーゲートＴＧ２３のそれぞれにアクティブレベルの制御信号を供給する。これにより、ＩＯ回路１０７－０のノードＮとＩＯ回路１０７－１のノードＮとＩＯ回路１０７－２のノードＮとＩＯ回路１０７－３のノードＮとが、互いに、電気的に接続される。

半導体記憶装置１０１は、図７（ｂ）に示すように、ＩＯ回路１０７－０のアシスト回路１０８の論理積ゲートＡＮ１とＩＯ回路１０７－２のアシスト回路１０８の論理積ゲートＡＮ１とに、それぞれ、アクティブレベルの活性化制御信号ＲＮを供給する。ＩＯ回路１０７－１のアシスト回路１０８の論理積ゲートＡＮ１とＩＯ回路１０７－３のアシスト回路１０８の論理積ゲートＡＮ１とに、それぞれ、ノンアクティブレベルの活性化制御信号ＲＮを供給する。これにより、ＩＯ回路１０７－０，１０７－２のアシスト回路１０８が活性化され、ＩＯ回路１０７－１，１０７－３のアシスト回路１０８が非活性化される。このとき、各トランスファーゲートＴＧ０１～ＴＧ２３にアクティブレベルの制御信号を供給する状態は維持されている。

半導体記憶装置１０１は、図７（ｃ）に示すように、トランスファーゲートＴＧ０１とトランスファーゲートＴＧ２３とにアクティブレベルの制御信号を供給する状態を維持したまま、トランスファーゲートＴＧ１２にノンアクティブレベルの制御信号を供給する。これにより、ＩＯ回路１０７－０のノードＮとＩＯ回路１０７－１のノードＮとが電気的に接続されＩＯ回路１０７－２のノードＮとＩＯ回路１０７－３のノードＮとが電気的に接続された状態が維持されたまま、ＩＯ回路１０７－１のノードＮとＩＯ回路１０７－２のノードＮとが電気的に遮断される。

これにより、ビット線ＢＬ［０］－０，ＢＬＢ［０］－０を含むカラムとビット線ＢＬ［０］－１，ＢＬＢ［０］－１を含むカラムとの２個のカラムが、ＩＯ回路１０７－０，１０７－１のアンプ５１，５２及びカラムセレクタ９［０］を介して、ＩＯ回路１０７－０のアシスト回路１０８に接続され得る。同様に、ビット線ＢＬ［０］－２，ＢＬＢ［０］－２を含むカラムとビット線ＢＬ［０］－３，ＢＬＢ［０］－３を含むカラムとの２個のカラムが、ＩＯ回路１０７－０，１０７－１のアンプ５１，５２及びカラムセレクタ９［０］を介して、ＩＯ回路１０７－２のアシスト回路１０８に接続され得る。この結果、ライト動作の期間ＴＰ_Ｗの後半の期間ＴＰ_Ｗ２において、２個のカラムのビット線ＢＬ，ＢＬＢの寄生容量値と１個のアシスト容量素子Ｃ１の容量値との比で電荷が再配分される。

あるいは、ライトアシストレベルＶ_ＷＡＳＴを適正レベルに制御するために、ロウ数に応じてアシスト回路に４個のカラムを接続するのが適切である場合、半導体記憶装置１０１は、ライト動作の期間ＴＰ_Ｗの前半の期間ＴＰ_Ｗ１において、図８（ａ）～図８（ｂ）に示すような動作を行う。

半導体記憶装置１０１は、図８（ａ）に示すように、トランスファーゲートＴＧ０１、トランスファーゲートＴＧ１２、トランスファーゲートＴＧ２３のそれぞれにアクティブレベルの制御信号を供給する。これにより、ＩＯ回路１０７－０のノードＮとＩＯ回路１０７－１のノードＮとＩＯ回路１０７－２のノードＮとＩＯ回路１０７－３のノードＮとが、互いに、電気的に接続される。

半導体記憶装置１０１は、図８（ｂ）に示すように、ＩＯ回路１０７－０のアシスト回路１０８の論理積ゲートＡＮ１に、アクティブレベルの活性化制御信号ＲＮを供給する。ＩＯ回路１０７－１のアシスト回路１０８の論理積ゲートＡＮ１とＩＯ回路１０７－２のアシスト回路１０８の論理積ゲートＡＮ１とＩＯ回路１０７－３のアシスト回路１０８の論理積ゲートＡＮ１とに、それぞれ、ノンアクティブレベルの活性化制御信号ＲＮを供給する。これにより、ＩＯ回路１０７－０のアシスト回路１０８が活性化され、ＩＯ回路１０７－１，１０７－２，１０７－３のアシスト回路１０８が非活性化される。このとき、各トランスファーゲートＴＧ０１～ＴＧ２３にアクティブレベルの制御信号を供給する状態は維持されている。

これにより、ビット線ＢＬ［０］－０，ＢＬＢ［０］－０を含むカラムとビット線ＢＬ［０］－１，ＢＬＢ［０］－１を含むカラムとビット線ＢＬ［０］－２，ＢＬＢ［０］－２を含むカラムとビット線ＢＬ［０］－３，ＢＬＢ［０］－３を含むカラムとの４個のカラムが、ＩＯ回路１０７－０，１０７－１，１０７－２，１０７－３のアンプ５１，５２及びカラムセレクタ９［０］を介して、ＩＯ回路１０７－０のアシスト回路１０８に接続され得る。この結果、ライト動作の期間ＴＰ_Ｗの後半の期間ＴＰ_Ｗ２において、４個のカラムのビット線ＢＬ，ＢＬＢの寄生容量値と１個のアシスト容量素子Ｃ１の容量値との比で電荷が再配分される。

以上のように、第２の実施形態では、アシスト回路に接続されるビット線の本数を変更可能なように半導体記憶装置１０１を構成する。例えば、アシスト回路に接続されるカラムの数を変更可能なように半導体記憶装置１０１を構成する。これによっても、半導体記憶装置１０１の製造時に、ビット線ＢＬ，ＢＬＢの寄生容量値とアシスト回路１０８の容量値との比を変更して、ライトアシストレベルＶ_ＷＡＳＴをその適正範囲に収めることが可能である。

なお、各ＩＯ回路１０７のアシスト回路１０８は、第１の実施形態と同様のアシスト回路８に置き換えられてもよい。このとき、アシスト回路で活性化される容量素子の合成容量値を変更することと、アシスト回路に接続されるビット線の本数を変更することとを組み合わせて、ビット線の寄生容量値とアシスト回路の容量値との比を変更し、設計時に見積もった比が得られるようにしてもよい。

（第３の実施形態）
第３の実施形態にかかる半導体記憶装置２０１について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。

第３の実施形態では、半導体記憶装置２０１が、大容量の適用用途にも対応できるようにするため、各カラムが複数バンクで構成される。すなわち、半導体記憶装置２０１は、大容量化の要求に対して、カラム数の増加で対応するだけでなく、各カラムを複数バンクで構成することでも対応する。これにより、ビット線当りに接続可能なセル数に上限がある場合に、カラム方向だけでなくロウ方向にもビットセルアレイ２０２の面積を拡張でき、チップ面積の増加を抑えながらチップ内に容易にレイアウトできる。

半導体記憶装置２０１は、複数バンクのカラム構成を、アシスト回路に接続されるビット線の本数を変更することに活用する。すなわち、カラムごとに、アシスト回路に接続されるバンクの数を変更することで、ビット線ＢＬ，ＢＬＢの寄生容量値とアシスト回路１０８の容量値との比を変更する。

具体的には、半導体記憶装置２０１の設計時において、アシスト回路に接続されるバンクの数を変更することで、ビット線の寄生容量値とアシスト回路１０８の容量値との比を変更可能にしておく。ビット線の寄生容量Ｃ_ＢＬ，Ｃ_ＢＬＢの値は、ビットセルアレイ２０２のロウ数に依存して変わり得る。半導体記憶装置２０１において、ロウ数から、ビット線ＢＬ，ＢＬＢの寄生容量値とアシスト回路１０８の容量値との比について、ライトアシストレベルＶ_ＷＡＳＴが適正範囲に収まるような比を見積もることができる。半導体記憶装置２０１の製造時において、アシスト回路に接続されるバンクの数を変更して、設計時に見積もった比が得られるようにする。例えば、各カラムに対応する複数のバンクのうち活性化するバンクの数を変更することで、設計時に見積もった比を得ることができる。これにより、製造された半導体記憶装置２０１において、ライト動作時に、ライトアシストレベルＶ_ＷＡＳＴをその適正範囲に収めることができる。この結果、半導体記憶装置２０１の誤動作を低減でき、素子の信頼性を向上できる。

より具体的には、図９に示すように、半導体記憶装置２０１は、ビットセルアレイ２及び複数のＩＯ回路７（図１参照）に代えて、ビットセルアレイ２０２及び複数のＩＯ回路２０７を有する。図９は、第３の実施形態にかかる半導体記憶装置２０１の構成を示す図である。図９では、図示の簡略化のため、１つのＩＯ回路２０７に接続された１つのカラムの構成について例示している。

ビットセルアレイ２０２において、各カラムは、複数のバンクＢＮ－０，ＢＮ－１を含む。各バンクＢＮは、図１に示す１つのカラムに対応した構成を含み、複数の１対のビット線（ＢＬ［０］，ＢＬＢ［０］），（ＢＬ［１］，ＢＬＢ［１］）及び図１に示す１カラム分の複数のビットセルＢＣを含む。

各ＩＯ回路２０７は、カラムセレクタ９及びアシスト回路８（図４参照）に変えて、複数のバンクセレクタ２０９及びアシスト回路１０８を有する。アシスト回路１０８は、第２の実施形態のアシスト回路１０８と同様である。

複数のバンクセレクタ２０９－０，２０Ｔｒ１は、複数のバンクＢＮ－０，ＢＮ－１に対応している。各バンクセレクタ２０９は、その対応するバンクＢＮを選択することで、アシスト回路１０８をアンプ５１，５２経由でそのバンクＢＮ内のビット線ＢＬ，ＢＬＢに接続可能である。

各バンクセレクタ２０９は、カラムセレクタ９と同様の構成に加えて、論理積ゲートＡＮ０を有する。

バンクセレクタ２０９－０の論理積ゲートＡＮ０は、第１の入力ノードで信号ＣｏｌＡＤＤ［０］を受け、第２の入力ノードで信号ＢａｎｋＡＤＤ［０］を受ける。論理積ゲートＡＮ０は、出力ノードがトランジスタＴｒＴｒ１のゲートとトランジスタＴｒＴｒ２のゲートとに電気的に接続されている。信号ＣｏｌＡＤＤ［０］は、カラムを選択するための信号である。信号ＢａｎｋＡＤＤ［０］は、バンクＢＮ－０を選択するための信号である。

バンクセレクタ２０９－０は、信号ＣｏｌＡＤＤ［０］と信号ＢａｎｋＡＤＤ［０］とがいずれもアクティブレベルになった際に、バンクＢＮ－０を選択して、アシスト回路１０８をアンプ５１，５２経由でそのバンクＢＮ－０内のビット線ＢＬ，ＢＬＢに接続する。

バンクセレクタ２０９－１の論理積ゲートＡＮ０は、第１の入力ノードで信号ＣｏｌＡＤＤ［０］を受け、第２の入力ノードで信号ＢａｎｋＡＤＤ［１］を受ける。論理積ゲートＡＮ０は、出力ノードがトランジスタＴｒＴｒ１のゲートとトランジスタＴｒＴｒ２のゲートとに電気的に接続されている。信号ＢａｎｋＡＤＤ［１］は、バンクＢＮ－１を選択するための信号である。

バンクセレクタ２０９－１は、信号ＣｏｌＡＤＤ［０］と信号ＢａｎｋＡＤＤ［１］とがいずれもアクティブレベルになった際に、バンクＢＮ－１を選択して、アシスト回路１０８をアンプ５１，５２経由でそのバンクＢＮ－１内のビット線ＢＬ，ＢＬＢに接続する。

例えば、ライトアシストレベルＶ_ＷＡＳＴを適正レベルに制御するために、ロウ数に応じてアシスト回路に１個のバンクを接続するのが適切である場合、半導体記憶装置２０１は、ライト動作の期間ＴＰ_Ｗの前半の期間ＴＰ_Ｗ１において、図１０（ａ）に示すような動作を行う。

半導体記憶装置２０１は、各バンクセレクタ２０９の論理積ゲートＡＮ０にアクティブレベルの信号ＣｏｌＡＤＤ［０］を供給するとともに、バンクセレクタ２０９－０の論理積ゲートＡＮ０にアクティブレベルのＢａｎｋＡＤＤ［０］を供給し、バンクセレクタ２０９－１の論理積ゲートＡＮ０にノンアクティブレベルのＢａｎｋＡＤＤ［１］を供給する。これにより、バンクセレクタ２０９－０における論理積ゲートＡＮ０が活性化されトランジスタＴｒ１，Ｔｒ２をオンさせ、バンクセレクタ２０９－１における論理積ゲートＡＮ０が非活性化されトランジスタＴｒ１，Ｔｒ２をオフさせる。これにより、バンクセレクタ２０９－０がバンクＢＮ－０を選択して活性化し、バンクセレクタ２０９－１がバンクＢＮ－１を非選択状態にして非活性化する。

これにより、１個のバンクＢＮ－０内のビット線ＢＬ，ＢＬＢが、アンプ５１，５２経由でアシスト回路１０８に接続され得る。この結果、ライト動作の期間ＴＰ_Ｗの後半の期間ＴＰ_Ｗ２において、１個のバンクのビット線ＢＬ，ＢＬＢの寄生容量値と１個のアシスト容量素子Ｃ１の容量値との比で電荷が再配分される。

あるいは、ライトアシストレベルＶ_ＷＡＳＴを適正レベルに制御するために、ロウ数に応じてアシスト回路に２個のバンクを接続するのが適切である場合、半導体記憶装置２０１は、ライト動作の期間ＴＰ_Ｗの前半の期間ＴＰ_Ｗ１において、図１０（ｂ）に示すような動作を行う。

半導体記憶装置２０１は、各バンクセレクタ２０９の論理積ゲートＡＮ０にアクティブレベルの信号ＣｏｌＡＤＤ［０］を供給するとともに、バンクセレクタ２０９－０の論理積ゲートＡＮ０にアクティブレベルのＢａｎｋＡＤＤ［０］を供給し、バンクセレクタ２０９－１の論理積ゲートＡＮ０にアクティブレベルのＢａｎｋＡＤＤ［１］を供給する。これにより、バンクセレクタ２０９－０における論理積ゲートＡＮ０が活性化されトランジスタＴｒ１，Ｔｒ２をオンさせ、バンクセレクタ２０９－１における論理積ゲートＡＮ０が活性化されトランジスタＴｒ１，Ｔｒ２をオンさせる。これにより、バンクセレクタ２０９－０がバンクＢＮ－０を選択して活性化し、バンクセレクタ２０９－１がバンクＢＮ－１を選択して活性化する。

これにより、２個のバンクＢＮ－０，ＢＮ－１内のビット線ＢＬ，ＢＬＢが、アンプ５１，５２経由でアシスト回路１０８に接続され得る。この結果、ライト動作の期間ＴＰ_Ｗの後半の期間ＴＰ_Ｗ２において、２個のバンクのビット線ＢＬ，ＢＬＢの寄生容量値と１個のアシスト容量素子Ｃ１の容量値との比で電荷が再配分される。

なお、複数のバンクＢＮをアンプ５１，５２経由でアシスト回路１０８に接続する場合、ビットセルＢＣへの書き込み動作においては、複数のバンクＢＮのうち選択ビットセルＢＣを含む１つのバンクＢＮを選択バンクＢＮとし、他のバンクＢＮを非選択バンクＢＮとする。非選択バンクＢＮの各ビットセルＢＣに接続されたワード線の電位は、いずれも、非選択レベルＶ_ＷＵＳＬに維持する。これにより、非選択バンクＢＮの各ビットセルＢＣへの誤書き込みを防止できる。

以上のように、第３の実施形態では、アシスト回路に接続されるバンクの数を変更可能なように半導体記憶装置２０１を構成する。これによっても、半導体記憶装置２０１の製造時に、ビット線ＢＬ，ＢＬＢの寄生容量値とアシスト回路１０８の容量値との比を変更して、ライトアシストレベルＶ_ＷＡＳＴをその適正範囲に収めることが可能である。

なお、各ＩＯ回路２０７のアシスト回路１０８は、第１の実施形態と同様のアシスト回路８に置き換えられてもよい。このとき、アシスト回路で活性化される容量素子の合成容量値を変更することと、アシスト回路に接続されるバンクの数を変更することとを組み合わせて、ビット線の寄生容量値とアシスト回路の容量値との比を変更し、設計時に見積もった比が得られるようにしてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１０１，２０１ 半導体記憶装置、８，１０８ アシスト回路。

Claims (4)

1. 複数のビットセルと、
   前記複数のビットセルに対応し、それぞれが対応するビットセルに電気的に接続された複数対のビット線と、
   前記ビット線に接続可能であり、１以上の容量素子を含むアシスト回路と、
   を備え、
   前記複数対のビット線のうち前記アシスト回路に接続されるビット線の本数を変更することにより前記ビット線の寄生容量値と前記アシスト回路の容量値との比を変更可能である
   半導体記憶装置。
2. 前記アシスト回路は、複数の容量素子を含み、
   前記半導体記憶装置は、前記複数の容量素子のうち活性化される容量素子の合成容量値を変更することにより前記比を変更可能である
   請求項１に記載の半導体記憶装置。
3. 前記複数対のビット線は、複数のカラムに対応し、
   前記半導体記憶装置は、前記複数のカラムに対応する複数の前記アシスト回路を備え、
   前記半導体記憶装置は、前記複数のアシスト回路のうち活性化されるアシスト回路に接続されるカラムの数を変更することにより前記比を変更可能である
   請求項１に記載の半導体記憶装置。
4. 前記複数対のビット線は、同一カラム内の複数のバンクに対応し、
   前記半導体記憶装置は、前記アシスト回路に接続されるバンクの数を変更することにより前記比を変更可能である
   請求項１に記載の半導体記憶装置。

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