JP5867091B2 - 半導体記憶装置及びその書き込み方法 - Google Patents

半導体記憶装置及びその書き込み方法 Download PDF

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Description

本発明は、半導体記憶装置及びその書き込み方法に関する。
半導体記憶装置の大容量化・低電力化の要求に伴い、素子の微細化が進展している。しかしながら、近年のスケーリングの進展により、トランジスタの特性ばらつきが増大してＳＲＡＭの動作マージンが低下し、ひいては低電源電圧下において安定に書き込みを行うことが困難になっている。
ＳＲＡＭの書き込み動作を補助するための技術として、書き込み補助回路が積極的に用いられてきている。書き込み補助回路は、大別して２つの方式に分けられる。一方は、メモリセルの電源電圧を下げ、メモリセルのラッチ効果を弱めることでデータを反転しやすく、つまり書き込みやすくする方式である。他方は、書き込み時のゼロ書き込み側のビット線の電位を負電圧にすることでビット線の電位幅を大きくし、書き込みやすくする方式である。動作電圧の低電圧化の要求に鑑みれば、後者の方式の方がメリットは大きい。
特開２００７−００４９６０号公報 特開２００９−２９５２４６号公報 特開２０１１−０６５７２７号公報
書き込み時のゼロ書き込み側のビット線の電圧を負電圧にする方式は、ゼロ書き込み側のビット線に接続された容量素子の効果によってゼロ書き込み側のビット線の電位を０Ｖから負電圧にシフトするものである。しかしながら、この方式では、既存の書き込み回路に加えてビット線に連なる容量と同程度の容量素子をビット毎に追加する必要があり、周辺回路の面積増加が避けられなかった。また、負電圧を発生して印加するための追加の制御回路をもビット毎に準備する必要があり、これも周辺回路の面積増加の原因となっていた。
本発明の目的は、書き込み回路の面積や設計規模の増加を抑制しつつメモリセルの書き込みマージンを改善しうる半導体記憶装置及びその書き込み方法を提供することにある。
実施形態の一観点によれば、メモリセルと、前記メモリセルに接続された一対のビット線と、前記メモリセルに接続され、前記一対のビット線との間に寄生容量を形成するセル電源線と、前記一対のビット線に接続され、前記一対のビット線のうちの一方がハイレベルで他方がローレベルのときに、前記一方のビット線を電源電圧にクランプし、前記他方のビット線を電源から切り離す第１のスイッチ回路と、前記セル電源線に接続され、前記セル電源線に印加する電圧を切り替える第２のスイッチ回路と、前記一対のビット線のうちの一方に前記ハイレベルである第１の電圧を印加し、他方に前記ローレベルである第２の電圧を印加し、前記第１のスイッチ回路により前記一方のビット線を電源電圧にクランプし、前記他方のビット線を電源から切り離した後、前記第２のスイッチ回路により前記セル電源線の電圧を前記第１の電圧から前記第１の電圧よりも低い第３の電圧に降圧することにより、前記セル電源線に容量結合された前記他方のビット線の電圧を前記第２の電圧よりも低い第４の電圧に下げる書き込み制御回路とを有する半導体記憶装置が提供される。
また、実施形態の他の観点によれば、メモリセルと、前記メモリセルに接続された一対のビット線と、前記メモリセルに接続され、前記一対のビット線との間に寄生容量を形成するセル電源線と、前記一対のビット線に接続され、前記一対のビット線のうちの一方がハイレベルで他方がローレベルのときに、前記一方のビット線を電源から切り離し、前記他方のビット線を基準電圧にクランプする第１のスイッチ回路と、前記セル電源線に接続され、前記セル電源線に印加する電圧を切り替える第２のスイッチ回路と、前記一対のビット線のうちの一方に前記ハイレベルである第１の電圧を印加し、他方に前記ローレベルである第２の電圧を印加し、前記第１のスイッチ回路により前記他方のビット線を基準電圧にクランプし、前記一方のビット線を電源から切り離した後、前記第２のスイッチ回路により前記セル電源線の電圧を前記第２の電圧から前記第２の電圧よりも高い第３の電圧に昇圧することにより、前記セル電源線に容量結合された前記一方のビット線の電圧を前記第１の電圧よりも高い第４の電圧に上げる書き込み制御回路とを有する半導体記憶装置が提供される。
また、実施形態の更に他の観点によれば、メモリセルと、前記メモリセルに接続された一対のビット線と、前記メモリセルに接続されたセル電源線とを有する半導体記憶装置の書き込み方法であって、前記一対のビット線の一方に第１の電圧を印加し、前記一対のビット線の他方に第２の電圧を印加し、前記一対のビット線の一方をフローティング状態とし、前記他方のビット線の電圧を前記第２の電圧にクランプした後、前記セル電源線の電圧をシフトすることにより、前記セル電源線に容量結合された前記一方のビット線の電圧を第３の電圧にシフトし、前記一方のビット線に印加された前記第３の電圧と、前記他方のビット線に印加された前記第２の電圧により、前記メモリセルへの書き込みを行う半導体記憶装置の書き込み方法が提供される。
開示の半導体記憶装置及びその書き込み方法によれば、書き込み回路の面積や設計規模の増加を抑制しつつ、メモリセルに接続されたビット線対に印加する書き込み電圧の電圧幅を広げ、書き込みマージンを改善することができる。
図１は、第１実施形態による半導体記憶装置の構造を示す回路図である。 図２は、第１実施形態による半導体記憶装置のメモリセルの構造を示す回路図である。 図３は、第１実施形態による半導体記憶装置の書き込み回路の構造を示す回路図である。 図４は、第１実施形態による半導体記憶装置の書き込み制御回路の構造を示す回路図である。 図５は、第１実施形態による半導体記憶装置の書き込み方法を示すタイムチャートである。 図６は、セル電源線とビット線との間の寄生容量とビット線の電圧シフト量との関係を示すグラフである 図７は、第２実施形態による半導体記憶装置の書き込み回路の構造を示す回路図である。 図８は、第２実施形態による半導体記憶装置の書き込み方法を示すタイムチャートである。 図９は、参考例による半導体記憶装置の構造を示す回路図である。 図１０は、参考例による半導体記憶装置の書き込み補助回路の構造を示す回路図である。 図１１は、参考例による半導体記憶装置の信号制御回路の構造を示す回路図である。 図１２は、参考例による半導体記憶装置の書き込み方法を示すタイムチャートである。
［第１実施形態］
第１実施形態による半導体記憶装置及びその書き込み方法について図１乃至図６を用いて説明する。
図１は、本実施形態による半導体記憶装置の構造を示す回路図である。図２は、本実施形態による半導体記憶装置のメモリセルの構造を示す回路図である。図３は、本実施形態による半導体記憶装置の書き込み回路の構造を示す回路図である。図４は、本実施形態による半導体記憶装置の書き込み制御回路の構造を示す回路図である。図５は、本実施形態による半導体記憶装置の書き込み方法を示すタイムチャートである。図６は、セル電源線とビット線との間の寄生容量とビット線の電圧シフト量との関係を示すグラフである。
はじめに、本実施形態による半導体記憶装置の構造について図１乃至図４を用いて説明する。
本実施形態による半導体記憶装置は、図１に示すように、メモリセルＭＣが行方向及び列方向に配列されたメモリセルアレイ１０を有している。メモリセルアレイ１０には、行方向に延在する複数のワード線ＷＬと、列方向に延在する複数のビット線ＢＬとが設けられている。ワード線ＷＬは、列方向に隣接して配置された例えばｍ本のワード線ＷＬ０〜ＷＬｍを有している。また、ビット線ＢＬは、行方向に隣接して配置された例えばｎ組のビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎを有している。各ビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎ間には、メモリセルＭＣに電源を供給するセル電源線ＶＤＬ０〜ＶＤＬｎが、それぞれ設けられている。メモリセルＭＣは、ワード線ＷＬと、ビット線対ＢＬ，／ＢＬ及びセル電源線ＶＤＬとの各交差部に、それぞれ設けられている。
ワード線ＷＬ０〜ＷＬｍの一端部には、行選択回路１２が接続されている。各ビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎの一端部には、書き込み回路１４０〜１４ｎが、それぞれ接続されている。書き込み回路１４０〜１４ｎには、書き込み制御回路１６が接続されている。
メモリセルＭＣは、例えば図２に示すようなフルＣＭＯＳ ＳＲＡＭセルである。メモリセルＭＣは、セル電源線ＶＤＬに接続されたハイ側電源ノードＶＨとストレージノードＮＤ１との間に接続されたＰチャネルＭＯＳトランジスタＰＱ１と、ストレージノードＮＤ１とロー側電源ノードＶＬとの間に接続されたＮチャネルＭＯＳトランジスタＮＱ１とを有している。また、ハイ側電源ノードＶＨとストレージノードＮＤ２との間に接続されたＰチャネルＭＯＳトランジスタＰＱ２と、ストレージノードＮＤ２とロー側電源ノードＶＬとの間に接続されたＮチャネルＭＯＳトランジスタＮＱ２とを有している。ＰチャネルＭＯＳトランジスタＰＱ１のゲート電極及びＮチャネルＭＯＳトランジスタＮＱ１のゲート電極は、ストレージノードＮＤ２に接続されている。ＰチャネルＭＯＳトランジスタＰＱ２のゲート電極及びＮチャネルＭＯＳトランジスタＮＱ２のゲート電極は、ストレージノードＮＤ１に接続されている。ストレージノードＮＤ１は、ＮチャネルＭＯＳトランジスタＮＱ３を介してビット線ＢＬに接続されている。ストレージノードＮＤ２は、ＮチャネルＭＯＳトランジスタＮＱ４を介してビット線／ＢＬに接続されている。ＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４のゲート電極は、ワード線ＷＬに接続されている。
ＮチャネルＭＯＳトランジスタＮＱ１及びＰチャネルＭＯＳトランジスタＰＱ１、ＮチャネルＭＯＳトランジスタＮＱ２及びＰチャネルＭＯＳトランジスタＰＱ２は、それぞれがＣＭＯＳインバータを構成する。これらＣＭＯＳインバータの入力及び出力が交差接続されてフリップフロップを構成し、ストレージノードＮＤ１及びＮＤ２には互いに相補なデータが保持される。
書き込み回路１４は、図３に示すように、ビット線ＢＬに接続されたＰチャネルＭＯＳトランジスタＰＴ１及びＮチャネルＭＯＳトランジスタＮＴ１を有している。また、ビット線／ＢＬに接続されたＰチャネルＭＯＳトランジスタＰＴ２及びＮチャネルＭＯＳトランジスタＮＴ２を有している。また、セル電源線ＶＤＬに接続されたＮチャネルＭＯＳトランジスタＮＴ３を有している。
ＰチャネルＭＯＳトランジスタＰＴ１は、ハイ側電源ノードＶＨとビット線ＢＬとの間に接続されており、ゲート電極がビット線／ＢＬに接続されている。同様に、ＰチャネルＭＯＳトランジスタＰＴ２は、ハイ側電源ノードＶＨとビット線／ＢＬとの間に接続されており、ゲート電極がビット線ＢＬに接続されている。これらＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２は、一対のビット線ＢＬ，／ＢＬの一方がハイレベルで他方がローレベルのときに、一方を電源電圧にクランプし、他方を電源から切り離すためのスイッチ回路として機能する。
ＮチャネルＭＯＳトランジスタＮＴ１のゲート電極とＮチャネルＭＯＳトランジスタＮＴ２のゲート電極とは、互いに接続され、書き込み制御回路１６に接続されている。ＮチャネルＭＯＳトランジスタＮＴ１のゲート電極及びＮチャネルＭＯＳトランジスタＮＴ２のゲート電極には、書き込み制御回路１６から出力されるカラム制御信号ＣＳＷ１が入力される。
ビット線ＢＬには、ＮチャネルＭＯＳトランジスタＮＴ１を介してデータ線ＷＡが接続されている。また、ビット線／ＢＬには、ＮチャネルＭＯＳトランジスタＮＴ２を介してデータ線ＷＡＸが接続されている。データ線ＷＡ，ＷＡＸには、メモリセルＭＣへの書き込みの際、ライトアンプ（図示せず）から相補な書き込み信号が出力される。
セル電源線ＶＤＬには、ＮチャネルＭＯＳトランジスタＮＴ３を介して、書き込みアシスト用セル電源線ＶＤＤ＿ＷＡが接続されている。ＮチャネルＭＯＳトランジスタＮＴ３は、書き込みの際にセル電源線ＶＤＬに印加する電圧を、電源電圧から電源電圧よりも低い書き込みアシスト用の電圧に切り替えるためのスイッチ回路として機能する。
ＮチャネルＭＯＳトランジスタＮＴ３のゲート電極は、書き込み制御回路１６に接続されている。ＮチャネルＭＯＳトランジスタＮＴ３のゲート電極には、書き込み制御回路１６から出力される書き込み制御信号ＷＥＰ２が入力される。
なお、図３において、ビット線ＢＬとセル電源線ＶＤＬとの間に接続するように描かれたキャパシタＣ１及びビット線／ＢＬとセル電源線ＶＤＬとの間に接続するように描かれたキャパシタＣ２は、ビット線ＢＬ，／ＢＬとセル電源線ＶＤＬとの間の寄生容量である。
書き込み制御回路１６は、各ビット線対ＢＬ，／ＢＬに対してそれぞれ、図４に示す制御信号発生回路を含む。図４に示す制御信号発生回路は、ライトイネーブル信号ＷＥＰに基づき書き込み制御信号ＷＥＰ２を生成する書き込み制御信号生成回路１８を有する。また、ライトイネーブル信号ＷＥＰ、書き込み制御信号ＷＥＰ２及びカラム選択信号ＣＯＬ＿ＳＥＬに基づきカラム制御信号ＣＳＷ１を生成するカラム制御信号生成回路２０を有する。
書き込み制御信号生成回路１８は、偶数個のＮＯＴゲートによりライトイネーブル信号ＷＥＰを所定時間、遅延させた書き込み制御信号ＷＥＰ２を生成する。ライトイネーブル信号ＷＥＰに対する書き込み制御信号ＷＥＰ２の遅延時間は、少なくとも、ビット線ＢＬをハイレベルからローレベルにディスチャージする際に必要な時間とする。
書き込み制御信号生成回路１８は、特に限定されるものではないが、例えば図４に示すように、偶数個のＮＯＴゲートを直列に接続した遅延回路２２により構成することができる。
カラム制御信号生成回路２０は、ライトイネーブル信号ＷＥＰ及び書き込み制御信号ＷＥＰ２のいずれか一方がハイレベルであり、且つ、カラム選択信号ＣＯＬ＿ＳＥＬがハイレベルのとき、ハイレベルのカラム制御信号ＣＳＷ１を出力する回路である。すなわち、ライトイネーブル信号ＷＥＰの立ち上がりから書き込み制御信号ＷＥＰ２の立ち上がりまでの遅延時間の間だけハイレベルとなるカラム制御信号ＣＳＷ１を生成する。
カラム制御信号生成回路２０は、特に限定されるものではないが、例えば図４に示すような回路により構成することができる。この例では、カラム制御信号ＣＳＷ１は、書き込み制御信号ＷＥＰ２をＮＯＴゲートＮＧ１により反転した信号とライトイネーブル信号ＷＥＰとをＡＮＤゲートＡＧ１により論理演算した後、ＡＮＤゲートＡＧ１の出力信号とカラム選択信号ＣＯＬ＿ＳＥＬとをＡＮＤゲートＡＧ２により論理演算することによって得られる。
なお、本願明細書では、書き込み回路１４及び書き込み制御回路１６を一括して書き込み回路と呼ぶこともある。
次に、本実施形態による半導体記憶装置の書き込み方法について図１乃至図６を用いて説明する。
メモリセルＭＣが待機状態のとき、ワード線ＷＬはローレベル（基準電圧Ｖｓｓ、例えば、接地電位の０Ｖ）に保持されており、セル電源線ＶＤＬはハイレベル（電源電圧Ｖｄｄ）に保持されている。ライトイネーブル信号ＷＥＰ及びカラム選択信号ＣＯＬ＿ＳＥＬは、ローレベルに保持されている。また、書き込み制御信号生成回路１８によって生成される書き込み制御信号ＷＥＰ２及びカラム制御信号生成回路２０によって生成されるカラム制御信号ＣＳＷ１は、ローレベルに保持されている。
まず、書き込みの初期段階として、書き込み対象のメモリセルＭＣが接続されたビット線ＢＬ及びビット線／ＢＬを電圧Ｖｄｄにプリチャージする。これにより、ビット線ＢＬ及びビット線／ＢＬの電圧がハイ側の電圧Ｖｄｄに昇圧される（ステップＳ１１）。
次いで、ライトアンプからデータ線ＷＡ，ＷＡＸに、所定の書き込み電圧を出力する。ここでは、ビット線ＢＬにローレベルの電圧Ｖｓｓを印加し、ビット線／ＢＬにハイレベルの電圧Ｖｄｄを印加する場合を想定し、データ線ＷＡに電圧Ｖｓｓを出力し、データ線ＷＡＸに電圧Ｖｄｄを出力する。なお、ビット線ＢＬにハイレベルの電圧Ｖｄｄを印加し、ビット線／ＢＬにローレベルの電圧Ｖｓｓを印加する場合には、データ線ＷＡに電圧Ｖｄｄを出力し、データ線ＷＡＸに電圧Ｖｓｓを出力する。
次いで、書き込み対象のメモリセルＭＣが接続されるワード線ＷＬにハイレベル（電圧Ｖｄｄ）の信号を出力し、書き込み対象のメモリセルＭＣの選択トランジスタ（ＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４）をオンにする。また、書き込み制御回路１６から、書き込み対象のメモリセルＭＣが接続される書き込み回路１４に、ハイレベルのライトイネーブル信号ＷＥＰ及びカラム選択信号ＣＯＬ＿ＳＥＬを出力する。
書き込み制御信号ＷＥＰ２はライトイネーブル信号ＷＥＰが所定時間遅延した信号であり、ライトイネーブル信号ＷＥＰ及びカラム選択信号ＣＯＬ＿ＳＥＬが立ち上がった直後はローレベルのままである。
これにより、カラム制御信号生成回路２０から出力されるカラム制御信号ＣＳＷ１は、ハイレベルとなる。カラム制御信号ＣＳＷ１は、書き込み制御信号ＷＥＰ２が立ち上がるまでの遅延時間の間、ハイレベルを保持する。
カラム制御信号ＣＳＷ１がハイレベルになると、ＮチャネルＭＯＳトランジスタＮＴ１がオンになり、ビット線ＢＬとデータ線ＷＡとが接続される。これにより、ビット線ＢＬがハイレベルからローレベルにディスチャージされる。また、ＮチャネルＭＯＳトランジスタＮＴ２がオンになり、ビット線／ＢＬとデータ線ＷＡＸとが接続される。ビット線／ＢＬは、ハイレベルのまま保持される。
書き込み制御信号ＷＥＰ２のライトイネーブル信号ＷＥＰに対する遅延時間は、ビット線ＢＬがハイレベルからローレベルにディスチャージされるために十分な時間とされている。これにより、カラム制御信号ＣＳＷ１がハイレベルを維持している間に、ビット線ＢＬをハイレベルからローレベルまで十分にディスチャージすることができる。
また、ライトイネーブル信号ＷＥＰに応じて、書き込みアシスト用セル電源線ＶＤＤ＿ＷＡの電圧を、ハイレベル（電圧Ｖｄｄ）から例えば０．４Ｖ程度、降圧する（ステップＳ１２）。書き込みアシスト用セル電源線ＶＤＤ＿ＷＡの電圧を降圧するのは、後工程でメモリセルＭＣに書き込みを行う際にセル電源線ＶＤＬの電圧を降下するためである。書き込みアシスト用セル電源線ＶＤＤ＿ＷＡの電圧を降圧する際の電圧幅は、メモリセルＭＣの保持特性及び書き込み特性を考慮して適宜設定することが望ましい。
ビット線ＢＬがハイレベルから十分にローレベルに下がった時間を経過した後、書き込み制御信号ＷＥＰ２が立ち上がり、ハイレベルとなる。この信号により、カラム制御信号ＣＳＷ１がハイレベルからローレベルとなり、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２がオフとなり、ビット線ＢＬ，／ＢＬがデータ線ＷＡ，ＷＡＸから切り離される。
このときビット線ＢＬはローレベルであり、ＰチャネルＭＯＳトランジスタＰＴ２のゲート電極にはこのローレベルの電圧が印加され、ＰチャネルＭＯＳトランジスタＰＴ２はオンになっている。これにより、ビット線／ＢＬの電圧はハイレベルの電圧Ｖｄｄにクランプされる。
これに対し、ビット線／ＢＬはハイレベルであり、ＰチャネルＭＯＳトランジスタＰＴ１のゲート電極にはこのハイレベルの電圧が印加され、ＰチャネルＭＯＳトランジスタＰＴ１はオフになっている。これにより、ビット線ＢＬはフローティング状態となる。
また、書き込み制御信号ＷＥＰ２が立ち上がりハイレベルとなることにより、ＮチャネルＭＯＳトランジスタＮＴ３がオンになる。これにより、セル電源線ＶＤＬと書き込みアシスト用セル電源線ＶＤＤ＿ＷＡとが接続され、セル電源線ＶＤＬには書き込みアシスト用セル電源線ＶＤＤ＿ＷＡの電圧が印加される。すなわち、セル電源線ＶＤＬの電圧は、電圧Ｖｄｄから０．４Ｖ程度降圧された電圧となる（図５中、ＶＤＤ＿ｃｅｌｌを参照）。
このとき、セル電源線ＶＤＬとビット線ＢＬとは寄生容量Ｃ１によって容量結合されているため、セル電源線ＶＤＬの電圧が下がることによってフローティング状態のビット線ＢＬの電圧が引き下げられる。これにより、ビット線ＢＬの電圧がマイナスの電位にシフトする。
これにより、ビット線ＢＬとビット線／ＢＬとの間の電位幅が電圧Ｖｄｄと電圧Ｖｓｓとの差分よりも大きくなり、すなわち、メモリセルＭＣへの書き込み電圧が相対的に大きくなる。そして、セル電源線ＶＤＬの電圧を降圧したことと相俟って、メモリセルＭＣへの書き込み特性を向上することができる（ステップＳ１３）。
この後、ワード線ＷＬをローレベルに戻してＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４をオフにし、メモリセルＭＣへの書き込みを完了する。また、セル電源線ＶＤＬ及び書き込みアシスト用セル電源線ＶＤＤ＿ＷＡをハイレベルの電圧Ｖｄｄに戻すとともに、ビット線ＢＬ，／ＢＬをプリチャージし、次のメモリセルＭＣの書き込みに備える（ステップＳ１４）。
このような書き込みを、行アドレス及び列アドレスを変えて繰り返し行い、メモリセルアレイ１０への書き込みを完了する。
図６は、セル電源線ＶＤＬとビット線ＢＬとの間の寄生容量Ｃ１と、ビット線ＢＬの電圧シフト量との関係をシミュレーションにより求めた結果を示すグラフである。図中、◆印のプロットは、２５℃の条件でセル電源線ＶＤＬの電圧を１．２Ｖから０Ｖに下げた場合の計算例である。■印のプロットは、１２５℃の条件でセル電源線ＶＤＬの電圧を１．４Ｖから０Ｖに下げた場合の計算例である。▲印のプロットは、−４０℃の条件でセル電源線ＶＤＬの電圧を１．０Ｖから０Ｖに下げた場合の計算例である。本シミュレーションでは、ビット線ＢＬに１２８個のメモリセルが接続された場合を想定した。
図６に示すように、何れの条件の場合にも、セル電源線ＶＤＬの電圧を下げることによってビット線ＢＬの電圧をマイナス側にシフトできることを確認できた。ビット線ＢＬの電圧シフト量は、セル電源線ＶＤＬとビット線ＢＬとの間の寄生容量Ｃの値にもよるが、最大でセル電源線ＶＤＬの電圧降下量に対して半分程度であった。
ビット線ＢＬの電圧シフト量は、セル電源線ＶＤＬとビット線ＢＬとの間の寄生容量Ｃを大きくするほどに、大きくすることができる。その一方、セル電源線ＶＤＬとビット線ＢＬとの間の寄生容量Ｃが大きくなると、動作速度が低下する。寄生容量Ｃの値は、要求される書き込みアシスト効果と動作速度との兼ね合いから、適宜設定することが望ましい。
本実施形態による半導体記憶装置の書き込み方法では、ビット線ＢＬの電位をＶｓｓからマイナスの電圧にシフトする際に、セル電源線ＶＤＬとビット線ＢＬとの間の寄生容量Ｃ１，Ｃ２を用いる。この寄生容量Ｃ１，Ｃ２は、セル電源線ＶＤＬとビット線ＢＬ，／ＢＬとを平行に配置する一般的なセルレイアウトでは不可避的に形成されるものであり、容量を形成するための面積的なペナルティは発生しない。この点で、本実施形態による半導体記憶装置は、ビット線ＢＬの電位をＶｓｓからマイナスの電圧にシフトするために用いる容量をビット毎にメモリセルの外に配置する場合と比較して、周辺回路面積を縮小することができ、集積化の面で有利である。
また、ビット線ＢＬとビット線／ＢＬとの間に設けられたＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２を用いたスイッチ回路により、組となるビット線ＢＬ，／ＢＬの一方のみを切断することができる。この回路を用いることにより、制御回路を減らして周辺回路面積を縮小することができ、集積化の面で更に有利である（後述する参考例を参照）。
また、後述する参考例に示すように、メモリセルの外に配置した一種類の容量素子で様々な構成・規模のＳＲＡＭを制御する場合、ビット線に連なるメモリセル数に関わらず固定の容量値となるため、ＳＲＡＭ構成の違いによるアシスト特性に依存性が生じる。一般的には、安全側の設計となり、構成が大きなＳＲＡＭにおいては補助効果が小さくなる。また逆に、ＳＲＡＭ構成に応じて容量素子を配置する場合、設計する規模が非常に大きくなり、設計コストが増大する。
この点、本実施形態による半導体記憶装置では、Ｒｏｗ数（駆動するセル数）に比例した容量が付加されるため、ＳＲＡＭ構成（規模）に関わらず一定の高い書き込みアシスト効果を得ることができる。
このように、本実施形態によれば、ビット線とセル電源線との間の寄生容量を利用してロー側のデータ線の電圧を降圧して書き込みを行うので、メモリセルへの書き込み動作を助長し、書き込みマージンを改善することができる。また、負電圧を生成するために用いる容量はビット線とセル電源線との間の寄生容量であるため、制御回路の大部分を既存の書き込み回路で流用することができ、回路面積の増加を大幅に抑えることができる。また、Ｒｏｗ数に比例した容量が付加されるため、ＳＲＡＭ構成に関わらず、一定の高い書き込みアシスト効果を得ることができる。
［第２実施形態］
第２実施形態による半導体記憶装置及びその書き込み方法について図７及び図８を用いて説明する。図１乃至図６に示す第１実施形態による半導体記憶装置及びその書き込み方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
図７は、本実施形態による半導体記憶装置の書き込み回路の構造を示す回路図である。図８は、本実施形態による半導体記憶装置の書き込み方法を示すタイムチャートである。
はじめに、本実施形態による半導体記憶装置の構造について図７を用いて説明する。
本実施形態による半導体記憶装置は、書き込み回路１４の回路構成が異なる点、セル電源線ＶＤＬの代わりにセル電源線ＶＳＬを用いる点が異なるほかは、図１乃至図４に示す第１実施形態による半導体記憶装置と同様である。セル電源線ＶＳＬは、図２のメモリセルにおいて、ロー側電源ノードＶＬに接続されるセル電源線である。
書き込み回路１４は、図７に示すように、ビット線ＢＬに接続されたＮチャネルＭＯＳトランジスタＮＴ１及びＮチャネルＭＯＳトランジスタＮＴ４を有している。また、ビット線／ＢＬに接続されたＮチャネルＭＯＳトランジスタＮＴ２及びＮチャネルＭＯＳトランジスタＮＴ５を有している。また、セル電源線ＶＳＬに接続されたＮチャネルＭＯＳトランジスタＮＴ３を有している。
ＮチャネルＭＯＳトランジスタＮＴ４は、ビット線ＢＬとロー側電源ノードＶＬとの間に接続されており、ゲート電極がビット線／ＢＬに接続されている。同様に、ＮチャネルＭＯＳトランジスタＮＴ５は、ビット線／ＢＬとロー側電源ノードＶＨとの間に接続されており、ゲート電極がビット線ＢＬに接続されている。これらＮチャネルＭＯＳトランジスタＮＴ４，ＮＴ５は、一対のビット線ＢＬ，／ＢＬの一方がハイレベルで他方がローレベルのときに、一方を基準電圧にクランプし、他方を電源から切り離すためのスイッチ回路として機能する。
ＮチャネルＭＯＳトランジスタＮＴ１のゲート電極とＮチャネルＭＯＳトランジスタＮＴ２のゲート電極とは、互いに接続され、書き込み制御回路１６に接続されている。ＮチャネルＭＯＳトランジスタＮＴ１のゲート電極及びＮチャネルＭＯＳトランジスタＮＴ２のゲート電極には、書き込み制御回路１６から出力されるカラム制御信号ＣＳＷ１が入力される。
ビット線ＢＬには、ＮチャネルＭＯＳトランジスタＮＴ１を介してデータ線ＷＡが接続されている。また、ビット線／ＢＬには、ＮチャネルＭＯＳトランジスタＮＴ２を介してデータ線ＷＡＸが接続されている。データ線ＷＡ，ＷＡＸには、メモリセルＭＣへの書き込みの際、ライトアンプ（図示せず）から相補な書き込み信号が出力される。
セル電源線ＶＳＬには、ＮチャネルＭＯＳトランジスタＮＴ３を介して、書き込みアシスト用セル電源線ＶＤＤ＿ＷＡが接続されている。ＮチャネルＭＯＳトランジスタＮＴ３は、書き込みの際にセル電源線ＶＳＬに印加する電圧を、基準電圧から基準電圧よりも高い書き込みアシスト用の電圧に切り替えるためのスイッチ回路として機能する。
ＮチャネルＭＯＳトランジスタＮＴ３のゲート電極は、書き込み制御回路１６に接続されている。ＮチャネルＭＯＳトランジスタＮＴ３のゲート電極には、書き込み制御回路１６から出力される書き込み制御信号ＷＥＰ２が入力される。
ビット線ＢＬとセル電源線ＶＳＬとの間には、寄生容量Ｃ３が形成されている。また、ビット線／ＢＬとセル電源線ＶＳＬとの間には、寄生容量Ｃ４が形成されている。
このように、本実施形態による半導体記憶装置の書き込み回路１４は、第１実施形態による半導体記憶装置の書き込み回路１４のＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２の代わりに、ＮチャネルＭＯＳトランジスタＮＴ４，ＮＴ５を有している。また、ビット線ＢＬとセル電源線ＶＤＬとの間の寄生容量Ｃ１，Ｃ２の代わりに、ビット線ＢＬとセル電源線ＶＳＬとの間に寄生容量Ｃ３，Ｃ４が形成されている。
次に、本実施形態による半導体記憶装置の書き込み方法について図７及び図８を用いて説明する。
メモリセルＭＣが待機状態のとき、ワード線ＷＬはローレベルに保持されており、セル電源線ＶＤＬ（図示せず）はハイレベルに保持されており、セル電源線ＶＳＬはローレベルに保持されている。ライトイネーブル信号ＷＥＰ及びカラム選択信号ＣＯＬ＿ＳＥＬは、ローレベルに保持されている。また、書き込み制御信号生成回路１８によって生成される書き込み制御信号ＷＥＰ２及びカラム制御信号生成回路２０によって生成されるカラム制御信号ＣＳＷ１は、ローレベルに保持されている。
まず、書き込みの初期段階として、書き込み対象のメモリセルＭＣが接続されたビット線ＢＬ及びビット線／ＢＬを電圧Ｖｄｄにプリチャージする。これにより、ビット線ＢＬ及びビット線／ＢＬの電圧がハイ側の電圧Ｖｄｄに昇圧される（ステップＳ２１）。
次いで、ライトアンプからデータ線ＷＡ，ＷＡＸに、所定の書き込み電圧を出力する。ここでは、ビット線ＢＬにローレベルの電圧Ｖｓｓを印加し、ビット線／ＢＬにハイレベルの電圧Ｖｄｄを印加する場合を想定し、データ線ＷＡに電圧Ｖｓｓを出力し、データ線ＷＡＸに電圧Ｖｄｄを出力する。
次いで、書き込み対象のメモリセルＭＣが接続されるワード線ＷＬにハイレベルの信号を出力し、書き込み対象のメモリセルＭＣの選択トランジスタ（ＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４）をオンにする。また、書き込み制御回路１６から、書き込み対象のメモリセルＭＣが接続される書き込み回路１４に、ハイレベルのライトイネーブル信号ＷＥＰ及びカラム選択信号ＣＯＬ＿ＳＥＬを出力する。
書き込み制御信号ＷＥＰ２はライトイネーブル信号ＷＥＰが所定時間遅延した信号であり、ライトイネーブル信号ＷＥＰ及びカラム選択信号ＣＯＬ＿ＳＥＬが立ち上がった直後はローレベルのままである。
これにより、カラム制御信号生成回路２０から出力されるカラム制御信号ＣＳＷ１は、ハイレベルとなる。カラム制御信号ＣＳＷ１は、書き込み制御信号ＷＥＰ２が立ち上がるまでの遅延時間の間、ハイレベルを保持する。
カラム制御信号ＣＳＷ１がハイレベルになると、ＮチャネルＭＯＳトランジスタＮＴ１がオンになり、ビット線ＢＬとデータ線ＷＡとが接続される。これにより、ビット線ＢＬがハイレベルからローレベルにディスチャージされる。また、ＮチャネルＭＯＳトランジスタＮＴ２がオンになり、ビット線／ＢＬとデータ線ＷＡＸとが接続される。ビット線／ＢＬは、ハイレベルのまま保持される。
また、ライトイネーブル信号ＷＥＰに応じて、書き込みアシスト用セル電源線ＶＤＤ＿ＷＡの電圧を、ローレベル（電圧Ｖｓｓ）から例えば０．４Ｖ程度、昇圧する（ステップＳ２２）。
ビット線ＢＬがハイレベルから十分にローレベルに下がった時間を経過した後、書き込み制御信号ＷＥＰ２が立ち上がり、ハイレベルとなる。この信号により、カラム制御信号ＣＳＷ１がハイレベルからローレベルとなり、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２がオフとなり、ビット線ＢＬ，／ＢＬがデータ線ＷＡ，ＷＡＸから切り離される。
このときビット線／ＢＬはハイレベルであり、ＮチャネルＭＯＳトランジスタＮＴ４のゲート電極にはこのハイレベルの電圧が印加され、ＮチャネルＭＯＳトランジスタＮＴ４はオンになっている。これにより、ビット線ＢＬの電圧はローレベルの電圧Ｖｓｓにクランプされる。
これに対し、ビット線ＢＬはローレベルであり、ＮチャネルＭＯＳトランジスタＮＴ５のゲート電極にはこのローレベルの電圧が印加され、ＮチャネルＭＯＳトランジスタＮＴ５はオフになっている。これにより、ビット線／ＢＬはフローティング状態となる。
また、書き込み制御信号ＷＥＰ２が立ち上がりハイレベルとなることにより、ＮチャネルＭＯＳトランジスタＮＴ３がオンになる。これにより、セル電源線ＶＳＬと書き込みアシスト用セル電源線ＶＤＤ＿ＷＡとが接続され、セル電源線ＶＳＬには書き込みアシスト用セル電源線ＶＤＤ＿ＷＡの電圧が印加される。すなわち、セル電源線ＶＳＬの電圧は、電圧Ｖｓｓから０．４Ｖ程度昇圧された電圧となる（図８中、ＶＤＤ＿ｃｅｌｌを参照）。
このとき、セル電源線ＶＳＬとビット線／ＢＬとは寄生容量Ｃ４によって容量結合されているため、セル電源線ＶＳＬの電圧が上がることによってフローティング状態のビット線／ＢＬの電圧が引き上げられる。これにより、ビット線ＢＬの電圧がより高い電位にシフトする。
これにより、ビット線ＢＬとビット線／ＢＬとの間の電位幅が電圧Ｖｄｄと電圧Ｖｓｓとの差分よりも大きくなり、すなわち、メモリセルＭＣへの書き込み電圧が相対的に大きくなる。そして、セル電源線ＶＳＬの電圧を昇圧したことと相俟って、メモリセルＭＣへの書き込み特性を向上することができる（ステップＳ２３）。
この後、ワード線ＷＬをローレベルに戻してＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４をオフにし、メモリセルＭＣへの書き込みを完了する。また、セル電源線ＶＳＬ及び書き込みアシスト用セル電源線ＶＤＤ＿ＷＡをローレベルの電圧Ｖｓｓに戻すとともに、ビット線ＢＬ，／ＢＬをプリチャージし、次のメモリセルＭＣの書き込みに備える（ステップＳ２４）。
このような書き込みを、行アドレス及び列アドレスを変えて繰り返し行い、メモリセルアレイ１０への書き込みを完了する。
このように、本実施形態によれば、ビット線とセル電源線との間の寄生容量を利用してハイ側のデータ線の電圧を昇圧して書き込みを行うので、メモリセルへの書き込み動作を助長し、書き込みマージンを改善することができる。また、電圧を昇圧するために用いる容量はビット線とセル電源線との間の寄生容量であるため、制御回路の大部分を既存の書き込み回路で流用することができ、回路面積の増加を大幅に抑えることができる。また、Ｒｏｗ数（駆動するセル数）に比例した容量が付加されるため、ＳＲＡＭ構成（規模）に関わらず、一定の高い書き込みアシスト効果を得ることができる。
［参考例］
参考例による半導体記憶装置及びその書き込み方法について図９乃至図１２を用いて説明する。図１乃至図８に示す第１及び第２実施形態による半導体記憶装置及びその書き込み方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
図９は、本参考例による半導体記憶装置の構造を示す回路図である。図１０は、本参考例による半導体記憶装置の書き込み補助回路の構造を示す回路図である。図１１は、本参考例による半導体記憶装置の信号制御回路の構造を示す回路図である。図１２は、本参考例による半導体記憶装置の書き込み方法を示すタイムチャートである。
はじめに、本参考例による半導体記憶装置の構造について図９乃至図１２を用いて説明する。
本参考例による半導体記憶装置は、図９に示すように、ビット線ＢＬに接続されたＮチャネルＭＯＳトランジスタＮＴ１と、ビット線／ＢＬに接続されたＮチャネルＭＯＳトランジスタＮＴ２とを有している。ビット線ＢＬには、ＮチャネルＭＯＳトランジスタＮＴ１を介してデータ線ＷＤが接続されている。また、ビット線／ＢＬには、ＮチャネルＭＯＳトランジスタＮＴ２を介してデータ線ＷＤＸが接続されている。
データ線ＷＤ，ＷＤＸには、図１０に示す書き込み補助回路が接続されている。すなわち、データ線ＷＤ，ＷＤＸには、ＮチャネルＭＯＳトランジスタＮＴ３を介して、ＮチャネルＭＯＳトランジスタＮＴ４とＰチャネルＭＯＳトランジスタＰＴ１とが並列に接続されてなるスイッチ回路３０と、容量素子Ｃ＿ＷＡとが接続されている。スイッチ回路３０の他端部には、ＮＯＴゲートＮＧ１を介して電圧Ｖｄｄが入力される。また、容量素子Ｃ＿ＷＡの他端部には、ＮＯＴゲートＮＧ２を介して信号Ｃｉｎが入力される。
ＮチャネルＭＯＳトランジスタＮＴ４のゲート電極には、信号Ｃｂｌ＿ｓｗが入力される。また、ＰチャネルＭＯＳトランジスタＰＴ１のゲート電極には、信号Ｃｂｌ＿ｓｗ＿ｘが入力される。信号Ｃｉｎ，信号Ｃｂｌ＿ｓｗ，信号Ｃｂｌ＿ｓｗ＿ｘは、例えば図１１に示す回路により生成される。これら信号とライトイネーブル信号ＷＥＰとの関係は、図１２に示すようになる。
次に、本実施形態による半導体記憶装置の書き込み方法について図９乃至図１２を用いて説明する。
メモリセルＭＣが待機状態のとき、ワード線ＷＬはローレベルに保持されており、セル電源線ＰＶＬはハイレベルに保持されている。ライトイネーブル信号ＷＥＰ及びカラム選択信号ＣＳＷ１，ＣＳＷ１は、ローレベルに保持されている。また、信号ＷＥＰ２，信号Ｃｂｌ＿ｓｗ，信号Ｃｂｌ＿ｓｗ＿ｘ，信号Ｃｉｎは、図１１の回路により、それぞれ、ローレベル、ハイレベル、ローレベル、ローレベルに保持されている。
まず、書き込みの初期段階として、書き込み対象のメモリセルＭＣが接続されたビット線ＢＬ及びビット線／ＢＬを電圧Ｖｄｄにプリチャージする。これにより、ビット線ＢＬ及びビット線／ＢＬの電圧がハイ側の電圧Ｖｄｄに昇圧される（ステップＳ３１）。
次いで、ゼロが書き込まれる側のデータ線ＷＤ，ＷＤＸ及びビット線ＢＬ，／ＢＬをハイレベルからローレベルにディスチャージする。ここでは、データ線ＷＤ及びビット線ＢＬ側をローレベルにディスチャージする場合を想定する。ＮチャネルＭＯＳトランジスタＮＴ３のゲート電極に接続される信号ＷＡＮチャネルＭＯＳトランジスタＮＴ１のゲート電極に接続されるカラム選択信号ＣＳＷ１及びＮチャネルＭＯＳトランジスタＮＴ３のゲート電極に接続される信号ＷＡをハイレベルにする。これにより、ビット線ＢＬ及びデータ線ＷＤがローレベルであるノードＶ＿ｎ＿ｂｌに接続されてディスチャージされる。このとき、容量素子Ｃ＿ＷＡのノードＶ＿ｎ＿ｂｌ側はローレベルであり、容量素子Ｃ＿ＷＡのＮＯＴゲートＮＧ２側はハイレベルであり、容量素子Ｃ＿ＷＡには電圧Ｖｄｄが印加されている（ステップＳ３２）。
次いで、図１１の回路により、ライトイネーブル信号ＷＥＰから遅れて信号ＷＥＰ２が立ち上がる。また、信号Ｃｂｌ＿ｓｗがハイレベルからローレベルに反転し、信号Ｃｂｌ＿ｓｗ＿ｘがローレベルからハイレベルに反転する。これにより、スイッチ回路３０がオフとなり、ノードＶ＿ｎ＿ｂｌがフローティング状態となる。
次いで、図１１の回路により、信号Ｃｉｎがローレベルからハイレベルに反転する。これにより、容量素子Ｃ＿ＷＡのＮＯＴゲートＮＧ２側がローレベルに引き下げられ、容量素子Ｃ＿ＷＡの効果によってノードＶ＿ｎ＿ｂｌは負の電圧となる。
これにより、ビット線ＢＬとビット線／ＢＬとの間に、電源電圧Ｖｄｄを上回る電圧幅の書き込み電圧を印加することができ、メモリセルＭＣへの書き込み特性を向上することができる（ステップＳ３３）。
この後、ワード線ＷＬをローレベルに戻してＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４をオフにし、メモリセルＭＣへの書き込みを完了する（ステップＳ４４）。
このような書き込みを、行アドレス及び列アドレスを変えて繰り返し行い、メモリセルアレイ１０への書き込みを完了する。
本参考例による半導体記憶装置の書き込み方法では、書き込み時に用いる負の電圧を発生させるために、既存の書き込み回路に加えて、ビット線に連なる容量と同程度の容量を有する容量素子Ｃ＿ＷＡをビット毎に設ける必要があり、大きな面積増加になる。また、負の電圧を発生させ、印加する制御用の追加回路をビット毎に準備する必要があり、これも大きな面積増加になる。
また、特性制御の点においては、一つの種類の容量素子で様々な構成・規模のＳＲＡＭを制御する場合、ビット線に連なるセル数に関わらず固定の容量となるため、ＳＲＡＭ構成の違いによるアシスト特性に依存性が生じる。一般的には、安全側の設計となり、構成が大きなＳＲＡＭにおいては補助効果が小さくなる。また逆に、ＳＲＡＭ構成に応じて容量素子を配置する場合、設計する規模が非常に大きくなり、設計コストが増大する。
［変形実施形態］
以上、半導体記憶装置及びその書き込み方法の実施形態を説明してきたが、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変形、追加、置換等が可能である。
１０…メモリセルアレイ
１２…行選択回路
１４…書き込み回路
１６…書き込み制御回路
１８…書き込み信号生成回路
２０…カラム制御信号生成回路
２２…遅延回路
３０…スイッチ回路

Claims (9)

  1. メモリセルと、
    前記メモリセルに接続された一対のビット線と、
    前記メモリセルに接続され、前記一対のビット線との間に寄生容量を形成するセル電源線と、
    前記一対のビット線に接続され、前記一対のビット線のうちの一方がハイレベルで他方がローレベルのときに、前記一方のビット線を電源電圧にクランプし、前記他方のビット線を電源から切り離す第１のスイッチ回路と、
    前記セル電源線に接続され、前記セル電源線に印加する電圧を切り替える第２のスイッチ回路と、
    前記一対のビット線のうちの一方に前記ハイレベルである第１の電圧を印加し、他方に前記ローレベルである第２の電圧を印加し、前記第１のスイッチ回路により前記一方のビット線を電源電圧にクランプし、前記他方のビット線を電源から切り離した後、前記第２のスイッチ回路により前記セル電源線の電圧を前記第１の電圧から前記第１の電圧よりも低い第３の電圧に降圧することにより、前記セル電源線に容量結合された前記他方のビット線の電圧を前記第２の電圧よりも低い第４の電圧に下げる書き込み制御回路と
    を有することを特徴とする半導体記憶装置。
  2. 請求項１記載の半導体記憶装置において、
    前記第１のスイッチ回路は、前記一方のビット線と電源電圧線との間に接続され、ゲート電極が前記他方のビット線に接続された第１のＰチャネルＭＯＳトランジスタと、前記他方のビット線と前記電源電圧線との間に接続され、ゲート電極が前記一方のビット線に接続された第２のＰチャネルＭＯＳトランジスタとを有する
    ことを特徴とする半導体記憶装置。
  3. メモリセルと、
    前記メモリセルに接続された一対のビット線と、
    前記メモリセルに接続され、前記一対のビット線との間に寄生容量を形成するセル電源線と、
    前記一対のビット線に接続され、前記一対のビット線のうちの一方がハイレベルで他方がローレベルのときに、前記一方のビット線を電源から切り離し、前記他方のビット線を基準電圧にクランプする第１のスイッチ回路と、
    前記セル電源線に接続され、前記セル電源線に印加する電圧を切り替える第２のスイッチ回路と、
    前記一対のビット線のうちの一方に前記ハイレベルである第１の電圧を印加し、他方に前記ローレベルである第２の電圧を印加し、前記第１のスイッチ回路により前記他方のビット線を基準電圧にクランプし、前記一方のビット線を電源から切り離した後、前記第２のスイッチ回路により前記セル電源線の電圧を前記第２の電圧から前記第２の電圧よりも高い第３の電圧に昇圧することにより、前記セル電源線に容量結合された前記一方のビット線の電圧を前記第１の電圧よりも高い第４の電圧に上げる書き込み制御回路と
    を有することを特徴とする半導体記憶装置。
  4. 請求項３記載の半導体記憶装置において、
    前記第１のスイッチ回路は、前記一方のビット線と基準電圧線との間に接続され、ゲート電極が前記他方のビット線に接続された第１のＮチャネルＭＯＳトランジスタと、前記他方のビット線と前記基準電圧線との間に接続され、ゲート電極が前記一方のビット線に接続された第２のＮチャネルＭＯＳトランジスタとを有する
    ことを特徴とする半導体記憶装置。
  5. 請求項１乃至４のいずれか１項に記載の半導体記憶装置において、
    複数の前記一対のビット線と、複数の前記一対のビット線のそれぞれに接続された複数の前記メモリセルを有する
    ことを特徴とする半導体記憶装置。
  6. メモリセルと、前記メモリセルに接続された一対のビット線と、前記メモリセルに接続されたセル電源線とを有する半導体記憶装置の書き込み方法であって、
    前記一対のビット線の一方に第１の電圧を印加し、前記一対のビット線の他方に第２の電圧を印加し、
    前記一対のビット線の一方をフローティング状態とし、前記他方のビット線の電圧を前記第２の電圧にクランプした後、前記セル電源線の電圧をシフトすることにより、前記セル電源線に容量結合された前記一方のビット線の電圧を第３の電圧にシフトし、
    前記一方のビット線に印加された前記第３の電圧と、前記他方のビット線に印加された前記第２の電圧により、前記メモリセルへの書き込みを行う
    ことを特徴とする半導体記憶装置の書き込み方法。
  7. 請求項６記載の半導体記憶装置の書き込み方法において、
    前記第１の電圧と前記第３の電圧との差分が前記第１の電圧と前記第２の電圧との差分よりも大きくなるように、前記セル電源線の電圧をシフトする
    ことを特徴とする半導体記憶装置の書き込み方法。
  8. 請求項６又は７記載の半導体記憶装置の書き込み方法において、
    前記一対のビット線に電圧を印加する工程では、前記一方のビット線にローレベルの前記第１の電圧を印加し、前記他方のビット線にハイレベルである前記第２の電圧を印加し、
    前記一方のビット線の電圧を前記第３の電圧にシフトする工程では、前記セル電源線の電圧を前記第２の電圧から前記第２の電圧よりも低い第４の電圧に降圧することにより、前記一方のビット線の電圧を前記第１の電圧よりも低い前記第３の電圧にシフトする
    ことを特徴とする半導体記憶装置の書き込み方法。
  9. 請求項６又は７記載の半導体記憶装置の書き込み方法において、
    前記一対のビット線に電圧を印加する工程では、前記一方のビット線にハイレベルの前記第１の電圧を印加し、前記他方のビット線にローレベルである前記第２の電圧を印加し、
    前記一方のビット線の電圧を前記第３の電圧にシフトする工程では、前記セル電源線の電圧を前記第２の電圧から前記第２の電圧よりも高い第４の電圧に昇圧することにより、前記一方のビット線の電圧を前記第１の電圧よりも高い前記第３の電圧にシフトする
    ことを特徴とする半導体記憶装置の書き込み方法。
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