JP4186169B2 - 強誘電体記憶装置および電子機器 - Google Patents
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- 238000006243 chemical reaction Methods 0.000 claims description 60
- 239000003990 capacitor Substances 0.000 claims description 55
- 239000000758 substrate Substances 0.000 claims description 29
- 230000015654 memory Effects 0.000 claims description 27
- 238000010586 diagram Methods 0.000 description 26
- 230000007423 decrease Effects 0.000 description 13
- 230000008859 change Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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Description
1)センスアンプ回路
(第1センスアンプ回路)
図2は、本発明の一実施の形態である第1センスアンプ回路の構成を示す回路図である。図示するように、ビット線BL−LおよびBL−Rは、それぞれ、pチャネル型MISFETP1−LおよびP1−Rを介して第1ノードML−Lおよび第2ノードML−Rに接続されている。一方、pチャネル型MISFETP1−Lのゲート端子は、第2ノードML−Rに接続され、pチャネル型MISFETP1−Rのゲート端子は、第1ノードML−Lに接続されている。このように、2つのpチャネル型MISFETP1−LとP1−Rの一端とゲート端子は、交差接続されている。pチャネル型MISFETP1−L、P1−Rの基板電位(バックゲート電位)は接地電位とする。より好ましくはビット線側の端子(第1端)と同電位とする。基板電位が高い方がオンしやすくなるためである。なお、本明細書においては、MISFETのソース、ドレイン領域をMISFETの第1端、第2端もしくは一端、他端と言うことがある。
(第2センスアンプ回路)
図7は、本発明の一実施の形態である第2センスアンプ回路の構成を示す回路図である。第1センスアンプ回路との違いは、pチャネル型MISFETP2−Rのゲート端子(ノードPG−R)と第1ノードML−Lとの間に強誘電体キャパシタCt2−Lよりなる電位転送回路を接続し、pチャネル型MISFETP2−Lのゲート端子(ノードPG−L)と第2ノードML−Rとの間に強誘電体キャパシタCt2−Rよりなる電位転送回路を接続した点にある。さらに、pチャネル型MISFETP1−LおよびP2−Lのゲート端子(ノードPG−L)とpチャネル型MISFETP1−RおよびP2−Rのゲート端子(ノードPG−R)との間にイコライズ回路EQ2を接続した点にある。このイコライズ回路EQ2も、MEQ線と接続され、MEQ信号によって制御される。
2)イコライズ回路
次いで、第1、第2センスアンプ回路に用いたイコライズ回路の構成について詳細に説明する。
(第1イコライズ回路)
図9は、本発明の一実施の形態である第1イコライズ回路の構成を示す回路図である。図示するように、第1、第2ノードML−L、ML−Rの間にpチャネル型MISFETP4が接続されている。また、第1ノードML−Lと接地電位との間には、pチャネル型MISFETP3−Lが接続され、第2ノードML−Rと接地電位との間には、pチャネル型MISFETP3−Rが接続されている。これらのpチャネル型MISFETのゲート端子は、強誘電体キャパシタC1(負電位発生回路)の一端と接続され、基板電位は、接地電位である。負電位発生回路は、MEQ線とノードvrstとの間に接続された強誘電体キャパシタC1よりなる。また、ノードvrstには安全装置(クランプ回路)Sが接続されている。この安全装置Sにより第1イコライズ回路のスタンバイ時において、フローティング状態となるノードvrstの電位が所定の電位範囲に位置するよう制御される。なお、第1ノードML−Lと第2ノードML−Rには前述したセンスアンプ回路SA等を介してビット線が接続される。
(第2イコライズ回路)
図11は、本発明の一実施の形態である第2イコライズ回路の構成を示す回路図である。第1イコライズ回路との違いは、pチャネル型MISFETP4を省略した点にある。この場合も、第1、第2ノードML−L、ML−Rを接地電位にイコライズすることができる。第2イコライズ回路の動作時のタイミングチャートは、図10と同じである。
(第3イコライズ回路)
図12は、本発明の一実施の形態である第3イコライズ回路の構成を示す回路図である。図示するように、安全装置Sとして抵抗Rを用いてもよい。この抵抗Rとしては、ウエル抵抗、多結晶シリコン抵抗(Poly抵抗)やトランジスタ抵抗などを用いることができる。
3)正電位変換回路
次いで、第1、第2センスアンプ回路に用いた正電位変換回路の構成について詳細に説明する。
(第1正電位変換回路1)
図14は、本発明の一実施の形態である第1正電位変換回路の構成を示す回路図である。図示するように、第1、第2ノードの電位差を交差接続されたインバータの出力として取り出す。詳細には、当該回路は、電源電位とノードNLとの間に接続されたpチャネル型MISFETP12−Lとnチャネル型MISFETN12−LよりなるインバータIN1と、電源電位とノードNLとの間に接続されたpチャネル型MISFETP12−Rとnチャネル型MISFETN12−RよりなるインバータIN2とを有する。pチャネル型MISFETP12−Lとnチャネル型MISFETN12−Lの接続ノードは出力部OUT−Lとなり、この出力部OUT−Lはpチャネル型MISFETP12−Rのゲート端子およびnチャネル型MISFETN12−Rのゲート端子に接続されている。pチャネル型MISFETP12−Rとnチャネル型MISFETN12−Rの接続ノードは出力部OUT−Rとなり、この出力部OUT−Rは、pチャネル型MISFETP12−Lのゲート端子およびnチャネル型MISFETN12−Lのゲート端子に接続されている。
(第2正電位変換回路)
図16は、本発明の一実施の形態である第2正電位変換回路の構成を示す回路図である。この場合も、第1、第2ノードの電位差を交差接続されたインバータの出力として取り出す。詳細には、当該回路は、ノードNCとノードNLとの間に接続されたpチャネル型MISFETP12−Lとnチャネル型MISFETN12−LよりなるインバータIN1と、ノードNCとノードNLとの間に接続されたpチャネル型MISFETP12−Rとnチャネル型MISFETN12−RよりなるインバータIN2とを有する。pチャネル型MISFETP12−Lとnチャネル型MISFETN12−Lの接続ノードは出力部OUT−Lとなり、この出力部OUT−Lは、pチャネル型MISFETP12−Rのゲート端子およびnチャネル型MISFETN12−Rのゲート端子に接続されている。pチャネル型MISFETP12−Rとnチャネル型MISFETN12−Rの接続ノードは出力部OUT−Rとなり、この出力部OUT−Rは、pチャネル型MISFETP12−Lのゲート端子およびnチャネル型MISFETN12−Lのゲート端子に接続されている。
(第3正電位変換回路)
図18は、本発明の一実施の形態である第3正電位変換回路の構成を示す回路図である。図示するように、当該回路は、ノードNLにその第1端子が接続されたnチャネル型MISFETN12−Lと、ノードNRにその第1端子が接続されたnチャネル型MISFETN12−Rを有する。nチャネル型MISFETN12−Lの第2端子は、出力部OUT−Lとなり、nチャネル型MISFETN12−Rのゲート端子に接続されている。nチャネル型MISFETN12−Rの第2端子は、出力部OUT−Rとなり、nチャネル型MISFETN12−Lのゲート端子に接続されている。
(第4正電位変換回路)
図20は、本発明の一実施の形態である第4正電位変換回路の構成を示す回路図である。当該回路は、第3正電位変換回路(図18)に、さらに、強誘電体キャパシタC3−L、C3−Rを追加した点に特徴がある。図示するように、第1ノードML−Lと出力部OUT−Lとの間に強誘電体キャパシタC3−Lが接続され、第1ノードML−Lと出力部OUT−Lとの間に強誘電体キャパシタC3−Lが接続されている。他の構成は、第3正電位変換回路と同様である。
ここで、より低い電位から電位の低下が起こる”0”データ側のノード(図21ではML−R)の電位が閾値Vthを超えると、pチャネルトランジスタP11−Rがオン状態となる。よって、出力部OUT−Rが接地電位まで低下する。一方、出力部OUT−Lは、nチャネル型MISFETN12−Lがオフするため、その時点での電位を維持する。よって、その後、図21(A)に示すSAE信号をLレベルからHレベルに変化させ、出力部OUT−L、OUT−Rの電位差を一般的なセンスアンプで増幅することにより、HレベルのLAT−L信号、LレベルのLAT−R信号を取り出すことができる(図21(D))。
Claims (21)
- 第1ビット線と第1ノードとの間に接続された第1pチャネル型MISFETと、
第2ビット線と第2ノードとの間に接続された第2pチャネル型MISFETと、
前記第1ノードに接続された第1負電位発生回路と、
前記第2ノードに接続された第2負電位発生回路と、
を有し、
前記第1pチャネル型MISFETのゲート端子と前記第2ノードとの間が接続され、
前記第2pチャネル型MISFETのゲート端子と前記第1ノードとの間が接続されていることを特徴とする強誘電体記憶装置。 - 前記第1pチャネル型MISFETおよび前記第2pチャネル型MISFETの基板電位は接地電位であることを特徴とする請求項1記載の強誘電体記憶装置。
- 前記第1pチャネル型MISFETの基板電位は前記第1pチャネル型MISFETの前記第1ビット線側の端子と同電位であり、
前記第2pチャネル型MISFETの基板電位は前記第2pチャネル型MISFETの前記第2ビット線側の端子と同電位であることを特徴とする請求項1記載の強誘電体記憶装置。 - 前記第1負電位発生回路は、前記第1ノードと第1線との間に接続された第1キャパシタよりなり、
前記第2負電位発生回路は、前記第2ノードと前記第1線との間に接続された第2キャパシタよりなることを特徴とする請求項1乃至3のいずれか一項記載の強誘電体記憶装置。 - 前記第1キャパシタおよび第2キャパシタは、強誘電体キャパシタよりなることを特徴とする請求項4記載の強誘電体記憶装置。
- 前記第1ビット線および前記第2ビット線には、ディスチャージ回路が接続されていることを特徴とする請求項1乃至5のいずれか一項記載の強誘電体記憶装置。
- 前記第1ノードおよび前記第2ノードには、電荷供給回路が接続されていることを特徴とする請求項1乃至6のいずれか一項記載の強誘電体記憶装置。
- 前記電荷供給回路は、第3pチャネル型MISFETおよび第4pチャネル型MISFETよりなり、
前記第3pチャネル型MISFETは、その一端が前記第1ノードに接続され、他端が第1電位に接続され、そのゲート端子が前記第2ノードに接続され、
前記第4pチャネル型MISFETは、その一端が前記第2ノードに接続され、他端が前記第1電位に接続され、そのゲート端子が、前記第1ノードに接続されていることを特徴とする請求項7記載の強誘電体記憶装置。 - 前記第3pチャネル型MISFETの基板電位は接地電位もしくは前記第1pチャネル型MISFETの前記第1ビット線側の端子と同電位であり、
前記第4pチャネル型MISFETの基板電位は接地電位もしくは前記第2pチャネル型MISFETの前記第2ビット線側の端子と同電位であることを特徴とする請求項8記載の強誘電体記憶装置。 - 前記第3pチャネル型MISFETのゲート端子と前記第2ノードとは、第3キャパシタを介して接続され、
前記第4pチャネル型MISFETのゲート端子と前記第1ノードとは、第4キャパシタを介して接続されることを特徴とする請求項8又は9記載の強誘電体記憶装置。 - 前記第1ノードと前記第2ノードとの間には、これらのノードの電位を所定の電位に設定する第1イコライズ回路が接続されていることを特徴とする請求項1乃至10のいずれか一項に記載の強誘電体記憶装置。
- 前記第1イコライズ回路は、第5pチャネル型MISFETよりなり、
前記第5pチャネル型MISFETは、その一端が前記第1ノードに接続され、他端が前記第2ノードに接続され、そのゲート端子が第3負電位発生回路に接続され、その基板電位が第1電位であることを特徴とする請求項11記載の強誘電体記憶装置。 - 前記第1イコライズ回路は、さらに、第6pチャネル型MISFETおよび第7pチャネル型MISFETを有し、
前記第6pチャネル型MISFETは、その一端が前記第1ノードに接続され、他端が前記第1電位に接続され、そのゲート端子が前記第3負電位発生回路に接続され、その基板電位が前記第1電位であり、
前記第7pチャネル型MISFETは、その一端が前記第2ノードに接続され、他端が前記第1電位に接続され、そのゲート端子が前記第3負電位発生回路に接続され、その基板電位が前記第1電位であることを特徴とする請求項12記載の強誘電体記憶装置。 - 前記第3負電位発生回路の出力にはクランプ回路が接続されていることを特徴とする請求項11乃至13のいずれか一項記載の強誘電体記憶装置。
- 前記クランプ回路は、前記出力と前記第1電位との間に接続された抵抗であることを特徴とする請求項14記載の強誘電体記憶装置。
- 前記第3pチャネル型MISFETのゲート端子と前記第4pチャネル型MISFETのゲート端子との間には、これらのゲート端子の電位を所定の電位に設定する第2イコライズ回路が接続されていることを特徴とする請求項10記載の強誘電体記憶装置。
- 前記第1ノードおよび前記第2ノードがその入力部に接続され、
前記第1ノードの電位が前記第2ノードの電位より高い場合に、前記第1ノードの電位を正電位である第2電位に変換し、前記第2ノードを前記第2電位より低い第3電位に変換し、
前記第2ノードの電位が前記第1ノードの電位より高い場合に、前記第2ノードの電位を前記第2電位に変換し、前記第1ノードを前記第3電位に変換する正電位変換回路を有することを特徴とする請求項1乃至16のいずれか一項に記載の強誘電体記憶装置。 - 前記正電位変換回路の動作時において、前記第1および第2ノードの電位は、負電位もしくは接地電位であることを特徴とする請求項17記載の強誘電体記憶装置。
- 前記第1ビット線および第2ビット線には、それぞれ強誘電体メモリが接続されていることを特徴とする請求項1乃至18のいずれか一項に記載の強誘電体記憶装置。
- 前記第1ビット線には、強誘電体メモリが接続され、前記第2ビット線には、参照電位が印加されることを特徴とする請求項1乃至18のいずれか一項に記載の強誘電体記憶装置。
- 請求項1乃至20のいずれか一項に記載の強誘電体記憶装置を有することを特徴とする電子機器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006238095A JP4186169B2 (ja) | 2006-09-01 | 2006-09-01 | 強誘電体記憶装置および電子機器 |
US11/848,494 US7570506B2 (en) | 2006-09-01 | 2007-08-31 | Ferroelectric memory device and electronic apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006238095A JP4186169B2 (ja) | 2006-09-01 | 2006-09-01 | 強誘電体記憶装置および電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008059722A JP2008059722A (ja) | 2008-03-13 |
JP4186169B2 true JP4186169B2 (ja) | 2008-11-26 |
Family
ID=39151261
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006238095A Expired - Fee Related JP4186169B2 (ja) | 2006-09-01 | 2006-09-01 | 強誘電体記憶装置および電子機器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7570506B2 (ja) |
JP (1) | JP4186169B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009301658A (ja) | 2008-06-13 | 2009-12-24 | Seiko Epson Corp | 強誘電体記憶装置、強誘電体記憶装置の駆動方法および電子機器 |
EP2343524B1 (en) | 2009-12-24 | 2013-02-13 | Seiko Epson Corporation | Infrared detection circuit, sensor device, and electronic instrument |
US10991411B2 (en) | 2018-08-17 | 2021-04-27 | Micron Technology, Inc. | Method and apparatuses for performing a voltage adjustment operation on a section of memory cells based on a quantity of access operations |
CN111128278B (zh) | 2018-10-30 | 2021-08-27 | 华为技术有限公司 | 内容寻址存储器、数据处理方法及网络设备 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000187990A (ja) | 1998-12-24 | 2000-07-04 | Nec Corp | センスアンプ回路及びそれを用いた記憶装置並びにそれに用いる読出し方法 |
JP4632107B2 (ja) * | 2000-06-29 | 2011-02-16 | エルピーダメモリ株式会社 | 半導体記憶装置 |
JP4031904B2 (ja) | 2000-10-31 | 2008-01-09 | 富士通株式会社 | データ読み出し回路とデータ読み出し方法及びデータ記憶装置 |
US6650158B2 (en) * | 2001-02-21 | 2003-11-18 | Ramtron International Corporation | Ferroelectric non-volatile logic elements |
US7088605B2 (en) * | 2004-07-02 | 2006-08-08 | Macronix International Co., Ltd. | FeRAM memory design using ROM array architecture |
-
2006
- 2006-09-01 JP JP2006238095A patent/JP4186169B2/ja not_active Expired - Fee Related
-
2007
- 2007-08-31 US US11/848,494 patent/US7570506B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20080055961A1 (en) | 2008-03-06 |
US7570506B2 (en) | 2009-08-04 |
JP2008059722A (ja) | 2008-03-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080805 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080815 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080828 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120919 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130919 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |