KR20180027234A - 반도체장치 - Google Patents
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Abstract
반도체장치는 라이트커맨드 및 내부동작제어신호에 응답하여 설정구간동안 인에이블되는 설정구간신호를 생성하고, 상기 설정구간신호에 응답하여 컬럼선택신호, 출력제어신호 및 입력제어신호를 생성하는 내부동작제어회로; 및 상기 컬럼선택신호, 상기 출력제어신호 및 상기 입력제어신호에 응답하여 입력데이터로부터 생성되는 패러티를 변환하여 메모리셀어레이에 저장하는 내부동작을 수행하는 내부동작회로를 포함한다.
Description
본 발명은 에러정정코드를 이용하여 라이트동작을 수행하는 반도체장치에 관한 것이다.
최근 반도체장치의 동작속도를 증가시키기 위해 클럭 사이클(cycle)마다 4비트 또는 8비트의 데이터를 입/출력하는 DDR2, DDR3 방식 등이 사용되고 있다. 데이터의 입/출력 속도가 빨라지는 경우 데이터가 전송되는 과정 중 발생되는 에러의 발생 확률도 증가 되므로, 데이터 전송의 신뢰성을 보장하기 위한 별도의 장치와 방법이 추가적으로 요구되고 있다.
데이터 전송시마다 에러 발생 여부를 확인할 수 있는 에러코드를 생성하여 데이터와 함께 전송함으로써, 데이터 전송의 신뢰성을 보장하는 방법을 사용하고 있다. 에러코드에는 발생한 에러를 검출할 수 있는 에러검출코드(Error Detection Code, EDC)와, 에러 발생시 이를 자체적으로 정정할 수 있는 에러정정코드(Error Correction Code, ECC) 등이 있다.
본 발명은 에러정정코드를 이용하여 라이트동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 라이트커맨드 및 내부동작제어신호에 응답하여 설정구간동안 인에이블되는 설정구간신호를 생성하고, 상기 설정구간신호에 응답하여 컬럼선택신호, 출력제어신호 및 입력제어신호를 생성하는 내부동작제어회로; 및 상기 컬럼선택신호, 상기 출력제어신호 및 상기 입력제어신호에 응답하여 입력데이터로부터 생성되는 패러티를 변환하여 메모리셀어레이에 저장하는 내부동작을 수행하는 내부동작회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 라이트커맨드 및 내부동작제어신호에 응답하여 제1 내부구간 및 제2 내부구간에서 인에이블되는 설정구간신호를 생성하고, 상기 설정구간신호에 응답하여 출력제어신호 및 입력제어신호를 생성하며, 상기 출력제어신호 및 상기 입력제어신호에 응답하여 컬럼선택신호를 생성하는 내부동작제어회로; 및 상기 컬럼선택신호, 상기 출력제어신호 및 상기 입력제어신호에 응답하여 입력데이터로부터 생성되는 패러티를 변환하여 메모리셀어레이에 저장하는 내부동작을 수행하는 내부동작회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 외부데이터 중 일부 비트를 마스킹하여 라이트동작을 수행할 때 마스킹된 비트들의 에러를 반영하여 변환된 패러티를 내부에 저장할 수 있는 동작을 수행할 수 있는 효과가 있다.
또한, 본 발명에 의하면 변환된 패러티를 생성하고, 변환된 패러티를 내부에 저장하는 동작을 수행하는 설정구간동안 인에이블 상태를 유지하는 컬럼선택신호를 생성함으로써, 내부동작이 수행될 때 동작 속도를 향상시킬 수 있는 효과도 있다.
또한, 본 발명에 의하면 변환된 패러티를 생성하고, 변환된 패러티를 내부에 저장하는 동작을 수행하는 내부동작구간동안 인에이블 상태를 유지하는 컬럼선택신호를 생성함으로써, 내부동작이 수행되는 타이밍을 용이하게 조절할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 데이터입출력제어회로의 일 실시예에 따른 블럭도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 내부동작회로의 일 실시예에 따른 블럭도이다.
도 4는 도 3에 도시된 반도체장치에 포함된 패러티변환회로의 일 실시예에 따른 블럭도이다.
도 5는 도 1 내지 도 4에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 7은 도 6에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 1 내지 도 7에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 9는 도 1 내지 도 7에 도시된 반도체장치가 적용된 전자시스템의 다른 실시예에 따른 구성을 도시한 도면이다.
도 2는 도 1에 도시된 반도체장치에 포함된 데이터입출력제어회로의 일 실시예에 따른 블럭도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 내부동작회로의 일 실시예에 따른 블럭도이다.
도 4는 도 3에 도시된 반도체장치에 포함된 패러티변환회로의 일 실시예에 따른 블럭도이다.
도 5는 도 1 내지 도 4에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 7은 도 6에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 1 내지 도 7에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 9는 도 1 내지 도 7에 도시된 반도체장치가 적용된 전자시스템의 다른 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체장치는 커맨드디코더(11), 내부동작제어신호생성회로(12), 데이터입력회로(13), 내부동작제어회로(14) 및 내부동작회로(15)를 포함할 수 있다.
커맨드디코더(11)는 외부커맨드(CA)를 디코딩하여 라이트커맨드(WT_CMD)를 생성할 수 있다. 외부커맨드(CA)는 메모리컨트롤러, 호스트, 및 테스트장치 중 적어도 하나의 외부장치에서 인가될 수 있다. 외부커맨드(CA)는 다수의 비트들을 포함할 수 있다. 커맨드디코더(11)는 외부커맨드(CA)를 디코딩하여 라이트커맨드(WT_CMD)를 생성할 수 있다. 라이트커맨드(WT_CMD)는 라이트동작을 위해 인에이블될 수 있다. 라이트커맨드(WT_CMD)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
내부동작제어신호생성회로(12)는 외부동작제어신호(DM)로부터 내부동작제어신호(IDM)를 생성할 수 있다. 내부동작제어신호생성회로(12)는 외부동작제어신호(DM)를 버퍼링하거나 디코딩하여 내부동작제어신호(IDM)를 생성할 수 있다. 내부동작제어신호(IDM)는 마스킹라이트동작을 위해 인에이블될 수 있다. 외부동작제어신호(DM) 및 내부동작제어신호(IDM)는 실시예에 따라서 다수의 비트를 포함할 수 있다. 내부동작제어신호(IDM)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
데이터입력회로(13)는 외부데이터(D_EX)에 응답하여 입력데이터(DIN)를 생성할 수 있다. 데이터입력회로(13)는 외부데이터(D_EX)를 버퍼링하여 입력데이터(DIN)로 출력하는 버퍼회로로 구현될 수 있다.
내부동작제어회로(14)는 설정구간신호생성회로(141), 컬럼선택신호생성회로(142) 및 데이터입출력제어회로(143)을 포함할 수 있다.
설정구간신호생성회로(141)는 라이트커맨드(WT_CMD) 및 내부동작제어신호(IDM)에 응답하여 설정구간신호(CASP)를 생성할 수 있다. 설정구간신호생성회로(141)는 라이트커맨드(WT_CMD) 및 내부동작제어신호(IDM)가 모두 인에이블되는 경우 인에이블되는 설정구간신호(CASP)를 생성할 수 있다. 설정구간신호(CASP)는 기설정된 설정구간동안 인에이블되도록 설정될 수 있다. 설정구간은 리드된 데이터를 토대로 입력데이터(DIN)부터 생성된 패러티를 변환하여 저장하는 내부동작을 수행하는 구간으로 설정될 수 있다. 내부동작제어신호(IDM) 및 설정구간신호(CASP)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
컬럼선택신호생성회로(142)는 설정구간신호(CASP)에 응답하여 컬럼선택신호(YI)를 생성할 수 있다. 컬럼선택신호생성회로(142)는 설정구간신호(CASP)를 버퍼링하여 컬럼선택신호(YI)를 생성할 수 있다. 컬럼선택신호(YI)는 설정구간신호(CASP)가 인에이블되는 설정구간동안 인에이블될 수 있다. 컬럼선택신호(YI)는 실시예에 따라서 다수의 비트로 구현될 수 있다. 컬럼선택신호(YI)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
데이터입출력제어회로(143)는 설정구간신호(CASP)에 응답하여 출력제어신호(IOSTB) 및 입력제어신호(BWEN)를 생성할 수 있다. 데이터입출력제어회로(143)는 설정구간신호(CASP)가 인에이블되는 설정구간 내부에서 순차적으로 인에이블되는 출력제어신호(IOSTB) 및 입력제어신호(BWEN)를 생성할 수 있다. 출력제어신호(IOSTB)는 제1 내부구간동안 인에이블되고, 입력제어신호(BWEN)는 제2 내부구간동안 인에이블되도록 설정될 수 있다. 제1 내부구간은 패러티를 변환하기 위해 메모리셀어레이(미도시)에 저장된 데이터를 리드하는 동작을 수행하기 위해 설정될 수 있다. 제2 내부구간은 변환된 패러티를 메모리셀어레이(미도시)에 라이트하는 동작을 수행하기 위해 설정될 수 있다. 출력제어신호(IOSTB) 및 입력제어신호(BWEN)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정할 수 있다. 제1 내부구간 및 제2 내부구간은 설정구간 내부에서 실시예에 따라 다양하게 설정될 수 있다. 데이터입출력제어회로(143)의 구체적인 구성 및 동작은 도 2를 참고하여 후술한다.
내부동작회로(15)는 컬럼선택신호(YI), 출력제어신호(IOSTB) 및 입력제어신호(BWEN)에 응답하여 리드된 데이터를 토대로 입력데이터(DIN)로부터 생성된 패러티를 변환하여 저장하는 내부동작을 수행할 수 있다. 내부동작회로(15)는 컬럼선택신호(YI) 및 입력제어신호(BWEN)가 모두 인에이블되는 경우 패러티를 변환하기 위해 메모리셀어레이(미도시)에 저장된 데이터를 리드하는 동작을 수행할 수 있다. 내부동작회로(15)는 컬럼선택신호(YI) 및 출력제어신호(IOSTB)가 모두 인에이블되는 경우 변환된 패러티를 메모리셀어레이(미도시)에 라이트하는 동작을 수행할 수 있다. 내부동작회로(15)의 보다 구체적인 구성 및 동작은 도 3 및 도 4을 참고하여 후술한다.
도 2에 도시된 바와 같이, 데이터입출력제어회로(143)는 내부구간신호생성회로(21) 및 입출력제어신호생성회로(22)를 포함할 수 있다.
내부구간신호생성회로(21)는 설정구간신호(CASP)에 응답하여 내부구간신호(IPDS)를 생성할 수 있다. 내부구간신호(IPDS)는 설정구간신호(CASP)가 인에이블되는 설정구간에 포함된 제1 내부구간 및 제2 내부구간에서 인에이블될 수 있다. 제1 내부구간은 패러티를 변환하기 위해 메모리셀어레이(미도시)에 저장된 데이터를 리드하는 동작을 수행하기 위해 설정될 수 있다. 제2 내부구간은 변환된 패러티를 메모리셀어레이(미도시)에 라이트하는 동작을 수행하기 위해 설정될 수 있다. 제1 내부구간 및 제2 내부구간은 순차적으로 발생할 수 있고, 구간폭은 실시예에 따라서 다양하게 설정될 수 있다.
입출력제어신호생성회로(22)는 내부구간신호(IPDS)에 응답하여 출력제어신호(IOSTB) 및 입력제어신호(BWEN)를 생성할 수 있다. 입출력제어신호생성회로(22)는 제1 내부구간에서 인에이블되는 내부구간신호(IPDS)를 버퍼링하여 출력제어신호(IOSTB)로 출력할 수 있다. 입출력제어신호생성회로(22)는 제2 내부구간에서 인에이블되는 내부구간신호(IPDS)를 버퍼링하여 입력제어신호(BWEN)로 출력할 수 있다. 출력제어신호(IOSTB)는 패러티를 변환하기 위해 메모리셀어레이(미도시)에 저장된 데이터를 리드하는 동작을 수행하기 위한 제1 내부구간동안 인에이블될 수 있다. 입력제어신호(BWEN)는 변환된 패러티를 메모리셀어레이(미도시)에 라이트하는 동작을 수행하기 위한 제2 내부구간동안 인에이블될 수 있다.
도 3에 도시된 바와 같이, 내부동작회로(15)는 메모리셀어레이(31), 연결회로(32), 센스앰프회로(33), 패러티변환회로(34) 및 라이트드라이버(35)를 포함할 수 있다. 메모리셀어레이(31) 및 연결회로(32)는 제1 입출력라인(311) 및 제2 입출력라인(312)으로 연결될 수 있다. 센스앰프회로(33) 및 연결회로(32)는 제3 입출력라인(321) 및 제4 입출력라인(322)으로 연결될 수 있다.
센스앰프회로(33)는 출력제어신호(IOSTB)에 응답하여 메모리셀어레이(31) 내부에 저장된 데이터 및 패러티로부터 내부데이터(ID) 및 내부패러티(IP)를 생성할 수 있다. 센스앰프회로(33)는 출력제어신호(IOSTB)가 인에이블되는 제1 내부구간동안 메모리셀어레이(31)에 저장된 데이터를 제1 입출력라인(311), 연결회로(32) 및 제3 입출력라인(321)을 통해 입력받아 센싱 및 증폭한 후 내부데이터(ID)로 출력할 수 있다. 센스앰프회로(33)는 출력제어신호(IOSTB)가 인에이블되는 제1 내부구간동안 메모리셀어레이(31)에 저장된 패러티를 제2 입출력라인(312), 연결회로(32) 및 제4 입출력라인(322)을 통해 입력받아 센싱 및 증폭한 후 내부패러티(IP)로 출력할 수 있다.
패러티변환회로(34)는 마스킹정보(MKIF), 입력데이터(DIN), 내부데이터(ID) 및 내부패러티(IP)에 응답하여 변환패러티(P_VA)를 생성할 수 있다. 입력데이터(DIN)는 에러가 포함되지 않은 내부데이터(ID)와 동일한 비트들을 포함되도록 설정되는 것이 바람직하다. 패러티변환회로(34)는 내부동작 중 내부패러티(IP) 및 마스킹정보(MKIF)에 응답하여 내부데이터(ID)에 포함된 비트들 중 마스킹되는 비트들에 에러가 발생한 경우 입력데이터(DIN)에 의해 생성된 패러티를 변환하여 변환패러티(P_VA)로 출력할 수 있다. 마스킹정보(MKIF)는 입력데이터(DIN)에 포함된 비트들 중 마스킹되어 저장되는 비트의 정보를 포함할 수 있다. 마스킹정보(MKIF)는 실시예에 따라서 다수의 비트를 포함된 신호로 구현될 수 있다. 마스킹정보(MKIF)는 실시예에 따라서 내부에서 생성되거나 외부에서 인가되는 신호일 수 있다. 마스킹정보(MKIF)는 실시예에 따라서 외부동작제어신호(DM)와 동일한 경로로 전송되도록 구현할 수도 있다. 패러티변환회로(34)의 보다 구체적인 구성 및 동작에 대한 설명은 도 4를 참고하여 후술한다.
라이트드라이버(35)는 입력제어신호(BWEN)에 응답하여 입력데이터(DIN) 및 변환패러티(P_VA)를 메모리셀어레이(31)에 저장할 수 있다. 라이트드라이버(35)는 입력제어신호(BWEN)가 인에이블되는 제2 내부구간동안 입력데이터(DIN)를 제3 입출력라인(321), 연결회로(32) 및 제1 입출력라인(311)을 통해 메모리셀어레이(31)에 라이트할 수 있다. 라이트드라이버(35)는 입력제어신호(BWEN)가 인에이블되는 제2 내부구간동안 변환패러티(P_VA)를 제4 입출력라인(322), 연결회로(32) 및 제2 입출력라인(312)을 통해 메모리셀어레이(31)에 라이트할 수 있다.
도 4에 도시된 바와 같이, 패러티변환회로(34)는 전치패러티생성회로(41), 에러감지회로(42) 및 변환패러티출력회로(43)을 포함할 수 있다.
전치패러티생성회로(41)는 내부데이터(ID), 입력데이터(DIN) 및 마스킹정보(MKIF)에 응답하여 전치패러티(P_PRE)를 생성할 수 있다. 전치패러티생성회로(41)는 마스킹정보(MKIF)에 따라 입력데이터(DIN)에 포함된 비트들 중 마스킹되는 적어도 하나의 비트를 내부데이터(ID)의 대응되는 비트로 치환할 수 있다. 전치패러티생성회로(41)는 마스킹되는 비트가 내부데이터(ID)로 치환된 입력데이터(DIN)로부터 전치패러티(P_PRE)를 생성할 수 있다. 전치패러티(P_PRE)는 해밍코드(Hamming Code)를 이용한 에러정정코드(Error Correction Code, ECC) 방식을 사용하여 생성될 수 있다.
에러감지회로(42)는 내부데이터(ID), 내부패러티(IP) 및 마스킹정보(MKIF)에 응답하여 신드롬(SYN) 및 제어신호(CNT)를 생성할 수 있다. 에러감지회로(42)는 해밍코드를 이용한 에러정정코드 방식을 사용하여 내부데이터(ID) 및 내부패러티(IP)로부터 신드롬(SYN)을 생성할 수 있다. 신드롬(SYN)은 내부데이터(ID)에 포함된 비트들 중 에러가 포함된 비트의 정보를 포함할 수 있다. 신드롬(SYN)은 실시예에 따라서 다수의 비트를 포함한 신호로 구현될 수 있다. 에러감지회로(42)는 신드롬(SYN) 및 마스킹정보(MKIF)에 응답하여 제어신호(CNT)를 생성할 수 있다. 에러감지회로(42)는 내부데이터(ID)에 포함된 비트들 중 에러가 포함된 비트의 위치가 마스킹정보(MKIF)에 의해 입력데이터(DIN)에 포함된 비트들 중 마스킹되는 비트의 위치와 서로 대응되는 경우 인에이블되는 제어신호(CNT)를 생성할 수 있다. 제어신호(CNT)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
변환패러티출력회로(43)는 제어신호(CNT)에 응답하여 신드롬(SYN) 및 전치패러티(P_PRE)로부터 변환패러티(P_VA)를 생성할 수 있다. 변환패러티출력회로(43)는 제어신호(CNT)가 인에이블되는 경우 전치패러티(P_PRE)에 신드롬(SYN)의 정보를 포함시켜 변환패러티(P_VA)를 생성할 수 있다. 변환패러티출력회로(43)는 제어신호(CNT)가 인에이블되는 경우 전치패러티(P_PRE)와 신드롬(SYN)에 대한 배타적논리합 연산을 수행하여 변환패러티(P_VA)를 생성할 수 있다. 변환패러티(P_VA)에는 입력데이터(DIN)에 포함된 비트들 중 마스킹되는 비트들의 에러 정보가 포함될 수 있다. 변환패러티출력회로(43)는 제어신호(CNT)가 디스에이블되는 경우 전치패러티(P_PRE)를 버퍼링하여 변환패러티(P_VA)를 생성할 수 있다.
이상 살펴본 바와 같이 구성된 반도체장치의 동작을 도 5를 참고하여 살펴보면 다음과 같다.
T11 시점에서 모두 인에이블되는 라이트커맨드(WT_CMD) 및 내부동작제어신호(IDM)에 동기하여 T12 시점에서부터 T14 시점까지의 구간으로 설정되는 설정구간동안 인에이블되는 설정구간신호(CASP)가 생성된다.
변환패러티(P_VA)를 생성하기 위해 메모리셀어레이(31)에 저장된 데이터를 출력하기 위해 T12 시점에서부터 T14 시점까지의 구간으로 설정되는 설정구간동안 로직하이레벨로 인에이블되는 컬럼선택신호(YI)는 설정구간신호(CASP)에 동기되어 생성된다.
T12 시점에서 설정구간신호(CASP)로부터 내부구간신호(IPDS)가 생성된다. 내부구간신호(IPDS)는 설정구간신호(CASP)가 인에이블되는 설정구간에 포함된 제1 내부구간 및 제2 내부구간에서 인에이블될 수 있다. 제1 내부구간은 변환패러티(P_VA)를 생성하기 위해 메모리셀어레이(31)에 저장된 데이터를 리드하는 동작을 수행하는 T12 시점에서부터 제1 지연구간(td1)만큼 경과된 시점까지의 구간으로 설정될 수 있다. 제2 내부구간은 변환패러티(P_VA)를 메모리셀어레이(31)에 라이트하는 동작을 수행하기 위해 T13 시점에서부터 제2 지연구간(td2)만큼 경과된 시점까지의 구간으로 설정될 수 있다.
제1 내부구간동안 인에이블되는 내부구간신호(IPDS)가 버퍼링되어 출력제어신호(IOSTB)가 생성되고, 제2 내부구간동안 인에이블되는 내부구간신호(IPDS)가 버퍼링되어 입력제어신호(BWEN)가 생성된다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체장치는 라이트커맨드(WT_CMD) 및 내부동작제어신호(IDM)에 의해 변환패러티(P_VA)를 생성하고, 변환패러티(P_VA)를 메모리셀어레이(31)에 저장하는 내부동작을 수행할 수 있다. 본 실시예에 따른 반도체장치는 내부동작이 수행되는 설정구간동안 인에이블 상태를 유지하는 컬럼선택신호(YI)를 생성함으로써, 컬럼선택신호(YI)가 제1 내부구간 및 제2 내부구간 동작을 위해 토글링할 필요가 없어 동작 속도를 향상시킬 수 있다. 본 실시예에 따른 반도체장치는 설정구간신호(CASP)가 인에이블되는 설정구간 내부에서 출력제어신호(IOSTB)가 인에이블되는 제1 내부구간 및 입력제어신호(BWEN)가 인에이블되는 제2 내부구간의 생성 타이밍을 자유롭게 조절할 수 있다.
도 6에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체장치는 커맨드디코더(61), 내부동작제어신호생성회로(62), 데이터입력회로(63), 내부동작제어회로(64) 및 내부동작회로(65)를 포함할 수 있다.
커맨드디코더(61)는 외부커맨드(CA)를 디코딩하여 라이트커맨드(WT_CMD)를 생성할 수 있다. 외부커맨드(CA)는 메모리컨트롤러, 호스트, 및 테스트장치 중 적어도 하나의 외부장치에서 인가될 수 있다. 외부커맨드(CA)는 다수의 비트들을 포함할 수 있다. 커맨드디코더(61)는 외부커맨드(CA)를 디코딩하여 라이트커맨드(WT_CMD)를 생성할 수 있다. 라이트커맨드(WT_CMD)는 라이트동작을 위해 인에이블될 수 있다. 라이트커맨드(WT_CMD)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
내부동작제어신호생성회로(62)는 외부동작제어신호(DM)로부터 내부동작제어신호(IDM)를 생성할 수 있다. 내부동작제어신호생성회로(62)는 외부동작제어신호(DM)를 버퍼링하거나 디코딩하여 내부동작제어신호(IDM)를 생성할 수 있다. 내부동작제어신호(IDM)는 마스킹라이트동작을 위해 인에이블될 수 있다. 외부동작제어신호(DM) 및 내부동작제어신호(IDM)는 실시예에 따라서 다수의 비트를 포함할 수 있다. 내부동작제어신호(IDM)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
데이터입력회로(63)는 외부데이터(D_EX)에 응답하여 입력데이터(DIN)를 생성할 수 있다. 데이터입력회로(63)는 외부데이터(D_EX)를 버퍼링하여 입력데이터(DIN)로 출력하는 버퍼회로로 구현될 수 있다.
내부동작제어회로(64)는 설정구간신호생성회로(641), 데이터입출력제어회로(642) 및 컬럼선택신호생성회로(643)을 포함할 수 있다.
설정구간신호생성회로(641)는 라이트커맨드(WT_CMD) 및 내부동작제어신호(IDM)에 응답하여 설정구간신호(CASP)를 생성할 수 있다. 설정구간신호생성회로(641)는 라이트커맨드(WT_CMD) 및 내부동작제어신호(IDM)가 모두 인에이블되는 시점에 동기하여 제1 내부구간 및 제2 내부구간에서 인에이블되는 설정구간신호(CASP)를 생성할 수 있다. 제1 내부구간은 패러티를 변환하기 위해 메모리셀어레이(미도시)에 저장된 데이터를 리드하는 동작을 수행하기 위해 설정될 수 있다. 제2 내부구간은 변환된 패러티를 메모리셀어레이(미도시)에 라이트하는 동작을 수행하기 위해 설정될 수 있다. 내부동작제어신호(IDM) 및 설정구간신호(CASP)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
데이터입출력제어회로(642)는 설정구간신호(CASP)에 응답하여 출력제어신호(IOSTB) 및 입력제어신호(BWEN)를 생성할 수 있다. 데이터입출력제어회로(642)는 제1 내부구간에서 인에이블되는 설정구간신호(CASP)를 출력제어신호(IOSTB)로 출력할 수 있다. 데이터입출력제어회로(642)는 제2 내부구간에서 인에이블되는 설정구간신호(CASP)를 입력제어신호(BWEN)로 출력할 수 있다. 출력제어신호(IOSTB)는 패러티를 변환하기 위해 메모리셀어레이(미도시)에 저장된 데이터를 리드하는 동작을 수행하기 위한 제1 내부구간동안 인에이블될 수 있다. 입력제어신호(BWEN)는 변환된 패러티를 메모리셀어레이(미도시)에 라이트하는 동작을 수행하기 위한 제2 내부구간동안 인에이블될 수 있다. 출력제어신호(IOSTB) 및 입력제어신호(BWEN)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정할 수 있다. 제1 내부구간 및 제2 내부구간은 설정구간 내부에서 실시예에 따라 다양하게 설정될 수 있다.
컬럼선택신호생성회로(643)는 출력제어신호(IOSTB) 및 입력제어신호(BWEN)에 응답하여 컬럼선택신호(YI)를 생성할 수 있다. 컬럼선택신호생성회로(643)는 출력제어신호(IOSTB) 및 입력제어신호(BWEN)에 동기하여 컬럼선택신호(YI)를 생성할 수 있다. 컬럼선택신호(YI)는 출력제어신호(IOSTB)에 동기하여 인에이블되고, 입력제어신호(BWEN)에 동기하여 디스에이블될 수 있다. 컬럼선택신호(YI)는 출력제어신호(IOSTB)가 인에이블되는 시점에 동기하여 인에이블되고, 입력제어신호(BWEN)가 디스에이블된 시점부터 제3 지연구간이 경과된 시점에서 디스에이블될 수 있다. 컬럼선택신호(YI)는 실시예에 따라서 다수의 비트로 구현될 수 있다. 컬럼선택신호(YI)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
내부동작회로(65)는 컬럼선택신호(YI), 출력제어신호(IOSTB) 및 입력제어신호(BWEN)에 응답하여 리드된 데이터를 토대로 입력데이터(DIN)로부터 생성된 패러티를 변환하여 저장하는 내부동작을 수행할 수 있다. 내부동작회로(65)는 컬럼선택신호(YI) 및 입력제어신호(BWEN)가 모두 인에이블되는 경우 패러티를 변환하기 위해 메모리셀어레이(미도시)에 저장된 데이터를 리드하는 동작을 수행할 수 있다. 내부동작회로(65)는 컬럼선택신호(YI) 및 출력제어신호(IOSTB)가 모두 인에이블되는 경우 변환된 패러티를 메모리셀어레이(미도시)에 라이트하는 동작을 수행할 수 있다.
이상 살펴본 바와 같이 구성된 반도체장치의 동작을 도 7을 참고하여 살펴보면 다음과 같다.
T21 시점에서 모두 인에이블되는 라이트커맨드(WT_CMD) 및 내부동작제어신호(IDM)에 동기하여 제1 내부구간 및 제2 내부구간에서 로직하이레벨로 인에이블되는 설정구간신호(CASP)가 생성된다. 제1 내부구간은 변환패러티(P_VA)를 생성하기 위해 메모리셀어레이(31)에 저장된 데이터를 리드하는 동작을 수행하는 T22 시점에서부터 제1 지연구간(td1)만큼 경과된 시점까지의 구간으로 설정된다. 제2 내부구간은 변환패러티(P_VA)를 메모리셀어레이(31)에 라이트하는 동작을 수행하기 위해 T22 시점에서부터 제2 지연구간(td2)만큼 경과된 시점까지의 구간으로 설정된다.
제1 내부구간동안 인에이블되는 설정구간신호(CASP)가 버퍼링되어 출력제어신호(IOSTB)가 생성되고, 제2 내부구간동안 인에이블되는 설정구간신호(CASP)가 버퍼링되어 입력제어신호(BWEN)가 생성된다.
컬럼선택신호(YI)는 출력제어신호(IOSTB) 및 입력제어신호(BWEN)에 동기하여 생성된다. 컬럼선택신호(YI)는 출력제어신호(IOSTB)가 인에이블되는 T22 시점에 동기하여 인에이블되고, 입력제어신호(BWEN)가 디스에이블된 시점부터 제3 지연구간(td3)이 경과된 T24 시점에서 디스에이블된다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체장치는 라이트커맨드(WT_CMD) 및 내부동작제어신호(IDM)에 의해 내부동작을 수행할 수 있다. 본 실시예에 따른 반도체장치는 내부동작이 수행되는 설정구간동안 인에이블 상태를 유지하는 컬럼선택신호(YI)를 생성함으로써, 컬럼선택신호(YI)가 제1 내부구간 및 제2 내부구간 동작을 위해 토글링할 필요가 없어 동작 속도를 향상시킬 수 있다. 본 실시예에 따른 반도체장치는 출력제어신호(IOSTB)가 인에이블되는 제1 내부구간 및 입력제어신호(BWEN)가 인에이블되는 제2 내부구간의 생성 타이밍을 자유롭게 조절할 수 있다.
앞서, 도 1 내지 도 7에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 8을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치 및 도 6에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 8에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
도 9을 참고하면 본 발명의 다른 실시예에 따른 전자시스템(2000)은 호스트(2001), 메모리컨트롤러(2002) 및 데이터저장부(2003)를 포함할 수 있다.
호스트(2001)는 데이터저장부(2003)를 억세스 하기 위해 메모리컨트롤러(2002)로 리퀘스트 및 데이터를 전송할 수 있다. 메모리컨트롤러(2002)는 리퀘스트에 응답하여 데이터, 데이터 스트로브, 커맨드, 어드레스 및 클럭 등을 데이터저장부(2003)에 제공하고, 이에 응답하여 데이터저장부(2003)는 라이트 또는 리드 동작을 수행하게 할 수 있다. 호스트(2001)는 데이터저장부(2003)로 데이터를 저장시키기 위해 데이터를 메모리컨트롤러(2002)로 전송할 수 있다. 또한, 호스트는 데이터저장부(2003)로부터 출력된 데이터를 메모리컨트롤러(2002)를 통해 수신할 수 있다. 호스트(2001)는 에러정정코드(Error Correction Code, ECC) 방식을 사용하여 데이터에 포함된 에러를 정정하는 회로를 포함할 수 있다.
메모리컨트롤러(2002)는 호스트(2001)와 데이터저장부(2003) 사이의 통신을 중계할 수 있다. 메모리컨트롤러(2002)는 호스트(2001)로부터 리퀘스트와 데이터를 수신하고, 데이터저장부(2003)의 동작을 제어하기 위하여 데이터, 데이터 스트로브, 커맨드, 어드레스 및 클럭 등을 생성하여 데이터저장부(2003)로 제공할 수 있다. 또한, 메모리컨트롤러(2002)는 데이터저장부(2003)로부터 출력된 데이터를 호스트(2001)로 제공할 수 있다.
데이터저장부(2003)는 다수의 메모리들을 포함할 수 있다. 데이터저장부(2003)는 메모리컨트롤러(2002)로부터 데이터, 데이터 스트로브, 커맨드, 어드레스 및 클럭 등을 수신하여 라이트 또는 리드 동작을 수행할 수 있다. 데이터저장부(2003)에 포함된 다수의 메모리들은 에러정정코드(Error Correction Code, ECC) 방식을 사용하여 데이터에 포함된 에러를 정정하는 회로를 포함할 수 있다.
호스트(2001)에 포함된 에러를 정정하는 회로 및 데이터저장부(2003) 내부의 다수의 메모리들에 포함된 에러를 정정하는 회로는 실시예에 따라서 모두 동작하거나 선택적으로 동작하도록 구현될 수 있다. 호스트(2001) 및 메모리컨트롤러(2002)는 실시예에 따라서 동일한 칩으로 구현될 수 있다. 메모리컨트롤러(2002) 및 데이터저장부(2003)는 실시예에 따라서 동일한 칩으로 구현될 수 있다.
11: 커맨드디코더
12: 내부동작제어신호생성회로
13: 데이터입력회로 14: 내부동작제어회로
141: 설정구간신호생성회로 142: 컬럼선택신호생성회로
143: 데이터입출력제어회로 15: 내부동작회로
21: 내부구간신호생성회로 22: 입출력제어신호생성회로
31: 메모리셀어레이 311: 제1 입출력라인
312: 제2 입출력라인 32: 연결회로
321: 제3 입출력라인 322: 제4 입출력라인
33: 센스앰프회로 34: 패러티변환회로
35: 라이트드라이버 41: 전치패러티생성회로
42: 에러감지회로 43: 변환패러티출력회로
13: 데이터입력회로 14: 내부동작제어회로
141: 설정구간신호생성회로 142: 컬럼선택신호생성회로
143: 데이터입출력제어회로 15: 내부동작회로
21: 내부구간신호생성회로 22: 입출력제어신호생성회로
31: 메모리셀어레이 311: 제1 입출력라인
312: 제2 입출력라인 32: 연결회로
321: 제3 입출력라인 322: 제4 입출력라인
33: 센스앰프회로 34: 패러티변환회로
35: 라이트드라이버 41: 전치패러티생성회로
42: 에러감지회로 43: 변환패러티출력회로
Claims (20)
- 라이트커맨드 및 내부동작제어신호에 응답하여 설정구간동안 인에이블되는 설정구간신호를 생성하고, 상기 설정구간신호에 응답하여 컬럼선택신호, 출력제어신호 및 입력제어신호를 생성하는 내부동작제어회로; 및
상기 컬럼선택신호, 상기 출력제어신호 및 상기 입력제어신호에 응답하여 입력데이터로부터 생성되는 패러티를 변환하여 메모리셀어레이에 저장하는 내부동작을 수행하는 내부동작회로를 포함하는 반도체장치.
- 제 1 항에 있어서, 상기 설정구간은 제1 내부구간 및 제2 내부구간을 포함하는 반도체장치.
- 제 1 항에 있어서, 상기 출력제어신호는 상기 제1 내부구간에서 인에이블되고, 상기 입력제어신호는 상기 제2 내부구간에서 인에이블되는 반도체장치.
- 제 1 항에 있어서, 상기 내부동작제어회로는
상기 라이트커맨드 및 상기 내부동작제어신호가 인에이블되는 시점에 동기하여 상기 설정구간동안 인에이블되는 상기 설정구간신호를 생성하는 설정구간신호생성회로를 포함하는 반도체장치.
- 제 1 항에 있어서, 상기 내부동작제어회로는 상기 설정구간신호에 응답하여 상기 설정구간동안 인에이블되는 컬럼선택신호를 생성하는 컬럼선택신호생성회로를 포함하는 반도체장치.
- 제 1 항에 있어서, 상기 내부동작제어회로는 상기 설정구간신호에 응답하여 상기 설정구간내에 포함된 제1 내부구간에서 인에이블되는 출력제어신호를 생성하고, 상기 설정구간내에 포함된 제2 내부구간에서 인에이블되는 상기 입력제어신호를 생성하는 데이터입출력제어회로를 포함하는 반도체장치.
- 제 6 항에 있어서, 상기 데이터입출력제어회로는
상기 설정구간신호에 응답하여 상기 제1 내부구간 및 상기 제2 내부구간에서 인에이블되는 내부구간신호를 생성하는 내부구간신호생성회로; 및
상기 내부구간신호로부터 상기 출력제어신호 및 상기 입력제어신호를 생성하는 입출력제어신호생성회로를 포함하는 반도체장치.
- 제 1 항에 있어서, 상기 내부동작회로는
상기 출력제어신호에 응답하여 메모리셀어레이로부터 출력된 데이터 및 패러티를 센싱 및 증폭하여 내부데이터 및 내부패러티를 생성하는 센스앰프회로;
마스킹정보, 상기 입력데이터, 상기 내부데이터 및 상기 내부패러티로부터 변환패러티를 생성하는 패러티변환회로; 및
상기 입력제어신호에 응답하여 상기 변환패러티를 상기 메모리셀어레이에 저장하는 라이트드라이버를 포함하는 반도체장치.
- 제 1 항에 있어서, 상기 내부동작회로는 상기 출력제어신호에 응답하여 메모리셀어레이로부터 생성된 내부데이터에 포함된 비트들 중 마스킹되는 비트에 에러가 포함되는 경우 상기 입력데이터로부터 생성된 전치패러티를 변환하여 변환패러티를 생성하는 패러티변환회로를 포함하는 반도체장치.
- 제 9 항에 있어서, 상기 패러티변환회로는
마스킹정보에 따라 상기 입력데이터에 포함된 비트들 중 마스킹되는 적어도 하나의 비트를 상기 내부데이터에 대응되는 비트로 치환하고, 상기 비트가 치환된 상기 입력데이터로부터 상기 전치패러티를 생성하는 전치패러티생성회로를 포함하는 반도체장치.
- 제 10 항에 있어서, 상기 패러티변환회로는
상기 내부데이터 및 내부패러티로부터 신드롬을 생성하고, 상기 신드롬 및 상기 마스킹정보에 따라 제어신호를 생성하는 반도체장치.
- 제 11 항에 있어서, 상기 제어신호는 상기 내부데이터에 포함된 비트들 중 마스킹되는 비트에 에러가 포함되는 경우 인에이블되는 반도체장치.
- 제 11 항에 있어서, 상기 패러티변환회로는
상기 신드롬 및 상기 제어신호에 응답하여 상기 전치패러티로부터 상기 변환패러티를 생성하는 변환패러티출력회로를 포함하는 반도체장치.
- 제 13 항에 있어서, 상기 변환패러티출력회로는 상기 제어신호가 인에이블되는 경우 상기 신드롬 및 상기 전치패러티에 대한 배타적논리합 연산을 수행하여 상기 변환패러티를 생성하는 반도체장치.
- 라이트커맨드 및 내부동작제어신호에 응답하여 제1 내부구간 및 제2 내부구간에서 인에이블되는 설정구간신호를 생성하고, 상기 설정구간신호에 응답하여 출력제어신호 및 입력제어신호를 생성하며, 상기 출력제어신호 및 상기 입력제어신호에 응답하여 컬럼선택신호를 생성하는 내부동작제어회로; 및
상기 컬럼선택신호, 상기 출력제어신호 및 상기 입력제어신호에 응답하여 입력데이터로부터 생성되는 패러티를 변환하여 메모리셀어레이에 저장하는 내부동작을 수행하는 내부동작회로를 포함하는 반도체장치.
- 제 15 항에 있어서, 상기 출력제어신호는 상기 제1 내부구간에서 인에이블되고, 상기 입력제어신호는 상기 제2 내부구간에서 인에이블되는 반도체장치.
- 제 15 항에 있어서, 상기 내부동작제어회로는
상기 라이트커맨드 및 상기 내부동작제어신호가 인에이블되는 시점에 동기하여 설정되는 상기 제1 내부구간 및 상기 제2 내부구간에서 인에이블되는 상기 설정구간신호를 생성하는 반도체장치.
- 제 15 항에 있어서, 상기 내부동작제어회로는
상기 제1 내부구간에서 상기 설정구간신호를 버퍼링하여 상기 출력제어신호를 생성하고, 상기 제2 내부구간에서 상기 설정구간신호를 버퍼링하여 상기 입력제어신호를 생성하는 반도체장치.
- 제 15 항에 있어서, 상기 컬럼선택신호는 상기 출력제어신호에 동기하여 인에이블되고, 상기 컬럼선택신호는 상기 입력제어신호에 동기하여 디스에이블되는 반도체장치.
- 제 15 항에 있어서, 상기 내부동작회로는 상기 출력제어신호에 응답하여 상기 메모리셀어레이로부터 생성된 내부데이터에 포함된 비트들 중 마스킹되는 비트에 에러가 포함되는 경우 상기 입력데이터로부터 생성된 전치패러티를 변환하여 변환패러티를 생성하는 패러티변환회로를 포함하는 반도체장치.
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