KR20140126220A - 분할 배치되는 ecc 회로를 포함하는 반도체 메모리 장치 - Google Patents

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KR20140126220A
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Abstract

본 발명은 분할 배치되는 ECC 회로를 포함하는 반도체 메모리 장치에 대하여 개시된다. 반도체 메모리 장치는 뱅크의 메모리 셀들에서 독출되는 병렬 데이터 비트들을 감지 증폭하는 데이터 라인 센스 앰프들, 병렬 데이터 비트들 중 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부, 신드롬 데이터를 이용하여 병렬 데이터 비트들 중 에러 비트를 정정하여 출력하는 ECC 정정부, 그리고 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하는 데이터 시리얼라이저를 포함한다. ECC 계산부는 데이터 라인 센스 앰프들에 인접하게 배치되고, ECC 정정부는 데이터 시리얼라이저에 인접하게 배치된다.

Description

분할 배치되는 ECC 회로를 포함하는 반도체 메모리 장치 {Semiconductor memory device having separated ECC (Error Correcting Code) circuit}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 장치 내 ECC 회로를 분할 배치시킴에 따라 메모리 장치의 성능을 향상시키는 것에 관한 것이다.
반도체 메모리 장치의 메모리 용량은 제조 공정 기술의 발달로 증가하고 있다. 미세화 공정 기술이 진행됨에 따라 불량이 있는 메모리 셀들의 수도 증가하고 있다. 불량 셀들의 증가는 반도체 메모리 장치의 생산 수율을 감소시킬 뿐 아니라 메모리 용량을 보장하기 어렵게 한다. 불량 셀들을 구제하는 하나의 방안으로, 반도체 메모리 장치는 ECC 회로를 채용한다. 그런데, ECC 회로 동작에 의해 반도체 메모리 장치의 타이밍 오버헤드 및/또는 칩 사이즈 오버헤드와 같은 문제점이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 상기와 같은 문제점을 해결하기 위하여, ECC 회로를 분할 배치시키는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 일면에 따른 반도체 메모리 장치는, 복수개의 메모리 셀들을 포함하는 적어도 하나의 뱅크, 적어도 하나의 뱅크의 메모리 셀들에서 독출되는 병렬 데이터 비트들 중 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부, ECC 계산부와 분리되고 신드롬 데이터를 이용하여 병렬 데이터 비트들 중 에러 비트를 정정하여 에러 정정된 병렬 데이터 비트들을 출력하는 ECC 정정부, 그리고 에러 정정된 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하는 데이터 시리얼라이저를 포함한다.
본 발명의 실시예들에 따라, 반도체 메모리 장치는 메모리 셀들에서 독출되는 병렬 데이터 비트들을 감지 증폭하는 데이터 라인 센스 앰프들을 더 포함하고, ECC 계산부는 데이터 라인 센스 앰프들에 인접하게 배치될 수 있다.
본 발명의 실시예들에 따라, 적어도 하나의 뱅크는 제1 메모리 셀들을 포함하는 다수개의 제1 메모리 셀 블락들과, 제2 메모리 셀들을 포함하고 제1 메모리 셀 블락들 내 메모리 셀들 중 불량 셀을 구제하는 ECC 동작의 패리티 비트들을 제2 메모리 셀들에 저장하는 제2 메모리 셀 블락을 포함할 수 있다.
본 발명의 실시예들에 따라, ECC 계산부는 제1 메모리 셀 블락들에서 독출되는 병렬 데이터 비트들과 제2 메모리 셀 블락에서 독출되는 패리티 비트들을 수신하고 계산하여 신드롬 데이터를 발생할 수 있다.
본 발명의 실시예들에 따라, 반도체 메모리 장치는 데이터 시리얼라이저에서 출력되며 버스트 길이에 대응하는 직렬 데이터 비트들을 데이터 입출력 패드(DQ)로 출력하는 입출력 회로부를 더 포함할 수 있다.
본 발명의 실시예들에 따라, 데이터 시리얼라이저는 클럭 신호에 응답하여 에러 정정된 병렬 데이터 비트들을 버스트 길이의 소정의 비트 그룹들로 나누어 직렬 데이터 비트들로 출력할 수 있다.
본 발명의 실시예들에 따라, 데이터 시리얼라이저는 에러 정정된 병렬 데이터 비트들을 버스트 길이의 상위 비트 그룹과 하위 비트 그룹으로 나누어 직렬 데이터 비트들로 출력할 수 있다.
본 발명의 일면에 따른 반도체 메모리 장치는, 복수개의 메모리 셀들을 포함하는 다수개의 뱅크들, 뱅크들 각각과 연결되고 메모리 셀들에서 독출되는 병렬 데이터 비트들 중에 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부, 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하는 데이터 시리얼라이저, 그리고 신드롬 데이터를 이용하여 직렬 데이터 비트들 중 에러 비트를 정정하여 에러 정정된 직렬 데이터 비트들을 출력하는 ECC 정정부를 포함한다.
본 발명의 실시예들에 따라, ECC 정정부는 다수개의 뱅크들에 공유되고, 뱅크들 각각의 에러 정정된 직렬 데이터 비트들을 출력할 수 있다.
본 발명의 실시예들에 따라, 반도체 메모리 장치는 버스트 길이에 대응하는 에러 정정된 직렬 데이터 비트들을 데이터 입출력 패드(DQ)로 출력하는 입출력 회로부를 더 포함하고, ECC 정정부는 입출력 회로부에 인접하게 배치될 수 있다.
본 발명의 실시예들에 따라, 데이터 시리얼라이저는 클럭 신호에 응답하여 병렬 데이터 비트들을 버스트 길이의 소정의 비트 그룹들로 나누어 직렬 데이터 비트들로 출력할 수 있다.
본 발명의 실시예들에 따라, 데이터 시리얼라이저는 병렬 데이터 비트들을 버스트 길이의 상위 비트 그룹과 하위 비트 그룹으로 나누어 직렬 데이터 비트들로 출력할 수 있다.
상술한 본 발명에 의하면, 반도체 메모리 장치 내 ECC 계산부와 ECC 정정부를 분할 배치시킴에 따라 칩 사이즈 오버헤드 문제와 타이밍 오버헤드 문제를 해결한다.
도 1은 본 발명의 다양한 실시예들에 따른 분할 배치된 ECC 회로를 포함하는 반도체 메모리 장치를 설명하는 제1 예의 도면이다.
도 2는 도 1의 반도체 메모리 장치의 뱅크와 데이터 센싱부를 구현하는 일 예를 나타내는 블록도이다.
도 3은 본 발명의 다양한 실시예들에 따른 ECC 계산부와 ECC 정정부를 설명하는 도면이다.
도 4는 본 발명의 다양한 실시예들에 따른 데이터 시리얼라이저를 설명하는 도면이다.
도 5는 도 4의 제1 먹스의 동작을 설명하는 타이밍 다이어그램이다.
도 6은 도 4의 데이터 시리얼라이저의 동작을 설명하는 타이밍 다이어그램이다.
도 7은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 설명하는 제2 예의 도면이다.
도 8은 도 7의 반도체 메모리 장치의 뱅크와 데이터 센싱부를 구현하는 일 예를 나타내는 블록도이다.
도 9 내지 도 11은 본 발명의 다양한 실시예들에 따른 분할 배치되는 ECC 회로를 포함하는 DRAM을 포함하는 메모리 모듈을 설명하는 도면들이다.
도 12는 본 발명의 다양한 실시예들에 따른 분할 배치되는 ECC 회로를 포함하는 DRAM 반도체 레이어들을 구비하는 적층 구조의 반도체 장치를 설명하는 도면이다.
도 13은 본 발명의 다양한 실시예에 따른 분할 배치되는 ECC 회로를 포함하는 DRAM을 포함하는 메모리 시스템을 설명하는 도면이다.
도 14는 본 발명의 다양한 실시예들에 따른 분할 배치되는 ECC 회로를 포함하는 DRAM을 포함하는 데이터 처리 시스템을 설명하는 도면이다.
도 15는 발명의 다양한 실시예들에 따른 분할 배치되는 ECC 회로를 포함하는 DRAM을 포함하는 서버 시스템을 설명하는 도면이다.
도 16은 본 발명에 다양한 실시예들에 따른 분할 배치되는 ECC 회로를 포함하는 DRAM이 장착된 컴퓨터 시스템을 설명하는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
반도체 메모리 장치, 예컨대 DRAM (dynamic Random Access Memory)의 메모리 용량은 제조 공정 기술의 발달로 증가하고 있다. 미세화 공정 기술이 진행됨에 따라 결함이 있는 메모리 셀들의 수도 증가하고 있다. 또한, DRAM은 유한 데이터 리텐션(finite data retention) 특성을 갖는 메모리로서, DRAM의 공정 스케일링이 지속됨에 따라 셀 커패시터의 커패시턴스 값이 작아지고, 이에 따라 비트 에러율 (BER: Bit Error Rate)이 증가함으로써, 메모리 셀에 저장된 데이터의 신뢰성이 저하될 수 있다. 본 발명의 실시예들에서는 반도체 메모리 장치 내에 ECC (Error Correction Code) 회로를 채용하여 에러 비트들을 구제해서 반도체 메모리 장치의 데이터 무결성을 보장할 수 있도록 한다.
도 1은 본 발명의 다양한 실시예들에 따른 분할 배치된 ECC 회로를 포함하는 반도체 메모리 장치를 설명하는 제1예의 도면이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 다수개의 뱅크들(A-D 뱅크들, 110A-110D), A-D 뱅크들(110A-110D) 각각에 연결되는 데이터 센싱부들(120A-120D) 그리고 입출력 회로부(130)를 포함한다. A-D 뱅크들(110A-110D)은 복수개의 메모리 셀들 포함한다. 본 실시예의 반도체 메모리 장치(100)는 4개의 뱅크들로 구성되는 예에 대하여 설명하고 있으나, 이에 한정되지 않고 다양한 수의 뱅크들을 포함할 수 있다.
데이터 센싱부들(120A-120D) 각각은 해당되는 A-D 뱅크들(110A-110D)에서 독출되는 병렬 데이터 비트들을 감지 증폭하고, 감지 증폭된 병렬 데이터 비트들에 대하여 에러 검출 및 정정 동작을 수행한다. 또한, 데이터 센싱부(120A-120D)는 해당 A-D 뱅크들(110A-110D)의 에러 정정된 병렬 데이터 비트들을 직렬 데이터 비트들(SDATA[0:63])로 변환시켜 출력한다.
입출력 회로부(130)는 데이터 센싱부들(120A-120D)에서 출력되는 직렬 데이터 비트들(SDATA[0:63])을 수신하고, 버스트 길이 BL에 대응하는 데이터 비트들로 순차 배열하여 데이터 입출력 패드들(DQ[0:7])로 출력한다.
도 2는 도 1의 반도체 메모리 장치의 뱅크와 데이터 센싱부를 구현하는 일 예를 나타내는 블록도이다. 도 2는 도 1의 A 뱅크(110A)와 A 뱅크(110A)와 연결되는 데이터 센싱부(120A)에 대하여 설명된다. A 뱅크(110A)와 데이터 센싱부(120A)에 대한 설명들은 나머지 B-D 뱅크들(110B-110D)과 데이터 센싱부들(120B-120D)에 적용될 수 있다.
도 2를 참조하면, A 뱅크 (110A)는 행들 및 열들로 복수개의 메모리 셀들이 배열되는 다수의 셀 블락 영역들(111-114)을 포함한다. 이들 셀 블락 영역들(111-114)은 다양한 형태로 정의될 수 있다. 예컨대, 셀 블락 영역(111-114)은 셀 블락 영역(111-114)의 메모리 셀들에 저장된 데이터가 해당 데이터 입출력 패드(DQ)에 대응하여 입출력되는 영역들로 정의되거나, 반도체 메모리 장치의 독출 및 기입 동작에 대한 버스트 길이(Burst Length: BL)에 대응하여 입출력되는 영역들로 정의될 수 있다.
본 실시예에서 셀 블락 영역(111-114)은 버스트 길이BL에 대응하여 입출력되는 영역들로 정의된다. 버스트 길이BL은 해당 독출 또는 기입 커맨드에 대하여 억세스할 수 있는 메모리 셀들의 최대 수를 의미한다. 버스트 길이는 BL4, BL8, BL16, BL32 등으로 다양하게 설정될 수 있다. 예컨대, BL16으로 설정되는 경우, 설명의 편의를 위하여, 셀 블락 영역(111-114)에서 첫번째 BL에 해당하는 데이터가 기입/독출되는 셀 블락을 BL0 셀 블락(112)이라 칭하고, 두번째 BL에 해당하는 데이터가 기입/독출되는 셀 블락을 BL1 셀 블락(113)이라 칭하고, 마지막 BL에 해당하는 데이터가 기입/독출되는 셀 블락을 BL15 셀 블락(114)이라 칭한다.
또한, 셀 블락 영역(111-114)은 ECC 동작에 따른 에러의 검출/정정하는 과정에서 이용되는 패리티 비트가 저장되는 셀 블락을 포함할 수 있다. 설명의 편의를 위하여, 패리티 비트가 저장되는 셀 블락을 ECCP 셀 블락(111)이라 칭한다.
셀 블락 영역(111-114)은 ECCP 셀 블락(111), BL0-BL15 셀 블락들(112-114)을 포함할 수 있다. ECCP 셀 블락(111)과 BL0-BL15 셀 블락들(112-114)은 제1 데이터 라인들(GIO)을 통하여 데이터 센싱부(120)와 연결된다. 제1 데이터 라인(GIO) 각각은 서로 상보적인 관계에 있는 한 쌍의 데이터 라인들로 구성된다. 반도체 메모리 장치(100)가 8개의 데이터 입출력 패드들, 이른바 8개의 DQ 패드들(DQ[0:7])을 포함하는 경우, ECCP 셀 블락(111)과 BL0-BL15 셀 블락들(112-114) 각각은 8개의 제1 데이터 라인들(GIO)과 연결될 수 있다.
BL0-BL15 셀 블락들(112-114)과 연결되는 제1 데이터 라인들(GIO)의 총 수는 128 개이고, 이들 제1 데이터 라인들(GIO)은 궁극적으로 8 개의 DQ 패드들(DQ[0:7])과 연결된다. 즉, BL0-BL15 셀 블락들(112-114)과 연결되는 제1 데이터 라인들(GIO) 상의 128 비트 데이터들이 8개의 DQ 패드들(DQ[0:7])을 통해 반도체 메모리 장치(10)의 외부로/로부터 입출력된다. 이 때, 각각의 DQ 패드(DQ[0:7])는 버스트 길이 BL16에 해당하는 16 비트 데이터를 입출력한다.
ECCP 셀 블락(111)과 연결되는 제1 데이터 라인들(GIO)의 수는 8개이다. 이는 BL0-BL15 셀 블락들(112-114)의 128 비트 데이터에 대하여 에러 비트를 검출하고 정정하는 동작을 위하여, 8 비트의 패리티 비트를 이용하는 해밍 (Hamming) 방식의 ECC 알고리즘에 잘 부합한다.
에러 검출 및 정정을 수행하기 위해 적용되는 ECC 알고리즘에 따라, 에러 정정 단위 데이터 비트 수와 패리티 비트 수가 달라질 수 있다. 예컨대, 32 비트 데이터에 대하여 6 비트의 패리티 비트가 이용되고, 64 비트 데이터에 대하여 7 비트의 패리티 비트가 이용될 수 있다. 따라서, BL0-BL15 셀 블락들(112-114)과 연결되는 제1 데이터 라인들(GIO)의 수와 ECCP 셀 블락(111)과 연결되는 제1 데이터 라인들(GIO)의 수는 ECC 알고리즘에 따라 다르게 설계될 수 있다.
ECCP 셀 블락(111)과 BL0-BL15 셀 블락들(112-114) 각각과 연결되는 제1 데이터 라인들(GIO)은 데이터 센싱부(120A)와 연결된다. 데이터 센싱부(120A)는 제1 데이터 라인들(GIO)을 통하여 전달되는 ECCP 셀 블락(111)과 BL0-BL15 셀 블락들(112-114) 각각에서 독출된 병렬 데이터 비트들을 감지 증폭한다. 데이터 센싱부(120A)는 감지 증폭된 병렬 데이터 비트들에 대하여 에러 검출 및 정정 동작을 수행한다. 데이터 센싱부(120A)는 에러 정정된 병렬 데이터 비트들(CDATA[0:127])을 직렬 데이터 비트들(SDATA[0:63])로 변환시켜 출력한다. 데이터 센싱부(120A)는 데이터 라인 센스 앰프들(121-124), ECC 계산부(125), ECC 정정부(127) 그리고 데이터 시리얼라이저(129)를 포함한다.
데이터 라인 센스 앰프들(121-124) 각각은, 제1 데이터 라인들(GIO)을 통하여 전달되는 ECCP 셀 블락(111)과 BL0-BL15 셀 블락들(112-114) 각각에서 독출된 데이터 비트들을 감지 증폭한다. ECCP 셀 블락(111)에서 독출된 8 비트의 패리티 비트들은 데이터 라인 센스 앰프(121)에서 감지 증폭되어 제2 데이터 라인(FDIOP)으로 전달된다. BL0-BL15 셀 블락들(112-114) 각각에서 독출된 128 비트의 병렬 데이터 비트들은 데이터 라인 센스 앰프(122-124)를 통하여 제2 데이터 라인(FDIO)으로 전달된다. 제2 데이터 라인들(FDIOP, FDIO)으로 전달된 감지 증폭된 데이터는 ECC 계산부(125)와 ECC 정정부(127)로 제공된다.
ECC 계산부(125)와 ECC 정정부(127)는 제2 데이터 라인들(FDIOP, FDIO)으로 전달된 데이터에 대하여 에러 검출 및 정정 동작에 관련된 각종 기능들을 수행한다. ECC 계산부(125)는 BL0-BL15 셀 블락들(112-114)로부터 제2 데이터 라인들(FDIO[0:127])을 통해 전달되는 128 비트의 병렬 데이터 비트들과 ECCP 셀 블락(111)으로부터 제2 데이터 라인(FDIOP[0:7])으로 전달되는 8 비트의 패리티 비트들을 계산하여 신드롬 데이터(S[0:7])를 발생한다. ECC 정정부(127)는 신드롬 데이터(S[0:7])를 이용하여 제2 데이터 라인들(FDIO[0:127]) 상의 128 비트의 병렬 데이터 비트들에 대해 에러 비트 위치를 검출하고 에러 비트 데이터를 정정하고 에러 정정된 데이터(CData[0:127])를 출력할 수 있다.
ECC 계산부(125)와 ECC 정정부(127)는 ECC 회로를 구성하는 주요 요소들이다. ECC 회로는 반도체 메모리 장치(100)의 기입 동작시, 외부에서 수신되는 기입 데이터에 대하여 패리티 비트들을 발생하는 ECC 인코딩 동작을 수행한다. ECC 인코딩 동작의 패리티 비트들은 ECCP 셀 블락(111)의 메모리 셀들에 저장된다. ECC 회로는 반도체 메모리 장치(100)의 독출 동작시, BL0-BL15 셀 블락들(112-114)에서 독출되는 128 비트의 병렬 데이터 비트들과 ECCP 셀 블락(111)에서 독출되는 8 비트의 패리티 비트들을 이용하여 병렬 데이터 비트들 중 에러 비트 위치를 검출하고 에러 비트 데이터를 정정하는 ECC 디코딩 동작을 수행한다. 본 실시예에서는 ECC 디코딩 동작에 대하여 구체적으로 설명된다.
ECC 계산부(125)와 ECC 정정부(127)는 ECC 디코딩 동작상 서로 긴밀하게 결합되어 있지만, ECC 계산부(125)와 ECC 정정부(127)는 서로 분리되어 배치된다. ECC 계산부(125)는 데이터 라인 센스 앰프들(121-124)에 인접하게 배치되고, ECC 정정부(127)는 데이터 시리얼라이저(129)에 인접하게 배치된다.
ECC 정정부(127)에서 출력되는 에러 정정된 병렬 데이터 비트들(CData[0:127])은 데이터 시리얼라이저(129)로 제공된다. 데이터 시리얼라이저(129)는 클럭 신호(CLK)와 어드레스 신호(ADDR)에 응답하여 128 비트의 에러 정정된 병렬 데이터 비트들(CData[0:127])을 수신하여, 예컨대, 64 비트의 직렬 데이터 비트들(SDATA[0:63])로 변환시켜 출력한다. 데이터 시리얼라이저(129)는 128 비트 데이터 라인들의 버싱(bussing)에 따른 칩 사이즈 오버헤드를 줄이기 위하여 사용된다.
데이터 시리얼라이저(129)에서 출력되는 64 비트의 직렬 데이터 비트들(SDATA[0:63])은 입출력 회로부(130)로 제공된다. 입출력 회로부(130)는 직렬 데이터 비트들(SDATA[0:63])을 수신하고, 버스트 길이 BL에 대응하는 데이터 비트들로 순차 배열하여 해당되는 데이터 입출력 패드들(DQ[0:7])로 출력한다.
본 실시예에서는 데이터 시리얼라이저(129)가 128 비트 병렬 데이터(CDATA[0:127])를 64 비트 직렬 데이터(SDATA[0:63])로 변환시키는 예에 대하여 설명하고 있다. 그러나, 데이터 시리얼라이저(129)는 128 비트 병렬 데이터를 64 비트 직렬 데이터로 변환하는 데 한정되지 않고, 32 비트 또는 16 비트 직렬 데이터로도 변환시킬 수도 있다. 이 경우, 줄어든 데이터 라인들의 버싱(bussing)으로 칩 사이즈 오버헤드를 더욱 줄일 수 있다.
본 실시예에서 설명하고 있는 반도체 메모리 장치(100)는 ECC 계산부(125)와 ECC 정정부(127)를 포함하는 ECC 회로를 데이터 라인 센스 앰프들(121-124)과 데이터 시리얼라이저(129) 사이에 배치시키는 설계 방식을 구현하고 있다. 이러한 설계 방식은 칩 사이즈 오버헤드 문제를 해결할 뿐만 아니라 타이밍 오버헤드 문제를 해결할 수 있다.
본 실시예의 반도체 메모리 장치(100)와 비교하기 위하여, 타이밍 오버헤드 문제를 갖는 반도체 메모리 장치의 다른 설계 방식을 생각해 보자. 예컨대, 다른 설계 방식은 데이터 라인 센스 앰프들(121-124)과 데이터 시리얼라이저(129)를 인접 배치시키고, ECC 회로(125, 127)는 데이터 시리얼라이저(129)의 출력을 수신하는 방식이다.
다른 설계 방식의 반도체 메모리 장치는, 구체적으로, BL0-BL15 셀 블락들(112-114)에서 독출되고 감지 증폭되어진 제2 데이터 라인들(FDIO[0:127]) 상의 128 비트 병렬 데이터를 64 비트 직렬 데이터로 변환시키고, 64 비트 직렬 데이터와 ECCP 셀 블락(11)에서 독출되고 감지 증폭되어진 제2 데이터 라인들(FDIOP[0:7]) 상의 패리티 비트들을 ECC 회로(125, 127)가 수신하도록 설계되는 경우이다.
이 경우, ECC 회로(125, 127)는 8 비트 패리티 비트들을 이용하여 64 비트 직렬 데이터 내 에러 비트를 검출하고 정정하기 위하여, 64 비트 직렬 데이터를 128 비트 병렬 데이터로 다시 변환시켜야 하는 동작을 필요로 한다. 이러한 직렬-병렬 변환 동작이 필요한 이유는, 에러 비트를 찾기 위한 ECC 알고리즘에서 신드롬 데이터를 계산하기 위하여, 8 비트 패리티 비트와 128 비트 병렬 데이터를 XOR 연산을 수행하기 위해서이다. 이에 따라, 반도체 메모리 장치는 직렬-병렬 변환 동작에 소요되는 시간의 추가로 인해 데이터 억세스 시간(tAA)이 증가하게 되어 타이밍 오버헤드가 발생할 수 있다.
본 실시예의 반도체 메모리 장치(10)는 BL0-BL15 셀 블락들(112-114)에서 독출되고 감지 증폭되어진 제2 데이터 라인들(FDIO[0:127]) 상의 128 비트의 병렬 데이터 비트들이 ECC 계산부(125)와 ECC 정정부(127)에 의해 에러 정정된 후, 데이터 시리얼라이저(129)로 제공되기 때문에, 추가적인 데이터 억세스 시간(tAA)이 필요하지 않다. 이에 따라, 반도체 메모리 장치(10)는 ECC 회로(125, 127)를 채용하더라도 타이밍 오버헤드 문제를 갖지 않는다.
도 3은 본 발명의 다양한 실시예들에 따른 ECC 계산부와 ECC 정정부를 설명하는 도면이다.
도 3을 참조하면, ECC 계산부(125)는 제2 데이터 라인들(FDIO[0:127])을 통하여 전달되는 128 비트의 병렬 데이터 비트들과 제2 데이터 라인(FDIOP[0:7])으로 전달되는 8 비트 패리티 비트를 수신하고, XOR 어레이 연산을 이용하여 신드롬 데이터(S[0:7])를 발생할 수 있다.
ECC 정정부(127)는 계수 계산부(304), 에러 비트 위치 검출부(306), 그리고 에러 정정부(308)를 포함한다. 계수 계산부(304)는 신드롬 데이터(S[0:7])를 이용하여 오류 위치 방정식의 계수를 산출할 수 있다. 이와 동시에, 에러 비트 위치 검출부(306)는 신드롬 데이터(S[0:7])를 이용하여 제2 데이터 라인들(FDIO[0:127])의 128 비트 데이터 중 에러 비트의 위치를 계산할 수 있다. 에러 비트 위치 검출부(306)는 예컨대, 제2 데이터 라인들(FDIO[0:127])의 128 비트 데이터 중 1비트 에러의 위치를 계산할 수 있다. 오류 위치 방정식은 에러 비트의 역수를 근으로 하는 방정식이다.
에러 정정부(308)는 에러 비트 위치 검출부(306)의 계산 결과에 기초하여 에러 비트 위치를 결정할 수 있다. 에러 정정부(308)는 결정된 에러 비트 위치 정보에 따라 128 비트 데이터 중 에러가 발생한 비트의 로직 값을 반전시켜 에러를 정정하고, 에러 정정된 128 비트 데이터(CData[0:127])를 출력할 수 있다.
도 4는 본 발명의 다양한 실시예들에 따른 데이터 시리얼라이저를 설명하는 도면이다.
도 4를 참조하면, 데이터 시리얼라이저(129)는 클럭 오더링 회로(410)와 다수개의 먹스들(420, 421, 422)을 포함한다. 클럭 오더링 회로(410)는 클럭 신호(CLK)와 어드레스 신호(ADDR)에 응답하여 제1 클럭 신호(CLK0)와 제2 클럭 신호(CLK1)를 발생한다. 제1 클럭 신호(CLK0)는 클럭 신호(CLK)의 상승에서 응답하여 펄스 형태로 발생되는 신호이고, 제2 클럭 신호(CLK1)는 클럭 신호(CLK)의 하강 에지에 응답하여 펄스 형태로 발생되는 신호이다.
다수개의 먹스들(420, 421, 422)은 ECC 정정부(127)에서 제공되는 에러 정정된 병렬 데이터 비트들(CDATA[0:127])을 수신하고, 제1 및 제2 클럭 신호들(CLK0, CLK1)에 응답하여 직렬 데이터 비트들(SDATA[0:64])로 출력한다. 도 2에서 설명했듯이, 직렬 데이터 비트들(SDATA[0:63])은 궁극적으로 버스트 길이 BL16에 해당하는 데이터 비트로서 8개의 DQ 패드들(DQ[0:7])로 출력된다.
도 4의 실시예에서는 64 비트의 직렬 데이터 비트들(SDATA[0:63]) 중에서 하나의 DQ 패드(DQ0)로 출력되는 예컨대, 직렬 데이터 비트들(SDATA[0:7])에 대하여 설명된다. 이 때, 어드레스 신호(ADDR)는 DQ0 패드와 연관되는 어드레스 신호를 의미한다. 직렬 데이터 비트들(SDATA[0:7])은 궁극적으로 버스트 길이 BL16에 해당하는 데이터 비트들(BL0-BL1-BL2-…-BL15)로서 DQ0 패드로 출력된다. DQ0 패드로 출력되는 직렬 데이터(SDATA[0:7])에 대한 설명은 해당 어드레스 신호(ADDR)와 연관되는 나머지 DQ 패드들(DQ[1:7])에도 적용될 수 있다.
먹스들(420, 421, 422)은 제1 클럭 신호(CLK0)에 응답하여 제1 입력(I0)으로 제공되는 데이터를 선택하여 출력하고, 제2 클럭 신호(CLK1)에 응답하여 제2 입력(I1)으로 제공되는 데이터를 선택하여 출력한다.
제1 먹스(420)의 제1 입력(I0)에는 BL0 셀 블락(112)에서 독출된 데이터가 데이터 센스 앰프(122)와 ECC 정정부(127)를 통하여 에러 정정된 후, 에러 정정된 데이터 비트(CDATA[0])가 제공되고, 제2 입력(I1)에는 BL8 셀 블락에서 독출된 데이터가 데이터 센스 앰프와 ECC 정정부(127)를 통하여 에러 정정된 후, 에러 정정된 데이터 비트(CDATA[64])가 제공된다.
제1 먹스(420)는 제1 클럭 신호(CLK0)에 응답하여 제1 입력(I0)의 CDATA[0] 데이터를 선택하여 출력하고, 제2 클럭 신호(CLK1)에 응답하여 제2 입력(I1)의 CDATA[64] 데이터를 선택하여 출력한다. 여기에서, CDATA[0] 데이터는 BL0 셀 블락(112)에서 출력되는 데이터이므로, 첫번째 버스트 길이에 해당하는 데이터 비트, BL0 비트라고 표현할 수 있다. 그리고 CDATA[64] 데이터는 BL8 셀 블락에서 출력되는 데이터이므로, 아홉번째 버스트 길이에 해당하는 데이터 비트, BL8 비트라고 표현할 수 있다. 제1 먹스(420)의 출력(OUT)은 직렬 데이터 비트(SDATA[0])로 출력된다.
제1 먹스(420)의 동작은 도 5의 타이밍 다이어그램에 의해 설명된다.
도 5를 참조하면, CDATA[0] 데이터는 BL0 비트이고, CDATA[64] 데이터는 BL8 비트이다. 클럭 신호(CLK)에 응답하여 제1 클럭 신호(CLK0)와 제2 클럭 신호(CLK1)가 발생된다. 제1 먹스(420)의 출력(OUT)인 직렬 데이터 비트(SDATA[0])는 제1 클럭 신호(CLK0)에 응답하여 선택되는 BL0 비트를 출력하고, 제2 클럭 신호(CLK1)에 응답하여 선택되는 BL8 비트를 출력한다. 직렬 데이터 비트(SDATA[0])는 클럭 신호(CLK)의 상승 에지에서 BL0 비트로 출력되고, 클럭 신호(CLK)의 하강 에지에서 BL8 비트로 출력된다. 즉, 제1 먹스(420)로 입력되는 CDATA[0], CDATA[64] 병렬 데이터가 BL0-BL8직렬 데이터 비트(SDATA[0])로 변환되어 출력된다.
도 4로 돌아가서, 제2 먹스(421)의 제1 입력(I0)에는 BL1 셀 블락(113)에서 독출된 데이터가 데이터 센스 앰프(123)와 ECC 정정부(127)를 통하여 에러 정정된 후, 에러 정정된 데이터 비트(CDATA[8])가 제공되고, 제2 입력(I1)에는 BL9 셀 블락에서 독출된 데이터가 데이터 센스 앰프와 ECC 정정부(127)를 통하여 에러 정정된 후, 에러 정정된 데이터 비트(CDATA[72])가 제공된다. 제2 먹스(420)의 출력(OUT)은 직렬 데이터 비트(SDATA[1])로 출력된다.
CDATA[8] 데이터는 BL1 셀 블락(112)에서 출력되는 데이터이므로, BL1 비트라고 표현하고, CDATA[72] 데이터는 BL9 셀 블락에서 출력되는 데이터이므로, BL9 비트라고 표현할 수 있다.
제2 먹스(421)의 출력(OUT)인 직렬 데이터(SDATA[1])는 제1 클럭 신호(CLK0)에 응답하여 선택되는 BL1 비트를 출력하고, 제2 클럭 신호(CLK1)에 응답하여 선택되는 BL9 비트를 출력한다. 직렬 데이터 비트(SDATA[1])는 클럭 신호(CLK)의 상승 에지에서 BL1 비트를 출력하고, 클럭 신호(CLK)의 하강 에지에서 BL9 비트를 출력한다. 즉, 제2 먹스(421)로 입력되는 CDATA[8], CDATA[72] 병렬 데이터가 BL1-BL9직렬 데이터 비트(SDATA[1])로 변환되어 출력된다.
이와 같은 방법으로, BL2 셀 블락에서 출력되는 데이터와 BL10 셀 블락에서 출력되는 데이터를 입력하는 먹스는 클럭 신호(CLK)의 상승 및 하강 에지들에 응답하여 BL2-BL10 직렬 데이터 비트를 출력한다. BL3 셀 블락에서 출력되는 데이터와 BL11 셀 블락에서 출력되는 데이터를 입력하는 먹스는 클럭 신호(CLK)의 상승 및 하강 에지들에 응답하여 BL3-BL11 직렬 데이터 비트를 출력한다. BL4 셀 블락에서 출력되는 데이터와 BL12 셀 블락에서 출력되는 데이터를 입력하는 먹스는 클럭 신호(CLK)의 상승 및 하강 에지들에 응답하여 BL4-BL12 직렬 데이터 비트를 출력한다. BL5 셀 블락에서 출력되는 데이터와 BL13 셀 블락에서 출력되는 데이터를 입력하는 먹스는 클럭 신호(CLK)의 상승 및 하강 에지들에 응답하여 BL5-BL13 직렬 데이터 비트를 출력한다. BL6 셀 블락에서 출력되는 데이터와 BL14 셀 블락에서 출력되는 데이터를 입력하는 먹스는 클럭 신호(CLK)의 상승 및 하강 에지들에 응답하여 BL6-BL14 직렬 데이터 비트를 출력한다. 마지막으로, BL7 셀 블락에서 출력되는 데이터와 BL15 셀 블락(114)에서 출력되는 데이터를 입력하는 먹스(422)는 클럭 신호(CLK)의 상승 및 하강 에지들에 응답하여 BL7-BL15 직렬 데이터 비트를 출력한다.
도 4의 데이터 시리얼라이저(129)의 동작은 도 6과 같이 나타낼 수 있다.
도 6에서는 데이터 시리얼라이저(129)와 입출력 회로부(130)를 통해 DQ0 패드로 출력되는 버스트 길이 BL16에 해당하는 데이터 비트들에 대하여 설명한다. 데이터 시리얼라이저(129)의 입력 측에는 에러 정정된16 비트의 CDATA데이터 비트들 BL0-BL15 가 16 개의 데이터 라인들을 통해 제공된다. 데이터 시리얼라이저(129)의 출력 측에는 8개의 데이터 라인들을 통해 SDATA 직렬 데이터 비트들이 출력된다. 클럭 신호(CLK)의 상승 에지에서 BL0-BL7 비트들이 SDATA 직렬 데이터 비트들로 출력되고, 클럭 신호(CLK)의 하강 에지에서 BL8-BL15 비트들이 SDATA 직렬 데이터 비트들로 출력된다. 즉, 버스트 길이 BL16에 해당하는 비트들이 상위 8 비트들(BL0-BL7)과 하위 8 비트들(BL8-BL15)로 나뉘어져서 SDATA 직렬 데이터 비트들로 출력된다.
데이터 시리얼라이저(129)에서 출력되는 상위 8 비트들(BL0-BL7)과 하위 8 비트들(BL8-BL15)의 SDATA 직렬 데이터 비트들은 입출력 회로부(130)로 제공된다. 입출력 회로부(130)는 수신된 상위 8 비트들(BL0-BL7)과 하위 8 비트들(BL8-BL15)을 순차적으로 직렬 배열하여 BL0-BL1-BL2-…-BL14-BL15 비트로 DQ0 패드로 출력한다.
DQ0 패드로 출력되는 버스트 길이 BL16에 대응하는 데이터 비트들과 함께, DQ1-DQ7 패드들로도 해당 버스트 길이 BL16에 대응하는 데이터 비트들, BL0-BL1-BL2-…-BL14-BL15 비트들이 출력된다. 이에 따라, 도 2의 BL0-BL15 셀 블락들(112-114) 각각에서 독출된 128 비트의 병렬 데이터 비트들이 에러 정정된 후, DQ0-DQ7 패드들로 출력되므로, 반도체 메모리 장치(100)는 무결성의 데이터를 안정적으로 출력한다.
도 7은 본 발명의 다양한 실시예에 따른 반도체 메모리 장치를 설명하는 제2예의 도면이다.
도 7을 참조하면, 반도체 메모리 장치(700)는 다수개의 뱅크들(A-D 뱅크들, 710A-710D), A-D 뱅크들(710A-710D) 각각에 연결되는 데이터 센싱부들(720A-720D), ECC 정정부(730) 그리고 입출력 회로부(130)를 포함한다. 반도체 메모리 장치(700)는, 도 1의 반도체 메모리 장치(100)와 비교하여, 입출력 회로부(740)에 인접하게 ECC 정정부(730)가 배치된다는 점에서 차이가 있다. 반도체 메모리 장치(700)는 ECC 정정부(730)를 A-D 뱅크들(710A-710D)에 공유되도록 배치하기 때문에, 칩 사이즈를 줄이는 이점을 갖는다.
A-D 뱅크들(710A-710D)은 복수개의 메모리 셀들을 포함한다. 데이터 센싱부들(720A-720D) 각각은 해당되는 A-D 뱅크들(110A-110D)의 메모리 셀들에서 독출되는 병렬 데이터 비트들을 감지 증폭하고, 감지 증폭된 병렬 데이터 비트들에 대하여 에러 검출 동작을 위한 신드롬 데이터(S[0:7])를 발생한다. 또한, 데이터 센싱부(720A-720D)는 해당 A-D 뱅크들(710A-710D)의 병렬 데이터 비트들을 직렬 데이터 비트들(SDATA[0:63])로 변환시켜 출력한다.
ECC 정정부(730)는 A-D 뱅크들(710A-710D)에 공유된다. ECC 정정부(730)는 해당 뱅크(710A-710D)에서 출력되는 신드롬 데이터(S[0:7])와 직렬 데이터 비트들(SDATA[0:63])를 수신한다. ECC 정정부(730)는 신드롬 데이터(S[0:7])를 이용하여 직렬 데이터 비트들(SDATA[0:63]) 중 에러 비트를 정정하여 에러 정정된 직렬 데이터 비트들(CSDATA[0:63])을 출력한다.
입출력 회로부(740)는 ECC 정정부(730)에서 출력되는 에러 정정된 직렬 데이터 비트들(CSDATA[0:63])을 수신하고, 버스트 길이 BL에 대응하는 데이터 비트들로 순차 배열하여 데이터 입출력 패드들(DQ[0:7])로 출력한다. ECC 정정부(730)는 입출력 회로부(740)에 인접하게 배치된다.
도 8은 도 7의 반도체 메모리 장치의 뱅크와 데이터 센싱부를 구현하는 일 예를 나타내는 블록도이다. 도 8은 도 7의 A 뱅크(710A)와 A 뱅크(710A)와 연결되는 데이터 센싱부(720A)에 대한 설명과 아울러 ECC 정정부(730)와 입출력 회로부(740)에 대해서도 설명된다. A 뱅크(710A)와 데이터 센싱부(720A)에 대한 설명들은 나머지 B-D 뱅크들(710B-710D)과 데이터 센싱부들(720B-720D)에 적용될 수 있다.
도 8을 참조하면, A 뱅크 (710A)는, 도 2의 A 뱅크(110A)와 같이, ECCP 셀 블락(711), BL0-BL15 셀 블락들(712-714)을 포함할 수 있다. ECCP 셀 블락(711)과 BL0-BL15 셀 블락들(712-714) 각각은 8개의 제1 데이터 라인들(GIO)과 연결된다. BL0-BL15 셀 블락들(712-714)과 연결되는 제1 데이터 라인들(GIO)의 수는 128 개이고, ECCP 셀 블락(711)과 연결되는 제1 데이터 라인들(GIO)의 수는 8개이다.
ECCP 셀 블락(711)과 BL0-BL15 셀 블락들(712-714) 각각과 연결되는 제1 데이터 라인들(GIO)은 데이터 센싱부(720A)와 연결된다. 데이터 센싱부(720A)는 제1 데이터 라인들(GIO)을 통하여 전달되는 ECCP 셀 블락(711)과 BL0-BL15 셀 블락들(712-714) 각각에서 독출된 데이터를 감지 증폭하고, 감지 증폭된 데이터에 대하여 에러 검출을 위한 신드롬 데이터(S[0:7])를 계산한다. 또한, 데이터 센싱부(720)는 감지 증폭된 BL0-BL15 셀 블락들(712-714)의 독출 데이터를 직렬 데이터(SDATA[0:63])로 변환시켜 출력한다.
데이터 센싱부(720)는 데이터 라인 센스 앰프들(721-724), ECC 계산부(725) 그리고 데이터 시리얼라이저(729)를 포함한다. 데이터 센싱부(720)는 도 2의 데이터 센싱부(120)와는 달리, ECC 정정부를 포함하지 않는다. 대신에, ECC 정정부(730)는 입출력 회로부(740)에 인접하게 배치된다.
데이터 라인 센스 앰프들(721-724) 각각은, 제1 데이터 라인들(GIO)을 통하여 전달되는 ECCP 셀 블락(711)과 BL0-BL15 셀 블락들(712-714) 각각에서 독출된 데이터를 감지 증폭한다. ECCP 셀 블락(711)에서 독출된 데이터는 데이터 라인 센스 앰프(721)에서 감지 증폭되어 제2 데이터 라인(FDIOP)으로 전달된다. BL0-BL15 셀 블락들(712-714) 각각에서 독출된 데이터는 데이터 라인 센스 앰프(722-724)를 통하여 제2 데이터 라인(FDIO)으로 전달된다. 제2 데이터 라인들(FDIOP, FDIO)으로 전달된 감지 증폭된 데이터는 ECC 계산부(725)와 데이터 시리얼라이저(729)로 제공된다.
ECC 계산부(725)는 제2 데이터 라인들(FDIOP, FDIO)으로 전달된 데이터에 대하여 에러 검출 동작에 관련된 기능들을 수행한다. ECC 계산부(725)는 BL0-BL15 셀 블락들(712-714)로부터 제2 데이터 라인들(FDIO[0:127])을 통해 전달되는 데이터와 ECCP 셀 블락(711)으로부터 제2 데이터 라인(FDIOP[0:7])으로 전달되는 패리티 비트들을 이용하여, 제2 데이터 라인들(FDIO[0:127]) 상의 데이터에 대해 에러 비트를 검출하기 위한 신드롬 데이터(S[0:7])를 출력할 수 있다. ECC 계산부(725)는 제2 데이터 라인들(FDIO[0:127])을 통하여 전달되는 128 비트의 독출 데이터 비트들과 제2 데이터 라인(FDIOP[0:7])으로 전달되는 8 비트의 패리티 비트들을 수신하고, XOR 어레이 연산을 이용하여 신드롬 데이터(S[0:7])를 발생할 수 있다.
데이터 라인 센스 앰프들(721-724)에서 감지 증폭된 BL0-BL15 셀 블락들(712-714)의 128 비트의 독출 데이터 비트들은 제2 데이터 라인들(FDIO[0:127])을 통하여 데이터 시리얼라이저(729)로 제공된다. 데이터 시리얼라이저(729)는 클럭 신호(CLK)와 어드레스 신호(ADDR)에 응답하여 128 비트의 독출 데이터 비트들을 병렬로 수신하여 64 비트의 직렬 데이터 비트들(SDATA[0:63])로 변환시켜 출력한다.
데이터 시리얼라이저(729)에서 출력되는 64 비트의 직렬 데이터 비트들(SDATA[0:63])은 궁극적으로 어드레스 신호(ADDR)와 관련되는 해당 DQ 패드들(DQ[0:7])로 출력될 것이다. 데이터 시리얼라이저(729)로 수신되는 128 비트의 독출 데이터 비트들은 각각의DQ 패드(DQ[0:7])로 출력되는 버스트 길이 BL16에 해당하는 데이터 비트들임을 알 수 있다.
데이터 시리얼라이저(729)는 각각의DQ 패드(DQ[0:7])로 출력될 버스트 길이 BL16에 해당하는 데이터 비트들에 대하여 상위 8 비트들(BL0-BL7)과 하위 8 비트들(BL8-BL15)로 나누어서 직렬 데이터 비트들(SDATA[0:63])로 출력할 수 있다. 데이터 시리얼라이저(729)는 각각의DQ 패드(DQ[0:7])로 출력될 상위 8 비트들(BL0-BL7)을 클럭 신호(CLK)의 상승 에지에서 SDATA 직렬 데이터 비트들로 출력하고, 각각의DQ 패드(DQ[0:7])로 출력될 하위 8 비트들(BL8-BL15)을 클럭 신호(CLK)의 하강 에지에서 SDATA 직렬 데이터 비트들로 출력한다.
데이터 시리얼라이저(729)의 64 비트 직렬 데이터(SDATA[0:63])와 ECC 계산부(725)의 신드롬 데이터(S[0:7])는 ECC 정정부(730)로 제공된다. ECC 정정부(730)는 신드롬 데이터(S[0:7])를 이용하여 64 비트 직렬 데이터(SDATA[0:63])의 상위 8 비트들(BL0-BL7)과 하위 8 비트들(BL8-BL15) 중 에러 비트의 위치를 계산할 수 있다. ECC 정정부(730)는 에러 비트 위치 정보에 따라 64 비트 직렬 데이터(SDATA[0:63])의 상위 8 비트들(BL0-BL7)과 하위 8 비트들(BL8-BL15) 중 에러가 발생한 비트의 로직 값을 반전시켜 에러를 정정할 수 있다.
ECC 정정부(730)는 데이터 시리얼라이저(729)에서 클럭 신호(CLK)의 상승 에지에 응답하여 64 비트 직렬 데이터(SDATA[0:63])의 상위 8 비트들(BL0-BL7)이 출력되는 시점이나 하위 8 비트들(BL8-BL15)이 출력되는 시점에서 에러가 발생한 비트의 로직 값을 반전시켜 에러를 정정할 수 있다. 또는 ECC 정정부(730)는 데이터 시리얼라이저(729) 내 64 비트 직렬 데이터(SDATA[0:63])의 상위 8 비트들(BL0-BL7)과 하위 8 비트들(BL8-BL15)을 래치하는 래치부가 포함되는 경우, 에러가 발생한 비트를 래치하는 래치의 로직 값을 반전시켜 에러를 정정할 수 있다.
이러한 ECC 정정부(730)의 동작은, ECC 계산부(725)에서 에러 비트 검출을 위해 128 비트의 독출 데이터 비트들과 8 비트의 패리티 비트들을 수신하고, XOR 어레이 연산을 이용하여 신드롬 데이터(S[0:7])를 발생하는 동작에 비하면 그 동작 시간이 짧다. ECC 정정부(730)에 의한 에러 정정 동작이 데이터 시리얼라이저(729)에서 출력된 64 비트 직렬 데이터(SDATA[0:63])에서 이루어지더라도, 반도체 메모리 장치(700)는 도 1의 반도체 메모리 장치(100)와 동일한 데이터 억세스 시간(tAA)을 가질 수 있음을 예상할 수 있다. 따라서, 반도체 메모리 장치(700)는 ECC 계산부(725)와 ECC 정정부(730)가 분리 배치되어도 타이밍 오버헤드 문제를 갖지 않는다.
ECC 정정부(730)에서 출력되는 에러 정정된 데이터(CSDATA[0:63])는 입출력 회로부(740)로 제공된다. 입출력 회로부(740)는 에러 정정된 데이터(CSDATA[0:63])를 수신하고, 각각의DQ 패드(DQ[0:7])에 해당하는 버스트 길이 BL16 데이터 비트들을 출력한다. 이에 따라, 반도체 메모리 장치(700)는 무결성의 데이터를 안정적으로 출력한다.
도 9 내지 도 13은 본 발명의 다양한 실시예들에 따른 분할 배치되는 ECC 회로를 포함하는 DRAM을 포함하는 메모리 모듈을 설명하는 도면들이다.
도 9를 참조하면, 메모리 모듈(900)은 인쇄 회로 기판(901), 복수의 DRAM 칩들(902) 및 커넥터(903)를 포함한다. 복수의 DRAM 칩들(902)은 인쇄 회로 기판(901)의 상면과 하면에 결합될 수 있다. 커넥터(903)는 도전 선들(미도시)을 통해 복수의 DRAM 칩들(902)과 전기적으로 연결된다. 또한, 커넥터(903)는 외부 호스트의 슬롯에 연결될 수 있다.
각각의 DRAM 칩(902)은 다수개의 뱅크들, 뱅크들 각각에 연결되는 데이터 센싱부들 그리고 입출력 회로부를 포함할 수 있다. 데이터 센싱부들 각각은 각각의 뱅크의 메모리 셀들에서 독출되는 병렬 데이터 비트들을 감지 증폭하는 데이터 라인 센스 앰프들, 병렬 데이터 비트들 중 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부, 신드롬 데이터를 이용하여 병렬 데이터 비트들 중 에러 비트를 정정하여 에러 정정된 병렬 데이터 비트들을 출력하는 ECC 정정부, 그리고 에러 정정된 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하여 입출력 회로부로 출력하는 데이터 시리얼라이저를 포함할 수 있다. ECC 계산부와 ECC 정정부는 해당 뱅크 각각과 연결되는 데이터 센싱부 내에서 서로 분리 배치되고, ECC 계산부는 데이터 라인 센스 앰프들에 인접하게 배치될 수 있다.
각각의 DRAM 칩(902)은 다수개의 뱅크들, 뱅크들 각각과 연결되는 데이터 센싱부들, ECC 정정부 그리고 입출력 회로부를 포함할 수 있다. 데이터 센싱부들 각각은 각각의 뱅크의 메모리 셀들에서 독출되는 병렬 데이터 비트들 중에 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부와, 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하는 데이터 시리얼라이저를 포함할 수 있다. ECC 정정부는 신드롬 데이터를 이용하여 직렬 데이터 비트들 중 에러 비트를 정정하여 에러 정정된 직렬 데이터 비트들을 입출력 회로부로 출력할 수 있다. 입출력 회로부는 버스트 길이에 대응하는 에러 정정된 직렬 데이터 비트들을 데이터 입출력 패드(DQ)로 출력할 수 있다. ECC 계산부는 해당 뱅크 각각과 연결되는 데이터 센싱부 내에 배치되고, ECC 정정부는 뱅크들에 공유되며 입출력 회로부에 인접하게 배치될 수 있다.
도 10을 참조하면, 메모리 모듈(1000)은 인쇄 회로 기판(1001), 복수의 DRAM 칩들(1002), 커넥터(1003) 그리고 복수의 버퍼 칩들(1004)을 포함한다. 복수의 버퍼 칩들(1004)은 각각의 DRAM 칩(1002)과 커넥터(1003) 사이에 배치될 수 있다. DRAM 칩들(1002)과 버퍼 칩들(1004)은 인쇄 회로 기판(1001)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(1001)의 상면 및 하면에 형성되는 DRAM 칩들(1002)과 버퍼 칩들(1004)은 복수의 비아 홀들을 통해 연결될 수 있다.
각각의 DRAM 칩(1002)은 다수개의 뱅크들, 뱅크들 각각에 연결되는 데이터 센싱부들 그리고 입출력 회로부를 포함할 수 있다. 데이터 센싱부들 각각은 각각의 뱅크의 메모리 셀들에서 독출되는 병렬 데이터 비트들을 감지 증폭하는 데이터 라인 센스 앰프들, 병렬 데이터 비트들 중 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부, 신드롬 데이터를 이용하여 병렬 데이터 비트들 중 에러 비트를 정정하여 에러 정정된 병렬 데이터 비트들을 출력하는 ECC 정정부, 그리고 에러 정정된 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하여 입출력 회로부로 출력하는 데이터 시리얼라이저를 포함할 수 있다. ECC 계산부와 ECC 정정부는 해당 뱅크 각각과 연결되는 데이터 센싱부 내에서 서로 분리 배치되고, ECC 계산부는 데이터 라인 센스 앰프들에 인접하게 배치될 수 있다.
각각의 DRAM 칩(1002)은 다수개의 뱅크들, 뱅크들 각각과 연결되는 데이터 센싱부들, ECC 정정부 그리고 입출력 회로부를 포함할 수 있다. 데이터 센싱부들 각각은 각각의 뱅크의 메모리 셀들에서 독출되는 병렬 데이터 비트들 중에 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부와, 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하는 데이터 시리얼라이저를 포함할 수 있다. ECC 정정부는 신드롬 데이터를 이용하여 직렬 데이터 비트들 중 에러 비트를 정정하여 에러 정정된 직렬 데이터 비트들을 입출력 회로부로 출력할 수 있다. 입출력 회로부는 버스트 길이에 대응하는 에러 정정된 직렬 데이터 비트들을 데이터 입출력 패드(DQ)로 출력할 수 있다. ECC 계산부는 해당 뱅크 각각과 연결되는 데이터 센싱부 내에 배치되고, ECC 정정부는 뱅크들에 공유되며 입출력 회로부에 인접하게 배치될 수 있다.
버퍼 칩(1004)은 버퍼 칩(1004)과 연결되는 DRAM 칩(1002)의 특성을 테스트한 결과를 저장할 수 있다. 버퍼 칩(1004)은 저장된 특성 정보를 이용하여 해당 DRAM 칩(1002)의 동작을 관리함으로써, 위크(weak) 셀이나 위크 페이지가 DRAM 칩(1002) 동작에 미치는 영향을 감소시킨다. 예컨대, 버퍼 칩(1004)은 그 내부에 저장부를 두어, DRAM 칩(1002)의 위크 셀 또는 위크 페이지를 구제할 수 있다.
도 11을 참조하면, 메모리 모듈(1100)은 인쇄 회로 기판(1101), 복수의 DRAM 칩들(1102), 커넥터(1103), 복수의 버퍼 칩들(1104) 그리고 콘트롤러(1105)를 포함한다. 콘트롤러(1105)는 DRAM 칩들(1102)과 버퍼 칩들(1104)과 통신하고, DRAM 칩들(1102)의 동작 모드를 제어한다. 콘트롤러(1105)는 DRAM 칩(1105)의 모드 레지스터를 이용하여 다양한 기능들, 특성들 그리고 모드들을 제어할 수 있다.
각각의 DRAM 칩(1102)은 다수개의 뱅크들, 뱅크들 각각에 연결되는 데이터 센싱부들 그리고 입출력 회로부를 포함할 수 있다. 데이터 센싱부들 각각은 각각의 뱅크의 메모리 셀들에서 독출되는 병렬 데이터 비트들을 감지 증폭하는 데이터 라인 센스 앰프들, 병렬 데이터 비트들 중 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부, 신드롬 데이터를 이용하여 병렬 데이터 비트들 중 에러 비트를 정정하여 에러 정정된 병렬 데이터 비트들을 출력하는 ECC 정정부, 그리고 에러 정정된 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하여 입출력 회로부로 출력하는 데이터 시리얼라이저를 포함할 수 있다. ECC 계산부와 ECC 정정부는 해당 뱅크 각각과 연결되는 데이터 센싱부 내에서 서로 분리 배치되고, ECC 계산부는 데이터 라인 센스 앰프들에 인접하게 배치될 수 있다.
각각의 DRAM 칩(1102)은 다수개의 뱅크들, 뱅크들 각각과 연결되는 데이터 센싱부들, ECC 정정부 그리고 입출력 회로부를 포함할 수 있다. 데이터 센싱부들 각각은 각각의 뱅크의 메모리 셀들에서 독출되는 병렬 데이터 비트들 중에 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부와, 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하는 데이터 시리얼라이저를 포함할 수 있다. ECC 정정부는 신드롬 데이터를 이용하여 직렬 데이터 비트들 중 에러 비트를 정정하여 에러 정정된 직렬 데이터 비트들을 입출력 회로부로 출력할 수 있다. 입출력 회로부는 버스트 길이에 대응하는 에러 정정된 직렬 데이터 비트들을 데이터 입출력 패드(DQ)로 출력할 수 있다. ECC 계산부는 해당 뱅크 각각과 연결되는 데이터 센싱부 내에 배치되고, ECC 정정부는 뱅크들에 공유되며 입출력 회로부에 인접하게 배치될 수 있다.
DRAM 모듈들(900, 1000, 1100)은 SIMM(Single in-line memory module), DIMM(Dual in-line memory module), SO-DIMM(Small-outline DIMM), UDIMM(Unbuffered DIMM), FBDIMM(Fully-buffered DIMM), RBDIMM(Rank-buffered DIMM), LRDIMM(Load-reduced DIMM), mini-DIMM 및 micro-DIMM 등의 메모리 모듈에 적용될 수 있다.
도 12는 본 발명의 다양한 실시예들에 따른 분할 배치되는 ECC 회로를 포함하는 DRAM 반도체 레이어들을 구비하는 적층 구조의 반도체 장치를 설명하는 도면이다.
도 12를 참조하면, 반도체 장치(1200)는 다수의 DRAM 반도체 레이어들(LA1 내지 LAn)을 구비할 수 있다. 반도체 레이어들(LA1 내지 LAn) 각각은 DRAM 셀들로 구성되는 메모리 셀 어레이들(1201)을 포함하는 메모리 칩일 수 있으며, 반도체 레이어들(LA1 내지 LAn) 중 일부는 외부의 콘트롤러와 인터페이싱을 수행하는 마스터 칩이고, 나머지는 데이터를 저장하는 슬레이브 칩일 수 있다. 도 12에서, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩이고, 나머지 반도체 레이어들(LA2 내지 LAn)은 슬레이브 칩일 수 있다.
다수의 반도체 레이어들(LA1 내지 LAn)은 관통 실리콘 비아(TSV, 1202)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미 도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신할 수 있다.
또한, 반도체 레이어들(LA1 내지 LAn) 사이의 신호의 전달은 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 예컨대, 라디오 주파수(Radio frequency, RF)파 또는 초음파를 이용하는 방사형(radiative) 방식, 자기 유도(magnetic induction)을 이용하는 유도 커플링(inductive coupling) 방식, 또는 자기장 공진을 이용하는 비방사형(non-radiative) 방식을 이용하여 서로 연결될 수 있다.
방사형 방식은 모노폴(monopole)이나 PIFA(planar inverted-F antenna) 등의 안테나를 이용하여, 무선으로 신호를 전달하는 방식이다. 시간에 따라 변화하는 전계나 자계가 서로 영향을 주면서 방사가 일어나며, 같은 주파수의 안테나가 있을 경우 입사파의 극(polarization) 특성에 맞게 신호를 수신할 수 있다. 유도 커플링 방식은 코일을 여러 번 감아서 한 방향으로 강한 자계를 발생시키고, 비슷한 주파수에서 공진하는 코일을 근접시켜 커플링을 발생시키는 방식이다. 비방사형 방식은, 근거리 전자장을 통해 같은 주파수로 공진하는 두 매체들 사이에서 전자파를 이동시키는 감쇄파 결합(evanescent wave coupling)을 이용하는 방식이다.
각각의 반도체 레이어(LA1 내지 LAn)는 다수개의 뱅크들, 뱅크들 각각에 연결되는 데이터 센싱부들 그리고 입출력 회로부를 포함할 수 있다. 데이터 센싱부들 각각은 각각의 뱅크의 메모리 셀들에서 독출되는 병렬 데이터 비트들을 감지 증폭하는 데이터 라인 센스 앰프들, 병렬 데이터 비트들 중 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부, 신드롬 데이터를 이용하여 병렬 데이터 비트들 중 에러 비트를 정정하여 에러 정정된 병렬 데이터 비트들을 출력하는 ECC 정정부, 그리고 에러 정정된 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하여 입출력 회로부로 출력하는 데이터 시리얼라이저를 포함할 수 있다. ECC 계산부와 ECC 정정부는 해당 뱅크 각각과 연결되는 데이터 센싱부 내에서 서로 분리 배치되고, ECC 계산부는 데이터 라인 센스 앰프들에 인접하게 배치될 수 있다.
각각의 반도체 레이어(LA1 내지 LAn)는 다수개의 뱅크들, 뱅크들 각각과 연결되는 데이터 센싱부들, ECC 정정부 그리고 입출력 회로부를 포함할 수 있다. 데이터 센싱부들 각각은 각각의 뱅크의 메모리 셀들에서 독출되는 병렬 데이터 비트들 중에 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부와, 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하는 데이터 시리얼라이저를 포함할 수 있다. ECC 정정부는 신드롬 데이터를 이용하여 직렬 데이터 비트들 중 에러 비트를 정정하여 에러 정정된 직렬 데이터 비트들을 입출력 회로부로 출력할 수 있다. 입출력 회로부는 버스트 길이에 대응하는 에러 정정된 직렬 데이터 비트들을 데이터 입출력 패드(DQ)로 출력할 수 있다. ECC 계산부는 해당 뱅크 각각과 연결되는 데이터 센싱부 내에 배치되고, ECC 정정부는 뱅크들에 공유되며 입출력 회로부에 인접하게 배치될 수 있다.
앞서 설명된 도 9 내지 도 11의 모듈 구조에서 각각의 DRAM 칩은 복수의 DRAM 반도체 레이어들(LA1~LAn)을 포함할 수 있다.
도 13은 본 발명의 다양한 실시예에 따른 분할 배치되는 ECC 회로를 포함하는 DRAM을 포함하는 메모리 시스템을 설명하는 도면이다.
도 13을 참조하면, 메모리 시스템(1300)은 광 연결 장치들(1301A, 1301B)과 콘트롤러(1302) 그리고 DRAM(1303)을 포함한다. 광 연결 장치들(1301A, 1301B)은 콘트롤러(1302)와 DRAM(1303)을 상호 연결한다(interconnect). 콘트롤러(1302)는 컨트롤 유닛(1304), 제1 송신부(1305), 제1 수신부(1306)를 포함한다. 컨트롤 유닛(1304)은 제1 전기 신호(SN1)를 제1 송신부(1305)로 전송한다. 제1 전기 신호(SN1)는 DRAM(1303)으로 전송되는 커맨드 신호들, 클럭킹 신호들, 어드레스 신호들 또는 기입 데이터 등으로 구성될 수 있다.
제1 송신부(1305)는 제1 광 변조기(1305A)를 포함하고, 제1 광 변조기(1305A)는 제1 전기 신호(SN1)를 제1 광 송신 신호(OTP1EC)로 변환하여 광 연결 장치(1301A)로 전송한다. 제1 광 송신 신호(OTP1EC)는 광 연결 장치(1301A)를 통하여 시리얼 통신으로 전송된다. 제1 수신부(1306)는 제1 광 복조기(1306B)를 포함하고, 제1 광 복조기(1306B)는 광 연결 장치(1301B)로부터 수신된 제2 광 수신 신호(OPT2OC)를 제2 전기 신호(SN2)로 변환하여 컨트롤 유닛(1304)으로 전송한다.
DRAM(1303)는 제2 수신부(1307), 메모리 셀 어레이를 포함하는 메모리 영역(1308) 및 제2 송신부(1309)를 포함한다. 메모리 영역(1308)은 다수개의 뱅크들, 뱅크들 각각에 연결되는 데이터 센싱부들 그리고 입출력 회로부를 포함할 수 있다. 데이터 센싱부들 각각은 각각의 뱅크의 메모리 셀들에서 독출되는 병렬 데이터 비트들을 감지 증폭하는 데이터 라인 센스 앰프들, 병렬 데이터 비트들 중 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부, 신드롬 데이터를 이용하여 병렬 데이터 비트들 중 에러 비트를 정정하여 에러 정정된 병렬 데이터 비트들을 출력하는 ECC 정정부, 그리고 에러 정정된 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하여 입출력 회로부로 출력하는 데이터 시리얼라이저를 포함할 수 있다. ECC 계산부와 ECC 정정부는 해당 뱅크 각각과 연결되는 데이터 센싱부 내에서 서로 분리 배치되고, ECC 계산부는 데이터 라인 센스 앰프들에 인접하게 배치될 수 있다.
메모리 영역(1308)은 다수개의 뱅크들, 뱅크들 각각과 연결되는 데이터 센싱부들, ECC 정정부 그리고 입출력 회로부를 포함할 수 있다. 데이터 센싱부들 각각은 각각의 뱅크의 메모리 셀들에서 독출되는 병렬 데이터 비트들 중에 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부와, 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하는 데이터 시리얼라이저를 포함할 수 있다. ECC 정정부는 신드롬 데이터를 이용하여 직렬 데이터 비트들 중 에러 비트를 정정하여 에러 정정된 직렬 데이터 비트들을 입출력 회로부로 출력할 수 있다. 입출력 회로부는 버스트 길이에 대응하는 에러 정정된 직렬 데이터 비트들을 데이터 입출력 패드(DQ)로 출력할 수 있다. ECC 계산부는 해당 뱅크 각각과 연결되는 데이터 센싱부 내에 배치되고, ECC 정정부는 뱅크들에 공유되며 입출력 회로부에 인접하게 배치될 수 있다.
제2 수신부(1307)은 제2 광 복조기(1307A)를 포함하고, 제2 광 복조기(1307A)는 광 연결 장치(1301A)로부터 제1 광 수신 신호(OPT1OC)를 제1 전기 신호(SN1)로 변환하여 메모리 영역(1308)으로 전송한다.
메모리 영역(1308)에서는 제1 전기 신호(SN1)에 응답하여 기입 데이터를 메모리 셀에 기입하거나 메모리 영역(1308)로부터 독출된 데이터를 제2 전기 신호(SN2)로서 제2 송신부(1309)로 전송한다. 제2 전기 신호(SN2)는 메모리 콘트롤러(1302)로 전송되는 클럭킹 신호, 독출 데이터 등으로 구성될 수 있다. 제2 송신부(1309)는 제2 광 변조기(1309B)를 포함하고, 제2 광 변조기(1309B)는 제2 전기 신호(SN2)를 제2 광 데이터 신호(OPT2EC)로 변환하여 광 연결 장치(1301B)로 전송한다. 제2 광 송신 신호(OTP2EC)는 광 연결 장치(1301B)를 통하여 시리얼 통신으로 전송된다.
도 14는 본 발명의 다양한 실시예들에 따른 분할 배치되는 ECC 회로를 포함하는 DRAM을 포함하는 데이터 처리 시스템을 설명하는 도면이다.
도 14를 참조하면, 데이터 처리 시스템(1400)은 제1 장치(1401), 제2 장치(1402) 그리고 다수개의 광 연결 장치들(1403, 1404)을 포함한다. 제1 장치(1401)와 제 2 장치(1402)는 시리얼 통신을 통하여 광 신호를 통신할 수 있다.
제 1 장치(1401)는 DRAM(1405A), 제1 광원(1406A), 전-광 변환(Electric to Optical Conversion) 동작을 수행할 수 있는 제1 광 변조기(Optical modulator; 1407A) 그리고 광-전 변환(Optical to Electric Conversion) 동작을 수행할 수 있는 제1 광 복조기(Optical de-modulator; 1408A)를 포함할 수 있다. 제2 장치(1402)는 DRAM(1405B), 제2 광원(1406B), 제2 광 변조기(1407B) 그리고 제1 광 복조기(1408B)를 포함한다.
DRAM(1405A, 1405B)은 다수개의 뱅크들, 뱅크들 각각에 연결되는 데이터 센싱부들 그리고 입출력 회로부를 포함할 수 있다. 데이터 센싱부들 각각은 각각의 뱅크의 메모리 셀들에서 독출되는 병렬 데이터 비트들을 감지 증폭하는 데이터 라인 센스 앰프들, 병렬 데이터 비트들 중 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부, 신드롬 데이터를 이용하여 병렬 데이터 비트들 중 에러 비트를 정정하여 에러 정정된 병렬 데이터 비트들을 출력하는 ECC 정정부, 그리고 에러 정정된 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하여 입출력 회로부로 출력하는 데이터 시리얼라이저를 포함할 수 있다. ECC 계산부와 ECC 정정부는 해당 뱅크 각각과 연결되는 데이터 센싱부 내에서 서로 분리 배치되고, ECC 계산부는 데이터 라인 센스 앰프들에 인접하게 배치될 수 있다.
DRAM(1405A, 1405B)은 다수개의 뱅크들, 뱅크들 각각과 연결되는 데이터 센싱부들, ECC 정정부 그리고 입출력 회로부를 포함할 수 있다. 데이터 센싱부들 각각은 각각의 뱅크의 메모리 셀들에서 독출되는 병렬 데이터 비트들 중에 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부와, 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하는 데이터 시리얼라이저를 포함할 수 있다. ECC 정정부는 신드롬 데이터를 이용하여 직렬 데이터 비트들 중 에러 비트를 정정하여 에러 정정된 직렬 데이터 비트들을 입출력 회로부로 출력할 수 있다. 입출력 회로부는 버스트 길이에 대응하는 에러 정정된 직렬 데이터 비트들을 데이터 입출력 패드(DQ)로 출력할 수 있다. ECC 계산부는 해당 뱅크 각각과 연결되는 데이터 센싱부 내에 배치되고, ECC 정정부는 뱅크들에 공유되며 입출력 회로부에 인접하게 배치될 수 있다.
제 1 및 제2 광원들(1406A, 1406B)은 지속 파형을 갖는 광 신호를 출력한다. 제 1 및 제2 광원들(1406A)은 다파장 광원인 분산형 피이드백 레이저 다이오드(Distributed Feed-Back Laser Diode; 이하 "DFB-LD"라고 칭한다) 또는 패브리 페롯 레이저 다이오드(Fabry Perot Laser Diode, 이하 "FP-LD"라고 칭한다)를 광원으로 사용할 수 있다.
제1 광 변조기(1407A)는 전송 데이터를 광 송신 신호로 변환하여 광 연결 장치(1403)로 전송한다. 제1 광 변조기(1407A)는 전송 데이터에 따라 제1 광원(1406A)에서 수신된 광신호의 파장을 변조할 수 있다. 제1 광 복조기(1408A)는 제 2 장치(1402)의 제2 광 변조기(1407B)으로부터 출력된 광 신호를 광 연결 장치(1404)를 통하여 수신하고 복조하여 복조된 전기 신호를 출력한다.
제2 광 변조기(1407B)는 제2 장치(1402)의 전송 데이터를 광 송신 신호로 변환하여 광 연결 장치(1404)로 전송한다. 제2 광 변조기(1407B)는 전송 데이터에 따라 제2 광원(1406B)에서 수신된 광 신호의 파장을 변조할 수 있다. 제2 광 복조기(1408B)는 제 1 장치(1401)의 제1 광 변조기(1407A)로부터 출력된 광 신호를 광 연결 장치(1403)를 통하여 수신하고 복조하여, 복조된 전기 신호를 출력한다.
도 15는 발명의 다양한 실시예들에 따른 분할 배치되는 ECC 회로를 포함하는 DRAM을 포함하는 서버 시스템을 설명하는 도면이다.
도 15를 참조하면, 서버 시스템(1500)은 메모리 컨트롤러(1502) 및 복수의 메모리 모듈들(1503)을 구비한다. 각각의 메모리 모듈(1503)은 복수의 DRAM 칩들(1504)을 포함할 수 있다.
DRAM 칩(1504)은 다수개의 뱅크들, 뱅크들 각각에 연결되는 데이터 센싱부들 그리고 입출력 회로부를 포함할 수 있다. 데이터 센싱부들 각각은 각각의 뱅크의 메모리 셀들에서 독출되는 병렬 데이터 비트들을 감지 증폭하는 데이터 라인 센스 앰프들, 병렬 데이터 비트들 중 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부, 신드롬 데이터를 이용하여 병렬 데이터 비트들 중 에러 비트를 정정하여 에러 정정된 병렬 데이터 비트들을 출력하는 ECC 정정부, 그리고 에러 정정된 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하여 입출력 회로부로 출력하는 데이터 시리얼라이저를 포함할 수 있다. ECC 계산부와 ECC 정정부는 해당 뱅크 각각과 연결되는 데이터 센싱부 내에서 서로 분리 배치되고, ECC 계산부는 데이터 라인 센스 앰프들에 인접하게 배치될 수 있다.
DRAM 칩(1504)은 다수개의 뱅크들, 뱅크들 각각과 연결되는 데이터 센싱부들, ECC 정정부 그리고 입출력 회로부를 포함할 수 있다. 데이터 센싱부들 각각은 각각의 뱅크의 메모리 셀들에서 독출되는 병렬 데이터 비트들 중에 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부와, 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하는 데이터 시리얼라이저를 포함할 수 있다. ECC 정정부는 신드롬 데이터를 이용하여 직렬 데이터 비트들 중 에러 비트를 정정하여 에러 정정된 직렬 데이터 비트들을 입출력 회로부로 출력할 수 있다. 입출력 회로부는 버스트 길이에 대응하는 에러 정정된 직렬 데이터 비트들을 데이터 입출력 패드(DQ)로 출력할 수 있다. ECC 계산부는 해당 뱅크 각각과 연결되는 데이터 센싱부 내에 배치되고, ECC 정정부는 뱅크들에 공유되며 입출력 회로부에 인접하게 배치될 수 있다.
서버 시스템(1500)은 제1 회로 기판(1501)의 소켓들(1505)에 제2 회로 기판(1506)이 결합되는 구조를 가질 수 있다. 서버 시스템(1500)은 신호 채널 별로 하나의 제2 회로 기판(1506)이 제1 회로 기판(1501)과 연결되는 채널 구조를 설계할 수 있다. 그러나 이에 제한되는 것은 아니고, 다양한 구조를 가질 수 있다.
한편, 메모리 모듈들(1503)의 신호의 전달이 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 광학적 입출력 접속을 위해, 서버 시스템(1500)은 전-광 변환 유닛(1507)을 더 포함할 수 있으며, 메모리 모듈들(1503) 각각은 광-전 변환 유닛(1508)을 더 포함할 수 있다.
메모리 컨트롤러(1502)는 전기적 채널(EC)을 통하여 전-광 변환 유닛(1507)에 접속된다. 전-광 변환 유닛(1507)은 전기적 채널(EC)을 통하여 메모리 컨트롤러(1502)로부터 수신된 전기적 신호를 광 신호로 변환시켜 광 채널(OC) 측으로 전달한다. 또한, 전-광 변환 유닛(1507)은 광 채널(OC)을 통하여 수신되는 광 신호를 전기적 신호로 변환시켜 전기적 채널(EC) 측으로 전달하는 신호 처리를 실행한다.
메모리 모듈들(1503)은 광 채널(OC)을 통하여 전-광 변환 유닛(1507)과 접속된다. 메모리 모듈(1503)로 인가된 광 신호는 광-전 변환 유닛(1508)을 통해 전기적 신호로 변환되어 DRAM 칩들(1504)로 전달될 수 있다. 이와 같은 광 연결 메모리 모듈들로 구성된 서버 시스템(1500)은 높은 저장 용량과 빠른 처리 속도를 지원할 수 있다.
도 16은 본 발명에 다양한 실시예들에 따른 분할 배치되는 ECC 회로를 포함하는 DRAM이 장착된 컴퓨터 시스템을 설명하는 도면이다.
도 16을 참조하면, 컴퓨터 시스템(1600)은 모바일 기기나 데스크 톱 컴퓨터 등에 장착될 수 있다. 컴퓨터 시스템(1600)은 시스템 버스(1604)에 전기적으로 연결되는 DRAM 메모리 시스템(1601), 중앙 처리 장치(1605), 사용자 인터페이스(1607) 및 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1608)을 포함할 수 있다. 컴퓨터 시스템(1600)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있다.
사용자 인터페이스(1607)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페스(1607)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(1607)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(1607) 또는 모뎀(1608)을 통해 제공되거나 중앙 처리 장치(1605)에 의해서 처리된 데이터는 DRAM 메모리 시스템(1601)에 저장될 수 있다.
DRAM 메모리 시스템(1601)은 DRAM(1602)와 메모리 콘트롤러(1603)를 포함할 수 있다. DRAM(1602)에는 중앙 처리 장치(1605)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. DRAM(1602)은 다수개의 뱅크들, 뱅크들 각각에 연결되는 데이터 센싱부들 그리고 입출력 회로부를 포함할 수 있다. 데이터 센싱부들 각각은 각각의 뱅크의 메모리 셀들에서 독출되는 병렬 데이터 비트들을 감지 증폭하는 데이터 라인 센스 앰프들, 병렬 데이터 비트들 중 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부, 신드롬 데이터를 이용하여 병렬 데이터 비트들 중 에러 비트를 정정하여 에러 정정된 병렬 데이터 비트들을 출력하는 ECC 정정부, 그리고 에러 정정된 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하여 입출력 회로부로 출력하는 데이터 시리얼라이저를 포함할 수 있다. ECC 계산부와 ECC 정정부는 해당 뱅크 각각과 연결되는 데이터 센싱부 내에서 서로 분리 배치되고, ECC 계산부는 데이터 라인 센스 앰프들에 인접하게 배치될 수 있다.
DRAM(1602)은 다수개의 뱅크들, 뱅크들 각각과 연결되는 데이터 센싱부들, ECC 정정부 그리고 입출력 회로부를 포함할 수 있다. 데이터 센싱부들 각각은 각각의 뱅크의 메모리 셀들에서 독출되는 병렬 데이터 비트들 중에 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부와, 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하는 데이터 시리얼라이저를 포함할 수 있다. ECC 정정부는 신드롬 데이터를 이용하여 직렬 데이터 비트들 중 에러 비트를 정정하여 에러 정정된 직렬 데이터 비트들을 입출력 회로부로 출력할 수 있다. 입출력 회로부는 버스트 길이에 대응하는 에러 정정된 직렬 데이터 비트들을 데이터 입출력 패드(DQ)로 출력할 수 있다. ECC 계산부는 해당 뱅크 각각과 연결되는 데이터 센싱부 내에 배치되고, ECC 정정부는 뱅크들에 공유되며 입출력 회로부에 인접하게 배치될 수 있다.
컴퓨터 시스템(1600)이 무선 통신을 수행하는 장비인 경우, 컴퓨터 시스템(1600)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000 과 같은 통신 시스템에서 사용될 수 있다. 컴퓨터 시스템(1600)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다.
시스템에는 처리 속도가 빠른 캐시 메모리, RAM 등과 대용량 데이터를 저장하기 위한 스토리지를 따로 두었는데 대해, 본 발명의 실시예에 따른 DRAM 시스템 하나로 전술한 메모리들을 모두 대체할 수 있을 것이다. 즉, DRAM을 포함하는 메모리 장치에서 대용량의 데이터를 빠르게 저장할 수 있어, 컴퓨터 시스템 구조가 단순해질 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 복수개의 메모리 셀들을 포함하는 적어도 하나의 뱅크;
    상기 적어도 하나의 뱅크의 상기 메모리 셀들에서 독출되는 병렬 데이터 비트들 중 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부;
    상기 ECC 계산부와 분리되고, 상기 신드롬 데이터를 이용하여 상기 병렬 데이터 비트들 중 상기 에러 비트를 정정하여 에러 정정된 병렬 데이터 비트들을 출력하는 ECC 정정부; 및
    상기 에러 정정된 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하는 데이터 시리얼라이저를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 메모리 셀들에서 독출되는 상기 병렬 데이터 비트들을 감지 증폭하는 데이터 라인 센스 앰프들을 더 구비하고,
    상기 ECC 계산부는 상기 데이터 라인 센스 앰프들에 인접하게 배치되고, 상기 ECC 정정부는 상기 데이터 시리얼라이저에 인접하게 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 적어도 하나의 뱅크는
    제1 메모리 셀들을 포함하는 다수개의 제1 메모리 셀 블락들; 및
    제2 메모리 셀들을 포함하고, 상기 제1 메모리 셀 블락들 내 상기 메모리 셀들 중 불량 셀을 구제하는 ECC 동작의 패리티 비트들을 상기 제2 메모리 셀들에 저장하는 제2 메모리 셀 블락을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 데이터 시리얼라이저에서 출력되며 버스트 길이에 대응하는 상기 직렬 데이터 비트들을 데이터 입출력 패드(DQ)로 출력하는 입출력 회로부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 데이터 시리얼라이저는
    상기 에러 정정된 병렬 데이터 비트들을 상기 버스트 길이의 상위 비트 그룹과 하위 비트 그룹으로 나누어 상기 직렬 데이터 비트들로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 복수개의 메모리 셀들을 포함하는 다수개의 뱅크들;
    상기 뱅크들 각각과 연결되고, 상기 메모리 셀들에서 독출되는 병렬 데이터 비트들 중에 에러 비트를 검출하기 위한 신드롬 데이터를 발생하는 ECC 계산부;
    상기 병렬 데이터 비트들을 수신하여 직렬 데이터 비트들로 변환하는 데이터 시리얼라이저; 및
    상기 신드롬 데이터를 이용하여 상기 직렬 데이터 비트들 중 상기 에러 비트를 정정하여 에러 정정된 직렬 데이터 비트들을 출력하는 ECC 정정부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 반도체 메모리 장치는
    상기 메모리 셀들에서 독출되는 상기 병렬 데이터 비트들을 감지 증폭하는 데이터 라인 센스 앰프들을 더 구비하고,
    상기 ECC 계산부는 상기 데이터 라인 센스 앰프들에 인접하게 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 ECC 정정부는
    상기 다수개의 뱅크들에 공유되고, 상기 뱅크들 각각의 상기 에러 정정된 직렬 데이터 비트들을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6항에 있어서, 상기 반도체 메모리 장치는
    버스트 길이에 대응하는 상기 에러 정정된 직렬 데이터 비트들을 데이터 입출력 패드(DQ)로 출력하는 입출력 회로부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 데이터 시리얼라이저는
    상기 병렬 데이터 비트들을 상기 버스트 길이의 상위 비트 그룹과 하위 비트 그룹으로 나누어 상기 직렬 데이터 비트들로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
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