JP7016332B2 - 半導体メモリ装置 - Google Patents

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Description

本発明はメモリ装置に関し、特に、さらに詳細にはエラーチェック及び訂正を行うことができる半導体メモリ装置に関する。
ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＤＲＡＭ）は、構造が簡単で、単位体積容量が高く、コストが低いという利点を有し、各種電子装置に応用することができる。データ伝送及び／又はデータ記憶の過程において、データの信頼性は、重要な課題である。一般に、現在のダイナミックランダムアクセスメモリは、しばしばエラーチェック及び訂正（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ，ＥＣＣ）技術を用いてデータの信頼性を向上させている。ダイナミックランダムアクセスメモリに書き込まれるデータは、まずＥＣＣ符号化処理を施されて対応するＥＣＣコードが生成され、データ及びＥＣＣコードが併せて記憶される。データが読み出される時、読み出されたデータは、ＥＣＣコードと比較及び復号化され、データ内のエラービットを訂正し、訂正後のビットを出力することができる。
ウエハの小型化の要求を満たすために、一般的なＤＲＡＭは、単一エラー訂正（Ｓｉｎｇｌｅ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ）技術を採用している。この技術は、１つのデータユニット中の１つのエラービットしか訂正することができず、２つ以上のエラービットがある状況を処理することはできない。しかしながら、データがＤＲＡＭに記憶される時、高温、リフレッシュ動作などによって引き起こされるソフトエラー（Ｓｏｆｔ ｅｒｒｏｒ）のために、エラービットが間歇的且つランダムに生成される可能性がある。1つのデータユニット中に１つのエラービットが存在し即時に訂正されたデータをメモリに書き戻さない場合、２つ以上のエラービットが累積すると、ＥＣＣ機能が失効することになり、それにより、データの信頼性が低下する。
本発明は、データ読み出しサイクル中に間歇的発生するエラービットを即時に訂正することができる半導体メモリ装置を提供する。
本発明の半導体メモリ装置は、データメモリアレイ、パリティメモリアレイ、データ読み書き訂正部、パリティ読み書き部及びシンドローム生成デコード部を含む。データメモリアレイは、アプリケーションデータを記憶する。パリティメモリアレイは、アプリケーションデータに対応するパリティデータを記憶する。データ読み書き訂正部は、データメモリアレイに結合され、データメモリアレイのアプリケーションデータを読み出し、対応する第１アプリケーションリードデータを出力する。パリティ読み書き部は、パリティメモリアレイに結合され、パリティメモリアレイに対してパリティデータの読み出しを行い、対応するパリティリードデータを出力する。シンドローム生成デコード部は、データ読み書き訂正部及びパリティ読み書き部に結合されており、アプリケーションデータの読み出しサイクルにおいて、シンドローム生成デコード部は、第１アプリケーションリードデータに基づいてシンドロームライトデータを生成し、シンドロームライトデータ及びパリティリードデータを比較、復号化し、検証比較データを生成する。同じ読み出しサイクルにおいて、データ読み書き訂正部は、検証比較データに基づいてアプリケーションデータを訂正し、訂正後のアプリケーションデータをデータメモリアレイに書き戻し、対応する出力データを出力する。
本発明の一実施例において、上記データ読み書き訂正部は、複数のリードアンプ、複数のデータコレクタ及び複数のライトアンプを含む。複数のリードアンプは、データメモリアレイからアプリケーションデータを読み出して増幅し、対応する第１アプリケーションリードデータ及び第２アプリケーションリードデータを生成する。各データコレクタは、対応するリードアンプに結合される。複数のデータコレクタは、第２アプリケーションリードデータをラッチし、検証比較データに基づいて第２アプリケーションリードデータにおけるエラービットを訂正して出力データを生成し、対応する訂正データを出力する。各ライトアンプは、対応するリードアンプ及びデータコレクタに結合される。複数のライトアンプは、訂正データ及び検証比較データに基づいて訂正後のアプリケーションデータをデータメモリアレイに書き込む。
上記に基づいて、データ読み出しサイクル中に１ビットのエラービットが発生した場合、本発明の半導体メモリ装置は、同じ読み出しサイクル中にエラービットの位置をチェックし、即時に訂正を行い、訂正後の正しいデータをメモリアレイに書き戻すことができる。これにより、２ビット以上のエラービットの累積を回避し、データの信頼性を向上させることができる。
本発明の一実施例に係る半導体メモリ装置の回路説明図である。 本発明の一実施例に係るデータ読み書き訂正部の回路図である。 本発明の一実施例に係る半導体メモリ装置読み出し動作の波形説明図である。 本発明の一実施例に係るリードアンプの回路説明図である。 本発明の一実施例に係るデータコレクタの回路説明図である。 本発明の一実施例に係るライトアンプの回路説明図である。 本発明の一実施例に係るパリティビット読み書き部の回路説明図である。 本発明の一実施例に係るシンドローム生成デコード部の回路説明図である。
本発明の上記特徴及び利点を分かり易くするために、実施例を挙げ、図面を合わせて以下のとおり詳細を説明する。
図１を参照し、図１は、本発明の一実施例に係る半導体メモリ装置の回路説明図である。半導体メモリ装置１００は、データメモリアレイ１１０、パリティメモリアレイ１２０、データ読み書き訂正部１３０、パリティ読み書き部１４０及びシンドローム生成デコード部１５０を含む。データメモリアレイ１１０は、アプリケーションデータＭＤｉを記憶する。アプリケーションデータＭＤｉは、ｉ＋１個のビットを有する。パリティメモリアレイ１２０は、アプリケーションデータＭＤｉに対応するパリティデータＰＭＤｊを記憶する。パリティデータＰＭＤｊは、例えば、アプリケーションデータＭＤｉにハミングコードなどのＥＣＣ符号化プログラムを実行して生成されるＥＣＣコードである。パリティデータＰＭＤｊはｊ＋１個のビットを有し、この数量は、エラーチェック及び訂正を行う必要のあるアプリケーションデータＭＤｉのビット数（即ち、ｉ＋１）によって決まる。例えば、本発明の実施例が採用する単一エラー訂正技術に基づき、７ビットのパリティデータＰＭＤ０～ＰＭＤ６によって６４ビットのアプリケーションデータＭＤ０～ＭＤ６３に単一エラー訂正を行うことができる。他の実施例において、８ビットのパリティデータによって１２８ビットのアプリケーションデータに単一エラー訂正を行うこともでき、当業者は、その実際の要求に応じて類推することができる。
データ読み書き訂正部１３０は、データメモリアレイ１１０に結合され、データメモリアレイ１１０のアプリケーションデータＭＤｉをセンシングし、拡大することに用いられ、対応する第１アプリケーションリードデータＲＤｉをシンドローム生成デコード部１５０に出力する。パリティビット読み書き部１４０は、パリティメモリアレイ１２０に結合され、パリティメモリアレイ１２０のパリティデータＰＭＤｊをセンシングし、拡大することに用いられ、対応するパリティリードデータＰＲＤｊをシンドローム生成デコード部１５０に出力する。本実施例において、ｉとｊは、整数であることができ、０≦ｉ≦６３であり、且つ０≦ｊ≦６であるが、本発明は、これに限定するものではない。
シンドローム生成デコード部１５０は、データ読み書き訂正部１３０及びパリティ読み書き部１４０に結合される。本発明の実施例において、アプリケーションデータＭＤｉの読み出しサイクルにおいて、シンドローム生成デコード部１５０は、第１アプリケーションリードデータＲＤｉをシンドローム符号化（Ｓｙｎｄｒｏｍｅ ｅｎｃｏｄｉｎｇ）してシンドロームライトデータＮＳＤｊを生成することができる。次に、シンドロームライトデータＮＳＤｊとパリティリードデータＰＲＤｊとを比較及びシンドローム復号化（Ｓｙｎｄｒｏｍｅ ｄｅｃｏｄｉｎｇ）し、検証比較データＳＤｉを生成する。検証比較データＳＤｉは、アプリケーションデータＭＤｉが訂正を必要とするか否かを示すことに用いられる。
また、同じ読み出しサイクルにおいて、データ読み書き訂正部１３０は、検証比較データＳＤｉを受け取って検証比較データＳＤｉに基づいて対応してアプリケーションデータＭＤｉを訂正し、訂正後のアプリケーションデータＭＤｉをデータメモリアレイ１１０に書き戻し、対応する出力データＤＯＵＴｉを出力することができる。これにより、アプリケーションデータＭＤｉが１つのエラービットを発生する場合、半導体メモリ装置１００は、同じ１つの読み出しサイクルで出力データＤＯＵＴｉの出力を完成し、訂正後のアプリケーションデータＭＤｉをデータメモリアレイ１１０に書き戻し、エラービットが次の読み出しサイクルに残ることを回避し、データの信頼性を向上させることができる。
なお、シンドローム生成デコード部１５０は、シンドロームライトデータＮＳＤｊをパリティ読み書き部１４０に送信して、対応するパリティデータＰＭＤｊとしてパリティメモリアレイ１２０に書き込み、それによりパリティデータＰＭＤｊ（即ち、ＥＣＣコード）を更新することもできる。
本発明のデータ読み書き訂正部の詳細な構成について例を挙げて以下に説明する。図２Ａは、本発明の一実施例に係るデータ読み書き訂正部の回路説明図である。図２Ａに示すように、データ読み書き訂正部１３０は、複数のリードアンプ２１０、複数のデータコレクタ２２０及び複数のライトアンプ２３０を含む。各リードアンプ２１０は、データメモリアレイ１１０からアプリケーションデータＭＤｉを読み出して増幅し、対応する第１アプリケーションリードデータＲＤｉ及び第２アプリケーションリードデータＭＤｉ’を生成する。
各データコレクタ２２０は対応するリードアンプ２１０に結合される。データコレクタ２２０は、第２アプリケーションリードデータＭＤｉ’をラッチすることができ、且つ受信した検証比較データＳＤｉに基づいて第２アプリケーションリードデータＭＤｉ’を訂正して正しい出力データＤＯＵＴｉを生成し、対応する訂正データＳＣＤｉをライトアンプ２３０に出力することができる。
各ライトアンプ２３０は、対応するデータコレクタ２２０に結合される。これらライトアンプ２３０は、訂正データＳＣＤｉ及び検証比較データＳＤｉに基づいて訂正後のアプリケーションデータＭＤｉ（即ち、出力データＤＯＵＴｉに等しい）をデータメモリアレイ１１０に書き戻すことができる。
また、リードアンプ２１０、データコレクタ２２０及びライトアンプ２３０に出力するプリチャージ信号ＰＢ、リードアンプイネーブル信号ＤＥ、リードデータラッチ信号ＬＡＲ、出力イネーブル信号ＯＥ及びライトランプイネーブル信号ＷＥは、読み出し動作に用いられる制御信号とされ、ライトアンプイネーブル信号ＷＥ及びライトデータラッチ信号ＬＡＷは、書き込み動作に用いられる制御信号とされ、これらの制御信号は、中央処理装置（ＣＰＵ）又はその他の複数の論理ゲートで構成される論理回路により提供されることができるが、これに限定するものではない。図２Ｂは、本発明の一実施例に係る半導体メモリ装置の読み出し動作のタイミング波形説明図である。図１、図２Ａ及び図２Ｂを同時に参照して、本発明の半導体メモリ装置１００が１つの読み出しサイクルにおいて（即ち、選択信号ＣＳＬ１、ＣＳＬ２がハイレベルに維持される期間）訂正及び読み出しの動作を完成することについて説明する。
図２Ｂに示すように、読み出し動作を開示する時（即ち、時間点Ｔ１）、リードアンプ２１０に伝達されるプリチャージ信号ＰＢは、ハイ論理レベル（Ｈｉｇｈ）からロー論理レベル（Ｌｏｗ）に変化して、プリチャージ動作を終了する。同時に、データメモリアレイ１１０を選択するための選択信号ＣＳＬ及びパリティメモリアレイ１２０を選択するための選択信号ＣＳＬ２は、ロー論理レベルからハイ論理レベルに変化して選択されたメモリセルを読み出し、それにより対応するアプリケーションデータＭＤｉ及びパリティデータＰＭＤｊを出力する。アプリケーションデータＭＤｉは、正アプリケーションデータＭＤｉＴ及び逆アプリケーションデータＭＤｉＮを含む。パリティデータＰＭＤｊは、正パリティデータＰＭＤｊＴ及び逆パリティデータＰＭＤｊＮを含む。
次に、時間点Ｔ２において、リードアンプ２１０に送信されるリードアンプイネーブル信号ＤＥがロー論理レベルからハイ論理レベルに変化することで、各リードアンプ２１０は、第２アプリケーションリードデータＭＤｉ’の出力を開始し、対応する第１アプリケーションリードデータＲＤｉを生成することができる。
その後、図２Ｂに示すように、各データコレクタ２２０に送信されるリードデータラッチ信号ＬＡＲの論理レベルは、ローからハイに（時間点Ｔ３のとおり）、次いでハイからローに変化し（時間点Ｔ４のとおり）、それによって、各データコレクタ２２０に第２アプリケーションリードデータＭＤｉ’をラッチさせ、対応する正ラッチビット信号ＥｉＴ及び逆ラッチビット信号ＥｉＮを生成する。
一方、同一のアプリケーションデータＭＤｉの読み出しサイクルにおいて、第１アプリケーションリードデータＲＤｉを受信したシンドローム生成デコード部１５０は、第１リードデータＲＤｉを用いてシンドローム演算を行い、シンドロームライトデータＮＳＤｊを生成することができる。前記シンドローム演算は、例えば、ルックアップテーブル方式で実現でき、その実施及び動作は、既存技術により実現できる。また、シンドローム生成デコード部１５０は、シンドロームライトデータＮＳＤｊとパリティリードデータＰＲＤｊとを比較し、例えば、排他的論理和（ＸＯＲ）演算を行い、ビットエラー信号ＳＹｊを生成することができる（時間点Ｔ４のとおり）。
読み出されたアプリケーションデータＭＤｉが１つのエラービットを発生する時、一部のビットエラー信号ＳＹｊは、エラービットの位置に対応してロー論理レベルからハイ論理レベルになることができる。図２Ｂに示すように、シンドローム生成デコード部１５０が受信した検証比較イネーブル信号ＳＤＥの論理レベルがロー論理レベルからハイ論理レベルに変化する時（時間点Ｔ５のとおり）、シンドローム生成デコード部１５０は、ビットエラー信号ＳＹｊに対して復号化を行い、エラービットの位置を取得し、エラー位置に対応する１つの検証比較データＳＤｉをロー論理レベルからハイ論理レベルに変更する。
従って、同じアプリケーションデータＭＤｉの読み出しサイクルにおいて、エラービットをラッチしたデータコレクタ２２０は、ハイ論理レベルになった検証比較データＳＤｉを受信し、それにより、エラービットを反転し、反転した正ラッチビット信号ＥｉＴ及び逆ラッチビット信号ＥｉＮを生成する。
その後、各データコレクタ２２０に送信される出力イネーブル信号ＯＥは、ロー論理レベルからハイ論理レベルになる（時間点Ｔ６のとおり）。各データコレクタ２２０は、出力イネーブル信号ＯＥと対応する正のラッチビット信号ＥｉＴ及び逆方向ラッチビット信号ＥｉＮに基づいて出力データＤＯＵＴｉ及び訂正データＳＣＤｉを生成することができる。これにより、読み出しサイクルにおいて、データ読み書き訂正部１３０は、訂正した出力データＤＯＵＴｉを出力し、訂正データＳＣＤｉを対応するライトアンプ２３０に送信することができる。
同一のアプリケーションデータＭＤｉの読み出しサイクルにおいて、各ライトアンプ２３０は、受信した訂正データＳＣＤｉ及び検証比較データＳＤｉに基づいて訂正後のアプリケーションデータＭＤｉをデータメモリアレイ１１０に書き込むことができる。具体的には、ライトデータラッチ信号ＬＡＷは、読み出しサイクルにおいて、ロー論理レベルに維持される。ライトアンプ２３０は、ライトアンプイネーブル信号ＷＥがロー論理レベルからハイ論理レベルになる時、訂正データＳＣＤｉ及びロー論理レベルからハイ論理レベルになる検証比較データＳＤｉに基づき、訂正後のアプリケーションデータＭＤｉを生成し、訂正後のアプリケーションデータＭＤｉをエラービットを発生したメモリセルに書き込むことができる。
なお、リードアプリケーションデータＭＤｉがエラービットを有さない場合、全ての検証比較データＳＤｉは、ロー論理レベルに保持され、データ読み書き訂正部１３０は読み出されたアプリケーションデータＭＤｉを訂正せずに、直接読み出されたアプリケーションデータＭＤｉを出力データＤＯＵＴｉとして出力する。
上記の読み出し動作に基づき、本発明の実施例の半導体メモリ装置１００は、同じ読み出しサイクルにおいて（即ち、選択信号ＣＳＬ１、ＣＳＬ２がハイ論理レベルを維持する期間）、間歇的且つランダムにエラービットが発生した位置を検出し、即時に訂正を行い、次の読み出し時のデータの正確性を確保する。
図３は、本発明の一実施例に係るリードアンプの回路説明図である。各リードアンプ２１０は、第１スイッチ３１０、プリチャージ回路３２０及び増幅回路３３０を含む。図２Ｂ及び図３を併せて参照し、アプリケーションデータＭＤｉの読み出し動作において、プリチャージ回路３２０は、先ずロー論理レベルのプリチャージ信号ＰＢに基づいてプリチャージ動作を終了する。そして、第１スイッチ３１０は、ハイ論理レベルのリードアンプイネーブル信号ＤＥがオンになるに従って、増幅回路３３０に正アプリケーションデータＭＤｉＴと逆アプリケーションデータＭＤｉＮとの電位差を増幅し、第２アプリケーションリードデータＭＤｉ’（正第２アプリケーションリードデータＭＤｉＴ’及び逆第２アプリケーションリードデータＭＤｉＮ’を含む）及び対応する第１アプリケーションリードデータＲＤｉを出力することができる。
第１スイッチ３１０の第１端は、対応する正アプリケーションデータＭＤｉＴ及び逆アプリケーションデータＭＤｉＮに結合され、第１スイッチ３１０の制御端は、リードアンプイネーブル信号ＤＥに結合される。第１スイッチ３１０は、例えば、第１Ｎ型電界効果トランジスタＱＮ１，第１Ｐ型電界効果トランジスタＱＰ１，第２Ｎ型電界効果トランジスタＱＮ２，第２Ｐ型電界効果トランジスタＱＰ２，第１インバータＩＮＶ１及び第２インバータＩＮＶ２を含む。第１Ｎ型電界効果トランジスタＱＮ１のドレインは、正アプリケーションデータＭＤｉＴに結合される。第１Ｐ型電界効果トランジスタＱＰ１のソースは、第１Ｎ型電界効果トランジスタＱＮ１のドレインに結合され、第１Ｐ型電界効果トランジスタＱＰ１のドレインは、第１Ｎ型電界効果トランジスタＱＮ１のソースに結合される。第２Ｎ型電界効果トランジスタＱＮ２のドレインは、逆アプリケーションデータＭＤｉＮに結合される。第２Ｐ型電界効果トランジスタＱＰ２のソースは、第２Ｎ型電界効果トランジスタＱＮ２のドレインに結合され、第２Ｐ型電界効果トランジスタＱＰ２のドレインは、第２Ｎ型電界効果トランジスタＱＮ２のソースに結合される。第１インバータＩＮＶ１の入力端は、リードアンプイネーブル信号ＤＥに結合され、第１インバータＩＮＶ１の出力端は、第１Ｎ型電界効果トランジスタＱＮ１のゲート及び第２Ｎ型電界効果トランジスタＱＮ２のゲートに結合される。第２インバータＩＮＶ２の入力端は、第１インバータＩＮＶ１の出力端に結合され、第２インバータＩＮＶ２の出力端は、第１Ｐ型電界効果トランジスタＱＰ１のゲート及び第２Ｐ型電界効果トランジスタＱＰ２のゲートに結合される。上記構成により、第１スイッチ３１０は、リードアンプイネーブル信号ＤＥに基づいてオン又はオフされることができる。
プリチャージ回路３２０は、第１スイッチ３１０の第１端に結合され、且つプリチャージ信号ＰＢを受信する。プリチャージ回路３２０は、例えば、第３インバータＩＮＶ３、第３Ｐ型電界効果トランジスタＱＰ３、第４Ｐ型電界効果トランジスタＱＰ４及び第５Ｐ型電界効果トランジスタＱＰ５を含む。第３インバータＩＮＶ３の入力端は、プリチャージ信号ＰＢに結合される。第３Ｐ型電界効果トランジスタＱＰ３のソースは、動作電圧ＶＤＤに結合され、第３Ｐ型電界効果トランジスタＱＰ３のゲートは、第３インバータＩＮＶ３の出力端に結合され、第３Ｐ型電界効果トランジスタＱＰ３のドレインは、第１Ｎ型電界効果トランジスタＱＮ１のドレインに結合される。第４Ｐ型電界効果トランジスタＱＰ４のソースは、動作電圧ＶＤＤに結合され、第４Ｐ型電界効果トランジスタＱＰ４のゲートは、第３インバータＩＮＶ３の出力端に結合され、第４Ｐ型電界効果トランジスタＱＰ４のドレインは、第２Ｎ型電界効果トランジスタのドレインに結合される。第５Ｐ型電界効果トランジスタＱＰ５のソースは、第３Ｐ型電界効果トランジスタＱＰ３のドレインに結合され、第５Ｐ型電界効果トランジスタＱＰ５のゲートは、第４Ｐ型電界効果トランジスタＱＰ４のゲートに結合され、第５Ｐ型電界効果トランジスタＱＰ５のドレインは、第４Ｐ型電界効果トランジスタＱＰ４のドレインに結合される。上記構成により、プリチャージ回路３２０は、プリチャージ信号ＰＢに基づいて第１スイッチ３１０の第１端に対してプリチャージを行うことができる。
増幅回路３３０の入力端は、第１スイッチ３１０の第２端に結合され、増幅回路３３０の制御端は、リードアンプイネーブル信号ＤＥに結合される。増幅回路３３０は、例えば、第６Ｐ型電界効果トランジスタＱＰ６、第７Ｐ型電界効果トランジスタＱＰ７、第３Ｎ型電界効果トランジスタＱＮ３、第４Ｎ型電界効果トランジスタＱＮ４、第５Ｎ型電界効果トランジスタＱＮ５、第４インバータＩＮＶ４を含む。第６Ｐ型電界効果トランジスタＱＰ６のソースは、動作電圧ＶＤＤに結合され、第６Ｐ型電界効果トランジスタＱＰ６のドレインは、第１Ｎ型電界効果トランジスタＱＮ１のソースに結合される。第７Ｐ型電界効果トランジスタＱＰ７のソースは、動作電圧ＶＤＤに結合され、第７Ｐ型電界効果トランジスタＱＰ７のドレインは、第２Ｎ型電界効果トランジスタＱＮ２のソースに結合される。第３Ｎ型電界効果トランジスタＱＮ３のドレインは、第６Ｐ型電界効果トランジスタＱＰ６のドレイン及び第７Ｐ型電界効果トランジスタＱＰ７のゲートに結合され、正第２アプリケーションリードデータＭＤｉＴ’を出力し、第３Ｎ型電界効果トランジスタＱＮ３のゲートは、第７Ｐ型電界効果トランジスタＱＰ７のドレインに結合される。第４Ｎ型電界効果トランジスタＱＮ４のドレインは、第７Ｐ型電界効果トランジスタＱＰ７のドレイン及び第６Ｐ型電界効果トランジスタＱＰ６のゲートに結合され、逆第２アプリケーションリードデータＭＤｉＮ’を出力し、第４Ｎ型電界効果トランジスタＱＮ４のゲートは、第６Ｐ型電界効果トランジスタＱＰ６のドレインに結合される。第５Ｎ型電界効果トランジスタＱＮ５のドレインは、第３Ｎ型電界効果トランジスタＱＮ３のソース及び第４Ｎ型電界効果トランジスタＱＮ４のソースに結合され、第５Ｎ型電界効果トランジスタＱＮ５のゲート、リードアンプイネーブル信号ＤＥに結合され、第５Ｎ型電界効果トランジスタＱＮ５のソースは、グランド電圧ＧＮＤに結合される。第４インバータＩＮＶ４の入力端は、第４Ｎ型電界効果トランジスタＱＮ４のドレインに結合され、第４インバータＩＮＶ４の出力端は、第１アプリケーションリードデータＲＤｉを出力する。上記の構成により、増幅回路３３０は、リードアンプイネーブル信号ＤＥに基づき、第２アプリケーションリードデータＭＤｉ’及び対応する第１アプリケーションリードデータＲＤｉを出力することができる。また、正第２アプリケーションリードデータＭＤｉＴ’を出力する出力端は、出力端がオープンの１つのインバータＩＮＶＡに結合し、正アプリケーションリードデータＭＤｉＴ’の出力端及び逆アプリケーションリードデータＭＤｉＮ’の出力端の負荷を一致させることもできる。
図４は、本発明の実施例に係るデータコレクタの回路説明図である。各データコレクタ２２０は、第２スイッチ４１０、第１ラッチ回路４２０、訂正回路４３０及び第１出力回路４４０を含む。図２Ｂ及び図４を併せて参照し、アプリケーションデータＭＤｉの読み出し動作において、第２スイッチ４１０は、先ずハイ論理レベルのリードデータラッチ信号ＬＡＲに基づいてオンにすることができる。次に、第１ラッチ回路４２０は、第２アプリケーションリードデータＭＤｉ’をラッチすることができる。読み出されるアプリケーションデータＭＤｉに１つのエラービットがある時、エラービットに対応するデータコレクタ２２０内の訂正回路４３０は、エラーを示すための検証比較データＳＤｉを受信し、同じ読み出しサイクルでラッチされた第２アプリケーションリードデータＭＤｉ’を訂正し、対応する訂正データＳＣＤｉを出力することができる。第１出力回路４４０は、ハイ論理レベルの出力イネーブル信号ＯＥに基づいて対応する出力データＤＯＵＴｉを出力することができる。
第２スイッチ４１０の第１端は、正第２アプリケーションリードデータＭＤｉＴ’及び逆第２アプリケーションリードデータＭＤｉＮ’に結合され、第２スイッチ４１０の制御端は、リードデータラッチ信号ＬＡＲに結合される。第２スイッチ４１０は、第６Ｎ型電界効果トランジスタＱＮ６、第８Ｐ型電界効果トランジスタＱＰ８、第７Ｎ型電界効果トランジスタＱＮ７、第９Ｐ型電界効果トランジスタＱＰ９及び第５インバータＩＮＶ５を含む。第６Ｎ型電界効果トランジスタＱＮ６のドレインは、正第２アプリケーションリードデータ信号ＭＤｉＴ’に結合され、第６Ｎ型電界効果トランジスタＱＮ６のゲートは、リードデータラッチ信号ＬＡＲに結合される。第８Ｐ型電界効果トランジスタＱＰ８のソースは、第６Ｎ型電界効果トランジスタＱＮ６のドレインに結合され、第８Ｐ型電界効果トランジスタＱＰ８のドレインは、第６Ｎ型電界効果トランジスタＱＮ６のソースに結合される。第７Ｎ型電界効果トランジスタＱＮ７のドレインは、逆第２アプリケーションリードデータ信号ＭＤｉＮ’に結合され、第７Ｎ型電界効果トランジスタＱＮ７のゲートは、リードデータラッチ信号ＬＡＲに結合される。第９Ｐ型電界効果トランジスタＱＰ９のソースは、第７Ｎ型電界効果トランジスタＱＮ７のドレインに結合され、第９Ｐ型電界効果トランジスタＱＰ９のドレインは第７Ｎ型電界効果トランジスタＱＮ７のソースに結合される。第５インバータＩＮＶ５入力の入力端は、リードデータラッチ信号ＬＡＲに結合され、第５インバータＩＮＶ５の出力端は、第８Ｐ型電界効果トランジスタＱＰ８のゲート及び第９Ｐ型電界効果トランジスタＱＰ９のゲートに結合される。上記構成により、第２スイッチ４１０は、リードデータラッチ信号ＬＡＲに基づいてオン又はオフされることができる。
第１ラッチ回路４２０は、第２スイッチ４１０の第２端に結合され、第２アプリケーションリードデータＭＤｉ’をラッチすることに用いられ、正ラッチビット信号ＥｉＴ及び逆ラッチビット信号ＥｉＮを訂正回路４３０に出力する。第１ラッチ回路４２０は、公知のラッチ回路により実現できる。例えば、第１ラッチ回路は、２つのインバータを含むことができ、そのうち一方のインバータの入力端は、他方のインバータの出力端に結合され、且つ一方のインバータの出力端は、他方のインバータの入力端に結合される。
訂正回路４３０は、第１ラッチ回路４２０に結合され、且つ対応する比較検証データＳＤｉを受信する。訂正回路４３０は、第６インバータＩＮＶ６、第１０Ｐ型電界効果トランジスタＱＰ１０、第１１Ｐ型電界効果トランジスタＱＰ１１と、第１２Ｐ型電界効果トランジスタＱＰ１２、第１３Ｐ型電界効果トランジスタＱＰ１３及び第７インバータＩＮＶ７を含む。第６インバータＩＮＶ６の入力端子は、検証比較データＳＤｉに結合される。第１０Ｐ型電界効果トランジスタＱＰ１０のソースは、動作電圧ＶＤＤに結合され、第１０Ｐ型電界効果トランジスタＱＰ１０のゲートは、第６インバータＩＮＶ６の出力端に結合される。第１１Ｐ型電界効果トランジスタＱＰ１１のソースは第１０Ｐ型電界効果トランジスタＱＰ１０のドレインに結合され、第１１Ｐ型電界効果トランジスタＱＰ１１のゲートは正第２アプリケーションリードデータＭＤｉＴ’に結合される。第１１Ｐ型電界効果トランジスタＱＰ１１のドレインは、第１ラッチ回路４２０に結合される。第１２Ｐ型電界効果トランジスタＱＰ１２のソースは、動作電圧ＶＤＤに結合され、第１２Ｐ型電界効果トランジスタＱＰ１２のゲートは、第６インバータＩＮＶ６の出力端に結合される。第１３Ｐ型電界効果トランジスタＱＰ１３のソースは、第１２Ｐ型電界効果トランジスタＱＰ１２のドレインに結合され、第１３Ｐ型電界効果トランジスタＱＰ１３のゲートは、逆第２アプリケーションリードデータ信号ＭＤｉＮ’に結合される。第１３Ｐ型電界効果トランジスタＱＰ１３のドレインは、第１ラッチ回路４２０に結合される。第７インバータＩＮＶ７の入力端は、第１ラッチ回路４２０に結合され、第７インバータＩＮＶ７の出力端は、訂正データＳＣＤｉを出力する。上記構成により、訂正回路４３０は、検証比較データＳＤｉに基づいてラッチ回路４２０によってラッチされた第２アプリケーションリードデータＭＤｉ’を訂正して対応する訂正データＳＣＤｉを出力することができる。
第１出力回路４４０は、訂正回路４３０に結合され、且つ出力イネーブル信号ＯＥを受信する。第１出力回路４４０は、第８インバータＩＮＶ８、第１ＮＡＮＤゲートＮＡＮＤ１、第１ＮＯＲゲートＮＯＲ１、第１４Ｐ型電界効果トランジスタＱＰ１４、第８Ｎ型電界効果トランジスタＱＮ８、第９インバータＩＮＶ９及び第１０インバータＩＮＶ１０を含む。第８インバータＩＮＶ８の入力端は、出力イネーブル信号ＯＥに結合される。第１ＮＡＮＤゲートＮＡＮＤ１の第１入力端は、第１１Ｐ型電界効果トランジスタＱＰ１１のドレインに結合され、第１ＮＡＮＤゲートＮＡＮＤ１の第２入力端は、出力イネーブル信号ＯＥに結合される。第１ＮＯＲゲートＮＯＲ１の第１入力端は、第１１Ｐ型電界効果トランジスタＱＰ１１のドレインに結合され、第１ＮＯＲゲートＮＯＲ１の第２入力端は、第８インバータＩＮＶ８の出力端に結合される。第１４Ｐ型電界効果トランジスタＱＰ１４のソースは、動作電圧ＶＤＤに結合され、第１４Ｐ型電界効果トランジスタＱＰ１４のゲートは、第１ＮＡＮＤゲートＮＡＮＤ１の出力端に結合される。第８Ｎ型電界効果トランジスタＱＮ８のドレインは、第１４Ｐ型電界効果トランジスタＱＰ１４のドレインに結合され、訂正後の出力データＤＯＵＴｉを出力し、第８Ｎ型電界効果トランジスタＱＮ８のゲートは、第１ＮＯＲゲートＮＯＲ１の出力端に結合され、第８Ｎ型電界効果トランジスタＱＮ８のソースは、グランド電圧ＧＮＤに結合される。第９インバータＩＮＶ９の入力端は、第１４Ｐ型電界効果トランジスタＱＰ１４のドレインに結合される。第１０インバータＩＮＶ１０の入力端は第９インバータＩＮＶ９の出力端に結合され、第１０インバータＩＮＶ１０の出力端は第９インバータＩＮＶ９の入力端に結合される。上記構成により、第１出力回路４４０は、出力イネーブル信号ＯＥに基づいて対応する出力データＤＯＵＴｉを出力することができる。
図５は、本発明の一実施例に係るライトアンプの回路説明図である。各ライトアンプ２３０は、第１１インバータＩＮＶ１１、第３スイッチ５１０、第４スイッチ５２０、第２ラッチ回路５３０及び第２出力回路５４０を含む。第１１インバータＩＮＶ１１の入力端は、対応する出力データＤＯＵＴｉに結合される。第２ラッチ回路５３０は、第３スイッチ５１０の第２端及び第４スイッチ５２０の第２端に結合される。第２ラッチ回路５３０は、公知のラッチ回路により実現できる。
図２Ｂ及び図５を併せて参照し、同じアプリケーションデータＭＤｉの読み出しサイクル内において、ライトデータラッチ信号ＬＡＷがロー論理レベルに保持されるので、第３スイッチ５１０は、オフになる。第４スイッチ５２０は、ハイ論理レベルとなる検証比較データＳＤｉに基づいて訂正データＳＣＤｉを読み出すことができる。これにより、第２出力回路５４０は、訂正データＳＣＤｉ及び検証比較データＳＤｉに基づき、訂正後のアプリケーションデータＭＤｉ（正アプリケーションデータＭＤｉＴ及び逆アプリケーションデータＭＤｉＮを含む）を出力することができる。
第３スイッチ５１０の第１端は、第１１インバータＩＮＶ１１の出力端に結合され、第３スイッチ５１０の制御端は、ライトデータラッチ信号ＬＡＷに結合される。第３スイッチ５１０は、第９Ｎ型電界効果トランジスタＱＮ９、第１４Ｐ型電界効果トランジスタＱＰ１４及び第１２インバータＩＮＶ１２を含む。第９Ｎ型電界効果トランジスタＱＮ９のドレインは、第１１インバータＩＮＶ１１の出力端に結合され、第９Ｎ型電界効果トランジスタＱＮ９のゲートは、ライトデータラッチ信号ＬＡＷに結合される。第１４Ｐ型電界効果トランジスタＱＰ１４のソースは、第９Ｎ型電界効果トランジスタＱＮ９のドレインに結合され、第１４Ｐ型電界効果トランジスタＱＰ１４のドレインは、第９Ｎ型電界効果トランジスタＱＮ９のソースに結合される。第１２インバータＩＮＶ１２の入力端は、ライトデータラッチ信号ＬＡＷに結合され、第１２インバータＩＮＶ１２の出力端は、第１４Ｐ型電界効果トランジスタＱＰ１４のゲートに結合される。上記構成により、第３スイッチ５１０は、ライトデータラッチ信号ＬＡＷに基づいてオン又はオフされることができる。
第４スイッチ５２０の第１端は、対応する訂正データＳＣＤｉに結合され、第４スイッチ５２０の制御端は、対応する検証比較データＳＤｉに結合される。第４スイッチ５２０は、第１０Ｎ型電界効果トランジスタＱＮ１０、第１５Ｐ型電界効果トランジスタＱＰ１５及び第１３インバータＩＮＶ１３を含む。第１０Ｎ型電界効果トランジスタＱＮ１０のドレインは、訂正データＳＣＤｉに結合され、第１０Ｎ型電界効果トランジスタＱＮ１０のゲートは、検証比較データＳＤｉに結合される。第１５Ｐ型電界効果トランジスタＱＰ１５のソースは、第１０Ｎ型電界効果トランジスタＱＮ１０のドレインに結合され、第１５Ｐ型電界効果トランジスタＱＰ１５のドレインは、第１０Ｎ型電界効果トランジスタＱＮ１０のソースに結合される。第１３インバータＩＮＶ１３の入力端は、検証比較データＳＤｉに結合され、第１３インバータＩＮＶ１３の出力端は、第１５Ｐ型電界効果トランジスタＱＰ１５のゲートに結合される。上記構成により、第４スイッチ５２０は、検証比較データＳＤｉに基づいてオン又はオフされることができる。
第２出力回路５４０は、第４スイッチ５２０の第２端及び第２ラッチ回路５３０に結合される。第２出力回路５４０は、第２ＮＯＲゲートＮＯＲ２、第１４インバータＩＮＶ１４、第２ＮＡＮＤゲートＮＡＮＤ２、第３ＮＯＲゲートＮＯＲ３、第１６Ｐ型電界効果トランジスタＱＰ１６、第１１Ｎ型電界効果電力ＱＮ１１、第３ＮＡＮＤゲートＮＡＮＤ３、第４ＮＯＲゲートＮＯＲ４、第１７Ｐ型電界効果トランジスタＱＰ１７及び第１２Ｎ型電界効果トランジスタＱＮ１２を含む。第２ＮＯＲゲートＮＯＲ２の第１入力端は、ライトアンプイネーブル信号ＷＥに結合され、第２ＮＯＲゲートＮＯＲ２の第２入力端は、検証比較データＳＤｉに結合される。第１４インバータＩＮＶ１４の入力端は、第２ＮＯＲゲートＮＯＲ２の出力端に結合される。第２ＮＡＮＤゲートＮＡＮＤ２の第１入力端は、第２ラッチ回路５３０に結合され、第２ＮＡＮＤゲートＮＡＮＤ２の第２入力端は、第１４インバータＩＮＶ１４の出力端に結合される。第３ＮＯＲゲートＮＯＲ３の第１入力端は、第２ラッチ回路５３０に結合され、第３ＮＯＲゲートＮＯＲ３の第２入力端は、第２ＮＯＲゲートＮＯＲ２の出力端に結合される。第１６Ｐ型電界効果トランジスタＱＰ１６のソースは、動作電圧ＶＤＤに結合され、第１６Ｐ型電界効果トランジスタＱＰ１６のゲートは、第２ＮＡＮＤゲートＮＡＮＤ２の出力端に結合される。第１１Ｎ型電界効果トランジスタＱＮ１１のドレインは、第１６Ｐ型電界効果トランジスタＱＰ１６のドレインに結合され、対応する正アプリケーションデータＭＤｉＴを出力し、第１１Ｎ型電界効果トランジスタＱＮ１１のゲートは、第３ＮＯＲゲートＮＯＲ３の出力端に結合され、第１１Ｎ型電界効果トランジスタＱＮ１１のソースは、グランド電圧ＧＮＤに結合される。第３ＮＡＮＤゲートＮＡＮＤ３の第１入力端子は、第２ラッチ回路５３０に結合され、第３ＮＡＮＤゲートＮＡＮＤ３の第２入力端は、第１４インバータＩＮＶ１４の出力端に結合される。第４ＮＯＲゲートＮＯＲ４の第１入力端は、第２ラッチ回路５３０に結合され、第４ＮＯＲゲートＮＯＲ４の第２入力端は、第２ＮＯＲゲートＮＯＲ２の出力端に結合される。第１７Ｐ型電界効果トランジスタＱＰ１７のソースは、動作電圧ＶＤＤに結合され、第１７Ｐ型電界効果トランジスタＱＰ１７のゲートは、第３ＮＡＮＤゲートＮＡＮＤ３の出力端に結合される。第１２Ｎ型電界効果トランジスタＱＮ１２のドレインは、第１７Ｐ型電界効果トランジスタＱＰ１７のドレインに結合され、対応する逆アプリケーションデータＭＤｉＮを出力し、第１２Ｎ型電界効果トランジスタＱＮ１２のゲートは、第４ＮＯＲゲートＮＯＲ４の出力端に結合され、第１２Ｎ型電界効果トランジスタＱＮ１２のソースは、グランド電圧ＧＮＤに結合される。上記構成により、第２出力回路５４０は、ライトアンプイネーブル信号ＷＥ、対応する検証比較データＳＤｉ及び訂正データＳＣＤｉに基づいて訂正後のアプリケーションデータＭＤｉを出力することができる。
図６は、本発明の実施の形態に係るパリティビット読み書き部の回路説明図である。本発明の実施例のパリティ読み書き部１４０は、複数のリードアンプ６１０及び複数のライトアンプ６２０を含む。複数のリードアンプ６１０は、パリティメモリアレイ１２０からパリティデータＰＭＤｊ（ＰＭＤ０～ＰＭＤ６）を読み出して増幅し、対応するパリティリードデータＰＲＤｊ（ＰＭＤ０～ＰＭＤ６）を生成する。
図６では、各ライトアンプ６２０は、対応するリードアンプ６１０に結合される。パリティデータＰＭＤｊ（即ち、エラーチェック及び訂正コード）を更新する必要がある時、これらのライトアンプ６２０は、シンドロームライトデータＮＳＤｊに基づいてパリティデータＰＭＤｊをパリティメモリアレイ１１０に書き込むことができる。これにより、シンドローム生成デコード部１５０がシンドローム演算を行う時、複数のリードアンプ６１０によって読み出しを行う。この時、シンドロームライトデータＮＳＤｊは、パリティデータＰＭＤｊと実質的に等しい。リードアンプ６１０及びライトアンプ６２の詳細な構成は、従来のメモリリード回路及びメモリライト回路の関連技術により実現でき、その詳細な、ここでは記載しない。図７は、本発明の一実施例に係るシンドローム生成デコード部の回路説明図である。
図７を参照し、シンドローム生成デコード部１５０は、シンドローム生成器７１０、複数のＸＯＲゲート７２０及びシンドロームデコーダ７３０を含む。シンドローム生成器７１０は、第１アプリケーションリードデータＲＤｉ（ＲＤ０～ＲＤ６３）を用いてシンドローム演算を行い、シンドロームライトデータＮＳＤｊ（ＮＳＤ０～ＮＳＤ６）を生成する。複数のＸＯＲゲート７２０は、対応するシンドロームライトデータＮＳＤｊ及び対応するパリティビットリードデータＰＲＤｊを排他的論理和演算してビットエラー信号ＳＹｊ（ＳＹ０～ＳＹ６）を生成する。
シンドロームデコーダ７３０は、複数のＸＯＲゲート７２０に結合される。シンドロームデコーダ７３０は、検証比較イネーブル信号ＳＤＥに基づいてビットエラー信号ＳＹｊをデコードしてエラービットの位置を取得し、これにより、検証比較データＳＤｉ（ＳＤ０～ＳＤ６３）を生成することができる。シンドローム生成器７１０及びシンドロームデコータ７３０の細部構成は、既存のシンドローム符号化及びシンドローム復号化の関連技術によって実現可能であり、その詳細は、ここでは説明しない。
上記を総合し、データ読み出しサイクルにおいて、１つのエラービットが発生する時、本発明の半導体メモリ装置は同じ読み出しサイクル内に即時にエラービットの位置をチェックし、訂正することができる。特に、ソフトエラーのために間歇的且つランダムに生成されるエラービットの場合、２ビット以上に累積することを回避することができる。これにより、シングルエラー訂正技術を用いたメモリ装置について、データの信頼性を大幅に向上させることができる。
本発明は、上記のように実施例を開示したが、それは本発明を限定するためのものではなく、当業者は、本発明の精神及び範囲から逸脱することなく、いくらかの変更及び修飾を行うことができ、故に本発明の保護範囲は、後述の特許請求の範囲が定義するものを基準とする。
１００ 半導体メモリ装置
１１０ データメモリアレイ
１２０ パリティメモリアレイ
１３０ データ読み書き訂正部
１４０ パリティ読み書き部
１５０ シンドローム生成デコード部
２１０、６１０ リードアンプ
２２０ データコレクタ
２３０、６２０ ライトアンプ
３１０ 第１スイッチ
３２０ プリチャージ回路
３３０ 増幅回路
４１０ 第２スイッチ
４２０ 第１ラッチ回路
４３０ 訂正回路
４４０ 第１出力回路
５１０ 第３スイッチ
５２０ 第４スイッチ
５３０ 第２ラッチ回路
５４０ 第２出力回路
７１０ シンドローム生成器
７２０ ＸＯＲゲート
７３０ シンドロームデコーダ
ＣＳＬ１、ＣＳＬ２ 選択信号
ＤＥ リードアンプイネーブル信号
ＤＯＵＴ０～ＤＯＵＴ６３、ＤＯＵＴｉ 出力データ
ＥｉＴ 正ラッチビット信号
ＥｉＮ 逆ラッチビット信号
ＧＮＤ グランド電圧
ＩＮＶ１～ＩＮＶ１４ 第１～第１４インバータ
ＩＮＶＡ インバータ
ＬＡＲ リードデータラッチ信号
ＬＡＷ ライトデータラッチ信号
ＭＤ、ＭＤ’ アプリケーションデータ
ＭＤ０～ＭＤ６３、ＭＤｉ アプリケーションデータ
ＭＤ０’～ＭＤ６３’、ＭＤｉ’ 第２アプリケーションリードデータ
ＭＤｉＴ 正アプリケーションデータ
ＭＤｉＴ’ 正第２アプリケーションリードデータ
ＭＤｉＮ 逆アプリケーションデータ
ＭＤｉＮ’ 逆第２アプリケーションリードデータ
ＮＡＮＤ１～ＮＡＮＤ３ 第１～第３ＮＡＮＤゲート
ＮＯＲ１～ＮＯＲ４ 第１～第４ＮＯＲゲート
ＮＳＤｊ、ＮＳＤ０～ＮＳＤ６ シンドロームライドデータ
ＯＥ 出力イネーブル信号
ＰＢ プリチャージ信号
ＰＭＤｊ、ＰＭＤ０～ＰＭＤ６ パリティデータ
ＰＲＤｊ、ＰＲＤ０～ＰＲＤ６ パリティリードデータ
ＱＮ１～ＱＮ１２ 第１～第１２Ｎ型電界効果トランジスタ
ＱＰ１～ＱＰ１７ 第１～第１７Ｐ型電界効果トランジスタ
ＲＤｉ、ＲＤ０～ＲＤ６３ 第１アプリケーションリードデータ
ＳＣＤｉ 訂正データ
ＳＤｉ、ＳＤ０～ＳＤ６３ 検証比較データ
ＳＤＥ 検証比較イネーブル信号
ＳＹ０～ＳＹ６、ＳＹｊ ビットエラー信号
Ｔ１～Ｔ５ 時間点
ＶＤＤ 動作電圧
ＷＥ ライトアンプイネーブル信号

Claims (14)

  1. アプリケーションデータを記憶するデータメモリアレイと、
    前記アプリケーションデータに対応するパリティデータを記憶するパリティメモリアレイと、
    前記データメモリアレイに結合され、前記データメモリアレイに対して前記アプリケーションデータの読み出しを行い、対応する第１アプリケーションリードデータを出力するデータ読み書き訂正部と、
    前記パリティメモリアレイに結合され、前記パリティメモリアレイに対してパリティデータの読み出しを行い、対応するパリティリードデータを出力するパリティ読み書き部と、
    前記データ読み書き訂正部及び前記パリティ読み書き部に結合され、前記アプリケーションデータの読み出しサイクルにおいて、前記第１アプリケーションリードデータに基づいてシンドロームライトデータを生成し、前記シンドロームライトデータを前記パリティリードデータと比較、復号化して検証比較データを生成するシンドローム生成デコード部と、
    を含み、同じ前記読み出しサイクルにおいて、前記データ読み書き訂正部は、前記検証比較データに基づいてアプリケーションデータを訂正し、訂正後の前記アプリケーションデータを前記データメモリアレイに書き戻し、対応する出力データを出力し、
    前記データ読み書き訂正部は、
    前記データメモリアレイから前記アプリケーションデータを読み出して増幅し、対応する前記第１アプリケーションリードデータ及び第２アプリケーションリードデータを生成する複数のリードアンプと、
    それぞれ対応する前記リードアンプに結合され、前記第２アプリケーションリードデータをラッチし、前記検証比較データに基づいて前記第２アプリケーションリードデータ内のエラービットを訂正して前記出力データを生成し、対応する訂正データを出力する複数のデータコレクタと、
    それぞれ前記シンドローム生成デコード部及び対応する前記データコレクタに結合され、前記訂正データ及び前記検証比較データに基づいて訂正後の前記アプリケーションデータを前記データメモリアレイに書き込む複数のライトアンプと、
    を含む半導体メモリ装置。
  2. 各前記リードアンプは、
    第１端が対応する前記アプリケーションデータに結合され、制御端がリードアンプイネーブル信号に結合され、前記リードアンプイネーブル信号に基づいてオン又はオフされる第１スイッチと、
    前記第１スイッチの第１端に結合され、プリチャージ信号を受信し、前記プリチャージ信号に基づいて前記第１スイッチの第１端にプリチャージ動作を行うプリチャージ回路と、
    入力端が前記第１スイッチの第２端子に結合され、制御端が前記リードアンプイネーブル信号に結合され、前記リードアンプイネーブル信号に基づいて出力端に対応する前記第１アプリケーションリードデータ及び前記第２アプリケーションリードデータを出力する増幅回路と、
    を含む請求項１に記載の半導体メモリ装置。
  3. 各前記アプリケーションデータは、正アプリケーションデータ及び逆アプリケーションデータを含み、前記第１スイッチは、
    ドレインが前記正アプリケーションデータに結合される第１Ｎ型電界効果トランジスタと、
    ソースが前記第１Ｎ型電界効果トランジスタのドレインに結合され、ドレインが前記第１Ｎ型電界効果トランジスタのソースに結合される第１Ｐ型電界効果トランジスタと、
    ドレインが前記逆アプリケーションデータに結合される第２Ｎ型電界効果トランジスタと、
    ソースが前記第２Ｎ型電界効果トランジスタのドレインに結合され、ドレインが前記第２Ｎ型電界効果トランジスタのソースに結合される第２Ｐ型電界効果トランジスタと、
    入力端が前記リードアンプイネーブル信号に結合され、出力端が前記第１Ｎ型電界効果トランジスタのゲート及び前記第２Ｎ型電界効果トランジスタのゲートに結合される第１インバータと、
    入力端が前記第１インバータの出力端に結合され、出力端が前記第１Ｐ型電界効果トランジスタのゲート及び前記第２Ｐ型電界効果トランジスタのゲートに結合される第２インバータと、
    を含む請求項２に記載の半導体メモリ装置。
  4. 前記プリチャージ回路は、
    入力端が前記プリチャージ信号に結合される第３インバータと、
    ソースが動作電圧に結合され、ゲートが前記第３インバータの出力端に結合され、ドレインが前記第１Ｎ型電界効果トランジスタのドレインに結合される第３Ｐ型電界効果トランジスタと、
    ソースが前記動作電圧に結合され、ゲートが前記第３インバータの出力端に結合され、ドレインが前記第２Ｎ型電界効果トランジスタのドレインに結合される第４Ｐ型電界効果トランジスタと、
    ソースが前記第３Ｐ型電界効果トランジスタのドレインに結合され、ゲートが前記第４Ｐ型電界効果トランジスタのゲートに結合され、ドレインが前記第４Ｐ型電界効果トランジスタのドレインに結合される第５Ｐ型電界効果トランジスタと、
    を含む請求項３に記載の半導体メモリ装置。
  5. 各前記第２アプリケーションリードデータは、正第２アプリケーションリードデータ及び逆第２アプリケーションリードデータを含み、前記増幅回路は、
    ソースが動作電圧に結合され、ドレインが前記第１Ｎ型電界効果トランジスタのソースに結合される第６Ｐ型電界効果トランジスタと、
    ソースが前記動作電圧に結合され、ドレインが前記第２Ｎ型電界効果トランジスタのソースに結合される第７Ｐ型電界効果トランジスタと、
    ドレインが前記第６Ｐ型電界効果トランジスタのドレイン及び前記第７Ｐ型電界効果トランジスタのゲートに結合され、前記正第２アプリケーションリードデータを出力し、ゲートが前記第７Ｐ型電界効果トランジスタのドレインに結合される第３Ｎ型電界効果トランジスタと、
    ドレインが前記第７Ｐ型電界効果トランジスタのドレイン及び前記第６Ｐ型電界効果トランジスタのゲートに結合され、前記逆第２アプリケーションリードデータを出力し、ゲートが前記第６Ｐ型電界効果トランジスタのドレインに結合される第４Ｎ型電界効果トランジスタと、
    ドレインが前記第３Ｎ型電界効果トランジスタのソース及び前記第４Ｎ型電界効果トランジスタのソースに結合され、ゲートが前記リードアンプイネーブル信号に結合され、ソースがグランド電圧に結合される第５Ｎ型電界効果トランジスタと、
    入力端が前記第４Ｎ型電界効果トランジスタのドレインに結合され、出力端が前記第１アプリケーションリードデータを出力する第４インバータと、
    を含む請求項３に記載の半導体メモリ装置。
  6. 各前記データコレクタは、
    第１端が前記第２アプリケーションリードデータに結合され、制御端がリードデータラッチ信号に結合され、前記リードデータラッチ信号に基づいてオン又はオフされる第２スイッチと、
    前記第２スイッチの第２端に結合され、前記第２アプリケーションリードデータをラッチする第１ラッチ回路と、
    前記第１ラッチ回路に結合され、対応する前記検証比較データを受信し、前記検証比較データに基づいて前記第１ラッチ回路によってラッチされた前記第２アプリケーションリードデータを訂正して対応する前記訂正データを出力する訂正回路と、
    前記訂正回路に結合され、出力イネーブル信号を受信し、前記出力イネーブル信号に基づいて対応する前記出力データを出力する第１出力回路と、
    を含む請求項１に記載の半導体メモリ装置。
  7. 各前記第２アプリケーションリードデータは、正第２アプリケーションリードデータ及び逆第２アプリケーションリードデータを含み、前記第２スイッチは、
    ドレインが前記正第２アプリケーションリードデータに結合され、ゲートが前記リードデータラッチ信号に結合される第６Ｎ型電界効果トランジスタと、
    ソースが前記第６Ｎ型電界効果トランジスタのドレインに結合され、ドレインが前記第６Ｎ型電界効果トランジスタのソースに結合される第８Ｐ型電界効果トランジスタと、
    ドレインが前記逆第２アプリケーションリードデータに結合され、ゲートが前記リードデータラッチ信号に結合される第７Ｎ型電界効果トランジスタと、
    ソースが前記第７Ｎ型電界効果トランジスタのドレインに結合され、ドレインが前記第７Ｎ型電界効果トランジスタのソースに結合される第９Ｐ型電界効果トランジスタと、
    入力端が前記リードデータラッチ信号に結合され、出力端が前記第８Ｐ型電界効果トランジスタのゲート及び前記第９Ｐ型電界効果トランジスタのゲートに結合される第５インバータと、
    を含む請求項６に記載の半導体メモリ装置。
  8. 前記訂正回路は、
    入力端が前記検証比較データに結合される第６インバータと、
    ソースが動作電圧に結合され、ゲートが前記第６インバータの出力端に結合される第１０Ｐ型電界効果トランジスタと、
    ソースが前記第１０Ｐ型電界効果トランジスタのドレインに結合され、ゲートが前記正第２アプリケーションリードデータに結合され、ドレインが前記第１ラッチ回路に結合される第１１Ｐ型電界効果トランジスタと、
    ソースが前記動作電圧に結合され、ゲートが前記第６インバータの出力端に結合される第１２Ｐ型電界効果トランジスタと、
    ソースが前記第１２Ｐ型電界効果トランジスタのドレインに結合され、ゲートが前記逆第２アプリケーションリードデータに結合され、ドレインが前記第１ラッチ回路に結合される第１３Ｐ型電界効果トランジスタと、
    入力端が前記第１ラッチ回路に結合され、出力端が前記訂正データを出力する第７インバータと、
    を含む請求項７に記載の半導体メモリ装置。
  9. 前記第１出力回路は、
    入力端が前記出力イネーブル信号に結合される第８インバータと、
    第１入力端が前記第１１Ｐ型電界効果トランジスタのドレインに結合され、第２入力端が前記出力イネーブル信号に結合される第１ＮＡＮＤゲートと、
    第１入力端が前記第１１Ｐ型電界効果トランジスタのドレインに結合され、第２入力端が前記第８インバータの出力端に結合される第１ＮＯＲゲートと、
    ソースが動作電圧に結合され、ゲートが前記第１ＮＡＮＤゲートの出力端に結合される第１４Ｐ型電界効果トランジスタと、
    ドレインが前記第１４Ｐ型電界効果トランジスタのドレインに結合され、訂正後の前記出力データを出力し、ゲートが前記第１ＮＯＲゲートの出力端に結合され、ソースがグランド電圧に結合される第８Ｎ型電界効果トランジスタと、
    入力端が前記第１４Ｐ型電界効果トランジスタのドレインに結合される第９インバータと、
    入力端が前記第９インバータの出力端に結合され、出力端が前記第９インバータの入力端に結合される第１０インバータと、
    を含む、請求項８に記載の半導体メモリ装置。
  10. 各前記ライトアンプは、
    入力端が対応する前記出力データに結合される第１１インバータと、
    第１端が前記第１１インバータの出力端に結合され、制御端がライトデータラッチ信号に結合され、前記ライトデータラッチ信号に基づいてオン又はオフされる第３スイッチと、
    第１端が対応する前記訂正データに結合され、制御端が対応する前記検証比較データに結合され、前記検証比較データに基づいてオン又はオフされる第４スイッチと、
    前記第３スイッチの第２端及び前記第４スイッチの第２端に結合される第２ラッチ回路と、
    前記第４スイッチの第２端及び前記第２ラッチ回路に結合され、ライトアンプイネーブル信号及び対応する前記検証比較データを受信し、前記ライトアンプイネーブル信号、対応する検証比較データ及び前記訂正データに基づいて訂正後の前記アプリケーションデータを出力する第２出力回路と、を含む請求項１に記載の半導体メモリ装置。
  11. 前記第３スイッチは、
    ドレインが前記第１１インバータの出力端に結合され、ゲートが前記ライトデータラッチ信号に結合される第９Ｎ型電界効果トランジスタと、
    ソースが前記第９Ｎ型電界効果トランジスタのドレインに結合され、ドレインが前記第９Ｎ型電界効果トランジスタのソースに結合される第１４Ｐ型電界効果トランジスタと、
    入力端が前記ライトデータラッチ信号に結合され、出力端が前記第１４Ｐ型電界効果トランジスタのゲートに結合される第１２インバータと、
    を含み、
    前記第４スイッチは、
    ドレインが前記訂正データに結合され、ゲートが前記検証比較データに結合される第１０Ｎ型電界効果トランジスタと、
    ソースが前記第１０Ｎ型電界効果トランジスタのドレインに結合され、ドレインが前記第１０Ｎ型電界効果トランジスタのソースに結合される第１５Ｐ型電界効果トランジスタと、
    入力端が前記検証比較データに結合され、出力端が前記第１５Ｐ型電界効果トランジスタのゲートに結合される第１３インバータと、
    を含む請求項１０に記載の半導体メモリ装置。
  12. 各前記アプリケーションデータは、正アプリケーションデータ及び逆アプリケーションデータを含み、前記第２出力回路は、
    第１入力端が前記ライトアンプイネーブル信号に結合され、第２入力端が前記検証比較データに結合される第２ＮＯＲゲートと、
    入力端が前記第２ＮＯＲゲートの出力端に結合される第１４インバータと、
    第１入力端が前記第２ラッチ回路に結合され、第２入力端が前記第１４インバータの出力端に結合される第２ＮＡＮＤゲートと、
    第１入力端が前記第２ラッチ回路に結合され、第２入力端が前記第２ＮＯＲゲートの出力端に結合される第３ＮＯＲゲートと、
    ソースが動作電圧に結合され、ゲートが前記第２ＮＡＮＤゲートの出力端に結合される第１６Ｐ型電界効果トランジスタと、
    ドレインが前記第１６Ｐ型電界効果トランジスタのドレインに結合され、対応する前記正アプリケーションデータを出力し、ゲートが前記第３ＮＯＲゲートの出力端に結合され、ソースがグランド電圧に結合される第１１Ｎ型電界効果トランジスタと、
    第１入力端が前記第２ラッチ回路に結合され、第２入力端が前記第１４インバータの出力端に結合される第３ＮＡＮＤゲートと、
    第１入力端が前記第２ラッチ回路に結合され、第２入力端が前記第２ＮＯＲゲートの出力端に結合される第４ＮＯＲゲートと、
    ソースが前記動作電圧に結合され、ゲートが前記第３ＮＡＮＤゲートの出力端に結合される第１７Ｐ型電界効果トランジスタと、
    ドレインが前記第１７Ｐ型電界効果トランジスタのドレインに結合され、対応する前記逆アプリケーションデータを出力し、ゲートが前記第４ＮＯＲゲートの出力端に結合され、ソースがグランド電圧に結合される第１２Ｎ型電界効果トランジスタと、
    を含む請求項１１に記載の半導体メモリ装置。
  13. 前記パリティ読み書き部は、
    前記パリティメモリアレイから前記パリティデータを読み出して増幅し、対応する前記パリティリードデータを生成する複数のリードアンプと、
    それぞれが対応する前記リードアンプに結合され、前記シンドロームライトデータに基づいて前記パリティデータを前記パリティメモリアレイに書き込む複数のライトアンプと、
    を含む請求項１に記載の半導体メモリ装置。
  14. 前記シンドローム生成デコード部は、
    前記第１アプリケーションリードデータを用いて算術演算を行い、前記シンドロームライトデータを生成するシンドローム生成器と、
    それぞれ対応する前記シンドロームライトデータ及び対応する前記パリティリードデータを排他的論理和演算してビットエラーデータを生成する複数のＸＯＲゲートと、
    前記ＸＯＲゲートに結合され、検証比較イネーブル信号に基づいて前記ビットエラーデータを復号化し、エラービットの位置を取得することで前記検証比較データを生成するシンドロームデコーダと、
    を含む請求項１に記載の半導体メモリ装置。
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