TWI703572B

TWI703572B - 記憶體儲存裝置及其記憶體測試方法

Info

Publication number: TWI703572B
Application number: TW108119822A
Authority: TW
Inventors: 張昆輝; 林哲民
Original assignee: 華邦電子股份有限公司
Priority date: 2019-06-06
Filing date: 2019-06-06
Publication date: 2020-09-01
Also published as: TW202046332A

Abstract

本發明提出一種記憶體儲存裝置及用於測試其記憶體陣列的記憶體測試方法。所述記憶體測試方法包括以下步驟：寫入第一資料至記憶體陣列的多個第一區段，以及寫入第二資料至記憶體陣列的一個第二區段；讀取所述多個第一區段以得到第三資料，以及讀取所述第二區段以得到第四資料；以及將第四資料轉換為第五資料，其中第五資料相同於第一資料經由記憶體儲存裝置的解碼電路所對應的編碼電路編碼所得到的校驗資料。

Description

記憶體儲存裝置及其記憶體測試方法

本發明是有關於一種記憶體測試技術，且特別是有關於一種保有錯誤修正碼功能的記憶體儲存裝置及其記憶體測試方法。

一般來說，在對諸如動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）等記憶體儲存裝置的記憶胞進行測試時，會對記憶胞寫入特定形式的多筆測試資料，例如全1資料、全0資料、棋盤資料以及反棋盤資料等，來測試每個記憶胞的漏電路徑是否有異常的漏電。然而，對於具有錯誤修正碼（Error Correction Code，ECC）功能的記憶體儲存裝置來說，資料位元與驗證位元中的資料並無法同時被控制為預定形式，導致測試覆蓋率（test coverage）下降且測試時間拉長。

有鑑於此，本發明實施例提供一種記憶體儲存裝置及其記憶體測試方法，能夠維持良好的測試覆蓋率並且節省測試時間。

本發明的實施例提出一種記憶體測試方法，用於測試記憶體儲存裝置的記憶體陣列。所述記憶體測試方法包括以下步驟：寫入第一資料至記憶體陣列的多個第一區段，以及寫入第二資料至記憶體陣列的一個第二區段；讀取所述多個第一區段以得到第三資料，以及讀取所述第二區段以得到第四資料；以及將第四資料轉換為第五資料，其中第五資料相同於第一資料經由記憶體儲存裝置的解碼電路所對應的編碼電路編碼所得到的校驗資料。

本發明的實施例提出一種記憶體儲存裝置，包括記憶體陣列以及記憶體控制電路。記憶體陣列包括多個第一區段以及一個第二區段。記憶體控制電路包括資料寫入電路、資料讀取電路、解碼電路以及資料轉換電路。資料寫入電路耦接於記憶體陣列，用以寫入第一資料至所述多個第一區段，以及寫入第二資料至所述第二區段。資料讀取電路耦接於記憶體陣列，用以讀取所述多個第一區段以得到第三資料，以及讀取所述第二區段以得到第四資料。解碼電路耦接於資料讀取電路。資料轉換電路耦接於資料讀取電路與解碼電路之間，用以將第四資料轉換為第五資料，其中第五資料相同於第一資料經由所述解碼電路所對應的編碼電路編碼所得到的校驗資料。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

本發明的較佳實施例將配合所附圖式來詳細描述。圖式和說明書中會盡可能使用相同的標號來表示相同或相似的部件。

請參照圖1，記憶體儲存裝置100包括主機介面110、記憶體控制電路120以及記憶體陣列130。記憶體儲存裝置100可例如是與主機系統（未繪示）一起使用的揮發性記憶體（volatile memory），主機系統可以將資料寫入記憶體儲存裝置100或從記憶體儲存裝置100中讀取所需的資料。記憶體儲存裝置100例如採用錯誤修正碼（Error Correction Code，ECC）方案（scheme）。

主機介面110耦接於主機系統並且用以與主機系統進行通訊，例如接收來自主機系統的寫入資料或將主機系統所讀取得資料回傳給主機系統。然而，本發明並不在此限制主機介面110的具體型式與實作方法。

記憶體控制電路120耦接於主機介面110以及記憶體陣列130，用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統的指令在記憶體陣列130中進行資料的寫入、讀取或刪除資料等運作。

記憶體陣列130包括多個記憶胞，並且每一個記憶胞可用以儲存一或多個位元的資料。

請參照圖2，本實施例的記憶體測試方法適用於圖1中的記憶體儲存裝置100，故以下將搭配記憶體儲存裝置100來進行說明。記憶體控制電路120又包括資料寫入電路121、資料讀取電路122、資料轉換電路123、解碼電路124以及資料修正電路125。記憶體陣列130中的記憶胞可區分為多個第一區段S1以及對應的一個第二區段S2。

在本實施例中，記憶體陣列130中待測試的記憶胞例如可區分為16個第一區段S1以及一個第二區段S2，且每一個第一區段S1與第二區段S2例如分別用以記錄8個位元的資料，但本發明並不在此設限。

在本實施例中，採用錯誤修正碼方案的記憶體儲存裝置100的解碼電路124例如是錯誤修正碼解碼器（ECC decoder），則解碼電路124所對應的編碼電路是錯誤修正碼編碼器（ECC encoder）。在本實施例中，這個錯誤修正碼編碼器將符合預設型式（例如，由多個重複的資料段所組成）的所有資料（例如，由16個重複的8位元資料段所組成的資料）進行編碼後都會得到全0的校驗資料（例如，8位元的校驗資料）。然而，本發明並不在此限制記憶體儲存裝置100所採用的上述錯誤修正碼方案的具體演算法與實作方式。此外，在其他實施例中記憶體儲存裝置100也可以採用其他的錯誤修正碼方案，本發明並不在此設限。

資料寫入電路121耦接於主機介面110以及記憶體陣列130，用以將第一資料D1寫入多個第一區段S1中，並且將第二資料D2寫入第二區段S2中。特別是，由於第一資料D1與第二資料D2的寫入都沒有經過編碼電路，因此第一資料D1與第二資料D2的內容是可控的。值得一提的是，當第一資料D1與第二資料D2皆可控，能夠使記憶體陣列130的測試具有高覆蓋率並且節省測試時間。

在本實施例中，第一資料D1為128位元資料，並且是由16筆8位元的第二資料D2所組成（例如，藉由串接來組成），因此第一資料D1屬於符合預設型式的資料。然而，本發明並不在此限制第一資料D1與第二資料D2的具體資料型式，所屬領域具備通常知識者當可依其需求來實作。

在本實施例中，第一資料D1會不經過解碼電路124所對應的編碼電路而被資料寫入電路121寫入記憶體陣列130的多個第一區段S1當中，並且第二資料D2會不經過解碼電路124所對應的編碼電路而被資料寫入電路121寫入記憶體陣列130的第二區段S2當中。

資料讀取電路122耦接於資料修正電路125也耦接於記憶體陣列130以及資料轉換電路123之間，用以讀取多個第一區段S1以得到第三資料D3，以及讀取第二區段S2以得到第四資料D4，並且將第四資料D4傳送至資料轉換電路123。

資料轉換電路123耦接於資料讀取電路122以及解碼電路124之間，用以將第四資料D4轉換為第五資料D5。具體來說，第五資料D5會被資料轉換電路123轉換成相同於解碼電路124所對應的編碼電路對第一資料D1進行編碼後的校驗資料的資料。舉例來說，解碼電路124所對應的編碼電路能夠對第一資料D1進行編碼得到編碼結果，並且此編碼結果包括第一部分以及第二部分，其中第一部分對應於第一資料D1，而第二部分對應於校驗資料。特別是，資料轉換電路123所輸出的第五資料D5的內容會相同於上述校驗資料的內容。

值得一提的是，本發明並不限制資料轉換電路123的具體實作方式，所屬領域具備通常知識者當可依據記憶體儲存裝置100所採用的錯誤修正碼方案及/或第一資料D1的內容來設計資料轉換電路123。

在本實施例中，由於解碼電路124所對應的編碼電路將符合預設型式的任何資料進行編碼後都會得到全0的校驗資料，因此資料轉換電路123可例如是設計為將輸入資料與第二資料D2進行異或（exclusive or，XOR）運算的電路。詳細來說，解碼電路124所對應的編碼電路在將符合預設型式的第一資料D1進行編碼後會得到全0的校驗資料（例如，8位元），因此在第四資料D4與第二資料D2相同的情況下，資料轉換電路123也會將輸入的第四資料D4轉換為全0的第五資料（例如，8位元）。

解碼電路124耦接於資料讀取電路122以及資料轉換電路123，用以根據從多個第一區段S1讀出的第三資料D3以及從第二區段S2讀出的第四資料D4所轉換的第五資料D5，來判斷記憶體陣列130的第三資料D3與第五資料D5是否存在錯誤位元，或多個第一區段S1與第二區段S2中是否存在不正常記憶胞，並且產生包括錯誤位元資訊的第六資料D6。舉例來說，第六資料D6中可以包括第三資料D3與第五資料D5中哪些位元有錯誤的資訊，或多個第一區段S1與第二區段S2中哪些記憶胞出現異常的資訊。換句話說，根據第三資料D3以及第五資料D5，解碼電路124可以對記憶體陣列130進行檢驗，以找出其中的異常記憶胞。例如，當第六資料D6中顯示第三資料D3以及第五資料D5都沒有錯誤，則表示記憶體陣列130的多個第一區段S1與第二區段S5都通過檢驗。反之，當第六資料D6中顯示第三資料D3以及第五資料D5中包括某個錯誤位元，則表示記憶體陣列130的多個第一區段S1與第二區段S5中對應的記憶胞可能發生異常。

在本實施例中，解碼電路124在接收第三資料D3與第五資料D5後，例如會將第五資料D5視為校驗資料並據以進行錯誤修正碼解碼運算，以找出第三資料D3以及第五資料D5中的錯誤位元並且據以生成第六資料D6，而這些錯誤位元會被視為與記憶體陣列130中的異常記憶胞相對應。因此，本實施例所介紹的記憶體儲存裝置100的記憶體測試方法能夠找出記憶體陣列130中的多個第一區段S1與第二區段S2中所存在的異常記憶胞。

資料修正電路125耦接於資料讀取電路122、解碼電路124以及主機介面110，用以根據第六資料D6來修正第三資料D3，並且將修正後的第三資料D3’透過主機介面110輸出至主機系統。舉例來說，資料修正電路125可以從第六資料D6中得知第三資料D3中哪些位元不正確，並且將不正確的位元翻轉後得到修正後的第三資料D3’，再將此修正後的第三資料D3’輸出至主機介面110。

在本實施例中，資料修正電路例如是錯誤修正碼修正器（ECC corrector）。資料修正電路125例如會將第三資料D3中的錯誤位元翻轉以得到修正後的第三資料D3’再輸出至主機介面110。因此，本實施例所介紹的記憶體儲存裝置100的記憶體測試方法除了能夠找出記憶體陣列130中的多個第一區段S1與第二區段S2中所存在的異常記憶胞之外，還能夠保有錯誤修正的功能，將有錯誤的資料修正後再回傳給主機系統。

請參照圖3，本實施例的記憶體測試方法適用於圖1與圖2中的記憶體儲存裝置100，故以下將搭配記憶體儲存裝置100來進行說明。此外，本實施例中各步驟已於前述段落中詳細說明的細節將不再贅述。

首先，資料寫入電路121會寫入第一資料D1至記憶體陣列130的多個第一區段S1，以及寫入第二資料D2至記憶體陣列130的第二區段S2（步驟S310）。接著，資料讀取電路122會讀取多個第一區段S1以得到第三資料D3，以及讀取第二區段S2以得到第四資料D4（步驟S320）。隨後，資料轉換電路123會將第四資料D4轉換為第五資料D5（步驟S330）。據此，解碼電路124能夠根據第三資料D3以及第五資料D5來檢驗記憶體陣列130（步驟S340），例如包括找出多個第一區段S1與第二區段S2中的異常記憶胞，或判斷第三資料D3以及第五資料D5中的錯誤位元。

在一些情形下有將所讀出的資料回傳至主機系統的需求，因此，資料修正電路125可以根據第三資料D3及其錯誤位元來修正第三資料D3，並且再將修正後的第三資料D3’透過主機介面110輸出至主機系統。

綜上所述，本發明實施例所提出的記憶體儲存裝置及其記憶體測試方法，以可控制資料內容的方式來將第一資料與第二資料分別寫入記憶體陣列的第一區段與第二區段，再分別讀取第一區段與第二區段中的資料，並且將從第二區段中讀出的資料轉換成記憶體儲存裝置的解碼電路所對應的編碼電路對第一資料進行編碼後的校驗資料。隨後，再利用記憶體儲存裝置中的解碼電路來檢驗記憶體陣列。據此，能夠在記憶體儲存裝置還保有錯誤修正功能之下，維持良好的測試覆蓋率並且節省測試時間。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:記憶體儲存裝置 110:主機介面 120:記憶體控制電路 121:資料寫入電路 122:資料讀取電路 123:資料轉換電路 124:解碼電路 125:資料修正電路 130:記憶體陣列 D1:第一資料 D2:第二資料 D3:第三資料 D3’:修正後的第三資料 D4:第四資料 D5:第五資料 D6:第六資料 S1:第一區段 S2:第二區段 S310、S320、S330、S340:記憶體測試方法的步驟

圖1繪示本發明一實施例的記憶體儲存裝置的方塊圖。圖2繪示本發明一實施例的記憶體測試方法的示意圖。圖3繪示本發明一實施例的記憶體測試方法的流程圖。

110:主機介面

121:資料寫入電路

122:資料讀取電路

123:資料轉換電路

124:解碼電路

125:資料修正電路

130:記憶體陣列

D1:第一資料

D2:第二資料

D3:第三資料

D3’:修正後的第三資料

D4:第四資料

D5:第五資料

D6:第六資料

S1:第一區段

S2:第二區段

Claims

一種記憶體測試方法，用於測試一記憶體儲存裝置的一記憶體陣列，所述記憶體測試方法包括：寫入一第一資料至該記憶體陣列的多個第一區段，以及寫入一第二資料至該記憶體陣列的一第二區段；讀取該些第一區段以得到一第三資料，以及讀取該第二區段以得到一第四資料；以及將該第四資料轉換為一第五資料，其中該第五資料相同於該第一資料經由該記憶體儲存裝置的一解碼電路所對應的一編碼電路編碼所得到的一校驗資料。
如申請專利範圍第1項所述的記憶體測試方法，更包括：根據該第三資料以及該第五資料檢驗該記憶體陣列。
如申請專利範圍第2項所述的記憶體測試方法，更包括：根據第三資料以及該第五資料，利用該解碼電路判斷該第三資料以及該第五資料中的一錯誤位元，其中該編碼電路為錯誤修正碼編碼器，並且該解碼電路為錯誤修正碼解碼器。
如申請專利範圍第3項所述的記憶體測試方法，更包括：根據該第三資料以及該錯誤位元，修正該第三資料；以及輸出修正後的該第三資料至一主機系統。
如申請專利範圍第1項所述的記憶體測試方法，其中該第一資料由多筆該第二資料所組成。
如申請專利範圍第1項所述的記憶體測試方法，其中該編碼電路為將符合一預設型式的任意資料進行編碼會得到全0的校驗資料的電路。
如申請專利範圍第6項所述的記憶體測試方法，其中由多個重複資料段所組成的任意資料符合該預設型式。
如申請專利範圍第6項所述的記憶體測試方法，其中該第一資料符合該預設型式，其中將該第四資料轉換為該第五資料的步驟包括：將該第四資料與該第二資料進行一異或運算，以得到該第五資料。
一種記憶體儲存裝置，包括：一記憶體陣列，包括多個第一區段以及一第二區段；以及一記憶體控制電路，包括：一資料寫入電路，耦接於該記憶體陣列，用以寫入一第一資料至該些第一區段，以及寫入一第二資料至該第二區段；一資料讀取電路，耦接於該記憶體陣列，用以讀取該些第一區段以得到一第三資料，以及讀取該第二區段以得到一第四資料；一解碼電路，耦接於該資料讀取電路；以及一資料轉換電路，耦接於該資料讀取電路與該解碼電路之間，用以將該第四資料轉換為一第五資料，其中該第五資料相同於該第一資料經由該解碼電路所對應的一編碼電路編碼所得到的一校驗資料。
如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路用以根據該第三資料以及該第五資料檢驗該記憶體陣列，並且該解碼電路更用以根據該第三資料以及該第五資料，判斷該第三資料以及該第五資料中的一錯誤位元，其中該記憶體控制電路更包括：一資料修正電路，耦接於該資料讀取電路以及該解碼電路，用以根據該第三資料以及該錯誤位元，修正該第三資料，其中該記憶體儲存裝置更包括：一主機介面，耦接於該記憶體控制電路，用以輸出修正後的該第三資料至一主機系統。
如申請專利範圍第9項所述的記憶體儲存裝置，其中該第一資料由多筆該第二資料所組成。
如申請專利範圍第9項所述的記憶體儲存裝置，其中該編碼電路為將符合一預設型式的任意資料進行編碼會得到全0的校驗資料的電路。