TWI686812B

TWI686812B - 記憶體測試方法及其記憶體裝置

Info

Publication number: TWI686812B
Application number: TW106127737A
Authority: TW
Inventors: 毓明陳
Original assignee: 華邦電子股份有限公司
Priority date: 2017-07-05
Filing date: 2017-08-16
Publication date: 2020-03-01
Also published as: TW201907410A; US20190013084A1; US10276259B2; CN109215726A; CN109215726B

Abstract

一種對記憶體裝置進行測試的記憶體測試方法，包括：從所述記憶體的記憶體陣列讀取測試資料；以及將所述測試資料編碼成包括第一資料及第二資料的編碼資料。所述第一資料及所述第二資料分別表示所述讀取測試資料中的二進位狀態的數目及錯誤位元。

Description

記憶體測試方法及其記憶體裝置

本發明是有關於一種記憶體儲存裝置，且特別是有關於一種記憶體測試方法以及一種用於所述記憶體測試方法的記憶體裝置。

一般來說，可根據錯誤修正碼方案對欲被寫入到採用錯誤修正碼方案的可複寫非揮發性記憶體的寫入資料進行編碼。因此，實際上被寫入記憶體的資料可包括寫入資料的主位元（main bit）及同位檢查位元（parity bit）。還可通過對應的解碼程式對從可複寫非揮發性記憶體讀取的資料進行處理。

在採用錯誤修正碼方案的記憶體的情況下，應將主位元與同位檢查位元分別讀取來進行測試。因此，當對採用錯誤修正碼方案的記憶體進行測試時需要花費兩倍的讀取時間。

本發明提供一種記憶體測試方法以及一種用於所述儲存器測試方法的記憶體裝置。通過採用所述記憶體測試方法，可縮短測試時間，因而可提高測試效率。

本發明的示例性實施例提供一種對配置有輔助測試電路的記憶體裝置進行測試的記憶體測試方法。所述記憶體測試方法包括：從所述記憶體的記憶體陣列讀取測試資料；以及由所述輔助測試電路將所述測試資料編碼成編碼資料，其中所述編碼資料包括第一資料及第二資料。所述編碼資料被編碼成包括第一資料及第二資料，其中所述第一資料表示所述所讀取測試資料中的二進位狀態的數目，且所述第二資料表示所述所讀取測試資料中的錯誤位元。

本發明的示例性實施例提供一種記憶體裝置，所述記憶體裝置包括連接介面、記憶體陣列、輔助測試電路及記憶體控制電路。所述連接介面耦接到主機系統。所述記憶體陣列被配置成儲存測試資料。所述記憶體控制電路耦接到所述連接介面、所述記憶體陣列及所述輔助測試電路，且被配置成從所述記憶體陣列讀取所述測試資料。所述輔助測試電路被配置成將由所述記憶體控制電路讀取的所述測試資料編碼成編碼資料。所述編碼資料被編碼成包括第一資料及第二資料，其中所述第一資料表示所述所讀取測試資料中的二進位狀態的數目，且所述第二資料表示所述所讀取測試資料中的錯誤位元。

基於上述，通過採用本發明中所提供的所述記憶體測試方法及所述記憶體裝置，可根據從所述記憶體陣列讀取的測試資料來產生編碼資料。所述編碼資料被編碼成包括所述所讀取測試資料中的二進位狀態的數目的資訊以及存在於所述所讀取測試資料中的錯誤位元的位置的資訊，以使得可容易地從編碼資料獲得用於對記憶體裝置進行測試所需要的資訊。因此，可縮短用於對記憶體裝置進行測試的測試時間，因而可提高測試效率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

現在將詳細參考本發明的示範實施例，所述示範實施例將配合圖式進行說明。盡可能地在圖式及說明中使用相同的參考標號，且所述相同參考標號代表相同或相似的元件

圖1為說明根據本發明一實施例的記憶體裝置的方塊圖。參考圖1，記憶體裝置100包括連接介面110、記憶體陣列120、記憶體控制電路130及輔助測試電路140。記憶體控制電路130耦接到連接介面110、記憶體陣列120及輔助測試電路140。在本實施例中，記憶體裝置100為採用錯誤修正碼（error correcting code，ECC）方案的非揮發性記憶體（non-volatile memory，NVM）。

連接介面110耦接到記憶體控制電路130且被配置成耦接到主機系統。在本實施例中，連接介面110耦接到主機系統以建立主機系統與記憶體控制電路130之間的通訊。在本實施例中，連接介面110與通用快閃記憶體介面（common flash memory interface，CFI）標準相容，但本發明並非僅限於此。在其他實施例中，連接介面110可與串列高級技術附接（serial advanced technology attachment，SATA）標準、外設元件互連高速（peripheral component interconnect Express，PCI-E）介面標準、通用序列匯流排（universal serial bus，USB）標準、集成設備電路（integrated device electronics，IDE）介面標準或其他合適的標準相容。

記憶體陣列120耦接到記憶體控制電路130且包括多個記憶體單元。在本實施例中，記憶體陣列120被配置成儲存資料，所述資料例如包括由32個主位元及7個同位檢查位元構成的測試資料，但所述測試資料在本文中不受限制。

記憶體控制電路130耦接到連接介面110、記憶體陣列120及輔助測試電路140。在本實施例中，記憶體控制電路130從主機系統接收測試命令以將由32個主位元及7個同位檢查位元構成的測試資料寫入記憶體陣列120中。接著，記憶體控制電路130與輔助測試電路140可協作執行本發明中所介紹的對記憶體陣列120進行測試的記憶體測試方法。在以下說明中將詳細闡述記憶體測試方法的步驟。

應注意的是，輔助測試電路140在本實施例中設置在記憶體控制電路130外部，但此在本發明中不受限制。在其他實施例中，輔助測試電路140及記憶體控制電路130可整合到記憶體控制器中。還應注意的是，記憶體控制電路130及輔助測試電路140可被實作成硬體或韌體（firmware）的形式。

圖2說明根據本發明一實施例的記憶體測試方法的流程圖。記憶體測試方法可由圖1所示實施例的記憶體裝置100來執行。因此，將通過參考本實施例中的前述記憶體裝置100對記憶體測試方法進行說明。

在步驟S210中，記憶體控制電路130可經由連接介面110從主機系統接收測試命令以對記憶體裝置100的記憶體陣列120進行測試，並根據所述測試命令將目標圖案中的一個的測試資料寫入記憶體陣列120中。

圖3為說明根據本發明一實施例的目標圖案的示意圖。參考圖3，在本實施例中，目標圖案包括全1圖案、全0圖案、棋盤圖案（即，101010...）及逆棋盤圖案（即，010101...）。寫入記憶體陣列120中的測試資料位於全1圖案中。具體來說，測試資料是由32個主位元及7個同位檢查位元組成，記憶體控制電路130將32個主位元及7個同位檢查位元寫入記憶體陣列120中，且所有所寫入位元均為1。然而，本發明不限於此。

在其他實施例中，寫入記憶體陣列120中的測試資料可位於目標圖案的全0圖案、棋盤圖案或逆棋盤圖案中。另一方面，在其他實施例中，目標圖案可包括這些圖案的僅一部分，抑或目標圖案可包括通過使用者根據其需求執行所介紹的記憶體測試方法來界定的其他圖案，所述目標圖案在本發明中不受限制。

在將測試資料寫入記憶體陣列120中之後，進入步驟S220。在步驟S220中，記憶體控制電路130可從記憶體陣列120讀取測試資料。在本實施例中，記憶體控制電路130可在儲存測試資料的記憶體單元上施加讀取電壓，以從記憶體陣列120讀取測試資料的全部39個位元。應注意的是，在步驟S220中讀取的測試資料可由於各種原因（例如在記憶體陣列120中存在異常位元）而不同於在步驟S210中寫入的測試資料，但所述原因在本發明中不受限制。因此，通過查找記憶體陣列120中存在的異常位元/單元來對記憶體裝置100進行測試將有所幫助。

在步驟S230中，輔助測試電路140可將所讀取測試資料編碼成編碼資料。具體來說，所述編碼資料包括第一資料及第二資料，其中所述第一資料表示所讀取測試資料中的二進位狀態的數目，且所述第二資料表示所讀取測試資料中的錯誤位元。因此，可通過參考編碼資料的第一資料來算出記憶體陣列120的裕度讀取電壓（margin read voltage），且可通過參考編碼資料的第二資料容易地找出記憶體陣列120中存在的異常位元/單元。

在本實施例中，步驟S230進一步包括分別由輔助測試電路140中所包括的計數器電路141、比較電路143及編碼電路145來執行的步驟S231至步驟S235。

在步驟S231中，計數器電路可計算所讀取測試資料中的二進位狀態的數目。在本實施例中，計數器電路可計算所讀取測試資料中的1的數目以將計算結果記錄到編碼資料的第一資料中，但此在本發明中不受限制。在其他實施例中，計數器電路可計算所讀取測試資料中的0的數目。

在步驟S233中，比較電路可將所讀取測試資料與目標圖案進行比較以找出所讀取測試資料中的錯誤位元。在本實施例中，比較電路可將所讀取測試資料與圖3所示每一目標圖案進行比較以獲得比較結果。具體來說，比較電路可將所讀取測試資料與全1圖案進行比較以獲得第一結果，將所讀取測試資料與全0圖案進行比較以獲得第二結果，將所讀取測試資料與棋盤圖案進行比較以獲得第三結果，並將所讀取測試資料與逆棋盤圖案進行比較以獲得第四結果。第一結果、第二結果、第三結果及第四結果可包括所讀取測試資料與每一圖案之間的位元差異的資訊。

在本實施例中，在步驟S210中寫入的測試資料位於全1圖案中。因此，第一結果可包括在步驟S220中讀取的測試資料中的錯誤位元的資訊，其中所述資訊可包括在所讀取測試資料中存在的錯誤位元的數目及位置，但所述資訊並非僅限於此。

在步驟S235中，編碼電路可將步驟S231的計算結果記錄到編碼資料的第一資料中並將步驟S233的比較結果記錄到編碼資料的第二資料中。關於第一資料，在本實施例中，所讀取測試資料中的1的數目記錄在第一資料中。關於第二資料，在本實施例中，第一結果、第二結果、第三結果及第四結果記錄在第二資料中。因此，在步驟230中可完成編碼資料。

下文結合圖4至圖6詳細闡述本實施例的多種情況。圖4至圖6為說明根據本發明實施例的測試資料及對應的編碼資料的示意圖。

參考圖4，所讀取測試資料RTD的所有位元均為1，此意味著在步驟S220中讀取的測試資料RTD相同於在步驟S210中寫入的測試資料WTD。在本實施例中，編碼資料為32位元資料，其中前六個位元（即，第1位元至第6位元）用於記錄第一資料。具體來說，所讀取測試資料RTD中的1的數目為39，因此將第一資料記錄為“39”（即，二進位形式為“100111”）。

在本實施例中，編碼資料的第7位元至第30位元用於記錄第二資料。其中，第7位元至第12位元用於記錄第一結果，第13位元至第18位元用於記錄第二結果，第19位元至第24位元用於記錄第三結果，且第25位元至第30位元用於記錄第四結果。當在所比較的對應目標圖案與所讀取測試資料RTD1之間僅存在一個不同位元時，將每一結果記錄為所比較的對應目標圖案與所讀取測試資料RTD1之間的差異的位置。

應注意的是，所讀取測試資料在本實施例中為39位元資料，因此0至38（即，二進位形式“000000”至“100110”）的數目足以記錄不同位元的位置。因此，當在所讀取測試資料與所比較的對應目標圖案之間不存在不同位元時，在本實施例中可將此記錄為“111111”。另一方面，當在所讀取測試資料與所比較的對應目標圖案之間存在多於兩個不同位元時，在本實施例中可將此記錄為“111110”。

返回參考圖4，由於在步驟S210中寫入的測試資料位於全1圖案中，因此第一結果可表明在所讀取測試資料RTD與全1圖案之間不存在不同位元。因此，將編碼資料ECD的第7位元至第12位元記錄為“111111”以表示沒有不同位元。由於在步驟S210中寫入的測試資料也位於全1圖案中，因此在所讀取測試資料RTD與全1圖案之間沒有不同位元也代表在所讀取測試資料RTD中不存在錯誤位元。因此，在編碼資料ECD的第7位元至第12位元中記錄的“111111”也表示無錯誤位元資訊。

比較電路還將所讀取測試資料RTD與全0圖案進行比較以獲得第二結果。第二結果可表明在所讀取測試資料RTD與全0圖案之間存在多於一個不同位元（即，39個不同位元）。因此，將編碼資料ECD的第13位元至第18位元記錄為“111110”，以表示所讀取測試資料RTD與全0圖案之間有多於一個不同位元。類似地，將編碼資料ECD的第19位元至第24位元記錄為“111110”以表示所讀取測試資料RTD與棋盤圖案之間有多於一個不同位元，且將編碼資料ECD的第25位元至第30位元記錄為“111110”以表示所讀取測試資料RTD與逆棋盤圖案之間有多於一個不同位元。最終，編碼電路可產生編碼資料“xx111110111110111110111111100111”。將編碼資料的第31位元及第32位元標記為“xx”，因為在本實施例中這兩個位元是預留的且不具有任何資訊。

參考圖5，所讀取測試資料RTD的第27位元為0，且所讀取測試資料RTD的其他位元為1。所讀取測試資料RTD與全1圖案之間的不同位元（即，錯誤位元）為第27位元，其中其位元位址為26。

基於圖5所示所讀取測試資料RTD，將編碼資料ECD的第1位元至第6位元記錄為“100110”以表示為1的全部38個位元均被讀取。另一方面，將編碼資料ECD的第7位元至第12位元記錄為“011010”以表示所讀取測試資料RTD中的錯誤位元（即，26）的位元地址。除此以外，將編碼資料ECD的第13位元至第18位元記錄為“111110”以表示所讀取測試資料RTD與全0圖案之間有多於一個不同位元。類似地，將編碼資料ECD的第19位元至第24位元記錄為“111110”以表示所讀取測試資料RTD與棋盤圖案之間有多於一個不同位元，且將編碼資料ECD的第25位元至第30位元記錄為“111110”以表示所讀取測試資料RTD與逆棋盤圖案之間有多於一個不同位元。最終，編碼電路可產生編碼資料“xx111110111110111110011010100110”。基於前述的相同原因，將編碼資料的第31位元及第32位元標記為“xx”。

參考圖6，所讀取測試資料RTD的第1位元及第27位元為0，且所讀取測試資料RTD的其他位元為1。所讀取測試資料RTD與全1圖案之間的不同位元（即，錯誤位元）為第1位元及第27位元，其中其位元位址為0及26。

基於圖6所示所讀取測試資料RTD，將編碼資料ECD的第1位元至第6位元記錄為“100101”以表示為1的全部37個位元均被讀取。另一方面，將編碼資料ECD的第7位元至第12位元記錄為“111110”以表示所讀取測試資料RTD與全1圖案之間有多於一個不同位元。因此，在編碼資料ECD的第7位元至第12位元中記錄的“111110”也表示多錯誤位元（multiple-error-bits）資訊。除此以外，將編碼資料ECD的第13位元至第18位元記錄為“111110”以表示所讀取測試資料RTD與全0圖案之間有多於一個不同位元。類似地，將編碼資料ECD的第19位元至第24位元記錄為“111110”以表示所讀取測試資料RTD與棋盤圖案之間有多於一個不同位元，且將編碼資料ECD的第25位元至第30位元記錄為“111110”以表示所讀取測試資料RTD與逆棋盤圖案之間有多於一個不同位元。最終，編碼電路可產生編碼資料“xx111110111110111110111110100101”。出於之前闡述的相同原因，將編碼資料的第31位元及第32位元標記為“xx”。

根據以上闡述的實施例，編碼電路可將從記憶體陣列120讀取的測試資料編碼成編碼資料。接著，在步驟S240中，記憶體控制電路130可經由連接介面110將編碼資料輸出到主機系統以供後續使用。舉例來說，執行所介紹的記憶體測試方法的用戶或測試儀可通過參考編碼資料的第二資料而得知所讀取測試資料中的錯誤位元的位置。基於此種資訊，使用者或測試儀可更換某一位元線以修復異常位元。

應注意的是，在將測試資料寫入全1圖案中的本實施例中，關心記憶體陣列120中存在的異常位元的用戶或測試儀可專注於編碼資料ECD的第7位元至第12位元，而不知道在編碼資料ECD的第13位元至第32位元中記錄的資訊。換句話說，編碼資料ECD可包括足夠的資訊來對記憶體裝置100進行一次測試。

在前述實施例中，寫入記憶體陣列120中的測試資料位於全1圖案中。然而，本發明並非僅限於此。在其他實施例中，測試命令可能需要將測試資料寫入其他圖案中。

圖7為說明根據本發明另一實施例的測試資料及對應的編碼資料的示意圖。與前述實施例不同，寫入記憶體陣列120中的測試資料WTD在圖7所示實施例中位於逆棋盤圖案中。

在所述實施例中，從記憶體陣列120讀取的測試資料RTD為“010111010101010101010101010101010101010”，此意味著在為34的位元位址中存在一個錯誤位元。

因此，將編碼資料ECD的第1位元至第6位元記錄為“010100”以表示為1的全部20個位元均被讀取。將編碼資料ECD的第7位元至第12位元記錄為“111110”以表示所讀取測試資料RTD與全1圖案之間有多於1個不同位元。將編碼資料ECD的第13位元至第18位元記錄為“111110”以表示所讀取測試資料RTD與全0圖案之間有多於一個不同位元。類似地，將編碼資料ECD的第19位元至第24位元記錄為“111110”以表示所讀取測試資料RTD與棋盤圖案之間有多於一個不同位元，且將編碼資料ECD的第25位元至第30位元記錄為“100010”以表示所讀取測試資料RTD中的錯誤位元（即，34）的位元地址。最終，編碼電路可產生編碼資料“xx100010111110111110111110010100”。基於前述的相同原因，將編碼資料的第31位元及第32位元標記為“xx”。

根據以上所述，編碼電路可根據饋送到輔助測試電路140中的所讀取測試資料的各種圖案來產生編碼資料，且所述編碼資料可包括對記憶體裝置100的記憶體陣列120進行測試的使用者或測試儀所需要的足夠的資訊。

綜上所述，通過採用本發明示範實施例中所提供的所述記憶體測試方法及所述記憶體裝置，可根據寫後讀（read after write，RAW）資料來產生編碼資料。所述編碼資料被編碼成包括所述寫後讀數據中的二進位狀態的數目的資訊以及存在於所述寫後讀數據中的錯誤位元的位置的資訊，以使得可容易地從編碼資料獲得用於對記憶體裝置進行測試所需要的資訊。在本發明的一實施例中，對錯誤修正碼記憶體裝置進行完整的測試不再需要進行第二讀取操作來讀取同位檢查位元。因此，可縮短用於對記憶體裝置的記憶體陣列進行測試的測試時間，因而可提高測試效率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧記憶體裝置110‧‧‧連接介面120‧‧‧記憶體陣列130‧‧‧記憶體控制電路140‧‧‧輔助測試電路141‧‧‧計數器電路143‧‧‧比較電路145‧‧‧編碼電路S210、S220、S230、S231、S233、S235、S240‧‧‧步驟

圖1為說明根據本發明一實施例的記憶體裝置的方塊圖。圖2為說明根據本發明一實施例的記憶體測試方法的流程圖。圖3為說明根據本發明一實施例的目標圖案的示意圖。圖4為說明根據本發明一實施例的測試資料及對應的編碼資料的示意圖。圖5為說明根據本發明另一實施例的測試資料及對應的編碼資料的示意圖。圖6為說明根據本發明另一實施例的測試資料及對應的編碼資料的示意圖。圖7為說明根據本發明另一實施例的測試資料及對應的編碼資料的示意圖。

S210、S220、S230、S231、S233、S235、S240‧‧‧步驟

Claims

一種對配置有輔助測試電路的記憶體裝置進行測試的記憶體測試方法，包括：根據測試命令將目標圖案之一的測試資料寫入記憶體陣列；在所述測試資料寫入所述記憶體陣列之後，從所述記憶體裝置的所述記憶體陣列讀取所述測試資料；由所述輔助測試電路將所述測試資料編碼成編碼資料，其中所述編碼資料包括第一資料及第二資料，其中所述第一資料表示所述所讀取測試資料中的二進位狀態的數目，且所述第二資料表示所述所讀取測試資料中的錯誤位元；以及將所述編碼資料輸出給主機系統。
如申請專利範圍第1項所述的記憶體測試方法，其中所述目標圖案包括全1圖案、全0圖案、棋盤圖案及逆棋盤圖案中的至少一個。
如申請專利範圍第1項所述的記憶體測試方法，其中所述將所述測試資料編碼成所述編碼資料的步驟包括：計算所述所讀取測試資料中的所述二進位狀態的所述數目；將所述所讀取測試資料與所述目標圖案進行比較；以及將計算結果記錄到所述編碼資料的所述第一資料中並將比較結果記錄到所述編碼資料的所述第二資料中。
如申請專利範圍第3項所述的記憶體測試方法，其中所述將所述比較結果記錄到所述編碼資料的所述第二資料中的步驟包括：根據所述比較結果，當所述所讀取測試資料具有一個錯誤位元時，將所述錯誤位元的位置記錄到所述第二資料中。
如申請專利範圍第4項所述的記憶體測試方法，其中所述將所述比較結果記錄到所述編碼資料的所述第二資料中的步驟進一步包括：根據所述比較結果，當所述所讀取測試資料不具有錯誤位元時，將無錯誤位元資訊記錄到所述第二資料中；以及根據所述比較結果，當所述所讀取測試資料具有多於一個錯誤位元時，將多錯誤位元資訊記錄到所述第二資料中。
如申請專利範圍第3項所述的記憶體測試方法，其中所述計算所述所讀取測試資料中的所述二進位狀態的所述數目的步驟包括：計算所述所讀取測試資料中的1或0的數目，其中所述將所述所讀取測試資料與所述目標圖案進行比較的步驟包括：將所述所讀取測試資料與全1圖案、全0圖案、棋盤圖案及逆棋盤圖案進行比較，以分別獲得第一結果、第二結果、第三結果及第四結果，其中所述將所述計算結果記錄到所述編碼資料的所述第一資料中並將所述比較結果記錄到所述編碼資料的所述第二資料中的步驟包括：將所述所讀取測試資料中的1或0的所述數目記錄到所述編碼資料的所述第一資料中；以及將所述第一結果、所述第二結果、所述第三結果及所述第四結果記錄到所述編碼資料的所述第二資料中。
如申請專利範圍第6項所述的記憶體測試方法，其中所述測試資料是包含七個同位檢查位元的39位元資料，所述編碼資料是32位元資料，且所述所讀取測試資料中的1的所述數目、所述第一結果、所述第二結果、所述第三結果及所述第四結果中的每一個被記錄為6位元資料。
一種記憶體裝置，包括：連接介面，耦接到主機系統；記憶體陣列，被配置成儲存測試資料；輔助測試電路；以及記憶體控制電路，耦接到所述連接介面、所述記憶體陣列及所述輔助測試電路，其中所述記憶體控制電路被配置成根據測試命令將目標圖案之一的所述測試資料寫入所述記憶體陣列，在所述測試資料寫入所述記憶體陣列之後，從所述記憶體陣列讀取所述測試資料，其中所述輔助測試電路被配置成將由所述記憶體控制電路讀取的所述測試資料編碼成編碼資料，其中所述編碼資料包括第一資料及第二資料，所述第一資料表示所述所讀取測試資料中的二進位狀態的數目，且所述第二資料表示所述所讀取測試資料中的錯誤位元，其中所述測試資料輸出給所述主機系統。
如申請專利範圍第8項所述的記憶體裝置，其中所述目標圖案包括全1圖案、全0圖案、棋盤圖案及逆棋盤圖案中的至少一個。
如申請專利範圍第8項所述的記憶體裝置，其中所述輔助測試電路包括：計數器電路，被配置成計算由所述記憶體控制電路讀取的所述測試資料中的所述二進位狀態的所述數目；以及比較電路，被配置成將所述所讀取測試資料與所述目標圖案進行比較；以及編碼電路，耦接到所述計數器電路及所述比較電路，且被配置成將所述計數器電路的計算結果記錄到所述編碼資料的所述第一資料中以及將所述比較電路的比較結果記錄到所述編碼資料的所述第二資料中。
如申請專利範圍第10項所述的記憶體裝置，其中根據所述比較電路的所述比較結果，所述編碼電路在所述所讀取測試資料具有一個錯誤位元時將所述錯誤位元的位置記錄到所述第二資料中。
如申請專利範圍第11項所述的記憶體裝置，其中根據所述比較電路的所述比較結果，所述編碼電路在所述所讀取測試資料不具有錯誤位元時將無錯誤位元資訊記錄到所述第二資料中，且當所述所讀取測試資料具有多於一個錯誤位元時將多錯誤位元資訊記錄到所述第二資料中。
如申請專利範圍第10項所述的記憶體裝置，其中所述計數器電路被配置成計算所述所讀取測試資料中的1或0的數目，其中所述比較電路被配置成將所述所讀取測試資料與全1圖案、全0圖案、棋盤圖案及逆棋盤圖案進行比較，以分別獲得第一結果、第二結果、第三結果及第四結果，其中所述編碼電路被配置成將所述所讀取測試資料中的1或0的所述數目記錄到所述編碼資料的所述第一資料中，並將所述第一結果、所述第二結果、所述第三結果及所述第四結果記錄到所述編碼資料的所述第二資料中。
如申請專利範圍第13項所述的記憶體裝置，其中所述測試資料是包含七個同位檢查位元的39位元資料，所述編碼資料是32位元資料，且所述所讀取測試資料中的1的所述數目、所述第一結果、所述第二結果、所述第三結果及所述第四結果中的每一個被記錄為6位元資料。