CN109215726B - 存储器测试方法及其存储器装置 - Google Patents

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Abstract

本发明提供一种对存储器装置进行测试的存储器测试方法及其存储器装置，包括：从所述存储器的存储器阵列读取测试数据；以及将所述测试数据编码成包括第一数据及第二数据的编码数据。所述第一数据及所述第二数据分别表示所述读取测试数据中的二进位状态的数目及错误比特。

Description

存储器测试方法及其存储器装置
技术领域
本发明涉及一种存储器存储装置，尤其涉及一种存储器测试方法以及一种用于所述存储器测试方法及其存储器装置。
背景技术
一般来说，可根据错误修正码方案对欲被写入到采用错误修正码方案的可复写非挥发性存储器的写入数据进行编码。因此，实际上被写入存储器的数据可包括写入数据的主比特(main bit)及同位检查比特(parity bit)。还可通过对应的解码程序对从可复写非挥发性存储器读取的数据进行处理。
在采用错误修正码方案的存储器的情况下，应将主比特与同位检查比特分别读取来进行测试。因此，当对采用错误修正码方案的存储器进行测试时需要花费两倍的读取时间。
发明内容
本发明提供一种存储器测试方法以及一种用于所述存储器测试方法的存储器装置。通过采用所述存储器测试方法，可缩短测试时间，因而可提高测试效率。
本发明的示例性实施例提供一种对配置有辅助测试电路的存储器装置进行测试的存储器测试方法。所述存储器测试方法包括：从所述存储器的存储器阵列读取测试数据；以及由所述辅助测试电路将所述测试数据编码成编码数据，其中所述编码数据包括第一数据及第二数据。所述编码数据被编码成包括第一数据及第二数据，其中所述第一数据表示所述所读取测试数据中的二进位状态的数目，且所述第二数据表示所述所读取测试数据中的错误比特。
本发明的示例性实施例提供一种存储器装置，所述存储器装置包括连接接口、存储器阵列、辅助测试电路及存储器控制电路。所述连接接口耦接到主机系统。所述存储器阵列被配置成存储测试数据。所述存储器控制电路耦接到所述连接接口、所述存储器阵列及所述辅助测试电路，且被配置成从所述存储器阵列读取所述测试数据。所述辅助测试电路被配置成将由所述存储器控制电路读取的所述测试数据编码成编码数据。所述编码数据被编码成包括第一数据及第二数据，其中所述第一数据表示所述所读取测试数据中的二进位状态的数目，且所述第二数据表示所述所读取测试数据中的错误比特。
基于上述，通过采用本发明中所提供的所述存储器测试方法及所述存储器装置，可根据从所述存储器阵列读取的测试数据来产生编码数据。所述编码数据被编码成包括所述所读取测试数据中的二进位状态的数目的信息以及存在于所述所读取测试数据中的错误比特的位置的信息，以使得可容易地从编码数据获得用于对存储器装置进行测试所需要的信息。因此，可缩短用于对存储器装置进行测试的测试时间，因而可提高测试效率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1为说明根据本发明一实施例的存储器装置的方块图。
图2为说明根据本发明一实施例的存储器测试方法的流程图。
图3为说明根据本发明一实施例的目标图案的示意图。
图4为说明根据本发明一实施例的测试数据及对应的编码数据的示意图。
图5为说明根据本发明另一实施例的测试数据及对应的编码数据的示意图。
图6为说明根据本发明另一实施例的测试数据及对应的编码数据的示意图。
图7为说明根据本发明另一实施例的测试数据及对应的编码数据的示意图。
附图标号说明
100：存储器装置
110：连接接口
120：存储器阵列
130：存储器控制电路
140：辅助测试电路
141：计数器电路
143：比较电路
145：编码电路
S210、S220、S230、S231、S233、S235、S240：步骤
具体实施方式
现在将详细参考本发明的示范实施例，所述示范实施例将配合附图进行说明。尽可能地在附图及说明中使用相同的参考标号，且所述相同参考标号代表相同或相似的元件。
图1为说明根据本发明一实施例的存储器装置的方块图。参考图1，存储器装置100包括连接接口110、存储器阵列120、存储器控制电路130及辅助测试电路140。存储器控制电路130耦接到连接接口110、存储器阵列120及辅助测试电路140。在本实施例中，存储器装置100为采用错误修正码(error correcting code，ECC)方案的非挥发性存储器(non-volatile memory，NVM)。
连接接口110耦接到存储器控制电路130且被配置成耦接到主机系统。在本实施例中，连接接口110耦接到主机系统以建立主机系统与存储器控制电路130之间的通讯。在本实施例中，连接接口110与通用快闪存储器接口(common flash memory interface，CFI)标准相容，但本发明并非仅限于此。在其他实施例中，连接接口110可与串列高级技术附接(serial advanced technology attachment，SATA)标准、外设元件互连高速(peripheralcomponent interconnect Express，PCI-E)接口标准、通用序列总线(universal serialbus，USB)标准、集成设备电路(integrated device electronics，IDE)接口标准或其他合适的标准相容。
存储器阵列120耦接到存储器控制电路130且包括多个存储器单元。在本实施例中，存储器阵列120被配置成存储数据，所述数据例如包括由32个主比特及7个同位检查比特构成的测试数据，但所述测试数据在本文中不受限制。
存储器控制电路130耦接到连接接口110、存储器阵列120及辅助测试电路140。在本实施例中，存储器控制电路130从主机系统接收测试命令以将由32个主比特及7个同位检查比特构成的测试数据写入存储器阵列120中。接着，存储器控制电路130与辅助测试电路140可协作执行本发明中所介绍的对存储器阵列120进行测试的存储器测试方法。在以下说明中将详细阐述存储器测试方法的步骤。
应注意的是，辅助测试电路140在本实施例中设置在存储器控制电路130外部，但此在本发明中不受限制。在其他实施例中，辅助测试电路140及存储器控制电路130可整合到存储器控制器中。还应注意的是，存储器控制电路130及辅助测试电路140可被实作成硬件或固件(firmware)的形式。
图2说明根据本发明一实施例的存储器测试方法的流程图。存储器测试方法可由图1所示实施例的存储器装置100来执行。因此，将通过参考本实施例中的前述存储器装置100对存储器测试方法进行说明。
在步骤S210中，存储器控制电路130可经由连接接口110从主机系统接收测试命令以对存储器装置100的存储器阵列120进行测试，并根据所述测试命令将目标图案中的一个的测试数据写入存储器阵列120中。
图3为说明根据本发明一实施例的目标图案的示意图。参考图3，在本实施例中，目标图案包括全1图案、全0图案、棋盘图案(即，101010...)及逆棋盘图案(即，010101...)。写入存储器阵列120中的测试数据位于全1图案中。具体来说，测试数据是由32个主比特及7个同位检查比特组成，存储器控制电路130将32个主比特及7个同位检查比特写入存储器阵列120中，且所有所写入比特均为1。然而，本发明不限于此。
在其他实施例中，写入存储器阵列120中的测试数据可位于目标图案的全0图案、棋盘图案或逆棋盘图案中。另一方面，在其他实施例中，目标图案可包括这些图案的仅一部分，抑或目标图案可包括通过使用者根据其需求执行所介绍的存储器测试方法来界定的其他图案，所述目标图案在本发明中不受限制。
在将测试数据写入存储器阵列120中之后，进入步骤S220。在步骤S220中，存储器控制电路130可从存储器阵列120读取测试数据。在本实施例中，存储器控制电路130可在存储测试数据的存储器单元上施加读取电压，以从存储器阵列120读取测试数据的全部39个比特。应注意的是，在步骤S220中读取的测试数据可由于各种原因(例如在存储器阵列120中存在异常比特)而不同于在步骤S210中写入的测试数据，但所述原因在本发明中不受限制。因此，通过查找存储器阵列120中存在的异常比特/单元来对存储器装置100进行测试将有所帮助。
在步骤S230中，辅助测试电路140可将所读取测试数据编码成编码数据。具体来说，所述编码数据包括第一数据及第二数据，其中所述第一数据表示所读取测试数据中的二进位状态的数目，且所述第二数据表示所读取测试数据中的错误比特。因此，可通过参考编码数据的第一数据来算出存储器阵列120的裕度读取电压(margin read voltage)，且可通过参考编码数据的第二数据容易地找出存储器阵列120中存在的异常比特/单元。
在本实施例中，步骤S230进一步包括分别由辅助测试电路140中所包括的计数器电路141、比较电路143及编码电路145来执行的步骤S231至步骤S235。
在步骤S231中，计数器电路可计算所读取测试数据中的二进位状态的数目。在本实施例中，计数器电路可计算所读取测试数据中的1的数目以将计算结果记录到编码数据的第一数据中，但此在本发明中不受限制。在其他实施例中，计数器电路可计算所读取测试数据中的0的数目。
在步骤S233中，比较电路可将所读取测试数据与目标图案进行比较以找出所读取测试数据中的错误比特。在本实施例中，比较电路可将所读取测试数据与图3所示每一目标图案进行比较以获得比较结果。具体来说，比较电路可将所读取测试数据与全1图案进行比较以获得第一结果，将所读取测试数据与全0图案进行比较以获得第二结果，将所读取测试数据与棋盘图案进行比较以获得第三结果，并将所读取测试数据与逆棋盘图案进行比较以获得第四结果。第一结果、第二结果、第三结果及第四结果可包括所读取测试数据与每一图案之间的比特差异的信息。
在本实施例中，在步骤S210中写入的测试数据位于全1图案中。因此，第一结果可包括在步骤S220中读取的测试数据中的错误比特的信息，其中所述信息可包括在所读取测试数据中存在的错误比特的数目及位置，但所述信息并非仅限于此。
在步骤S235中，编码电路可将步骤S231的计算结果记录到编码数据的第一数据中并将步骤S233的比较结果记录到编码数据的第二数据中。关于第一数据，在本实施例中，所读取测试数据中的1的数目记录在第一数据中。关于第二数据，在本实施例中，第一结果、第二结果、第三结果及第四结果记录在第二数据中。因此，在步骤230中可完成编码数据。
下文结合图4至图6详细阐述本实施例的多种情况。图4至图6为说明根据本发明实施例的测试数据及对应的编码数据的示意图。
参考图4，所读取测试数据RTD的所有比特均为1，此意味着在步骤S220中读取的测试数据RTD相同于在步骤S210中写入的测试数据WTD。在本实施例中，编码数据为32比特数据，其中前六个比特(即，第1比特至第6比特)用于记录第一数据。具体来说，所读取测试数据RTD中的1的数目为39，因此将第一数据记录为“39”(即，二进位形式为“100111”)。
在本实施例中，编码数据的第7比特至第30比特用于记录第二数据。其中，第7比特至第12比特用于记录第一结果，第13比特至第18比特用于记录第二结果，第19比特至第24比特用于记录第三结果，且第25比特至第30比特用于记录第四结果。当在所比较的对应目标图案与所读取测试数据RTD1之间仅存在一个不同比特时，将每一结果记录为所比较的对应目标图案与所读取测试数据RTD1之间的差异的位置。
应注意的是，所读取测试数据在本实施例中为39比特数据，因此0至38(即，二进位形式“000000”至“100110”)的数目足以记录不同比特的位置。因此，当在所读取测试数据与所比较的对应目标图案之间不存在不同比特时，在本实施例中可将此记录为“111111”。另一方面，当在所读取测试数据与所比较的对应目标图案之间存在多于两个不同比特时，在本实施例中可将此记录为“111110”。
返回参考图4，由于在步骤S210中写入的测试数据位于全1图案中，因此第一结果可表明在所读取测试数据RTD与全1图案之间不存在不同比特。因此，将编码数据ECD的第7比特至第12比特记录为“111111”以表示没有不同比特。由于在步骤S210中写入的测试数据也位于全1图案中，因此在所读取测试数据RTD与全1图案之间没有不同比特也代表在所读取测试数据RTD中不存在错误比特。因此，在编码数据ECD的第7比特至第12比特中记录的“111111”也表示无错误比特信息。
比较电路还将所读取测试数据RTD与全0图案进行比较以获得第二结果。第二结果可表明在所读取测试数据RTD与全0图案之间存在多于一个不同比特(即，39个不同比特)。因此，将编码数据ECD的第13比特至第18比特记录为“111110”，以表示所读取测试数据RTD与全0图案之间有多于一个不同比特。类似地，将编码数据ECD的第19比特至第24比特记录为“111110”以表示所读取测试数据RTD与棋盘图案之间有多于一个不同比特，且将编码数据ECD的第25比特至第30比特记录为“111110”以表示所读取测试数据RTD与逆棋盘图案之间有多于一个不同比特。最终，编码电路可产生编码数据“xx111110111110111110111111100111”。将编码数据的第31比特及第32比特标记为“xx”，因为在本实施例中这两个比特是预留的且不具有任何信息。
参考图5，所读取测试数据RTD的第27比特为0，且所读取测试数据RTD的其他比特为1。所读取测试数据RTD与全1图案之间的不同比特(即，错误比特)为第27比特，其中其比特地址为26。
基于图5所示所读取测试数据RTD，将编码数据ECD的第1比特至第6比特记录为“100110”以表示为1的全部38个比特均被读取。另一方面，将编码数据ECD的第7比特至第12比特记录为“011010”以表示所读取测试数据RTD中的错误比特(即，26)的比特地址。除此以外，将编码数据ECD的第13比特至第18比特记录为“111110”以表示所读取测试数据RTD与全0图案之间有多于一个不同比特。类似地，将编码数据ECD的第19比特至第24比特记录为“111110”以表示所读取测试数据RTD与棋盘图案之间有多于一个不同比特，且将编码数据ECD的第25比特至第30比特记录为“111110”以表示所读取测试数据RTD与逆棋盘图案之间有多于一个不同比特。最终，编码电路可产生编码数据“xx111110111110111110011010100110”。基于前述的相同原因，将编码数据的第31比特及第32比特标记为“xx”。
参考图6，所读取测试数据RTD的第1比特及第27比特为0，且所读取测试数据RTD的其他比特为1。所读取测试数据RTD与全1图案之间的不同比特(即，错误比特)为第1比特及第27比特，其中其比特地址为0及26。
基于图6所示所读取测试数据RTD，将编码数据ECD的第1比特至第6比特记录为“100101”以表示为1的全部37个比特均被读取。另一方面，将编码数据ECD的第7比特至第12比特记录为“111110”以表示所读取测试数据RTD与全1图案之间有多于一个不同比特。因此，在编码数据ECD的第7比特至第12比特中记录的“111110”也表示多错误比特(multiple-error-bits)信息。除此以外，将编码数据ECD的第13比特至第18比特记录为“111110”以表示所读取测试数据RTD与全0图案之间有多于一个不同比特。类似地，将编码数据ECD的第19比特至第24比特记录为“111110”以表示所读取测试数据RTD与棋盘图案之间有多于一个不同比特，且将编码数据ECD的第25比特至第30比特记录为“111110”以表示所读取测试数据RTD与逆棋盘图案之间有多于一个不同比特。最终，编码电路可产生编码数据“xx111110111110111110111110100101”。出于之前阐述的相同原因，将编码数据的第31比特及第32比特标记为“xx”。
根据以上阐述的实施例，编码电路可将从存储器阵列120读取的测试数据编码成编码数据。接着，在步骤S240中，存储器控制电路130可经由连接接口110将编码数据输出到主机系统以供后续使用。举例来说，执行所介绍的存储器测试方法的用户或测试仪可通过参考编码数据的第二数据而得知所读取测试数据中的错误比特的位置。基于此种信息，使用者或测试仪可更换某一比特线以修复异常比特。
应注意的是，在将测试数据写入全1图案中的本实施例中，关心存储器阵列120中存在的异常比特的用户或测试仪可专注于编码数据ECD的第7比特至第12比特，而不知道在编码数据ECD的第13比特至第32比特中记录的信息。换句话说，编码数据ECD可包括足够的信息来对存储器装置100进行一次测试。
在前述实施例中，写入存储器阵列120中的测试数据位于全1图案中。然而，本发明并非仅限于此。在其他实施例中，测试命令可能需要将测试数据写入其他图案中。
图7为说明根据本发明另一实施例的测试数据及对应的编码数据的示意图。与前述实施例不同，写入存储器阵列120中的测试数据WTD在图7所示实施例中位于逆棋盘图案中。
在所述实施例中，从存储器阵列120读取的测试数据RTD为“010111010101010101010101010101010101010”，此意味着在为34的比特地址中存在一个错误比特。
因此，将编码数据ECD的第1比特至第6比特记录为“010100”以表示为1的全部20个比特均被读取。将编码数据ECD的第7比特至第12比特记录为“111110”以表示所读取测试数据RTD与全1图案之间有多于1个不同比特。将编码数据ECD的第13比特至第18比特记录为“111110”以表示所读取测试数据RTD与全0图案之间有多于一个不同比特。类似地，将编码数据ECD的第19比特至第24比特记录为“111110”以表示所读取测试数据RTD与棋盘图案之间有多于一个不同比特，且将编码数据ECD的第25比特至第30比特记录为“100010”以表示所读取测试数据RTD中的错误比特(即，34)的比特地址。最终，编码电路可产生编码数据“xx100010111110111110111110010100”。基于前述的相同原因，将编码数据的第31比特及第32比特标记为“xx”。
根据以上所述，编码电路可根据馈送到辅助测试电路140中的所读取测试数据的各种图案来产生编码数据，且所述编码数据可包括对存储器装置100的存储器阵列120进行测试的使用者或测试仪所需要的足够的信息。
综上所述，通过采用本发明示范实施例中所提供的所述存储器测试方法及所述存储器装置，可根据写后读(read after write，RAW)数据来产生编码数据。所述编码数据被编码成包括所述写后读数据中的二进位状态的数目的信息以及存在于所述写后读数据中的错误比特的位置的信息，以使得可容易地从编码数据获得用于对存储器装置进行测试所需要的信息。在本发明的一实施例中，对错误修正码存储器装置进行完整的测试不再需要进行第二读取操作来读取同位检查比特。因此，可缩短用于对存储器装置的存储器阵列进行测试的测试时间，因而可提高测试效率。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (14)

1.一种对配置有辅助测试电路的存储器装置进行测试的存储器测试方法，包括：
根据测试命令将目标图案中的测试数据写入存储器阵列；
在所述测试数据写入所述存储器阵列之后，从所述存储器装置的所述存储器阵列读取所述测试数据；
由所述辅助测试电路将所读取的所述测试数据编码成编码数据，其中所述编码数据包括第一数据及第二数据，所述第一数据表示所述所读取测试数据中的二进位状态的数目，且所述第二数据表示所述所读取测试数据中的错误比特；以及
将所述编码数据输出给主机系统。
2.根据权利要求1所述的存储器测试方法，其中所述目标图案包括全1图案、全0图案、棋盘图案及逆棋盘图案中的至少一个。
3.根据权利要求1所述的存储器测试方法，其中所述将所述测试数据编码成所述编码数据的步骤包括：
计算所述所读取测试数据中的所述二进位状态的所述数目；
将所述所读取测试数据与所述目标图案进行比较；以及
将计算结果记录到所述编码数据的所述第一数据中并将比较结果记录到所述编码数据的所述第二数据中。
4.根据权利要求3所述的存储器测试方法，其中所述将所述比较结果记录到所述编码数据的所述第二数据中的步骤包括：
根据所述比较结果，当所述所读取测试数据具有一个错误比特时，将所述错误比特的位置记录到所述第二数据中。
5.根据权利要求4所述的存储器测试方法，其中所述将所述比较结果记录到所述编码数据的所述第二数据中的步骤进一步包括：
根据所述比较结果，当所述所读取测试数据不具有错误比特时，将无错误比特信息记录到所述第二数据中；以及
根据所述比较结果，当所述所读取测试数据具有多于一个错误比特时，将多错误比特信息记录到所述第二数据中。
6.根据权利要求3所述的存储器测试方法，其中所述计算所述所读取测试数据中的所述二进位状态的所述数目的步骤包括：
计算所述所读取测试数据中的1或0的数目；
其中所述将所述所读取测试数据与所述目标图案进行比较的步骤包括：
将所述所读取测试数据与全1图案、全0图案、棋盘图案及逆棋盘图案进行比较，以分别获得第一结果、第二结果、第三结果及第四结果；
其中所述将所述计算结果记录到所述编码数据的所述第一数据中并将所述比较结果记录到所述编码数据的所述第二数据中的步骤包括：
将所述所读取测试数据中的1或0的所述数目记录到所述编码数据的所述第一数据中；以及
将所述第一结果、所述第二结果、所述第三结果及所述第四结果记录到所述编码数据的所述第二数据中。
7.根据权利要求6所述的存储器测试方法，其中所述测试数据是包含七个同位检查比特的39比特数据，所述编码数据是32比特数据，且所述所读取测试数据中的1的所述数目、所述第一结果、所述第二结果、所述第三结果及所述第四结果中的每一个被记录为6比特数据。
8.一种存储器装置，包括：
连接接口，耦接到主机系统；
存储器阵列，被配置成存储测试数据；
辅助测试电路；以及
存储器控制电路，耦接到所述连接接口、所述存储器阵列及所述辅助测试电路；
其中所述存储器控制电路被配置成根据测试命令将目标图案中的测试数据写入存储器阵列，且在所述测试数据写入所述存储器阵列之后，从所述存储器阵列读取所述测试数据，其中所述辅助测试电路被配置成将由所述存储器控制电路读取的所述测试数据编码成编码数据；
其中所述编码数据包括第一数据及第二数据，所述第一数据表示所述所读取测试数据中的二进位状态的数目，且所述第二数据表示所述所读取测试数据中的错误比特，
其中所述编码数据输出给所述主机系统。
9.根据权利要求8所述的存储器装置，其中所述目标图案包括全1图案、全0图案、棋盘图案及逆棋盘图案中的至少一个。
10.根据权利要求8所述的存储器装置，其中所述辅助测试电路包括：
计数器电路，被配置成计算由所述存储器控制电路读取的所述测试数据中的所述二进位状态的所述数目；以及
比较电路，被配置成将所述所读取测试数据与所述目标图案进行比较；以及
编码电路，耦接到所述计数器电路及所述比较电路，且被配置成将所述计数器电路的计算结果记录到所述编码数据的所述第一数据中以及将所述比较电路的比较结果记录到所述编码数据的所述第二数据中。
11.根据权利要求10所述的存储器装置，其中根据所述比较电路的所述比较结果，所述编码电路在所述所读取测试数据具有一个错误比特时将所述错误比特的位置记录到所述第二数据中。
12.根据权利要求11所述的存储器装置，其中根据所述比较电路的所述比较结果，所述编码电路在所述所读取测试数据不具有错误比特时将无错误比特信息记录到所述第二数据中，且当所述所读取测试数据具有多于一个错误比特时将多错误比特信息记录到所述第二数据中。
13.根据权利要求10所述的存储器装置，其中所述计数器电路被配置成计算所述所读取测试数据中的1或0的数目，
其中所述比较电路被配置成将所述所读取测试数据与全1图案、全0图案、棋盘图案及逆棋盘图案进行比较，以分别获得第一结果、第二结果、第三结果及第四结果，
其中所述编码电路被配置成将所述所读取测试数据中的1或0的所述数目记录到所述编码数据的所述第一数据中，并将所述第一结果、所述第二结果、所述第三结果及所述第四结果记录到所述编码数据的所述第二数据中。
14.根据权利要求13所述的存储器装置，其中所述测试数据是包含七个同位检查比特的39比特数据，所述编码数据是32比特数据，且所述所读取测试数据中的1的所述数目、所述第一结果、所述第二结果、所述第三结果及所述第四结果中的每一个被记录为6比特数据。
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