TWI708256B - 記憶體裝置、記憶體控制器及其資料存取方法 - Google Patents

記憶體裝置、記憶體控制器及其資料存取方法 Download PDF

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Abstract

一種記憶體裝置、記憶體控制器及其資料存取方法。記憶體控制器包括資料緩衝器、資料交錯器、錯誤檢查糾正裝置以及記憶體介面控制器。資料緩衝器接收具有多個位元的輸入資料，並暫存輸入資料。資料交錯器針對輸入資料的位元的排列順序進行順序交錯動作以產生交錯後輸入資料。錯誤檢查糾正裝置依據輸入資料以執行錯誤檢查糾正編碼以產生檢查碼。記憶體介面控制器接收交錯後輸入資料以及檢查碼，並將交錯後輸入資料以及該檢查碼寫入記憶體中。

Description

記憶體裝置、記憶體控制器及其資料存取方法
本發明是有關於一種記憶體裝置、記憶體控制器及其資料存取方法，且特別是有關於一種可增進錯誤修正能力的記憶體裝置、記憶體控制器及其資料存取方法。
在現今的電子裝置中，非揮發性記憶體(例如快閃記憶體)成為一種重要的資料儲存媒介。對於快閃記憶體儲存的資料的正確性，也是電子裝置工作效能的一個重要指標。
在習知的技術領域中，常利用機率值(Likelihood)為基礎，來進行錯誤檢查糾正碼(Error Correction Code,ECC)的產生動作。這種方式對於發生連續多個位元錯誤的資料的修正能力較差，即便資料中僅有少量的連續錯誤，便可能在資料讀取時，導致解碼失敗，而無法獲得正確的資料。
本發明提供一種記憶體裝置、記憶體控制器及其資料存 取方法。
本發明的記憶體控制器包括資料緩衝器、資料交錯器、錯誤檢查糾正裝置以及記憶體介面控制器。資料緩衝器接收具有多個位元的輸入資料，並暫存輸入資料。資料交錯器耦接資料緩衝器，針對輸入資料的位元的排列順序進行順序交錯動作以交錯排序後輸入資料。錯誤檢查糾正裝置耦接資料緩衝器，依據輸入資料以執行錯誤檢查糾正編碼以產生檢查碼。記憶體介面控制器耦接資料交錯器以及錯誤檢查糾正裝置，接收交錯後輸入資料以及檢查碼，並將交錯後輸入資料以及該檢查碼寫入記憶體中。
在本發明的一實施例中，上述的順序交錯動作為可程式化操作。
在本發明的一實施例中，上述的記憶體介面控制器更用以由記憶體接收讀出資料。讀出資料包括一般資料以及輸出檢查碼。資料交錯器針對一般資料的多個位元進行反向順序交錯動作並產生輸出資料。
在本發明的一實施例中，上述的輸出資料以及輸出檢查碼被傳送至資料緩衝器以及錯誤檢查糾正裝置。錯誤檢查糾正裝置依據輸出檢查碼以針對輸出資料進行檢測及糾正動作。
本發明的記憶體裝置包括記憶體以及如申請專利範圍第1項所述的記憶體控制器。記憶體控制器耦接至記憶體。
本發明的記憶體的存取方法包括：接收具有多個位元的輸入資料；針對輸入資料的位元的排列順序進行順序交錯動作以 產生交錯後輸入資料；依據輸入資料以執行錯誤檢查糾正編碼以產生檢查碼；以及將交錯後輸入資料以及檢查碼寫入記憶體中。
基於上述，本發明針對輸入資料的位元的排列順序進行交錯，並將交錯後輸入資料寫入記憶體。如此一來，在當儲存在記憶體中的交錯後輸入資料發生連續位元的錯誤時，在交錯後輸入資料被讀出後，基於反順序交錯動作，可使產生連續位元錯誤的現象機率降低。並可透過錯誤檢查糾正動作，以提高輸出資料的正確性。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100:記憶體控制器
110、210:資料緩衝器
120、220:資料交錯器
140、240:錯誤檢查糾正裝置
130、230:記憶體介面控制器
200:記憶體裝置
250:主機端介面控制器
IND:輸入資料
PIND:交錯後輸入資料
PCODE:檢查碼
FM:記憶體
P31:內部程序
P32:介面程序
311~322:資料寫入的步驟
RDAT:讀出資料
RPOCDE:輸出檢查碼
NDAT:一般資料
ODAT:輸出資料
MP1:順序交錯動作
MP2:反向順序交錯動作
A、B、C、D、E、F、G、H:資料
S610~S640:記憶體的存取方法的步驟
圖1繪示本發明一實施例的記憶體控制器的示意圖。
圖2繪示本發明一實施例的記憶體裝置的示意圖。
圖3繪示本發明實施例的記憶體控制器的資料寫入動作流程圖。
圖4A以及圖4B繪示本發明實施例的記憶體控制器的資料讀出動作示意圖。
圖5繪示本發明實施例的順序交錯動作以及反向順序交錯動作的動作示意圖。
圖6繪示本發明一實施例的記憶體的存取方法的流程圖。
請參照圖1，圖1繪示本發明一實施例的記憶體控制器的示意圖。記憶體控制器100包括資料緩衝器110、資料交錯器120、錯誤檢查糾正裝置140以及記憶體介面控制器130。資料緩衝器110用以接收具有多個位元的輸入資料IND，並暫存輸入資料IND。資料交錯器120耦接資料緩衝器110。資料交錯器120可針對輸入資料IND的多個位元的排列順序進行一順序交錯動作以產生交錯後輸入資料PIND。舉例來說明，以輸入資料IND包括八個位元為例，依據最大有效位元(Most Significant Bit,MSB)至最小有效位元(Least Significant Bit,LSB)的排列順序，輸入資料IND例如等於1 1 0 0 1 0 1 1。透過資料交錯器120的順序交錯動作，可產生交錯後輸入資料PIND例如等於0 0 1 1 1 1 0 1。
進一步來說明，當資料緩衝器110在不同的時間中，接收連續多筆的輸入資料IND時，資料交錯器120可依據輸入資料IND的接收時序，依序針對各筆的輸入資料IND的排列順序進行順序交錯動作，並藉以依序產生多筆的交錯後輸入資料PIND。在此值得注意的，本實施例中的順序交錯動作是一種可程式化的操作，也就是說，順序交錯動作所進行位元順序的交錯方式，可以透過程式化動作來改變，並不需要一直維持固定。
在另一方面，錯誤檢查糾正裝置140耦接至資料緩衝器110。資料緩衝器110傳送輸入資料IND至錯誤檢查糾正裝置140。 錯誤檢查糾正裝置140並針對輸入資料IND執行錯誤檢查糾正編碼以產生檢查碼PCODE。
關於上述的錯誤檢查糾正編碼，可應用本領域具通常知識者所熟知的任一錯誤檢查糾正碼(Error Correction Code,ECC)的編碼方式來執行，沒有特別的限制。
在本實施例中，記憶體控制介面130耦接資料交錯器120以及錯誤檢查糾正裝置140。資料交錯器120以及錯誤檢查糾正裝置140分別傳送所產生的交錯後輸入資料PIND以及檢查碼PCODE至記憶體控制介面130。記憶體控制介面130並將所接收的交錯後輸入資料PIND以及檢查碼PCODE寫入記憶體FM中。
值得一提的，記憶體FM可以為一非揮發性記憶體，例如為快閃記憶體。記憶體控制介面130可透過程式化(program)的方式，將以及檢查碼PCODE寫入記憶體FM。
在此請注意，在本發明實施例中，檢查碼PCODE是依據未進行位元順序交錯動作的應輸入資料IND來進行錯誤檢查糾正編碼所產生。而寫入記憶體FM中的資料則為交錯後輸入資料PIND。
附帶一提的，在本實施例中，資料緩衝器110可依據串列傳輸方式使輸入資料IND的多個位元依序傳輸至資料交錯器120。相類似的，資料緩衝器110也可使依據串列傳輸方式使輸入資料IND的多個位元依序傳輸至錯誤檢查糾正裝置140。上述的串列傳輸方式可以為本領域具通常知識者所熟知的任一串列傳輸 方式，沒有特別的限定。並且，資料緩衝器110與資料交錯器120間的串列傳輸方式以及資料緩衝器110與錯誤檢查糾正裝置140間的串列傳輸方式可以相同或也可以不相同。
以下請參照圖2，圖2繪示本發明一實施例的記憶體裝置的示意圖。記憶體裝置200包括記憶體201以及由資料緩衝器210、資料交錯器220、記憶體介面控制器230、錯誤檢查糾正裝置240、主機端介面控制器250所構成的記憶體控制器。
在本實施例中，主機端介面控制器250耦接至外部主機(未繪示)，並由外部主機接收輸入資料IND。外部主機可以是任意的電子裝置，沒有特別的限制。主機端介面控制器250並將所接收的輸入資料IND傳送至資料緩衝器210，並使輸入資料IND暫存在資料緩衝器210中。此外，資料緩衝器210傳送輸入資料IND至資料交錯器220以及錯誤檢查糾正裝置240。資料交錯器220針對輸入資料IND的多個位元的排列順序進行一順序交錯動作以產生交錯後輸入資料PIND。錯誤檢查糾正裝置240則依據輸入資料IND以執行錯誤檢查糾正編碼以產生檢查碼PCODE。
資料交錯器220以及錯誤檢查糾正裝置240分別將所產生交錯後輸入資料PIND以及對應輸入資料IND的檢查碼PCODE傳送至記憶體控制器230。記憶體控制器230並可透過程式化的方式將交錯後輸入資料PIND以及檢查碼PCODE寫入記憶體201中。
接著請參照圖3，圖3繪示本發明實施例的記憶體控制器的資料寫入動作流程圖。本實施例中包括記憶體控制器內部程序 P31以及記憶體控制器以及記憶體間的介面程序P32。在記憶體控制器內部程序P31中，步驟S311接收資料(輸入資料)至資料緩衝器；接著，在針對資料進行位元排列順序的交錯動作並產生交錯後資料，步驟S312傳送交錯後資料至記憶體介面控制器。在介面程序P32中，步驟S321則對記憶體寫入交錯後資料。
另外，內部程序P31中的步驟S313傳送資料至錯誤檢查糾正(ECC)裝置，並使ECC裝置產生檢查碼。並在介面程序P32中，步驟S322則對記憶體寫入檢查碼。
接著請同步參照圖2、圖4A以及圖4B，圖4A以及圖4B繪示本發明實施例的記憶體控制器的資料讀出動作示意圖。在執行記憶體201的資料讀出動作時，記憶體控制器200可讀取寫入至記憶體201的交錯後輸入資料PIND並獲得讀出資料RDAT。讀出資料RDAT可包括一般資料NDAT以及輸出檢查碼RPOCDE。在本實施例中，一般資料NDAT的位元排列順序例如依序為3 0 1 2。一般資料NDAT透過記憶體介面電路230被傳送至資料交錯器220。資料交錯器220並針對一般資料NDAT的位元排列順序進行反向順序交錯動作，並產生輸出資料ODAT。在本實施例中，輸出資料ODAT的位元排列順序例如依序為0 1 2 3。在另一方面，輸出檢查碼RPOCDE透過記憶體介面電路230被傳送至資料緩衝器210。
在圖4B中，資料緩衝器210並傳送輸出資料ODAT以及輸出檢查碼RPOCDE至ECC裝置230。ECC裝置230並針對輸出 檢查碼RPOCDE進行解碼，以檢查並糾正輸出資料ODAT中的錯誤，也以產生正確的最終輸出資料。
由上述的說明可以得知，若記憶體201中的儲存的資料因各種因素而產生連續位元的錯誤。在當資料被讀出時，基於讀出資料RDAT中的一般資料NDAT須執行反向順序交錯動作，如此，輸出資料ODAT具有連續位元錯誤的機率可有效的被降低，並可獲得正確的最終讀出資料。
以下請參照圖5，圖5繪示本發明實施例的順序交錯動作以及反向順序交錯動作的動作示意圖。在圖5中，輸入資料IND依據位元排列順序第0~7個位元的資料依序為資料A、B、C、D、E、F、G、H，透過順序交錯動作MP1的作用後，可產生交錯後輸入資料PIND。交錯後輸入資料PIND依據位元排列順序第0~7個位元的資料例如依序為資料G、C、D、H、B、A、E、F。交錯後輸入資料PIND被儲存在記憶體中，並在被讀出時成為讀出資料的一般資料NDAT。在記憶體的讀出動作中，一般資料NDAT透過反向順序交錯動作MP2的作用，並產生輸出資料ODAT。輸出資料ODAT依據位元排列順序第0~7個位元的資料例如依序為資料A、B、C、D、E、F、G、H。
值得注意的，在本發明實施例中，順序交錯動作MP1以及反向順序交錯動作MP2可透過位元順序對應表來進行。位元順序對應表用以記錄輸入資料IND的位元的排列順序以及交錯後輸入資料PIND的位元的排列順序間的關係。同時，位元順序對應表 也記錄一般資料NDAT的位元的排列順序以及輸出資料ODAT的位元的排列順序間的關係(上述關係的反向)。
值得注意的，在當交錯後輸入資料PIND被存入記憶體後，連續位元(例如位元2、3、4)的資料D、H、B發生錯誤時，透過反向順序交錯動作MP2，可使輸出資料ODAT的錯誤位元分開在位元1、3、7中而形成不連續的狀態。因此，輸出資料ODAT可依據對應的輸出檢查碼執行資料檢查糾錯動作並獲得正確的最終資料。
在本實施例中，順序交錯動作MP1所產生的位元順序的變化，可透過程式化動作來變更，並且反向順序交錯動作MP2則可對應順序交錯動作MP1來產生變更。也就是說，順序交錯動作MP1以及反向順序交錯動作MP2皆可動態進行變更，不是固定不變的。
在本實施例中，位元順序對應表可設置在資料交錯器中。當然，在本發明其他實施例中，資料交錯器中可透過其他為本領域具通常知識者所熟知的資料交錯方式來設計，位元順序對應表只是一種可能的實施方式，不用以限縮本發明的範疇。
請參照圖6，圖6繪示本發明一實施例的記憶體的存取方法的流程圖。在圖6中，步驟S610接收具有多個位元的輸入資料；步驟S620針對輸入資料的位元的排列順序進行順序交錯動作以產生交錯後輸入資料；步驟S630依據輸入資料以執行錯誤檢查糾正編碼以產生檢查碼；以及，步驟S640將交錯後輸入資料以及檢查 碼寫入記憶體中。
關於上述步驟的實施細節，在前述的實施例中已有詳細的說明，在此恕不多贅述。
綜上所述，本發明透過使輸入資料進行位元的排列順序的順序交錯動作，並將交錯後輸入資料寫入記憶體中。如此一來，當記憶體中的資料發生連續位元錯誤時，在資料讀出過程中，透過反向順序交錯動作可使發生資料錯誤的位元不連續，並可透過錯誤檢查糾正來獲得正確的最終資料。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:記憶體控制器
110:資料緩衝器
120:資料交錯器
140:錯誤檢查糾正裝置
130:記憶體介面控制器
IND:輸入資料
PIND:交錯後輸入資料
PCODE:檢查碼
FM:記憶體

Claims (15)

  1. 一種記憶體控制器，包括：一資料緩衝器，接收具有多個位元的一輸入資料，並暫存該輸入資料；一資料交錯器，耦接該資料緩衝器，針對該輸入資料的該些位元的排列順序進行一順序交錯動作以產生一交錯後輸入資料；一錯誤檢查糾正裝置，耦接該資料緩衝器，依據該輸入資料以執行一錯誤檢查糾正編碼以產生一檢查碼；以及一記憶體介面控制器，耦接該資料交錯器以及該錯誤檢查糾正裝置，接收該交錯後輸入資料以及該檢查碼，並將該交錯後輸入資料以及該檢查碼寫入一記憶體中。
  2. 如申請專利範圍第1項所述的記憶體控制器，其中該順序交錯動作為一可程式化操作。
  3. 如申請專利範圍第1項所述的記憶體控制器，其中該資料緩衝器使該輸入資料依據一串列傳輸方式使該輸入資料的該些位元依序傳輸至該資料交錯器。
  4. 如申請專利範圍第1項所述的記憶體控制器，其中該資料緩衝器使該輸入資料依據一串列傳輸方式使該輸入資料的該些位元依序傳輸至該錯誤檢查糾正裝置。
  5. 如申請專利範圍第1項所述的記憶體控制器，其中該資料交錯器包括一位元順序對應表，該位元順序對應表記錄該輸入 資料的該些位元的一第一排列順序以及該交錯後輸入資料的該些位元的一第二排列順序間的關係。
  6. 如申請專利範圍第1項所述的記憶體控制器，其中該記憶體介面控制器更用以由該記憶體接收一讀出資料，該讀出資料包括一一般資料以及一輸出檢查碼，該資料交錯器針對該一般資料的多個位元進行一反向順序交錯動作並產生一輸出資料。
  7. 如申請專利範圍第6項所述的記憶體控制器，其中該輸出資料以及該輸出檢查碼被傳送至該資料緩衝器以及該錯誤檢查糾正裝置，該錯誤檢查糾正裝置依據該輸出檢查碼以針對該輸出資料進行檢測及糾正動作。
  8. 如申請專利範圍第1項所述的記憶體控制器，更包括：一主機端介面控制器，耦接至該資料緩衝器，用以由外部的一主機接收該輸入資料。
  9. 一種記憶體裝置，包括：一記憶體；以及如申請專利範圍第1項所述的記憶體控制器，耦接至該記憶體。
  10. 如申請專利範圍第9項所述的記憶體裝置，其中該記憶體為一快閃記憶體。
  11. 一種記憶體的存取方法，包括：接收具有多個位元的一輸入資料； 針對該輸入資料的該些位元的排列順序進行一順序交錯動作以產生一交錯後輸入資料；依據該輸入資料以執行一錯誤檢查糾正編碼以產生一檢查碼；以及將該交錯後輸入資料以及該檢查碼寫入一記憶體中。
  12. 如申請專利範圍第11項所述的記憶體的存取方法，其中該順序交錯動作為一可程式化操作。
  13. 如申請專利範圍第12項所述的記憶體的存取方法，其中針對該輸入資料的該些位元的排列順序進行該順序交錯動作以產生該交錯後輸入資料的步驟包括：提供一位元順序對應表，依據該位元順序對應表以進行該順序交錯動作，其中，該位元順序對應表記錄該輸入資料的該些位元的一第一排列順序以及該交錯後輸入資料的該些位元的一第二排列順序間的關係。
  14. 如申請專利範圍第12項所述的記憶體的存取方法，更包括：由該記憶體接收一讀出資料，該讀出資料包括一一般資料以及一輸出檢查碼；以及針對該一般資料的多個位元進行一反向順序交錯動作並產生一輸出資料。
  15. 如申請專利範圍第14項所述的記憶體的存取方法，其中更包括：依據該輸出檢查碼以針對該輸出資料進行檢測及糾正動作。
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