TWI509624B - 快閃記憶體裝置、記憶體控制器及快閃記憶體的控制方法 - Google Patents

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Description

快閃記憶體裝置、記憶體控制器及快閃記憶體的控 制方法
本發明是有關於一種快閃記憶體裝置，且特別是有關於一種快閃記憶體裝置的損壞行位址資訊的管理方法。
隨著電子科技的進步，電子裝置成為人們生活中的必要工具。而為了在電子裝置中提供大量的資料儲存空間，快閃記憶體成為現今電子裝置中的儲存裝置的一種主流。
在快閃記憶體中，一些行位址的記憶胞在出廠販賣時就已經無法正常進行讀寫動作。這些損壞行的行位址的資訊會被預先儲存在快閃記憶體所屬的記憶體控制器中的損壞行管理器。記憶體控制器並會由快閃記憶體中選出適當的備用行位址的記憶胞來取代損壞行的行位址的記憶胞。然而，在習知的技術領域中，損壞行管理器所儲存的損壞行位址資訊是透過出廠前對快閃記憶體進行測試所獲得的。也就是說，針對單一快閃記憶體所設定的 損壞行位址資訊是固定而不會被改變的。在這種情況下，一旦快閃記憶體在使用的過程中產生新的損壞行，損壞行管理器並不能知道這些新的損壞行的行位址，也因此，損壞行管理器無法迴避對這些新的損壞行進行存取，而造成了資料的漏失的情況。
本發明提供一種記憶體控制器，動態偵測出快閃記憶體中的錯誤行位址，並更新損壞行位址資訊。
本發明的記憶體控制器適於控制一快閃記憶體。記憶體控制器包括損壞行管理器、錯誤偵測及校正解碼器以及損壞行決定電路。損壞行管理器記錄該快閃記憶體中的損壞行位址資訊，錯誤偵測及校正解碼器接收由快閃記憶體讀出的讀取資料，針對讀取資料進行解碼，並依據讀取資料是否發生錯誤以產生錯誤資訊。損壞行決定電路耦接錯誤偵測及校正解碼器及損壞行管理器。損壞行決定電路接收錯誤資訊，並依據錯誤資訊更新損壞行位址資訊。
在本發明的一實施例中，上述的偵測及校正解碼器判斷讀取資料是否發生錯誤，並輸出發生錯誤的該讀取資料對應的錯誤行位址以作為錯誤資訊。
在本發明的一實施例中，上述的損壞行決定電路計數錯誤行位址的累計被產生次數，並依據累計被產生次數傳送錯誤行位址至損壞行管理器。
在本發明的一實施例中，上述的損壞行管理器儲存錯誤行位址以更新損壞行位址資訊。
在本發明的一實施例中，上述的損壞行決定電路在錯誤行位址的累計被產生次數大於預設臨界值時，損壞行決定電路傳送錯誤行位址至損壞行管理器。
在本發明的一實施例中，上述的損壞行決定電路包括多數個緩衝器。緩衝器依序串連耦接於錯誤偵測及校正解碼器以及損壞行管理器間，其中，第i級的緩衝器儲存累計被產生次數等於i的錯誤行位址，其中i為正整數。
在本發明的一實施例中，記憶體控制器更包括錯誤偵測及校正編碼器、擾亂器、寫入電路、讀出電路以及解擾亂器。錯誤偵測及校正編碼器由主機端接收寫入資料，並針對寫入資料進行錯誤偵測及校正碼的編碼動作以產生編碼資料。擾亂器耦接在錯誤偵測及校正編碼器與損壞行管理器間，針對編碼資料進行資料擾亂動作。寫入電路耦接至快閃記憶體，寫入電路依據損壞行位址資訊將擾亂後的編碼資料寫入快閃記憶體。讀出電路耦接快閃記憶體並由快閃記憶體讀出讀取資料。解擾亂器耦接讀出電路及錯誤偵測及校正解碼器。解擾亂器對該讀取資料進行資料解擾亂動作，並將解擾亂的讀取資料傳送至錯誤偵測及校正解碼器。
本發明的快閃記憶體裝置包括快閃記憶體以及記憶體控制器。記憶體控制器耦接快閃記憶體，記憶體控制器包括損壞行管理器、錯誤偵測及校正解碼器以及損壞行決定電路。損壞行管 理器記錄該快閃記憶體中的損壞行位址資訊，錯誤偵測及校正解碼器接收由快閃記憶體讀出的讀取資料，針對讀取資料進行解碼，並依據讀取資料是否發生錯誤以產生錯誤資訊。損壞行決定電路耦接錯誤偵測及校正解碼器及損壞行管理器。損壞行決定電路接收錯誤資訊，並依據錯誤資訊更新損壞行位址資訊。
本發明的快閃記憶體的控制方法包括：由快閃記憶體讀出的讀取資料；針對讀取資料進行解碼，並依據讀取資料是否發生錯誤以產生錯誤資訊；再依據錯誤資訊以更新損壞行位址資訊。
基於上述，本發明透過快閃記憶體在使用的過程中，動態的檢查其所讀出的讀取資料是否發生錯誤，並針對發生錯誤的錯誤行位址所發生的錯誤次數進行計數。當錯誤行位址發生錯誤的次數過多時，並將錯誤行位址寫入損壞行位址資訊中以更新損壞行位址資訊。如此一來，損壞行位址資訊可以即時的被更新，以確保快閃記憶體的資料存取的正確性。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100‧‧‧快閃記憶體裝置
110、210‧‧‧記憶體控制器
120、220‧‧‧快閃記憶體
111、211‧‧‧損壞行管理器
112、212‧‧‧錯誤偵測及校正解碼器
113、213‧‧‧損壞行決定電路
214‧‧‧錯誤偵測及校正編碼器
215‧‧‧擾亂器
216‧‧‧寫入電路
217‧‧‧讀出電路
218‧‧‧解擾亂器
310~3N0‧‧‧緩衝器
RDAT‧‧‧讀取資料
ECADD‧‧‧錯誤行位址
WDAT‧‧‧寫入資料
EWDAT‧‧‧編碼資料
S410~S430‧‧‧快閃記憶體的控制步驟
圖1繪示本發明一實施例的快閃記憶體裝置100的示意圖。
圖2繪示本發明一實施例的記憶體控制器210的示意圖。
圖3繪示本發明實施例的損壞行決定電路213的一實施方式。
圖4繪示本發明實施例的快閃記憶體的控制方法的流程圖。
請參照圖1，圖1繪示本發明一實施例的快閃記憶體裝置100的示意圖。快閃記憶體裝置100包括記憶體控制器110以及快閃記憶體120。記憶體控制器110與快閃記憶體120相耦接，記憶體控制器110並用以控制快閃記憶體120的讀寫動作。記憶體控制器110包括損壞行管理器111、錯誤偵測及校正解碼器112以及損壞行決定電路113。損壞行管理器111中記錄快閃記憶體120的損壞行位址資訊。進一步來說，損壞行位址資訊包括快閃記憶體120中的多個損壞行的行位址。
錯誤偵測及校正解碼器112耦接至損壞行決定電路113以及損壞行管理器111。錯誤偵測及校正解碼器112接收由快閃記憶體120所讀出的讀取資料RDAT，並針對讀取資料RDAT進行解碼以進行錯誤偵測及校正(Error Checking and Correcting,ECC)的動作。透過上述的錯誤偵測及校正的動作，錯誤偵測及校正解碼器112可以得知讀取資料RDAT是否發生錯誤，並藉以產生錯誤資訊。舉例來說，當錯誤偵測及校正解碼器112判斷出讀取資料RDAT發生錯誤時，錯誤偵測及校正解碼器112可以將發生錯誤的讀取資料RDAT所對應的行位址設定為錯誤行位址ECADD以作為錯誤資訊，並將這個錯誤行位址ECADD輸出至損壞行決定電路113。
損壞行決定電路113耦接錯誤偵測及校正解碼器112及損壞行管理器111。損壞行決定電路113可接收由錯誤偵測及校正解碼器112所提供的錯誤行位址ECADD，並且，損壞行決定電路113會計數錯誤行位址ECADD被產生次數來獲得對應錯誤行位址ECADD的累計被產生次數。損壞行決定電路113再依據累計被產生次數來傳送錯誤行位址ECADD至損壞行管理器111。如此一來，損壞行管理器111會新增錯誤行位址ECADD至損壞行位址資訊中以對損壞行位址資訊進行更新動作。
具體來說明，損壞行決定電路113可透過比較對應錯誤行位址ECADD的累計被產生次數與預設的預設臨界值，來決定使否提供錯誤行位址ECADD至損壞行管理器111。當對應錯誤行位址ECADD的累計被產生次數大於預設臨界值時，損壞行決定電路113確定錯誤行位址ECADD的記憶胞已發生損壞，並將錯誤行位址ECADD傳送給損壞行管理器111以使損壞行管理器111對損壞行位址資訊進行更新。相對的，當對應錯誤行位址ECADD的累計被產生次數不大於預設臨界值時，損壞行決定電路113暫不傳送錯誤行位址ECADD至損壞行管理器111。
以下請參照圖2，圖2繪示本發明一實施例的記憶體控制器210的示意圖。記憶體控制器210與快閃記憶體220相耦接，並對快閃記憶體220的存取動作進行控制。記憶體控制器210包括損壞行管理器211、錯誤偵測及校正解碼器212、損壞行決定電路213、錯誤偵測及校正編碼器214、擾亂器215、寫入電路216、 讀出電路217以及解擾亂器218。錯誤偵測及校正編碼器214由主機端接收寫入資料WDAT，錯誤偵測及校正編碼器214並針對寫入資料WDAT進行錯誤偵測及校正碼的編碼動作以產生編碼資料EWDAT。擾亂器215耦接在錯誤偵測及校正編碼器214與損壞行管理器211間。擾亂器215針對編碼資料EWDAT進行資料擾亂動作。寫入電路216耦接至快閃記憶體220。損壞行管理器211依據損壞行位址資訊來提供未損壞的行位址給寫入電路216，寫入電路216並將擾亂後的編碼資料EWDAT寫入快閃記憶體220。
讀出電路217耦接至快閃記憶體220，並由快閃記憶體220讀出讀取資料RDAT。解擾亂器218耦接讀出電路217及錯誤偵測及校正解碼器212間。解擾亂器218對讀取資料RDAT進行資料解擾亂動作，並將解擾亂的讀取資料RDAT傳送至錯誤偵測及校正解碼器212。錯誤偵測及校正解碼器212則針對解擾亂的讀取資料RDAT進行解碼以及錯誤偵測及校正的動作，並產生讀取輸出資料RDATOUT。
另外，當錯誤偵測及校正解碼器212檢測出讀取資料RDAT為錯誤時，錯誤偵測及校正解碼器212設定讀取資料RDAT對應的行位址為錯誤行位址ECADD，並將錯誤行位址ECADD傳送至損壞行決定電路213。損壞行決定電路213並依據錯誤行位址ECADD的累計被產生次數來決定是否傳送錯誤行位址ECADD至損壞行管理器211以使損壞行管理器211進行損壞行位址資訊的更新動作。
關於損壞行決定電路213的動作細節，請參照圖3，其中圖3繪示本發明實施例的損壞行決定電路213的一實施方式。損壞行決定電路213包括多數個緩衝器310~3N0。緩衝器310~3N0串連耦接於錯誤偵測及校正解碼器以及損壞行管理器間。第一級的緩衝器310接收錯誤偵測及校正解碼器所傳送的錯誤行位址ECADD，並在當錯誤行位址ECADD為第1次被傳送至損壞行決定電路213時，將錯誤行位址ECADD暫存在緩衝器310中。若錯誤行位址ECADD又一次的被傳送至損壞行決定電路213時，錯誤行位址ECADD被移位並暫存在緩衝器320中，並且移除原先儲存在緩衝器310中的錯誤行位址ECADD。也就是說，第i級的緩衝器用來儲存累計被產生次數等於i的錯誤行位址ECADD。依此類推，當損壞行決定電路213接收到錯誤行位址ECADD的累計被產生次數為N時，錯誤行位址ECADD被依序移位並暫存在緩衝器3N0中，再由緩衝器3N0輸出錯誤行位址ECADD至損壞行管理器，使損壞行管理器進行損壞行位址資訊的更新動作。
在本實施方式中，損壞行決定電路213中所包括的緩衝器的個數可以由設計者決定。而設計者可以依據快閃記憶體各行位址發生錯誤的次數與發生錯誤的機率來進行設定。透過多個緩衝器的設置，可以減低行位址被誤判為錯誤行位址的可能。
附帶一提的，在本實施方式中，緩衝器的個數可依據前述實施例的預設臨界值來設定，在本實施方式中，緩衝器310~3N0的個數為N個，而預設臨界值則可為N-1，N為大於1的正整數。
以下請參照圖4，圖4繪示本發明實施例的快閃記憶體的控制方法的流程圖。在步驟S410中，由快閃記憶體讀出的讀取資料，並在步驟S420中，針對讀取資料進行解碼，並判斷讀取資料是否發生錯誤，且輸出發生錯誤的讀取資料對應的錯誤行位址。接著，在步驟S430中，計數錯誤行位址的累計被產生次數，並依據累計被產生次數來依據錯誤行位址更新損壞行位址資訊。
關於上述步驟的實施細節，在前述的多個實施立即實施方式都有詳盡的說明，以下恕不多贅述。
綜上所述，本發明利用錯誤偵測及校正解碼器來偵測讀取資料是否發生錯誤，並將發生錯誤的讀取資料對應的錯誤行位址傳送至損壞行決定電路。損壞行決定電路則透過計數錯誤行位址的累計被產生次數，來定是否傳送錯誤行位址至損壞行管理器，來使損壞行管理器對損壞行位址資訊進行更新。如此一來，在快閃記憶體進行工作的過程中，損壞行位址資訊可以依據快閃記憶體實際的狀態而被更新。損壞行管理器可以有效的閃避利用發生損壞的行位址的記憶胞進行存取的動作，保持資料的正確性。
100‧‧‧快閃記憶體裝置
110‧‧‧記憶體控制器
120‧‧‧快閃記憶體
111‧‧‧損壞行管理器
112‧‧‧錯誤偵測及校正解碼器
113‧‧‧損壞行決定電路
RDAT‧‧‧讀取資料
ECADD‧‧‧錯誤行位址

Claims (12)

  1. 一種記憶體控制器，適於控制一快閃記憶體，包括：一損壞行管理器，記錄該快閃記憶體中的一損壞行位址資訊；一錯誤偵測及校正解碼器，接收由該快閃記憶體讀出的一讀取資料，針對該讀取資料進行解碼，並依據該讀取資料以產生一錯誤資訊；一損壞行決定電路，耦接該錯誤偵測及校正解碼器及該損壞行管理器，該損壞行決定電路接收該錯誤資訊，並依據該錯誤資訊更新該損壞行位址資訊；一錯誤偵測及校正編碼器，由一主機端接收一寫入資料，並針對該寫入資料進行錯誤偵測及校正碼的編碼動作以產生一編碼資料；一擾亂器，耦接在該錯誤偵測及校正編碼器與該損壞行管理器間，針對該編碼資料進行資料擾亂動作；一寫入電路，耦接至該快閃記憶體，該寫入電路依據該損壞行位址資訊將擾亂後的該編碼資料寫入該快閃記憶體；一讀出電路，耦接該快閃記憶體，並由該快閃記憶體讀出該讀取資料；以及一解擾亂器，耦接該讀出電路及該錯誤偵測及校正解碼器，該解擾亂器對該讀取資料進行資料解擾亂動作，並將解擾亂的該讀取資料傳送至該錯誤偵測及校正解碼器。
  2. 如申請專利範圍第1項所述的記憶體控制器，其中該錯誤 偵測及校正解碼器判斷該讀取資料是否發生錯誤，並輸出發生錯誤的該讀取資料對應的一錯誤行位址以作為該錯誤資訊。
  3. 如申請專利範圍第2項所述的記憶體控制器，其中該損壞行決定電路計數該錯誤行位址的一累計被產生次數，並依據該累計被產生次數傳送該錯誤行位址至該損壞行管理器。
  4. 如申請專利範圍第3項所述的記憶體控制器，其中該損壞行管理器儲存該錯誤行位址以更新該損壞行位址資訊。
  5. 如申請專利範圍第3項所述的記憶體控制器，其中該損壞行決定電路在該錯誤行位址的該累計被產生次數大於一預設臨界值時，該損壞行決定電路傳送該錯誤行位址至該損壞行管理器。
  6. 如申請專利範圍第3項所述的記憶體控制器，其中該損壞行決定電路包括：多數個緩衝器，該些緩衝器依序串連耦接於該錯誤偵測及校正解碼器以及該損壞行管理器間，其中，第i級的緩衝器儲存該累計被產生次數等於i的該錯誤行位址，其中i為正整數。
  7. 一種快閃記憶體裝置，包括：一快閃記憶體；以及一記憶體控制器，耦接該快閃記憶體，該記憶體控制器包括：一損壞行管理器，記錄該快閃記憶體中的一損壞行位址資訊；一錯誤偵測及校正解碼器，接收由該快閃記憶體讀出的一讀取資料，針對該讀取資料進行解碼，並依據該讀取資料是否 發生錯誤以產生一錯誤資訊；一損壞行決定電路，耦接該錯誤偵測及校正解碼器及該損壞行管理器，該損壞行決定電路接收該錯誤資訊，並依據該錯誤資訊更新該損壞行位址資訊；一錯誤偵測及校正編碼器，由一主機端接收一寫入資料，並針對該寫入資料進行錯誤偵測及校正碼的編碼動作以產生一編碼資料；一擾亂器，耦接在該錯誤偵測及校正編碼器與該損壞行管理器間，針對該編碼資料進行資料擾亂動作；一寫入電路，耦接至該快閃記憶體，該寫入電路依據該損壞行位址資訊將擾亂後的該編碼資料寫入該快閃記憶體；一讀出電路，耦接該快閃記憶體，並由該快閃記憶體讀出該讀取資料；以及一解擾亂器，耦接該讀出電路及該錯誤偵測及校正解碼器，該解擾亂器對該讀取資料進行資料解擾亂動作，並將解擾亂的該讀取資料傳送至該錯誤偵測及校正解碼器。
  8. 如申請專利範圍第7項所述的快閃記憶體裝置，其中該錯誤偵測及校正解碼器判斷該讀取資料是否發生錯誤，並輸出發生錯誤的該讀取資料對應的一錯誤行位址以作為該錯誤資訊。
  9. 如申請專利範圍第7項所述的快閃記憶體裝置，其中該損壞行決定電路計數該錯誤行位址的一累計被產生次數，並依據該累計被產生次數傳送該錯誤行位址至該損壞行管理器。
  10. 如申請專利範圍第9項所述的快閃記憶體裝置，其中該損壞行管理器儲存該錯誤行位址以更新該損壞行位址資訊。
  11. 如申請專利範圍第9項所述的快閃記憶體裝置，其中該損壞行決定電路在該錯誤行位址的該累計被產生次數大於一預設臨界值時，該損壞行決定電路傳送該錯誤行位址至該損壞行管理器。
  12. 如申請專利範圍第9項所述的快閃記憶體裝置，其中該損壞行決定電路包括：多數個緩衝器，該些緩衝器依序串連耦接於該錯誤偵測及校正解碼器以及該損壞行管理器間，其中，第i級的緩衝器儲存該累計被產生次數等於i的該錯誤行位址，其中i為正整數。
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