CN113094203A - 半导体存储器装置和操作半导体存储器装置的方法 - Google Patents

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semiconductor memory
syndrome
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宋英杰
金成来
李起准
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Samsung Electronics Co Ltd
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Abstract

提供了半导体存储器装置和操作半导体存储器装置的方法。所述半导体存储器装置包括存储器单元阵列、纠错电路和控制逻辑电路。纠错电路包括纠错码(ECC)解码器，纠错码(ECC)解码器用于对从存储器单元阵列的目标页读取的包括主数据和奇偶校验数据的码字执行ECC解码，以校正读取的码字中的错误。控制逻辑电路基于来自外部存储器控制器的命令和地址来控制纠错电路。ECC解码器具有t位纠错能力，使用奇偶校验矩阵基于码字生成校正子，在t‑2个循环期间执行t个迭代以基于校正子生成错误定位多项式，基于错误定位多项式搜索码字中的错误位置，并且基于搜索到的错误位置校正码字中的错误。

Description

半导体存储器装置和操作半导体存储器装置的方法
本申请要求于2019年12月23日在韩国知识产权局提交的第10-2019-0173099号韩国专利申请的优先权的权益，该韩国专利申请的公开通过引用全部包含于此。
技术领域
本公开涉及存储器，更具体地，涉及半导体存储器装置和操作半导体存储器装置的方法。
背景技术
半导体存储器装置可以被分类为诸如闪存装置的非易失性存储器装置和诸如DRAM的易失性存储器装置。DRAM的高速操作和成本效率使得DRAM用于系统存储器成为可能。由于DRAM的制造设计规格的持续缩小，DRAM中的存储器单元的位错误可能快速增加，并且DRAM的良率可能降低。因此，需要通过减少DRAM中的存储器单元的位错误来提高半导体存储器装置的可靠性。
发明内容
示例实施例可以提供一种具有增强的性能的半导体存储器装置。
示例实施例可以提供一种操作具有增强的性能的半导体存储器装置的方法。
根据示例实施例，一种半导体存储器装置包括存储器单元阵列、纠错电路和控制逻辑电路。存储器单元阵列包括结合到多条字线和多条位线的多个存储器单元，并且还包括用于感测存储在所述多个存储器单元中的数据的多个感测放大器。纠错电路包括纠错码(ECC)解码器，纠错码解码器用于对从存储器单元阵列的目标页读取的码字执行ECC解码，以校正所读取的码字中的错误。码字包括主数据和奇偶校验数据。控制逻辑电路基于来自外部存储器控制器的命令和地址来控制纠错电路。ECC解码器被配置为：执行t位纠错(t是大于三的偶数整数)，使用奇偶校验矩阵基于码字来生成校正子，在t-2个循环期间执行t个迭代以基于校正子生成错误定位多项式，基于错误定位多项式搜索码字中的错误位置，以及基于搜索到的错误位置来校正码字中的错误。
根据示例实施例，提供了一种操作半导体存储器装置的方法，半导体存储器装置包括存储器单元阵列和纠错电路，存储器单元阵列包括结合到多条字线和多条位线的多个存储器单元。根据所述方法，从存储器单元阵列的目标页读取包括主数据和奇偶校验数据的码字；以及由纠错电路的纠错码(ECC)解码器通过对码字执行ECC解码来校正码字中的错误。ECC解码器被配置为：执行t位纠错(t为大于三的偶数整数)，使用奇偶校验矩阵基于码字来生成校正子，在t-2个循环期间执行t个迭代以基于校正子生成错误定位多项式，基于错误定位多项式搜索码字中的错误位置，以及基于搜索到的错误位置来校正码字中的错误。
根据示例实施例，一种半导体存储器装置包括存储器单元阵列、纠错电路和控制逻辑电路。存储器单元阵列包括多个存储器单元和多个感测放大器，所述多个存储器单元结合到多条字线和多条位线，所述多个感测放大器用于感测存储在所述多个存储器单元中的数据。纠错电路包括纠错码(ECC)解码器，纠错码解码器用于对从存储器单元阵列的目标页读取的码字执行ECC解码，以校正读取的码字中的错误。码字包括主数据和奇偶校验数据。控制逻辑电路基于来自外部存储器控制器的命令和地址来控制纠错电路。ECC解码器被配置为：执行t位纠错(t是大于三的偶数整数)，使用奇偶校验矩阵基于码字来生成校正子，在t-2个循环期间执行t个迭代以基于校正子生成错误定位多项式，基于错误定位多项式搜索码字中的错误位置，以及基于搜索到的错误位置来校正码字中的错误。ECC解码器包括伯勒甘-马赛生成器，伯勒甘-马赛生成器用于在t-2个循环期间基于校正子生成错误定位多项式的系数。
因此，ECC解码器可以在t-2个循环期间执行t个迭代以基于校正子生成错误定位多项式，可以基于错误定位多项式搜索码字中的错误位置，并且可以在执行ECC解码时基于搜索到的错误位置来校正错误。因此，ECC解码器可以减少时延。
附图说明
下面将参照附图更详细地描述示例实施例。
图1是示出根据示例实施例的存储器系统的框图。
图2是示出根据示例实施例的图1中的半导体存储器装置的示例的框图。
图3示出了图2中的半导体存储器装置中的存储器单元和感测放大器。
图4示出了由图3中的感测放大器感测的存储器单元的多位数据。
图5是示出根据示例实施例的图3中的感测放大器的示例的电路图。
图6示出了根据示例实施例的图2的半导体存储器装置中的第一存储体阵列的示例。
图7示出了根据示例实施例的图6中的第一存储体阵列的一部分。
图8是示出根据示例实施例的图2的半导体存储器装置中的纠错电路的示例的框图。
图9是示出根据示例实施例的图8的纠错电路中的ECC解码器的框图。
图10是示出根据示例实施例的图9的ECC解码器中的BM计算器或生成器的框图。
图11是示出根据示例实施例的图10的BM计算器或生成器中的处理元件中的一个的框图。
图12是示出根据示例实施例的图10的BM计算器或生成器中的共享处理元件的框图。
图13示出了图10的BM计算器执行的简化无逆BM(SiBM)算法。
图14是示出根据示例实施例的图12中的第一中间系数计算器或生成器的框图。
图15A和图15B是示出根据示例实施例的图12中的第二中间系数计算器或生成器的框图。
图16是示出根据示例实施例的图12中的控制信号生成器的示例的框图。
图17示出了根据示例实施例的图10的BM计算器或生成器的操作。
图18是示出根据示例实施例的操作半导体存储器装置的方法的流程图。
图19是示出根据示例实施例的半导体存储器装置中的ECC解码的方法的流程图。
图20是示出根据示例实施例的半导体存储器装置的框图。
图21是根据示例实施例的采用图20的半导体存储器装置的3D芯片结构的剖视图。
图22是示出根据示例实施例的包括堆叠式存储器装置的半导体封装件的示图。
具体实施方式
在下文中将参照示出了示例实施例的附图更全面地描述各种示例实施例。
图1是示出根据示例实施例的存储器系统的框图。
参照图1，存储器系统20可以包括存储器控制器100和半导体存储器装置200。
存储器控制器100可以控制存储器系统20的整体操作。存储器控制器100可以控制外部主机与半导体存储器装置200之间的全部数据交换。
例如，存储器控制器100可以响应于来自主机的请求将数据写入半导体存储器装置200中或者从半导体存储器装置200读取数据。另外，存储器控制器100可以向半导体存储器装置200发出操作命令以控制半导体存储器装置200。存储器控制器100将时钟信号CLK、命令CMD(信号)和地址(信号)ADDR发送到半导体存储器装置200，并且与半导体存储器装置200交换主数据MD。
在一些实施例中，半导体存储器装置200是包括动态存储器单元的存储器装置，诸如，动态随机存取存储器(DRAM)、双倍数据速率4(DDR4)同步DRAM(SDRAM)、DDR5 SDRAM低功率DDR4(LPDDR4)SDRAM或LPDDR5 SDRAM。
半导体存储器装置200包括存储主数据MD和奇偶校验数据的存储器单元阵列300、纠错电路400和控制逻辑电路210。奇偶校验数据可以与主数据MD一起从存储器控制器100传送。
存储器单元阵列300可以包括结合到每条字线WL和每条位线BTL的多个存储器单元MC以及结合到位线BTL和互补位线BTLB的感测放大器BLSA 280。
控制逻辑电路210控制纠错电路400，使得纠错电路400可以对将被存储在存储器单元阵列300的目标页中的数据执行ECC编码，并且可以对从目标页读取的数据执行ECC解码。纠错电路400可以具有t位纠错能力(t为大于三的偶数整数)，可以在t-2个循环期间执行t个迭代并生成错误定位多项式(error locator polynomial)的系数。
控制逻辑电路210可以控制对存储器单元阵列300的访问，并且可以基于来自存储器控制器100的命令CMD和地址ADDR来控制纠错电路400。
图2是示出根据示例实施例的图1中的半导体存储器装置的示例的框图。
参照图2，半导体存储器装置200包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、行地址复用器240、列地址锁存器250、行解码器260、列解码器270、存储器单元阵列300、感测放大器单元285、输入/输出(I/O)门控电路290、数据输入/输出(I/O)缓冲器295、刷新计数器245、纠错电路400和电压生成器600。
存储器单元阵列300包括第一存储体阵列310至第八存储体阵列380。行解码器260包括分别结合到第一存储体阵列310至第八存储体阵列380的第一存储体行解码器260a至第八存储体行解码器260h。列解码器270包括分别结合到第一存储体阵列310至第八存储体阵列380的第一存储体列解码器270a至第八存储体列解码器270h。感测放大器单元285包括分别结合到第一存储体阵列310至第八存储体阵列380的第一存储体感测放大器285a至第八存储体感测放大器285h。
第一存储体阵列310至第八存储体阵列380、第一存储体行解码器260a至第八存储体行解码器260h、第一存储体列解码器270a至第八存储体列解码器270h以及第一存储体感测放大器285a至第八存储体感测放大器285h可以形成第一存储体至第八存储体。第一存储体阵列310至第八存储体阵列380中的每个包括结合到字线WL和位线BTL的多个存储器单元MC。多个存储器单元MC可以对应于具有DRAM单元结构的易失性存储器单元。
第一存储体阵列310至第八存储体阵列380中的每个可以包括结合到每条字线WL和每条位线BTL的多个存储器单元MC以及结合到位线BL和互补位线BTLB的位线感测放大器BLSA 280。存储器单元MC中的每个包括单元晶体管CT和单元电容器CC。单元晶体管CT的栅极连接到沿存储器单元阵列300的行方向布置的字线WL中的一条。单元晶体管CT的一端连接到沿存储器单元阵列300的列方向布置的位线BL中的一条。单元晶体管CT的另一端连接到单元电容器CC。单元电容器CC可以存储与多位数据(例如，2位数据)对应的各种容量的电荷，或者可以存储单个位数据。单元电容器CC可以用与每个多位数据项的容量对应的电荷量来恢复，即，单元电容器CC可以被恢复到单元电压Vcell。
虽然半导体存储器装置200在图2中被示出为包括八个存储体，但是本公开的示例实施例不限于此，半导体存储器装置200可以包括任何数量的存储体。
地址寄存器220从存储器控制器100接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和/或列地址COL_ADDR的地址ADDR以及命令CMD。
地址寄存器220可以将接收的存储体地址BANK_ADDR提供给存储体控制逻辑230，将接收的行地址ROW_ADDR提供给行地址复用器240，并且将接收的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230可以响应于存储体地址BANK_ADDR而生成存储体控制信号。第一存储体行解码器260a至第八存储体行解码器260h中的与存储体地址BANK_ADDR对应的一个可以响应于存储体控制信号而被激活，第一存储体列解码器270a至第八存储体列解码器270h中的与存储体地址BANK_ADDR对应的一个可以响应于存储体控制信号而被激活。
行地址复用器240可以从地址寄存器220接收行地址ROW_ADDR，并且可以从刷新计数器245接收刷新行地址REF_ADDR。行地址复用器240可以选择性地输出行地址ROW_ADDR和刷新行地址REF_ADDR中的一个作为行地址RA。从行地址复用器240输出的行地址RA可以被施加到第一存储体行解码器260a至第八存储体行解码器260h。
第一存储体行解码器260a至第八存储体行解码器260h中被激活的一个可以对从行地址复用器240输出的行地址RA进行解码，并且可以激活与行地址RA对应的字线。例如，激活的存储体行解码器可以将字线驱动电压施加到与行地址RA对应的字线。
列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且可以临时存储接收的列地址COL_ADDR。在示例实施例中，在突发模式下，列地址锁存器250可以生成从接收的列地址COL_ADDR递增的列地址。列地址锁存器250可以将临时存储或生成的列地址施加到第一存储体列解码器270a至第八存储体列解码器270h。
第一存储体列解码器270a至第八存储体列解码器270h中被激活的一个可以对从列地址锁存器250输出的列地址COL_ADDR进行解码，并且可以控制输入/输出门控电路290输出与存储体地址BANK_ADDR和列地址COL_ADDR对应的数据。
I/O门控电路290包括用于对输入/输出数据进行门控的电路。I/O门控电路290还包括用于存储从第一存储体阵列310至第八存储体阵列380输出的数据的读取数据锁存器，以及用于将数据写入到第一存储体阵列310至第八存储体阵列380的写入驱动器。
将从第一存储体阵列310至第八存储体阵列380中的一个存储体阵列读取的码字CW可以被结合到将从其读取的码字的一个存储体阵列的感测放大器感测，并且可以被存储在读取数据锁存器中。存储在读取数据锁存器中的码字CW由纠错电路400ECC解码，并且可以经由数据I/O缓冲器295提供给存储器控制器100。
将被写入第一存储体阵列310至第八存储体阵列380中的一个存储体阵列中的数据(或主数据)MD可以从存储器控制器100提供给数据I/O缓冲器295。主数据MD被提供给纠错电路400。
纠错电路400对主数据MD执行ECC编码以生成奇偶校验数据，并且向I/O门控电路290提供包括主数据MD和奇偶校验数据的码字CW。I/O门控电路290可以基于第二控制信号CTL2在ECC编码已经执行之后在存储器单元阵列300的目标页中存储主数据MD和奇偶校验数据。另外，纠错电路400可以通过基于奇偶校验数据对从存储器单元阵列300读取的码字CW执行ECC解码来校正读取数据中的t位错误。
控制逻辑电路210可以控制半导体存储器装置200的操作。例如，控制逻辑电路210可以生成用于半导体存储器装置200的控制信号，以执行写入操作或读取操作。控制逻辑电路210可以包括对从存储器控制器100接收的命令CMD进行解码的命令解码器211，以及设置半导体存储器装置200的操作模式的模式寄存器212。
例如，命令解码器211可以通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来生成与命令CMD对应的控制信号。控制逻辑电路210可以生成第一控制信号CTL1以控制I/O门控电路290，并且生成第二控制信号CTL2以控制纠错电路400。另外，控制逻辑电路210可以通过第三控制信号CTL3控制电压生成器600以调节施加到位线感测放大器280的驱动电压VDR。
数据I/O缓冲器295可以从存储器控制器100接收时钟信号CLK和主数据MD，并且可以将主数据MD提供给纠错电路400。
图3示出了图2中的半导体存储器装置中的存储器单元和感测放大器。
参照图3，感测放大器280可以通过位线对BTL和BTLB(作为位线BTL的互补位线)连接到存储器单元MC和均衡电路160。均衡电路160包括第一晶体管161、第二晶体管162和第三晶体管163。第一晶体管161、第二晶体管162和第三晶体管163响应于均衡信号PEQ用预充电电压VBL使位线对BTL和BTLB均衡。均衡信号PEQ可以由控制逻辑电路210根据预充电命令来提供。预充电电压VBL可以被设置为具有与驱动感测放大器280的电源电压的电平的一半对应的电平。
感测放大器280可以以开放位线结构配置并且连接到存储器单元MC。在开放位线结构中，位线对BTL和BTLB分开地位于不同的相邻主单元块205和207中。在开放位线结构中，当选择的存储器单元MC的字线WL被使能时，存储器单元MC的数据可以通过选择的位线BTL被读取或写入。此时，在经由选择的位线BTL访问存储器单元MC的数据的同时，由于选择的存储器单元不在互补位线BTLB上，所以预充电电压VBL的电平被保持为参考电压电平。因此，感测放大器280可以通过使用通过位线BTL共享的电荷来感测存储器单元MC的单元电压Vcell。
感测放大器280可以被配置为感测存储在存储器单元MC中的单元电压Vcell作为与2位数据的与最高有效位(MSB)对应的第一位和与最低有效位(LSB)对应的第二位，并且在感测之后，感测放大器280可以被配置为恢复存储器单元MC中与感测到的MSB和LSB对应的单元电压Vcell。例如，感测放大器280可以通过使用存储器单元MC的单元电容、位线对BTL和BTLB中的每条的位线电容、保持位线对HBL和HBLB(图5)中的每条的位线电容、第一感测位线对SBL1和SBLB1(图5)中的每条的位线电容和第二感测位线对SBL2和SBLB2(图5)中的每条的位线电容以及位线电容中的改变来执行第一电荷共享操作至第三电荷共享操作。感测放大器280通过执行第一电荷共享操作至第三电荷共享操作来感测2位数据的MSB和LSB，并且可以恢复存储器单元MC中的与感测到的MSB和LSB对应的单元电压Vcell。
感测放大器280可以通过执行第三电荷共享操作来组合感测到的MSB和LSB。感测放大器280可以恢复存储器单元MC中的根据感测到的MSB和LSB的组合而生成的单元电压Vcell。
图4示出了由图3中的感测放大器感测的存储器单元的多位数据。
参照图4，存储器单元MC的单元电压Vcell表示2位数据的MSB和LSB。存储在存储器单元MC中的不同单元电压Vcell可以表示位组合“00”、“01”、“10”和“11”中的各个不同的组合。例如，当电源电压VINTA为1.0V时，可以进行设置使得在多个位组合之间提供约330mV至340mV的电压差。也就是说，0V的单元电压Vcell可以表示位组合“00”，0.33V的单元电压Vcell可以表示位组合“01”，0.67V的单元电压Vcell可以表示位组合“10”，1.0V的单元电压Vcell可以表示位组合“11”。
在示例实施例中，可以改变表示位组合“00”、“01”、“10”或“11”中的每个的单元电压Vcell的电平。
在用于感测存储器单元MC的MSB的感测放大器280中，当执行包括存储在单元电容器CC中的电荷与存储在位线BTL中和保持位线HBL中的电荷之间的电荷共享的第一电荷共享操作时，位线BTL和保持位线HBL被捕获以具有规定的MSB电压VMSB。位线BTL可以从预充电电压VBL电平(即，0.5V)转变到MSB电压VMSB。此时，互补位线BTLB可以保持预充电电压VBL的电平。
例如，针对位组合“00”的0V的单元电压Vcell，位线BTL的电压电平可以通过第一电荷共享操作被捕获为约0.35V的MSB电压VMSB。针对位组合“01”的0.33V的单元电压Vcell，位线BTL的电压电平可以通过第一电荷共享操作被捕获为约0.45V的MSB电压VMSB。针对位组合“10”的0.67V的单元电压Vcell，位线BTL的电压电平可以通过第一电荷共享操作被捕获为约0.55V的MSB电压VMSB。针对位组合“11”的1.0V的单元电压Vcell，位线BTL的电压电平可以通过第一电荷共享操作被捕获为约0.65V的MSB电压VMSB。
因此，根据第一电荷共享操作的位组合“00”、“01”、“10”和“11”中的每个位组合的位线BTL的电压电平可以分别被捕获为约0.35V、0.45V、0.55V和0.65V的MSB电压VMSB。此时，互补位线BTLB保持0.5V的预充电电压VBL。规定的电压差(即，-150mV、-50mV、50mV或150mV)可以存在于位线BTL的MSB电压VMSB与0.5V的互补位线电压VBLB之间，并且不同的规定的电压差与位组合“00”、“01”、“10”和“11”分别对应。
在用于感测存储器单元MC的LSB的感测放大器280中，当执行第二电荷共享操作时，位线BTL被捕获为规定的LSB电压VLSB，第二电荷共享操作包括在存储在位线BTL和保持位线HBL中的电荷与存储在第一感测位线SBL1中的电荷之间产生的电荷共享，还包括在存储在互补位线BTLB和互补保持位线HBLB中的电荷与存储在第一互补感测位线SBLB1中的电荷之间产生的电荷共享。位线BTL可以从MSB电压VMSB转变到LSB电压VLSB。
例如，对于位组合“00”，具有约0.35V的MSB电压VMSB的位线BTL的电压电平可以在第二电荷共享操作下被捕获为约0.45V的LSB电压VLSB。此时，互补位线BTLB的电压电平可以被捕获为约0.5V的互补位线电压VBLB。对于位组合“01”，具有约0.45V的MSB电压VMSB的位线BTL的电压电平可以在第二电荷共享操作下被捕获为约0.45V的LSB电压VLSB，并且互补位线电压VBTLB可以被捕获为0.5V。对于位组合“10”，具有0.55V的MSB电压VMSB的位线BTL的电压电平可以在第二电荷共享操作下被捕获为约0.55V的LSB电压VLSB，并且互补位线电压VBTLB可以被捕获为0.5V。对于位组合“11”，具有0.65V的MSB电压VMSB的位线BTL的电压电平可以在第二电荷共享操作下被捕获为约0.55V的LSB电压VLSB，并且互补位线电压VBTLB可以被捕获为0.5V。
位组合“00”和“01”中的每个的根据第二电荷共享操作的位线BTL的电压电平分别被捕获为约0.45V和0.45V的LSB电压VLSB，并且互补位线电压VBTLB的电平被捕获为约0.5V。位组合“10”和“11”中的每个的位线BTL的电压电平分别被捕获为约0.55V和0.55V的LSB电压VLSB，并且互补位线电压VBTLB的电平被捕获为约0.5V。与位组合“00”、“01”、“10”和“11”中的每个对应的规定的电压差(即，-50mV、-50mV、50mV和50mV，)存在于位线BTL的LSB电压VLSB与互补位线电压VBTLB之间，这表示与位组合“00”、“01”、“10”和“11”中的每个对应的LSB电压VLSB用作不需要用于感测LSB电压VLSB的附加参考电压的自参考。
图5是示出根据示例实施例的图3中的感测放大器的示例的电路图。
参照图5，感测放大器280可以包括感测放大电路281、锁存电路283和开关电路，开关电路包括位线开关SWa、互补位线开关SWb、电源开关SW10以及第一开关SW1至第六开关SW6。
感测放大电路281连接到第一感测信号LA1和第二感测信号LAB1，并且包括p沟道金属氧化物半导体(PMOS)晶体管P11和P12以及n沟道金属氧化物半导体(NMOS)晶体管N11和N12。根据控制逻辑电路210的控制，可以将第一电源电压VINTA1、地电压VSS和预充电电压VBL施加到第一感测信号LA1和第二感测信号LAB1中的每个，以控制感测放大器280的操作。第一电源电压VINTA1、地电压VSS和预充电电压VBL可以包括在第一驱动电压组中。感测放大电路280可以顺序地读取存储在存储器单元MC中的多位数据的第一位和第二位。
PMOS晶体管P11的一端连接到第一感测信号LA1的线，PMOS晶体管P11的另一端连接到第一感测位线SBL1，PMOS晶体管P11的栅极连接到第一互补感测位线SBLB1。PMOS晶体管P12的一端连接到第一感测信号LA1的线，PMOS晶体管P12的另一端连接到第一互补感测位线SBLB1，PMOS晶体管P12的栅极连接到第一感测位线SBL1。NMOS晶体管N11的一端连接到电源开关SW10，NMOS晶体管N11的另一端连接到第一感测位线SBL1，NMOS晶体管N11的栅极连接到保持位线HBL。NMOS晶体管N12的一端连接到电源开关SW10，NMOS晶体管N12的另一端连接到第一互补感测位线SBLB1，NMOS晶体管N12的栅极连接到互补保持位线HBLB。
位线开关SWa连接在位线BTL与保持位线HBL之间，并且响应于控制逻辑电路210的控制而接通或断开。互补位线开关SWb连接在互补位线BTLB与互补保持位线HBLB之间，并且响应于控制逻辑电路210的控制而接通或断开。电源开关SW10连接在NMOS晶体管N11和N12中的每个的一端与第二感测信号LAB1的线之间，并且响应于控制逻辑电路210的控制而接通或断开。
第一开关SW1连接在保持位线HBL与第一感测位线SBL1之间，并且响应于控制逻辑电路210的控制而接通或断开。第二开关SW2连接在互补保持位线HBLB与第一互补感测位线SBLB1之间，并且响应于控制逻辑电路210的控制而接通或断开。第三开关SW3连接在保持位线HBL与第一互补感测位线SBLB1之间，并且响应于控制逻辑电路210的控制而接通或断开。第四开关SW4连接在互补保持位线HBLB与第一感测位线SBL1之间，并且响应于控制逻辑电路210的控制而接通或断开。
锁存电路283连接到第三感测信号LA2和第四感测信号LAB2，并且包括PMOS晶体管P21和P22以及NMOS晶体管N21和N22。根据控制逻辑电路210的控制，可以将第二电源电压VINTA2、地电压VSS以及负电压VBB或预充电电压VBL施加到第三感测信号LA2和第四感测信号LAB2中的每个，以控制感测放大器280的操作。第二电源电压VINTA2、地电压VSS以及负电压VBB或预充电电压VBL可以被包括在第二驱动电压组中。锁存电路283可以接收由感测放大电路281感测到的第一位，并且可以存储接收的第一位。
PMOS晶体管P21的一端连接到第三感测信号LA2的线，PMOS晶体管P21的另一端连接到第二感测位线SBL2，PMOS晶体管P21的栅极连接到第二互补感测位线SBLB2。PMOS晶体管P22的一端连接到第三感测信号LA2的线，PMOS晶体管P22的另一端连接到第二互补感测位线SBLB2，PMOS晶体管P22的栅极连接到第二感测位线SBL2。NMOS晶体管N21的一端连接到第四感测信号LAB2的线，NMOS晶体管N21的另一端连接到第二感测位线SBL2，NMOS晶体管N21的栅极连接到第二互补感测位线SBLB2。NMOS晶体管N22的一端连接到第四感测信号LAB2的线，NMOS晶体管N22的另一端连接到第二互补感测位线SBLB2，NMOS晶体管N22的栅极连接到第二感测位线SBL2。
第五开关SW5连接在感测放大电路281的第一感测位线SBL1与锁存电路283的第二感测位线SBL2之间，并且响应于控制逻辑电路210的控制而接通或断开。第六开关SW6连接在感测放大电路281的第一互补感测位线SBLB1与锁存电路283的第二互补感测位线SBLB2之间，并且响应于控制逻辑电路210的控制而接通或断开。
图6示出根据示例实施例的图2的半导体存储器装置中的第一存储体阵列的示例。
参照图6，在第一存储体阵列310中，I个子阵列块SCB可以沿第二方向D2设置，J个子阵列块SCB可以沿与第二方向D2基本垂直的第一方向D1设置。I和J分别表示子阵列块SCB沿第二方向和第一方向的数量，并且是大于2的自然数。多条位线、多条字线以及连接到位线和字线的多个存储器单元设置在子阵列块SCB的每个中。
I+1个子字线驱动器区SWB可以沿第二方向D2设置在子阵列块SCB之间。子字线驱动器可以设置在子字线驱动器区SWB中。J+1个位线感测放大器区BLSAB可以沿第一方向D1例如设置在子阵列块SCB之间。用于感测存储在存储器单元中的数据的位线感测放大器可以设置在位线感测放大器区BLSAB中。
多个结合区CONJ可以与子字线驱动器区SWB和位线感测放大器区BLSAB临近。电压生成器设置在每个结合区CONJ中。下面可以参照图7描述第一存储体阵列310中的部分390。
图7示出了根据示例实施例的图6中的第一存储体阵列的一部分。
参照图6和图7，在第一存储体阵列310的部分390中，设置有子阵列块SCB、位线感测放大器区BLSAB、子字线驱动器区SWB和结合区CONJ。
子阵列块SCB包括沿行方向(第二方向D2)延伸的多条字线WL1至WL4以及沿列方向(第一方向D1)延伸的多条位线对BTL1至BTL2和BTLB1至BTLB2。子阵列块SCB包括设置在字线WL1至WL4与位线对BTL1至BTL2和BTLB1至BTLB2之间的交叉点处的多个存储器单元MC。
参照图7，子字线驱动器区SWB包括分别驱动字线WL1至WL4的多个子字线驱动器(SWD)651、652、653和654。子字线驱动器651和652可以设置在相对于子阵列块SCB靠左(在该示例中)的子字线驱动器区SWB中。另外，子字线驱动器653和654可以设置在相对于子阵列块SCB靠右(在该示例中)的子字线驱动器区SWB中。
位线感测放大器区BLSAB包括结合到位线对BTL1至BTL2和BTLB1至BTLB2的位线感测放大器BLSA 660和670以及局部感测放大器电路680和690。位线感测放大器660可以感测并放大位线对BTL和BTLB之间的电压差，以将放大的电压差提供给局部I/O线对LIO1和LIOB1。
局部感测放大器电路680控制局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIOB1之间的连接，并且局部感测放大器电路690控制局部I/O线对LIO2和LIOB2与全局I/O线对GIO2和GIOB2之间的连接。
如图7中所示，位线感测放大器660和670可以交替地设置在子阵列块SCB的上部和下部。结合区CONJ邻近于位线感测放大器区BLSAB、子字线驱动器区SWB和子阵列块SCB设置。多个电压生成器(VG)610、620、630和640可以设置在结合区CONJ中。
图8是示出根据示例实施例的图2的半导体存储器装置中的纠错电路的示例的框图。
参照图8，纠错电路400包括ECC存储器410、ECC编码器430和ECC解码器450。
ECC存储器410存储ECC 415。ECC 415可以由生成矩阵表示(例如，ECC 415的数据格式/结构可以是生成矩阵)，并且可以包括与主数据(例如，MD)和奇偶校验数据中的数据位对应的多个列向量。
ECC编码器430连接到ECC存储器410，并且可以在半导体存储器装置200的写入操作中使用存储在ECC存储器410中的ECC 415对主数据MD执行ECC编码以生成奇偶校验数据PRT。ECC编码器430可以向I/O门控电路290提供包括主数据MD和奇偶校验数据PRT的码字CW。
ECC解码器450连接到ECC存储器410，可以接收包括主数据MD和奇偶校验数据PRT的码字CW，可以使用ECC 415基于奇偶校验数据PRT对主数据MD执行ECC解码以校正和/或检测主数据MD中的错误位，并可以输出校正的主数据C_MD。在示例实施例中，ECC解码器450可以使用ECC 415校正主数据中的t位或更多错误。
尽管参照图8描述了ECC存储器410结合到ECC编码器430和ECC解码器450，但是在示例实施例中，ECC存储器410可以利用ECC编码器430和ECC解码器450内的异或门来实现。
图9是示出根据示例实施例的图8的纠错电路中的ECC解码器的框图。
参照图9，ECC解码器450可以包括校正子生成器460、伯勒甘-马赛(Berlekamp-Massey)(BM)生成器的BM计算器500、钱(chien)搜索块470、数据校正器480、缓冲器490、控制电路485和复用器或选择电路495。
ECC解码器450可以具有t位纠错能力，可以使用奇偶校验矩阵基于读取的码字CW生成校正子，可以在t-2个循环期间执行t个迭代以基于校正子SDR生成错误定位多项式ELP，可以基于错误定位多项式ELP搜索读取的码字CW中的错误位置，并且可以基于搜索到的错误位置校正读取的码字CW中的错误。
校正子生成器460可以通过对读取的码字CW和奇偶校验矩阵执行矩阵乘法运算来生成校正子SDR。BM计算器或生成器500可以在t-2个循环期间基于校正子SDR生成错误定位多项式ELP的系数。钱搜索块470可以基于错误定位多项式ELP的系数搜索错误位置以输出错误位置信号EPS。数据校正器480可以接收读取的码字CW，并且基于错误位置信号EPS校正读取的码字CW中的错误，以输出校正的主数据C_MD。
缓冲器490可以接收码字CW，可以临时存储码字CW并且可以将码字CW提供给数据校正器480和选择电路495。
控制电路485可以基于来自图10中示出的BM计算器或生成器500的信息来生成选择信号SEL，并将选择信号SEL提供给选择电路495。选择电路495可以响应于选择信号SEL，输出数据校正器480的输出和缓冲器490的输出中的一个作为校正的主数据C_MD。
当存储在存储器单元阵列300的目标页中的码字CW的向量表示对应于CV时，推导出等式1。
CV＝WDV×G，[等式1]
其中，WDV是主数据MD的向量表示，G是奇偶校验生成矩阵的向量表示。
当从存储器单元阵列300的目标页读取的码字CW的向量表示对应于RV时，RV可以包括错误，并且RV可以由等式2表示。
RV＝WDV×G+E，[等式2]
其中，E与错误的向量表示对应。
校正子生成器460可以利用奇偶校验矩阵对读取的码字CW执行计算。当奇偶校验矩阵的向量表示对应于H时，校正子生成器460的输出对应于等式3。
RV×HT＝WDV×G×HT+E×HT[等式3]
奇偶校验生成矩阵G和奇偶校验矩阵H被设置为满足等式4。
G×HT＝0[等式4]
因此，推导出等式5。
RV×HT＝E×HT[等式5]
等式5的结果可以与校正子SDR的向量表示S(x)对应。
图10是示出根据示例实施例的图9的ECC解码器中的BM计算器或生成器的框图。
参照图10，BM计算器500可以包括共享处理元件(SPE)510、连接到共享处理元件510的3t/2+2个处理元件(MPE)571-0至571-([3t/2]+1)以及控制器590。
控制器590可以通过第一控制信号CL0和中间系数δ0(r)和γ(r)来控制共享处理元件510和处理元件571-0至571-([3t/2]+1)。处理元件571-0也可生成校正子Si，并且Si可被提供给控制器590。
共享处理元件510可以在第0循环期间基于子校正子执行第0迭代和第一迭代，以生成与第二迭代相关联的第二迭代中间系数δi(2)和θi(2)(参照图12)，并且可以将第二迭代中间系数δi(2)和θi(2)提供给处理元件571-0至571-([3t/2]+1)。
处理元件571-0至571-([3t/2]+1)可以基于第二迭代中间系数δi(2)和θi(2)执行第二迭代至第t-2迭代，以向共享处理元件510提供与第t-1迭代相关联的第t-1迭代中间系数δi(t-1)和θi(t-1)(参照图12)。共享处理元件510可以基于第t-1迭代中间系数δi(t-1)和θi(t-1)来执行第t-1迭代，以生成错误定位多项式ELP的系数λ(t)。
在示例实施例中，共享处理元件510可以通过使用用于生成第二迭代中间系数的逻辑或电路来执行第t-1迭代。
在图10中，处理元件571-0至571-([3t/2]+1)中的每个可以包括存储初始值的寄存器rg1和rg2，参考标号502和503表示在第0迭代中从共享处理元件510传送到处理元件571-0至571-([3t/2]+1)的信号，参考标号505表示在第t-2迭代中从处理元件571-0至571-([3t/2]+1)传送到共享处理元件510的信号。
图11是示出根据示例实施例的图10的BM计算器中的处理元件中的一个的框图。
参照图11，处理元件MPE可以包括多个D触发器(DFF)581至584、第一复用器585a和585b、伽罗瓦域(Galois field)乘法器586和587、异或门588以及第二复用器589。
D触发器581至584可以存储中间系数δi+2(r+1)、δi+2(2)、θi(r+1)和θi(2)，可以将中间系数δi+2(r+1)和δi+2(2)提供给复用器585a，并且可以将中间系数θi(r+1)和θi(2)提供给复用器585b。复用器585a响应于指定第0迭代的迭代控制信号ITRC1而选择中间系数δi+2(r+1)和δi+2(2)中的一个，复用器585b响应于迭代控制信号ITRC1而选择中间系数θi(r+1)和θi(2)中的一个。
伽罗瓦域乘法器586对复用器585a的输出和中间系数γ(r)执行(伽罗瓦域)乘法，伽罗瓦域乘法器587对复用器585b的输出和中间系数δ0(r)执行(伽罗瓦域)乘法。
异或门588对伽罗瓦域乘法器586和587的输出执行异或运算，以提供中间系数δi(r+1)。复用器589可以响应于第一控制信号CL0和第二控制信号CL1选择复用器585a和585b的输出以及零值中的一个，以提供中间系数θi(r+1)。
中间系数δi(r)表示第r迭代中的差分多项式(difference polynomial)的第i个差分系数(difference coefficient)，该差分多项式指示当前值与前一值之间的差分，中间系数θi(r)表示第r迭代中的辅助多项式的第i个辅助系数，中间系数γ(r)表示第r迭代中的辅助差分值。
因此，处理元件571-0至571-([3t/2]+1)彼此顺序连接，可以基于第二迭代中间系数δi(2)和θi(2)在第二循环中执行第二迭代，并且可以基于前一处理元件的输出在第三循环至第t-2循环中的每个中执行相应的迭代。
图12是示出根据示例实施例的图10的BM计算器或生成器中的共享处理元件的框图。
参照图12，共享处理元件510可以包括第一中间系数(IMC)计算器515或第一IMC生成器、第二中间系数(IMC)计算器530或第二IMC生成器以及控制信号生成器565。
第一中间系数计算器515可以基于校正子Si和第一控制信号CL0生成第二迭代中的辅助多项式的辅助系数θi(2)。第二中间系数计算器530可以基于第t-1迭代系数δi(t-1)、θi(t-1)、θ0(t-1)和γ(t-1)、第一控制信号CL0以及第二控制信号CL1来生成差分多项式的差分系数δi(2)和错误定位多项式ELP的系数λi(t)。
控制信号生成器565可以基于校正子Si生成第二控制信号CL1，并将第二控制信号CL1提供给第一中间系数计算器515和第二中间系数计算器530。
图13示出了图10的BM计算器执行的简化无逆BM(SiBM)算法。
图10的BM计算器500在t-2个循环期间执行图13的SiBM算法，以生成错误定位多项式ELP的系数λi(t)。
图14是示出根据示例实施例的图12中的第一中间系数计算器515的框图。
参照图14，第一中间系数计算器515可以包括第一子计算器(生成器)516、第二子计算器(生成器)520和第三子计算器(生成器)525。
第一子计算器516在区间(0≤i≤[t/2]-1)中操作，并且基于校正子、第一控制信号CL0和第二控制信号CL1生成第i辅助系数θi(2)。第一子计算器516包括伽罗瓦域乘法器517、异或门518和第一复用器519。伽罗瓦域乘法器517对子校正子S1和S2i+4执行伽罗瓦域乘法，异或(XOR)门518对伽罗瓦域乘法器517的输出和子校正子S2i+5执行异或(XOR)运算，第一复用器519响应于第一控制信号CL0和第二控制信号CL1选择异或门518的输出以及子校正子S2i+3和S2i+2中的一个以提供辅助系数θi(2)。
第二子计算器520包括第一寄存器521和522以及第二复用器523。寄存器521和522分别存储“1”和“0”。第二复用器523响应于第一控制信号CL0和第二控制信号CL1输出“1”和“0”中的一个作为辅助系数θt-1(2)，并输出第二控制信号作为辅助系数θt-2(2)。
第三子计算器525包括第二寄存器526和527、第三复用器528和第四复用器529。第二寄存器526和527分别存储“1”和“0”。第三复用器528响应于第一控制信号CL0输出“1”和“0”中的一个作为辅助系数θ[3t/2]+1(2)。第四复用器529响应于第一控制信号CL0和第二控制信号CL1输出子校正子S1和“0”中的一个作为辅助系数θ[3t/2](2)。
图15A和图15B是示出根据示例实施例的图12中的第二中间系数计算器的框图。
参照图15A和图15B，图12的第二中间系数计算器530(530a和530b)包括第一子计算器或生成器531a、第二子计算器或生成器531b和第三子计算器或生成器531c。
图15A示出了第一子计算器531a，图15B示出了第二子计算器531b和第三子计算器531c。
参照图15A，第一子计算器531a包括复用器532至541、复用器542、543和544、XOR门546、伽罗瓦域乘法器547和548、XOR门549、伽罗瓦域乘法器550、伽罗瓦域乘法器551a和551b、XOR门552、伽罗瓦域乘法器553和554以及XOR门555。
复用器532至541可以响应于指定第t-2迭代的迭代控制信号ITRC2而选择如图所示的输入信号中的一个，其中，S1、S2、S3、S4+2i、S3+2i、S2+2i表示子校正子，γ(t-1)、θ0(t-1)、δ0(t-1)、δt+2i-2(t-1)、δt+2i-3(t-1)、δt+2i-2(t-1)、δt+2i-1(t-1)表示第t-1迭代系数。复用器542响应于迭代控制信号ITRC2而选择子校正子S5+2i和差分系数δ0(t-1)中的一个，以输出所选择的一个，复用器543在区间(0≤i≤[t/2])中响应于第一控制信号CL0而输出XOR门549的输出和复用器542的输出中的一个作为错误定位多项式ELP的系数λ2i(t)。
XOR门546对复用器543和544的输出执行XOR运算，以提供区间(0≤i≤[t/2])中的差分系数δi(2)。XOR门549对伽罗瓦域乘法器547和548的输出执行XOR运算。
伽罗瓦域乘法器550对复用器532和533的输出执行伽罗瓦域乘法运算以将输出提供给复用器538。XOR门552对伽罗瓦域乘法器551a和551b的输出执行XOR运算，以提供区间(1≤i≤[t/2]-1)中的错误定位多项式ELP的系数λ4i-3(t)。
XOR门555对伽罗瓦域乘法器553和554的输出执行XOR运算，以提供区间(1≤i≤[t/2]-2)中的错误定位多项式ELP的系数λ4i-1(t)。
在图15A中，伽罗瓦域乘法器547和548以及XOR门549可以构成共享逻辑SLG1，伽罗瓦域乘法器551a和551b以及XOR门552可以构成共享逻辑SLG2，伽罗瓦域乘法器553和554以及XOR门555可以构成共享逻辑SLG3。共享逻辑或共享电路SLG1、SLG2和SLG3共同用于生成第二迭代中间系数和执行第t-1迭代。
参照图15B，第二子计算器531b包括寄存器558和559、伽罗瓦域乘法器556、XOR门557以及复用器560和561。
寄存器558和559分别存储“1”和“0”。伽罗瓦域乘法器556对子校正子S1和S2执行伽罗瓦域乘法。复用器560响应于第一控制信号CL0选择子校正子S1和“1”中的一个，以提供差分系数δt-2(2)。XOR门557对伽罗瓦域乘法器556的输出和子校正子S3执行XOR运算，复用器561响应于第一控制信号CL0选择“0”和XOR门557的输出中的一个，以提供差分系数δt-1(2)。
第三子计算器531c包括寄存器562和复用器563。寄存器562存储“0”，复用器563响应于第一控制信号CL0选择子校正子S3和“0”中的一个，以提供差分系数δ[3t/2]+1(2)。另外，第三子计算器531c提供子校正子S2作为差分系数δ[3t/2](2)。
图16是示出根据示例实施例的图12中的控制信号生成器565的示例的框图。
参照图16，控制信号生成器565包括伽罗瓦域乘法器566、XOR门567和或(OR)门568。
伽罗瓦域乘法器566对子校正子S1和S2执行伽罗瓦域乘法，XOR门567对伽罗瓦域乘法器566的输出和子校正子S3执行XOR运算，OR门568对XOR门567的输出执行逐位OR运算以提供第二控制信号CL1。
图17示出了根据示例实施例的图10的BM计算器的操作。
参照图10和图17，共享处理元件510在第0循环期间基于校正子SDR执行第0迭代0-th ITR和第一迭代1st ITR，以生成与第二迭代相关联的第二迭代中间系数，并且将第二迭代中间系数提供给处理元件571-0至571-([3t/2]+1)。处理元件571-0至571-([3t/2]+1)基于第二迭代中间系数执行第二迭代2nd ITR至第t-2迭代(t-2)-th ITR，以向共享处理元件510提供与第t-1迭代相关联的第t-1迭代系数。共享处理元件510基于第t-1迭代系数执行第t-1迭代(t-1)-th ITR以生成错误定位多项式的系数。因此，具有t位纠错能力的ECC解码器450在t-2个循环期间执行t个迭代，以提供错误定位多项式的系数λ(t)。因此，ECC解码器450可以减少BM计算器500的时延。
图18是示出根据示例实施例的操作半导体存储器装置的方法的流程图。
参照图2至图18，提供了一种操作半导体存储器装置的方法，该半导体存储器装置包括存储器单元阵列300和纠错电路400，该存储器单元阵列300包括结合到字线和位线的多个存储器单元。
在该方法中，纠错电路400对从存储器单元阵列300的目标页读取的数据(码字)执行ECC解码。纠错电路400通过对主数据MD执行ECC编码来生成奇偶校验数据PRT，并将包括主数据MD和奇偶校验数据PRT的码字提供给I/O门控电路290(操作S110)。
I/O门控电路290将码字CW存储在存储器单元阵列300的目标页中(操作S120)。I/O门控电路290从存储器单元阵列300的目标页读取的码字CW，并将读取的码字CW提供给纠错电路400(操作S130)。
纠错电路400中的ECC解码器450基于奇偶校验数据PRT来校正读取的码字CW中的错误(操作S140)。ECC解码器450在t-2个循环期间执行t个迭代以基于校正子SDR生成错误定位多项式，基于错误定位多项式搜索读取的码字CW中的错误位置，并且基于搜索到的错误位置来校正读取的码字CW中的错误。
图19是示出根据示例实施例的半导体存储器装置中的ECC解码的方法的流程图。
参照图2至图17以及图19，提供了一种半导体存储器装置中的ECC解码的方法。根据该方法，纠错电路400中的ECC解码器450接收从存储器单元阵列300的目标页读取的包括主数据和奇偶校验数据的码字CW(操作S310)。
ECC解码器450中的校正子生成器460通过使用奇偶校验矩阵基于码字CW生成校正子S(x)(操作S320)。BM计算器500确定校正子S(x)是否具有零值(操作S330)。当校正子S(x)具有零值时(操作S330中的“是”)，ECC解码器450输出码字CW中的主数据。
当校正子S(x)不具有零值(操作S330中的“否”)时，其表示码字CW包括错误，BM计算器500在t-2个循环期间执行t个迭代来执行SiBM算法，以基于校正子S(x)生成错误定位多项式ELP(操作S340)。
钱搜索块基于错误定位多项式ELP的系数搜索错误位置，以将错误位置信号EPS输出到数据校正器(操作S350)。数据校正器480基于错误位置信号EPS校正码字CW中的错误以输出校正的主数据C_MD(操作S360)。
图20是示出根据示例实施例的半导体存储器装置的框图。
参照图20，半导体存储器装置700可以包括在堆叠芯片结构中提供软错误分析和校正功能的第一组裸片710和第二组裸片720。第二组裸片720可以是高带宽存储器(HBM)。
第一组裸片710可以包括至少一个缓冲器裸片711。第二组裸片720可以包括多个存储器裸片720-1至720-u(u是大于二的自然数)，多个存储器裸片720-1至720-u堆叠在存储器裸片711上并且可以通过多条贯穿硅过孔(TSV，也称为，硅通孔)线将数据传送到至少一个缓冲器裸片711。
存储器裸片720-1至720-u中的每个可以包括单元核722和纠错电路724。单元核722可以包括结合到字线和位线的多个存储器单元。纠错电路724可以被称为ECC电路，并且可以采用图8的纠错电路400。因此，纠错电路724可以在t-2个循环期间执行t个迭代以基于校正子生成错误定位多项式，可以基于错误定位多项式来搜索读取的码字中的错误位置，并且可以在执行ECC解码时基于搜索到的错误位置来校正错误。因此，纠错电路724可以减少时延。
缓冲器裸片711可以包括纠错电路712，纠错电路712在从通过TSV线接收的传输数据检测到传输错误时使用传输奇偶校验位校正传输错误并生成错误被校正的数据。纠错电路712可以被称为过孔纠错电路。
半导体存储器装置700可以是通过TSV线传送数据和控制信号的堆叠芯片型存储器装置或堆叠式存储器装置。TSV线也可以被称为贯穿电极。
在传输数据处发生的传输错误可能是由于在TSV线处产生的噪声导致的。由于由TSV线处产生的噪声而导致的数据故障可以与由存储器裸片的错误操作而导致的数据故障区分开，所以由TSV线处产生的噪声而导致的数据故障可以被认为软数据故障(或软错误)。软数据故障可以是由于传输路径上的传输故障而产生的，并且可以通过ECC操作来检测和补救。
形成在一个存储器裸片720-u处的TSV线组732可以包括TSV线L1至Lu，奇偶校验TSV线组734可以包括TSV线L10至Lv。
数据TSV线组732的TSV线L1至Lu和奇偶校验TSV线组734的奇偶校验TSV线L10至Lv可以连接到对应地形成在存储器裸片720-1至720-u之中的微凸块MCB。
存储器裸片720-1至720-u中的每个可以包括DRAM单元，每个DRAM单元包括至少一个存取晶体管和一个存储电容器。
半导体存储器装置700可以具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与存储器控制器通信。缓冲器裸片710可以通过数据总线B10与存储器控制器连接。
纠错电路712可以基于通过奇偶校验TSV线组734接收的传输奇偶校验位，确定在通过数据TSV线组732接收的传输数据处是否发生传输错误。
当检测到传输错误时，纠错电路712可以使用传输奇偶校验位来对传输数据校正传输错误。当传输错误是不可校正的时，纠错电路712可以输出指示发生不可校正的数据错误的信息。
图21是根据示例实施例的采用图20的半导体存储器装置的3D芯片结构的剖视图。
图21示出了主机和HBM在没有中间层的情况下直接连接的3D芯片结构800。
参照图21，主机裸片810(诸如，片上系统(SOC)、中央处理器(CPU)或图形处理器(GPU))可以使用倒装芯片凸块FB设置在印刷电路板(PCB)820上。存储器裸片D11至D14可以堆叠在主机裸片820上，以实现如图20中的存储器裸片的HBM结构720。在图21中，省略了图20的缓冲器裸片710或逻辑裸片。然而，缓冲器裸片710或逻辑裸片可以设置于存储器裸片D11与主机裸片820之间。
为了实现HBM(720)结构，可以在存储器裸片D11和D14处形成TSV线。TSV线可以与位于存储器裸片之间的微凸块MCB电连接。另外，存储器裸片D11至D14中的每个可以包括诸如图8的纠错电路400的纠错电路。
图22是示出包括根据示例实施例的堆叠式存储器装置的半导体封装件的示图。
参照图22，半导体封装件900可以包括一个或多个堆叠式存储器装置910和图形处理器(GPU)920，并且GPU 920包括存储器控制器(CONT)925。
堆叠式存储器装置910和GPU 920可以安装在中间层930上，并且其上安装有堆叠式存储器装置910和GPU 920的中间层可以安装在封装基底940上。存储器控制器925可以采用图1中的存储器控制器100。
堆叠式存储器装置910中的每个可以以各种形式实现，并且可以是其中堆叠多个层的高带宽存储器(HBM)形式的存储器装置。因此，堆叠式存储器装置910中的每个可以包括缓冲器裸片和多个存储器裸片，并且多个存储器裸片中的每个可以包括存储器单元阵列和纠错电路。
多个堆叠式存储器装置910可以安装在中间层930上，并且GPU 920可以与多个堆叠式存储器装置910通信。例如，堆叠式存储器装置910和GPU920中的每个可以包括物理区域，并且可以通过物理区域在堆叠式存储器装置910与GPU 920之间执行通信。
根据示例实施例，ECC解码器可以在t-2个循环期间执行t个迭代以基于校正子生成错误定位多项式，可以基于错误定位多项式搜索读取的码字中的错误位置，并且可以在执行ECC解码时基于搜索到的错误位置校正错误。因此，纠错电路可以减少时延。
本公开的示例实施例可以应用于使用采用DRAM单元和纠错电路的半导体存储器装置的系统。
前述是对示例实施例的说明，并且将不被解释为对示例实施例的限制。尽管已经描述了几个示例实施例，但是本领域技术人员将容易理解的是，在实质上不脱离本发明构思的新颖教导和优点的情况下，在示例实施例中进行许多修改是可能的。因此，所有这样的修改意图被包括在如权利要求中限定的本发明构思的范围内。

Claims (20)

1.一种半导体存储器装置，包括：
存储器单元阵列，包括结合到多条字线和多条位线的多个存储器单元，存储器单元阵列还包括多个感测放大器，所述多个感测放大器被配置为感测存储在所述多个存储器单元中的数据；
纠错电路，包括纠错码解码器，纠错码解码器被配置为对从存储器单元阵列的目标页读取的码字执行纠错码解码，以校正读取的码字中的错误，码字包括主数据和奇偶校验数据；以及
控制逻辑电路，被配置为基于来自存储器控制器的命令和地址来控制纠错电路，
其中，纠错码解码器具有t位纠错能力，t是大于三的偶数，
其中，纠错码解码器被配置为执行操作，所述操作包括：
使用奇偶校验矩阵基于码字来生成校正子；
在t-2个循环期间执行t个迭代以基于校正子生成错误定位多项式；
基于错误定位多项式搜索码字中的错误位置；以及
基于搜索到的错误位置来校正码字中的错误。
2.根据权利要求1所述的半导体存储器装置，其中，纠错码解码器包括：
校正子生成器，被配置为通过对码字和奇偶校验矩阵执行矩阵乘法运算来生成校正子；
伯勒甘-马赛生成器，被配置为在t-2个循环期间基于校正子生成错误定位多项式的系数；
钱搜索块，被配置为基于错误定位多项式的系数来搜索错误位置以输出错误位置信号；以及
数据校正器，被配置为接收码字，并且被配置为基于错误位置信号来校正码字中的错误。
3.根据权利要求2所述的半导体存储器装置，其中，伯勒甘-马赛生成器包括：
共享处理元件；
3t/2+2个处理元件，连接到共享处理元件；以及
控制器，被配置为控制共享处理元件和所述3t/2+2个处理元件，
其中，共享处理元件被配置为：在第0循环期间基于校正子执行第0迭代和第一迭代，以生成与第二迭代相关联的第二迭代中间系数，并且被配置为将第二迭代中间系数提供给所述3t/2+2个处理元件，
其中，所述3t/2+2个处理元件被配置为：基于第二迭代中间系数执行第二迭代至第t-2迭代，以向共享处理元件提供与第t-1迭代相关联的第t-1迭代系数，
其中，共享处理元件被配置为：基于第t-1迭代中间系数来执行第t-1迭代，以生成错误定位多项式的系数。
4.根据权利要求3所述的半导体存储器装置，其中，共享处理元件被配置为通过使用被配置为生成第二迭代中间系数的电路来执行第t-1迭代。
5.根据权利要求3所述的半导体存储器装置，其中，共享处理元件包括：
第一中间系数生成器，被配置为基于校正子和第一控制信号来生成第二迭代中间系数之中的辅助多项式的辅助系数；
第二中间系数生成器，被配置为基于第t-1迭代系数、第一控制信号和第二控制信号来生成第二迭代中间系数之中的差分多项式的差分系数和错误定位多项式的系数；以及
控制信号生成器，被配置为基于校正子生成第二控制信号。
6.根据权利要求5所述的半导体存储器装置，其中，第一中间系数生成器包括：
第一子生成器，被配置为：当i在区间0≤i≤(t/2)-1中时，基于校正子、第一控制信号和第二控制信号生成辅助系数之中的第i辅助系数；
第二子生成器，被配置为：当i＝t-1或i＝t-2时，基于第一控制信号和第二控制信号生成第i辅助系数；以及
第三子生成器，被配置为：当i＝3t/2或i＝(3t/2)+1时，基于校正子的第一子校正子、第一控制信号和第二控制信号来生成第i辅助系数。
7.根据权利要求6所述的半导体存储器装置，
其中，第一子生成器包括伽罗瓦域乘法器、异或门和第一复用器；
其中，第二子生成器包括第一寄存器和第二复用器；
其中，第三子生成器包括第二寄存器、第三复用器和第四复用器。
8.根据权利要求5所述的半导体存储器装置，其中，第二中间系数生成器包括：
第一子生成器，被配置为基于校正子、第t-1迭代中的差分系数、第t-1迭代中的辅助差分值和指定第t-2迭代的迭代控制信号来生成错误定位多项式的系数和第二迭代中的差分系数；
第二子生成器，被配置为基于校正子和第一控制信号生成差分系数中的第t-2差分系数和第(t-2)+1差分系数；以及
第三子生成器，被配置为基于校正子和第一控制信号生成差分系数中的第3t/2差分系数和第(3t/2)+1差分系数。
9.根据权利要求8所述的半导体存储器装置，
其中，第一子生成器包括：多个第一复用器、多个第一伽罗瓦域乘法器和多个第一异或门；
其中，第二子生成器包括：第一寄存器、第二伽罗瓦域乘法器、第二异或门和第二复用器；
其中，第三子生成器包括第二寄存器和第三复用器。
10.根据权利要求9所述的半导体存储器装置，其中，第一子生成器被配置为：生成第二迭代中间系数，并且通过使用所述多个第一复用器、所述多个第一伽罗瓦域乘法器和所述多个第一异或门中的一个或多个来执行第t-1迭代。
11.根据权利要求5至10中的任一项所述的半导体存储器装置，其中，控制信号生成器包括：
伽罗瓦域乘法器，被配置为对校正子的第一子校正子和第二子校正子执行伽罗瓦域乘法；
异或门，被配置为对所述伽罗瓦域乘法器的输出和校正子的第三子校正子执行异或运算；以及
或门，被配置为对所述异或门的输出执行或运算以提供第二控制信号。
12.根据权利要求3所述的半导体存储器装置，其中，所述3t/2+2个处理元件顺序地连接，并且被配置为：基于第二迭代中间系数在第二循环中执行第二迭代，并且基于所述3t/2+2个处理元件之中的前一处理元件的输出在第三循环至第t-2循环中的每个循环中执行相应的迭代。
13.根据权利要求12所述的半导体存储器装置，
其中，所述3t/2+2个处理元件中的每个包括：多个D触发器、多个第一复用器、伽罗瓦域乘法器、异或门和第二复用器，所述多个第一复用器被配置为响应于迭代控制信号而选择所述多个D触发器的输出中的一个或多个，
其中，迭代控制信号与第0迭代相关联。
14.根据权利要求1至10中的任一项所述的半导体存储器装置，其中，纠错电路还包括：
纠错码编码器，被配置为通过使用奇偶校验生成矩阵对来自存储器控制器的主数据执行纠错码编码，以生成奇偶校验数据；以及
存储器，被配置为存储奇偶校验矩阵和奇偶校验生成矩阵。
15.根据权利要求1至10中的任一项所述的半导体存储器装置，
其中，所述多个存储器单元中的每个存储多位数据，
其中，所述多个感测放大器中的第一感测放大器结合到所述多个存储器单元中的第一存储器单元的位线和互补位线，
其中，第一感测放大器包括：
感测放大电路，被配置为感测存储在第一存储器单元中的多位数据的第一位和第二位，其中，感测放大电路被配置为接收第一驱动电压组，并且被配置为基于第一驱动电压组进行操作；以及
锁存电路，被配置为存储从感测放大电路提供的第一位，其中，锁存电路被配置为接收第二驱动电压组，并且被配置为基于第二驱动电压组进行操作。
16.根据权利要求1至10中的任一项所述的半导体存储器装置，其中，所述多个存储器单元中的每个被配置为存储单个位数据。
17.根据权利要求1至10中的任一项所述的半导体存储器装置，半导体存储器装置包括：
至少一个缓冲器裸片；以及
多个存储器裸片，所述多个存储器裸片堆叠在所述至少一个缓冲器裸片上并且通过多条贯穿硅过孔线传送数据，
其中，所述多个存储器裸片中的至少一个包括存储器单元阵列和纠错电路。
18.根据权利要求17所述的半导体存储器装置，其中，所述至少一个缓冲器裸片包括：过孔纠错电路，被配置为校正包括在通过贯穿硅过孔线传输的数据中的传输错误。
19.根据权利要求1所述的半导体存储器装置，其中，纠错码解码器包括伯勒甘-马赛生成器，伯勒甘-马赛生成器被配置为在t-2个循环期间基于校正子生成错误定位多项式的系数。
20.一种操作半导体存储器装置的方法，其中，半导体存储器装置包括存储器单元阵列和纠错电路，存储器单元阵列包括结合到字线和位线的多个存储器单元，所述方法包括：
从存储器单元阵列的目标页读取包括主数据和奇偶校验数据的码字；以及
由纠错电路的纠错码解码器通过对码字执行纠错码解码来校正码字中的错误，
其中，纠错码解码器具有t位纠错能力，t是大于三的偶数，
其中，纠错码解码器被配置为执行操作，所述操作包括：
使用奇偶校验矩阵基于码字来生成校正子；
在t-2个循环期间执行t个迭代以基于校正子生成错误定位多项式；
基于错误定位多项式搜索码字中的错误位置；以及
基于搜索到的错误位置来校正码字中的错误。
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