KR20210080982A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

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KR20210080982A
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error
coefficients
calculator
syndrome
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송영걸
김성래
이기준
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삼성전자주식회사
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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 포함하며 상기 메모리 셀들에 저장된 데이터를 감지하는 복수의 감지 증폭기들이 배치된다. 상기 에러 정정 회로는 상기 메모리 셀 어레이의 타겟 페이지로부터 독출된, 메인 데이터와 패리티 데이터를 포함하는 코드워드에 대하여 에러 정정 코드(error correction code; 이하 ECC) 디코딩을 수행하여 상기 독출된 코드워드의 에러를 정정한다. 상기 제어 로직 회로는 외부의 메모리 컨트롤러로부터의 커맨드 및 어드레스에 기초하여 상기 에러 정정 회로를 제어한다. 상기 ECC 디코더는 t-비트(t는 4 이상의 짝수인 자연수) 이상의 에러 정정 능력을 가지고, 패리티 체크 행렬을 이용하여 상기 독출된 코드워드에 기초하여 신드롬을 생성하고, (t-2) 사이클 동안에 t 이터레이션을 수행하여 상기 신드롬에 기초하여 에러 위치 다항식을 산출하고, 상기 에러 위치 다항식에 기초하여 에러 위치를 탐색하고, 상기 탐색된 에러 위치에 기초하여 상기 독출된 코드워드의 에러를 정정한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory devices and methods of operating the same}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가하고 수율이 낮아질 것으로 예상된다. 따라서 반도체 메모리 장치의 신뢰성을 높일 수 있는 방안이 필요하다.
본 발명의 일 목적은 성능을 향상시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 성능을 향상시킬 수 있는 반도체 메모리 장치의 동작 방법을 제공하는 것이다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 포함하며 상기 메모리 셀들에 저장된 데이터를 감지하는 복수의 감지 증폭기들이 배치된다. 상기 에러 정정 회로는 상기 메모리 셀 어레이의 타겟 페이지로부터 독출된, 메인 데이터와 패리티 데이터를 포함하는 코드워드에 대하여 에러 정정 코드(error correction code; 이하 ECC) 디코딩을 수행하여 상기 독출된 코드워드의 에러를 정정한다. 상기 제어 로직 회로는 외부의 메모리 컨트롤러로부터의 커맨드 및 어드레스에 기초하여 상기 에러 정정 회로를 제어한다. 상기 ECC 디코더는 t-비트(t는 4 이상의 자연수) 이상의 에러 정정 능력을 가지고, 패리티 체크 행렬을 이용하여 상기 독출된 코드워드에 기초하여 신드롬을 생성하고, (t-2) 사이클 동안에 t 이터레이션을 수행하여 상기 신드롬에 기초하여 에러 위치 다항식을 산출하고, 상기 에러 위치 다항식에 기초하여 에러 위치를 탐색하고, 상기 탐색된 에러 위치에 기초하여 상기 독출된 코드워드의 에러를 정정한다.
본 발명의 실시예들에 따른 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 에러 정정 회로를 포함하는 반도체 메모리 장치의 동작 방법에서는 상기 메모리 셀 어레이의 타겟 페이지로부터 메인 데이터 및 패리티 데이터를 포함하는 코드워드를 독출하고, 상기 에러 정정 회로의 에러 정정 코드(error correction code; 이하 ECC) 디코더에서 상기 독출된 코드워드에 ECC 디코딩을 수행하여 상기 독출된 코드워드의 에러를 정정한다. 상기 ECC 디코더는 t-비트(t는 4 이상의 자연수) 이상의 에러 정정 능력을 가지고, 패리티 체크 매트릭스를 이용하여 상기 독출된 코드워드에 기초하여 신드롬을 생성하고, (t-2) 사이클 동안에 t 이터레이션을 수행하여 상기 신드롬에 기초하여 에러 위치 다항식을 산출하고, 상기 에러 위치 다항식에 기초하여 에러 위치를 탐색하고, 상기 탐색된 에러 위치에 기초하여 상기 독출된 코드워드의 에러를 정정한다.
본 발명의 실시예들에 따르면, 에러 정정 회로는 ECC 디코딩을 수행함에 있어, (t-2) 사이클 동안에 t 이터레이션을 수행하여 SiBM 알고리즘을 실행하여 신드롬에 기초하여 에러 위치 다항식을 산출하고, 상기 에러 위치 다항식에 기초하여 에러 위치를 탐색하고, 상기 탐색된 에러 위치에 기초하여 에러를 정정할 수 있다. 따라서 에러 정정 회로는 레이턴시를 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 반도체 메모리 장치를 나타낸다.
도 3은 도 2의 반도체 메모리 장치에서 메모리 셀과 감지 증폭기를 나타낸다.
도 4는 도 3의 감지 증폭기에 의해 센싱되는 메모리 셀의 멀티 비트 데이터를 설명하는 도면이다.
도 5는 본 발명의 실시예에 따른 도 3의 감지 증폭기를 나타낸다.
도 6은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 6의 제1 뱅크 어레이의 부분을 보다 상세히 나타내는 예이다.
도 8은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 에러 정정 회로의 구성을 나타낸다.
도 9는 본 발명의 실시예들에 따른 도 8의 에러 정정 회로에서 ECC 디코더를 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 10의 ECC 디코더에서 BM 산출기를 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 도 10의 BM 산출기에서 프로세싱 엘리먼트들 중 하나를 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 10의 공유 프로세싱 엘리먼트를 나타낸다.
도 13은 본 발명의 실시예들에 따른 도 10의 BM 산출기가 수행하는 SiBM(Simplified inversionless Berlecamp-Massay)알고리즘을 나타낸다.
도 14는 본 발명의 실시예들에 따른 도 12의 제1 중간 계수 산출기를 나타낸다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 도 12의 제2 중간 계수 산출기를 나타낸다.
도 16은 본 발명의 실시예들에 따른 도 12의 제어 신호 생성기를 나타낸다.
도 17은 본 발명의 실시예들에 따른 도 10 BM 산출기의 동작을 나타낸다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치의 ECC 디코딩 방법을 나타내는 흐름도이다.
도 20은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적 블록도이다.
도 21은 본 발명의 실시예들에 따른 도 20의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 적어도 하나의 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다. 메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 클럭 신호(CLK), 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(200)와 메인 데이터(MD)를 주고받을 수 있다.
실시예에 따라, 반도체 메모리 장치(200)는 동적 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR4(double data rate 4) SDRAM(synchronous DRAM), DDR5 SDRAM일 수 있다.
반도체 메모리 장치(200)는 메인 데이터(MD)와 패리티 데이터가 저장되는 메모리 셀 어레이(300), 에러 정정 회로(400) 및 제어 로직 회로(210)를 포함할 수 있다.
메모리 셀 어레이(300)는 워드라인(WL)과 비트라인(BL) 사이에 연결되는 메모리 셀(MC)을 포함할 수 있고, 비트라인(BL)과 상보 비트라인(BLB)에 연결되는 감지 증폭기(280)를 포함할 수 있다.
에러 정정 회로(400)는 제어 로직 회로(210)의 제어에 따라 메모리 셀 어레이(300)의 타겟 페이지에 저장될 데이터에 대하여 ECC 인코딩을 수행하고, 타겟 페이지로부터 독출된 데이터에 대하여 ECC 디코딩을 수행할 수 있다. 에러 정정 회로(400)는 t 비트(t는 4 이상의 짝수인 자연수)의 에러 정정 능력을 가지고, t-2 사이클들 동안에 t 이터레이션을 수행하여 에러 위치 다항식의 계수들을 산출할 수 있다.
제어 로직 회로(210)는 메모리 컨트롤러(100)로부터의 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 메모리 셀 어레이(300)에 대한 액세스를 제어하고 에러 정정 회로(400)를 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체메모리 장치의 구성을 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), 에러 정정 회로(400), 리프레쉬 카운터(245) 및 전압 생성기(600)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 칼럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인들과 복수의 비트라인들 및 워드라인들(WL)과 비트라인들(BL)이 교차하는 지점에 형성되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC)은 DRAM 셀 구조를 가지는 휘발성 메모리 셀들일 수 있다.
또한 제1 내지 제8 뱅크 어레이들(310~380) 각각은 워드라인(WL)과 비트라인(BL) 사이에 연결되는 메모리 셀(MC)과 비트라인(BL)과 상보 비트라인(BLB)에 연결되는 감지 증폭기(280)를 포함할 수 있다. 메모리 셀(MC)은 워드라인(WL)과 비트라인(BL)에 연결되는 셀 트랜지스터(CT) 및 셀 트랜지스터(CT)와 접지 전압 사이에 연결되는 셀 커패시터(CC)를 포함할 수 있다. 메모리 셀(MC)은 멀티-비트 데이터 또는 싱글 비트 데이터를 저장할 수 있고, 멀티-비트 데이터를 저장하는 경우, 멀티-비트 데이터 각각의 용량에 해당하는 전하량으로 즉, 셀 전압(Vcell)으로 리프레시될 수 있다. 즉 메모리 셀(MC)은 2-비트 데이터를 특정하는 크기를 가지는 셀 전압(Vcell)을 저장할 수 있다.
도 2에는 8개의 뱅크들을 포함하는 반도체 메모리 장치(200)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(200)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다.
어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)는 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스(RA)에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 칼럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출된 데이터는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터는 에러 정정 회로(400)에 의하여 ECC(error correction code) 디코딩이 수행된 후에 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 데이터(MD)는 메모리 컨트롤러(100)로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(MD)는 에러 정정 회로(400)에 제공된다.
에러 정정 회로(400)는 데이터(MD)에 대하여 ECC 인코딩을 수행하여 패리티 데이터를 생성하고, 데이터(MD)와 패리티 데이터를 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공한다. 입출력 게이팅 회로(290)는 제어 로직 회로(210)로부터의 제어 신호(CTL1)에 응답하여 데이터(MD)와 패리티 데이터를 메모리 셀 어레이(300)의 타겟 페이지에 저장한다. 또한 에러 정정 회로(400)는 메모리 셀 어레이(300)로부터 독출된 데이터에 대하여 패리티 데이터를 이용하여 ECC 디코딩을 수행하여 독출된 데이터에 포함된 t-비트 에러를 정정할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 입출력 게이팅 회로(290)를 제어하는 제1 제어 신호(CTL1) 및 에러 정정 회로(400)를 제어하는 제2 제어 신호(CTL2)를 생성할 수 있다. 또한 제어 로직 회로(210)는 제3 제어 신호(CTL3)를 통하여 전압 생성기(600)가 비트라인 감지 증폭기(280)에 제공하는 구동 전압(VDR)의 레벨을 조절할 수 있다.
데이터 입출력 버퍼(295)는 메모리 컨트롤러(100)로부터 클럭 신호(CLK)와 메인 데이터(MD)를 수신하고 메인 데이터(MD)를 에러 정정 회로(400)에 제공할 수 있다.
도 3은 도 2의 반도체 메모리 장치에서 메모리 셀과 감지 증폭기를 나타낸다.
도 3을 참조하면, 감지 증폭기(280)는 비트라인쌍(BL, BLB)을 통하여 메모리 셀(MC) 및 등화 회로(160)와 연결된다. 등화 회로(160)는 제1 내지 제3 트랜지스터들(161~163)을 포함한다. 제1 내지 제3 트랜지스터들(161~163)은 등화 신호(PEQ)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)을 프리차지 전압(VBL)으로 등화시킨다. 등화 신호(PEQ)는 프리차지 커맨드에 따라 제어 로직 회로(210)에서 제공될 수 있다. 프리차지 전압(VBL)은 감지 증폭기(280)를 구동하는 전원 전압 레벨의 반에 해당하는 레벨로 설정될 수 있다.
감지 증폭기(280)는 오픈 비트라인 구조로 메모리 셀(MC)과 연결된다. 오픈 비트라인 구조는 비트라인쌍(BL, BLB)의 각 비트라인이 서로 다른 인접한 메인 셀 블록(205, 207)에 분리되어 위치하는 구조이다. 선택된 메모리 셀(MC)의 워드라인(WL)이 인에이블되면 선택된 비트라인(BL)을 통해 메모리 셀(MC)의 데이터를 독출하거나 기입할 수 있다. 이 때, 선택된 비트라인(BL)에 메모리 셀(MC)의 데이터가 액세스되는 동안, 상보 비트라인(BLB)에는 선택된 메모리 셀이 존재하지 않기 때문에 기준 전압 레벨로서 프리차지 전압(VBL) 레벨을 유지한다. 이에 따라, 감지 증폭기(280)는 비트라인(BL)을 통하여 차지 셰어링되는 전하를 이용하여 메모리 셀(MC)의 셀 전압(Vcell)을 센싱할 수 있다.
감지 증폭기(280)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 2 비트 조합의 MSB(제1 비트) 및 LSB 데이터(제2 비트)로서 센싱하고, 센싱된 MSB 및 LSB 데이터에 대응하는 셀 전압(Vcell)을 메모리 셀(MC)에 리스토어할 수 있다. 감지 증폭기(280)는 메모리 셀(MC)의 셀 커패시턴스, 비트라인쌍(BL, BLB) 각각의 비트라인 커패시턴스, 감지 증폭기(280)의 제1 센싱 비트라인쌍(도 5 SBL1, SBLB1) 각각의 비트라인 커패시턴스, 그리고 이들 커패시턴스들의 변화를 이용하여 제1 내지 제3 차지 셰어링 동작들을 수행할 수 있다. 감지 증폭기(280)는 제1 내지 제3 차지 셰어링 동작들을 수행하여 MSB 및 LSB 데이터를 센싱하고 센싱된 MSB 및 LSB 데이터에 대응하는 셀 전압(Vcell)을 메모리 셀(MC)에 리스토어할 수 있다.
감지 증폭기(280)는 제3 차지 셰어링 동작을 수행하여 센싱된 MSB 및 LSB 데이터를 결합할 수 있다. 감지 증폭기(160)는 센싱된 MSB 및 LSB 데이터의 결합에 따라 발생되는 셀 전압(Vcell)을 메모리 셀(MC)에 리스토어할 수 있다.
도 4는 도 3의 감지 증폭기에 의해 센싱되는 메모리 셀의 멀티 비트 데이터를 설명하는 도면이다.
도 4를 참조하면, 메모리 셀(MC)의 셀 전압(Vcell)을 2 비트 조합으로 나타낼 수 있다. 셀 전압(Vcell)은 ″00″, ″01″, ″10″, ″11″ 비트 조합으로 나타낼 수 있다. 예시적으로, 전원 전압이 1V인 경우, 각 비트 조합들 사이는 330~340mV 정도의 전압 차를 갖도록 설정될 수 있다. 즉, 0V의 셀 전압(Vcell)은 비트 조합 ″00″을 나타내고, 0.33V의 셀 전압(Vcell)은 비트 조합 ″01″을 나타내고, 0.67V의 셀 전압(Vcell)은 비트 조합 ″10″을 나타내고, 1.0V의 셀 전압(Vcell)은 비트 조합 ″11″을 나타낼 수 있다.
실시예에 있어서, ″00″, ″01″, ″10″, ″11″ 비트 조합을 나타내는 셀 전압(Vcell)의 레벨을 달라질 수 있다.
메모리 셀(MC)의 MSB 데이터(제1 비트)를 센싱하는 감지 증폭기(280)에서, 셀 커패시터(CC)에 저장된 전하와 비트라인(BL) 및 홀딩 비트라인(도 5의 HBL)에 저장된 전하 사이에서 제1 차지 셰어링 동작이 수행되면, 비트라인(BL) 홀딩 비트라인(HBL)은 소정의 MSB 전압(VMSB)으로 잡힌다(capture). 비트라인(BL)은 프리차지 전압(VBL) 레벨, 즉 0.5V에서 MSB 전압(VMSB)으로 천이할 수 있다.
예시적으로, 비트 조합 ″00″의 0V 셀 전압(Vcell)에 대한 제1 차지 셰어링 동작에 의해 비트라인(BL)의 전압 레벨은 0.35V 정도의 MSB 전압(VMSB)로 잡힐 수 있다. 비트 조합 ″01″의 0.33V 셀 전압(Vcell)에 대한 제1 차지 셰어링 동작에 의해 비트라인(BL)의 전압 레벨은 0.45V 정도의 MSB 전압(VMSB)로 잡힐 수 있다. 비트 조합 ″10″의 0.67V 셀 전압(Vcell)에 대한 제1 차지 셰어링 동작에 의해 비트라인(BL)의 전압 레벨은 0.55V 정도의 MSB 전압(VMSB)로 잡힐 수 있다. 비트 조합 ″11″의 0.67V 셀 전압(Vcell)에 대한 제1 차지 셰어링 동작에 의해 비트라인(BL)의 전압 레벨은 0.66V 정도의 MSB 전압(VMSB)로 잡힐 수 있다.
제1 차지 세어링 동작에 따른 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각의 비트라인(BL)의 전압 레벨은 0.35V, 0.45V, 0.55V, 0.65V 정도의 MSB 전압(VMSB)로 잡힌다. 이 때, 상보 비트라인(BLB)은 0.5V의 프리차지 전압(VBL) 레벨을 유지할 것이다. 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각에 대응하는 비트라인(BL)의 MSB 전압(VMSB)은 0.5V의 상보 비트라인 전압(VBLB) 대비 전압차, 즉, -150mV, -50mV, 50mV, 150mV를 갖게 됨을 볼 수 있다. 이것은 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각에 대응하는 MSB 전압(VMSB)이 MSB 전압(VMSB) 센싱을 위한 별도의 레퍼런스 전압을 필요로 하지 않는다는 것을 의미하고, MSB 전압(VMSB)은 셀프-레퍼런스로서 작용한다고 볼 수 있다.
메모리 셀(MC)의 LSB 데이터를 센싱하는 감지 증폭기(280)에서, 비트라인(BL) 및 홀딩 비트라인(HBL)에 저장된 전하와 제1 센싱 비트라인(SBL1)에 저장된 전하 사이에서 발생되는 차지 셰어링과 상보 비트라인(BLB) 및 상보 홀딩 비트라인(도 5의 HBLB)에 저장된 전하와 제1 상보 센싱 비트라인(SBLB1)에 저장된 전하 사이에서 발생되는 차지 셰어링을 포함하는 제2 차지 셰어링 동작이 수행되면, 선택된 비트라인(BL)은 소정의 LSB 전압(VLSB)으로 잡힌다. 선택된 비트라인(BL)은 MSB 전압(VMSB)에서 LSB 전압(VLSB)으로 천이할 수 있다.
예시적으로, 비트 조합 ″00″의 0.35V MSB 전압(VMSB)을 갖는 비트라인(BL)의 전압 레벨은 제2 차지 셰어링 동작에 의해 0.45V 정도의 LSB 전압(VLSB)으로 잡힐 수 있다. 이 때, 상보 비트라인(BLB)의 전압 레벨은 0.5V 정도의 상보 비트라인 전압(VBLB)으로 잡힐 수 있다. 비트 조합 ″01″의 0.45V MSB 전압(VMSB)을 갖는 비트라인(BL)의 전압 레벨은 제2 차지 셰어링 동작에 의해 0.45V 정도의 LSB 전압(VLSB)으로 잡히고, 상보 비트라인 전압(VBLB)은 0.5V로 잡힐 수 있다. 비트 조합 ″10″의 0.55V MSB 전압(VMSB)을 갖는 비트라인(BL)의 전압 레벨은 제2 차지 셰어링 동작에 의해 0.55V 정도의 LSB 전압(VLSB)으로 잡히고, 상보 비트라인 전압(VBLB)은 0.5V로 잡힐 수 있다. 비트 조합 ″11″의 0.65V MSB 전압(VMSB)을 갖는 비트라인(BL)의 전압 레벨은 제2 차지 셰어링 동작에 의해 0.55V 정도의 LSB 전압(VLSB)으로 잡히고, 상보 비트라인 전압(VBLB)은 0.5V로 잡힐 수 있다.
제2 차지 세어링 동작에 따른 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각의 비트라인(BL)의 전압 레벨은 0.45V, 0.45V, 0.55V, 0.55V 정도의 LSB 전압(VLSB)로 잡히고, 상보 비트라인 전압(VBLB) 레벨은 0.5V 정도로 잡힌다. 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각에 대응하는 비트라인(BL)의 LSB 전압(VLSB)은 상보 비트라인 전압(VBLB) 대비 소정의 전압차, 즉 -50mV, -50mV, 50mV, 50mV를 갖게 됨을 볼 수 있다. 이것은 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각에 대응하는 LSB 전압(VLSB)이 LSB 전압(VLSB) 센싱을 위한 별도의 레퍼런스 전압을 필요로 하지 않는 셀프 레퍼런스로 작용한다는 것을 의미한다.
도 5는 본 발명의 실시예에 따른 도 3의 감지 증폭기를 나타낸다.
도 5를 참조하면, 감지 증폭기(280)는 감지 증폭 회로(281), 래치 회로(283), 비트라인 스위치(SWa), 상보 비트라인 스위치(SWb), 누설 방지 스위치(SWpl) 및 제1 내지 제6 스위치들(SW1~SW6)로 구성되는 스위칭 회로를 포함한다.
감지 증폭 회로(281)는 제1 센싱 신호(LA1)과 제2 센싱 신호(LAB1)에 연결되고, 피모스 트랜지스터들(P11, P12)과 엔모스 트랜지스터들(N11, N12)을 포함한다. 제1 및 제2 센싱 신호들(LA1, LAB1) 각각은 감지 증폭기(280)의 동작을 제어하는 제어 로직 회로(210)의 제어에 따라 전압 생성기(700)로부터 제1 전원 전압(VINTA1), 접지 전압(VSS) 또는 프리차지 전압(VBL)이 인가될 수 있다. 제1 전원 전압(VINTA1), 접지 전압(VSS) 또는 프리차지 전압(VBL)은 제1 구동 전압 세트에 포함될 수 있다. 감지 증폭 회로(281)는 메모리 셀(MC)에 저장된 멀티-비트 데이트의 제1 비트 및 제2 비트를 순차적으로 센싱할 수 있다.
피모스 트랜지스터(P11)의 일단은 제1 센싱 신호(LA1)의 라인과 연결되고, 타단은 제1 센싱 비트라인(SBL1)과 연결되고, 게이트는 제1 상보 센싱 비트라인(SBLB1)과 연결된다. 피모스 트랜지스터(P12)의 일단은 제1 센싱 신호(LA1)의 라인과 연결되고, 타단은 제1 상보 센싱 비트라인(SBLB1)과 연결되고, 게이트는 제1 센싱 비트라인(SBL1)과 연결된다. 엔모스 트랜지스터(N11)의 일단은 누설 방지 스위치(SWpl)에 연결되고, 타단은 제1 센싱 비트라인(SBL1)과 연결되고, 게이트는 홀딩 비트라인(HBL)과 연결된다. 엔모스 트랜지스터(N12)의 일단은 누설 방지 스위치(SWpl)에 연결되고, 타단은 제1 상보 센싱 비트라인(SBLB1)과 연결되고, 게이트는 상보 홀딩 비트라인(HBLB)과 연결된다.
비트라인 스위치(SWa)는 비트라인(BL)과 홀딩 비트라인(HBL) 사이에 연결되고, 제어 로직 회로(210)의 제어에 따라 턴온 또는 턴오프된다. 상보 비트라인 스위치(SWb)는 상보 비트라인(BLB)과 상보 홀딩 비트라인(HBLB) 사이에 연결되고, 제어 로직 회로(210)의 제어에 따라 턴온 또는 턴오프된다. 누설 방지 스위치(SWpl)는 제1 및 제2 엔모스 트랜지스터(N11, N12)의 일단들과 제2 센싱 신호(LAB1)의 라인 사이에 연결되고, 제어 로직 회로(210)의 제어에 따라 턴온 또는 턴오프된다.
제1 스위치(SW1)은 홀딩 비트라인(HBL)과 제1 센싱 비트라인(SBL1) 사이에 연결되고, 제어 로직 회로(210)의 제어에 따라 턴온 또는 턴오프된다. 제2 스위치(SW2)은 상보 홀딩 비트라인(HBLB)과 제1 상보 센싱 비트라인(SBLB1) 사이에 연결되고, 제어 로직 회로(210)의 제어에 따라 턴온 또는 턴오프된다. 제3 스위치(SW3)은 홀딩 비트라인(HBL)과 제1 상보 센싱 비트라인(SBLB1) 사이에 연결되고, 제어 로직 회로(210)의 제어에 따라 턴온 또는 턴오프된다. 제4 스위치(SW4)은 상보 홀딩 비트라인(HBLB)과 제1 센싱 비트라인(SBL1) 사이에 연결되고, 제어 로직 회로(210)의 제어에 따라 턴온 또는 턴오프된다.
래치 회로(283)는 제3 센싱 신호(LA2)과 제4 센싱 신호(LAB2)에 연결되고, 피모스 트랜지스터들(P21, P22)과 엔모스 트랜지스터들(N21, N22)을 포함한다. 제3 및 제4 센싱 신호들(LA2, LAB2) 각각은 감지 증폭기(280)의 동작을 제어하는 제어 로직 회로(210)의 제어에 따라 전압 생성기(600)로부터 제2 전원 전압(VINTA2), 접지 전압(VSS), 음전압(VBB2) 또는 프리차지 전압(VBL)이 인가될 수 있다. 제2 전원 전압(VINTA2), 접지 전압(VSS), 음전압(VBB2) 또는 프리차지 전압(VBL)은 제2 구동 전압 세트에 포함될 수 있다. 래치 회로(283)는 감지 증폭기(281)로부터 센싱된 제1 비트를 제공받아 저잘할 수 있다.
피모스 트랜지스터(P21)의 일단은 제3 센싱 신호(LA2)의 라인과 연결되고, 타단은 제2 센싱 비트라인(SBL2)과 연결되고, 게이트는 제2 상보 센싱 비트라인(SBLB2)과 연결된다. 피모스 트랜지스터(P22)의 일단은 제3 센싱 신호(LA2)의 라인과 연결되고, 타단은 제2 상보 센싱 비트라인(SBLB2)과 연결되고, 게이트는 제2 센싱 비트라인(SBL2)과 연결된다. 엔모스 트랜지스터(N21)의 일단은 제4 센싱 신호(LAB2)의 라인과 연결되고, 타단은 제2 센싱 비트라인(SBL2)과 연결되고, 게이트는 제2 상보 센싱 비트라인(SBLB2)과 연결된다. 엔모스 트랜지스터(N22)의 일단은 제4 센싱 신호(LAB2)의 라인과 연결되고, 타단은 제2 상보 센싱 비트라인(SBLB2)과 연결되고, 게이트는 제2 센싱 비트라인(SBL2)과 연결된다.
제5 스위치(SW5)는 제1 센싱 비트라인(SBL1)과 제2 센싱 비트라인(SBL2) 사이에 연결되고, 제어 로직 회로(210)의 제어에 따라 턴온 또는 턴오프된다. 제6 스위치(SW6)는 제1 상보 센싱 비트라인(SBLB1)과 제2 상보 센싱 비트라인(SBLB2) 사이에 연결되고, 제어 로직 회로(210)의 제어에 따라 턴온 또는 턴오프된다.
도 6은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 6을 참조하면, 제1 뱅크 어레이(310)에는 제2 방향(D2)으로 I개, 제1 방향(D1)으로 J개의 서브 어레이 블록(SCB)들이 배치될 수 있다. 하나의 로우에서 제2 방향(D2)으로 배치되는 I개의 서브 어레이 블록(SCB)을 로우 블록이라 부를 수 있다. 서브 어레이 블록(SCB)들 각각에는 복수의 비트라인들과, 복수의 워드라인들과, 비트라인들과 워드라인들이 교차하는 지점에 위치하는 메모리 셀들이 배치될 수 있다.
제2 방향(D2)으로 상기 서브 어레이 블록(SCB)들 사이에 I+1개의 서브 워드라인 드라이버 영역(SWB)들이 배치될 수 있다. 서브 워드라인 드라이버 영역(SWB)에는, 서브 워드라인 드라이버들이 배치될 수 있다. 제1 방향(D1)으로 상기 서브 어레이 블록(SCB)들 사이에 J+1개의 비트라인 감지 증폭기 영역(BLSAB)들이 배치될 수 있다. 상기 비트라인 감지 증폭기 영역(BLSAB)에는 복수의 비트라인 감지 증폭기들이 배치될 수 있다.
서브 워드라인 드라이버 영역(SWB)들과 비트라인 감지 증폭기 영역(BLSAB)들에 인접하여 복수의 컨졍션 영역(CONJ)들이 배치될 수 있다. 상기 컨졍션 영역(CONJ)들 각각에는 전압 생성기가 배치될 수 있다. 부분(390)은 도 7을 참조하여 상세히 설명한다.
도 7은 본 발명의 실시예들에 따른 도 6의 제1 뱅크 어레이의 부분을 보다 상세히 나타내는 예이다.
도 6 및 도 7을 참조하면, 제1 뱅크 어레이(310)의 부분(390)에는 서브 어레이 블록(SCB), 비트라인 감지 증폭기 영역들(BLSA) 서브 워드라인 드라이버 영역들(SWB) 및 컨졍션(conjunction) 영역들(CONJ)이 배치될 수 있다.
서브 어레이 블록(SCB)은 행 방향(제2 방향(D2))으로 연장되는 복수의 워드라인들(WL1~WL4) 및 열 방향(제1 방향(D1))으로 연장되는 복수의 비트라인 쌍들(BL1~BL2, BLB1~BLB2)을 포함한다. 서브 어레이 블록(SCB)은 복수의 워드라인들(WL1~WL4)과 복수의 비트라인 쌍들(BL1~BL2, BLB1~BLB2)이 교차하는 지점에 배치되는 메모리 셀들(MC)을 포함한다.
서브 워드라인 드라이버 영역(SWB)들은 워드라인들(WL1~WL4)을 각각 구동하기 위한 서브 워드라인 드라이버들(651, 652, 653, 654)을 포함한다. 도 7에 도시된 바와 같이, 서브 워드라인 드라이버들(651, 652, 653, 654)은 교대로 서브 어레이 블록(SCB)의 좌측과 우측에 배치될 수 있다.
비트라인 감지 증폭기 영역(BLSAB)은 비트라인 쌍들(BL1~BL2, BLB1~BLB2)에 연결되는 비트라인 감지 증폭기들(660, 670) 및 로컬 감지 증폭기 회로들(680, 690)을 포함한다. 비트라인 감지 증폭기(660)는 비트라인 쌍(BL, BLB)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬입출력 라인 쌍(LIO, LIOB)에 제공할 수 있다.
로컬 감지 증폭기 회로(680)는 로컬입출력 라인 쌍(LIO1, LIOB1)과 글로벌 입출력 라인 쌍(GIO1, GIOB1) 사이의 연결을 제어하고, 로컬 감지 증폭기 회로(690)는 상응하는 로컬 활성화 신호와 로컬 제어 신호에 응답하여 로컬 입출력 라인 쌍(LIO2, LIOB2)과 글로벌 입출력 라인 쌍(GIO2, GIOB2) 사이의 연결을 제어한다.
도 7에 도시된 바와 같이, 비트라인 감지 증폭기들(660, 670)은 교대로 서브 어레이 블록(SCB)의 위쪽과 아래쪽에 배치될 수 있다. 비트라인 감지 증폭기 영역(BLSAB)들, 서브 워드라인 드라이버 영역(SWB)들 및 서브 어레이 블록(SCB)에 인접하여 컨졍션 영역(CONJ)들이 배치된다. 컨졍션 영역(CONJ)들에는 전압 생성기들(610, 620, 630, 640)이 배치될 수 있다.
도 8은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 에러 정정 회로의 구성을 나타낸다.
도 8을 참조하면, 에러 정정 회로(400)는 ECC(415)를 저장하는 메모리(410), ECC 인코더(430) 및 ECC 디코더(450)를 포함할 수 있다.
ECC(415)는 생성 매트릭스로 표현될 수 있다. ECC 인코더(430)는 메모리(410)에 연결되고, 기입 동작에서 ECC(415)를 이용하여 메인 데이터(MD)에 대하여 ECC 인코딩을 수행하여 패리티 데이터(PRT)를 생성할 수 있다. ECC 인코더(430)는 메인 데이터(MD)와 패리티 데이터(PRT)를 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공할 수 있다.
ECC 디코더(450)는 메모리(410)에 연결되고, 독출 동작에서, 메인 데이터(MD) 및 패리티 데이터(PRT)를 포함하는 코드워드(CW)를 수신하고, ECC(415)를 이용하여 패리티 데이터(PRT)에 기초하여 메인 데이터(MD)에 대하여 ECC 디코딩을 수행하여 메인 데이터(MD)의 에러를 정정/검출하고 정정된 메인 데이터(C_MD)를 출력할 수 있다. 실시예에 있어서, 제1 ECC(415)는 메인 데이터(MD)의 t-비트 이상의 에러를 정정할 수 있다.
도 8에서 메모리(410)의 ECC(415)가 ECC 인코더(430) 및 ECC 디코더(450)에 연결된다고 설명하였지만, ECC(415)는 ECC 인코더(430) 및 ECC 디코더(450) 내부에 배타적 오어 게이트들로 구현될 수 있다.
도 9는 본 발명의 실시예들에 따른 도 8의 에러 정정 회로에서 ECC 디코더를 나타낸다.
도 9를 참조하면, ECC 디코더(450)는 신드롬 생성기(460), 벨레캄프-메시(Berlekamp-Massy, 이하 ‘BM’)) 산출기(500), 치엔 탐색 블록(470), 데이터 정정기(480), 버퍼(490), 제어 회로(485) 및 선택 회로(495)를 포함할 수 있다.
ECC 디코더(450)는 t-비트(t는 4 이상의 자연수) 이상의 에러 정정 능력을 가지고, 패리티 체크 행렬(PCM)을 이용하여 독출된 코드워드(CW)에 기초하여 신드롬(SDR)을 생성하고, (t-2) 사이클 동안에 t 이터레이션을 수행하여 상기 신드롬에 기초하여 에러 위치 다항식(ELP)을 산출하고, 상기 에러 위치 다항식에 기초하여 에러 위치를 탐색하고, 상기 탐색된 에러 위치에 기초하여 상기 코드워드(CW)의 에러를 정정할 수 있다.
신드롬 생성기(460)는 독출된 코드워드(CW)와 상기 패리티 체크 행렬(HCM)에 대하여 행렬-곱 연산을 수행하여 신드롬(SDR)을 생성한다. BM 산출기(500)는 신드롬(SDR) 기초로 (t-2) 사이클 동안에 상기 에러 위치 다항식의 계수들(ELP)을 산출한다. 치엔 탐색 블록(470)은 에러 위치 다항식(ELP)의 계수들에 기초하여 상기 에러 위치를 탐색하여 에러 위치 신호(EPS)를 출력한다. 데이터 정정기(480)는 독출된 코드워드(CW)를 수신하고, 에러 위치 신호(EPS)에 기초하여 코드워드(CW)의 에러를 정정하여 정정된 메인 데이터(C_MD)를 출력할 수 있다.
버퍼(490)는 코드워드(CW)를 수신하여 임시로 저장하고, 저장된 코드워드(CW)를 데이터 정정기(480)와 선택 회로(495)에 제공한다. 제어 회로(485)는 BM 산출기(500)로부터의 정보에 기초하여 선택 신호(SEL)를 선택 회로(495)에 제공하고, 선택 회로(495)는 선택 신호(SEL)에 기초하여 데이터 정정기(480)의 출력 또는 버퍼(490)의 출력을 정정된 메인 데이터(C_MD)로 제공한다.
메모리 셀 어레이(300)의 타겟 페이지에 저장된 코드워드(CW)의 벡터 표현을 CV라 하면, 하기의 수학식1이 도출된다.
[수학식 1]
CV = WDV×G(WDV는 메인 데이터(MD)의 벡터 표현, G는 생성 매트릭스의 벡터 표현)
메모리 셀 어레이(300)의 타겟 페이지로부터 독출된 코드워드(CW)의 벡터 표현을 RV라 하면 RV는 에러를 포함할 수 있다. 따라서 RV는 하기의 [수학식 2]와 같이 표현된다.
[수학식 2]
RV = WDV×G + E(E는 에러 벡터)
독출된 코드워드는 신드롬 생성기(460)에서 패리티 체크 행렬(PCM)과 연산이 수행된다. 패리티 체크 행렬(PCM)의 벡터 표현을 H라 하면 연산 결과는 하기의 수학식 3과 같이 나타난다.
[수학식 3]
RV×H T = WDV×G×H T + E×H T
생성 행렬(G) 및 패리티 체크 행렬(H)는 하기의 수학식 4를 만족하도록 설정된다.
[수학식 4]
G×H T = 0
따라서 다음의 수학식 5가 도출될 수 있다.
[수학식 5]
RV×H T = E×H T
수학식 5의 결과는 신드롬(SDR)의 벡터 표현(S(x))에 해당할 수 있다.
도 10은 본 발명의 실시예들에 따른 도 10의 ECC 디코더에서 BM 산출기를 나타내는 블록도이다.
도 10을 참조하면, BM 산출기(500)는 공유 프로세싱 엘리먼트(shared processing element; SPE)(510), 공유 프로세싱 엘리먼트(510)에 연결되는 [3t/2]+2 프로세싱 엘리먼트(MPE)(571-0~571-([3t/2]+1))을 포함하는 프로세싱 블록(570) 및 컨트롤러(590)를 포함할 수 있다.
컨트롤러(590)는 제1 제어 신호(CL0)와 중간 계수들(δ0(r), γ(r))을 이용하여 공유 프로세싱 엘리먼트(510)와 프로세싱 엘리먼트들(571-0~571-([3t/2]+1))을 제어할 수 있다.
공유 프로세싱 엘리먼트(510)는 서브 신드롬(Si)에 기초하여 0 번째 사이클 동안 0 번째 이터레이션 및 제1 이터레이션을 수행하여 제2 이터레이션과 관련된 제2 이터레이션 중간 계수들(δi(2), θi(2)) 을 산출하고 상기 제2 이터레이션 중간 계수들(δi(2), θi(2))을 상기 프로세싱 엘리먼트들(571-0~571-([3t/2]+1))에 제공할 수 있다. 프로세싱 엘리먼트들(571-0~571-([3t/2]+1))은 제2 이터레이션 중간 계수들(δi(2), θi(2))에 기초하여 제2 내지 제(t-2) 이터레이션들을 수행하여 제(t-1) 이터레이션과 관련된 (t-1) 이터레이션 계수들(δi(r+2), θi(r+2))을 상기 공유 프로세싱 엘리먼트(510)에 제공한다. 공유 프로세싱 엘리먼트(510)는 t-1) 이터레이션 중간 계수들(δi(r+2), θi(r+2))에 기초하여 에러 위치 다항식(ELP)의 계수들(λ(t))를 산출한다.
실시예에 있어서, 공유 프로세싱 엘리먼트(510)는 제2 이터레이션 계수들을 산출하는 데 사용된 로직들을 이용하여 상기 제(t-1) 이터레이션을 수행할 수 있다.
도 10에서 프로세싱 엘리먼트들(571-0~571-([3t/2]+1)) 각각은 초기값들을 저장하는 레지스터들(rg1, rg2)을 포함할 수 있고, 참조 번호들(502, 503)은 0 번째 이터레이션에서 공유 프로세싱 엘리먼트(510)로부터 프로세싱 엘리먼트들(571-0~571-([3t/2]+1))로 전달되는 신호를 나타내고, 참조 번호(505)는 제(t-2) 이터레이션에서 프로세싱 엘리먼트들(571-0~571-([3t/2]+1))로부터 공유 프로세싱 엘리먼트(510)로 전달되는 신호를 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 10의 BM 산출기에서 프로세싱 엘리먼트들 중 하나를 나타낸다.
도 11을 참조하면, 프로세싱 엘리먼트(MPE)는 디-플립플롭들(581~584), 멀티플렉서들(585a, 585b), 갈로아필드 곱셈기들(586, 587), 배타적 오어 게이트(588) 및 멀티플렉서(589)를 포함할 수 있다.
디-플립플롭들(581~584)은 중간 계수(δi+2(r+1), δi+2(2), θi(r+1), θi(2))을 저장하고, 중간 계수들(δi+2(r+1), δi+2(2))은 멀티플렉서(585a)에 제공하고, 중간 계수들(θi(r+1), θi(2))은 멀티플렉서(585b)에 제공한다. 멀티플렉서(585a)는 0 번째 이터레이션을 나타내는 이터레이션 제어 신호(ITRC1)에 응답하여 중간 계수들(δi+2(r+1), δi+2(2)) 중 하나를 선택하고, 멀티플렉서(585b)는 이터레이션 제어 신호(ITRC1)에 응답하여 중간 계수들(θi(r+1), θi(2))중 하나를 선택한다. 갈로아 필드 곱셈기(586)는 멀티플렉서(586)의 출력과 중간 계수(γ(r))에 대하여 곱셈을 수행하고, 갈로아 필드 곱셈기(587)는 멀티플렉서(585b)의 출력과 중간 계수(δ0(r))에 대하여 곱셈을 수행한다.
배타적 오어 게이트(588)는 갈로아필드 곱셈기들(586, 587)의 출력들에 대하여 XOR 연산을 수행하여 중간 계수(δi(r+1))를 제공하고, 멀티플렉서(589)는 제1 제어 신호(CL0) 및 제2 제어 신호(CL1)에 응답하여 멀티플렉서들(585a, 585b) 및 제로 중 하나를 선택하여 중간 계수(θi(r+1))를 제공한다.
여기서, 중간 계수(δi(r))는 r 번째 이터레이션에서 이전 값과의 차이를 나타내는 차이 방정식의 i 번째 계수를 나타내고, 중간 계수(θi(r))은 r 번째 이터레이션에서 보조 방정식의 i 번째 보조 계수를 나타내고, 중간 계수(γ(r))는 r 번째 이터레이션에서 보조 차이 값을 나타낸다.
따라서, 프로세싱 엘리먼트들(571-0~571-([3t/2]+1))은 서로 순차적으로 연결되고, 제2 사이클에서는 제2 이터레이션 중간 계수들(δi(2), θi(2))에 기초하여 제2 이터레이션을 수행하고, 제3 내지 제(t-2) 사이크들에서는 이전 프로세싱 엘리먼트의 출력에 기초하여 해당 이터레이션을 수행할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 10의 공유 프로세싱 엘리먼트를 나타낸다.
도 12를 참조하면, 공유 프로세싱 엘리먼트(510)는 제1 중간 계수 산출기(515), 제2 중간 계수 산출기(530) 및 제어 신호 생성기(565)를 포함할 수 있다.
제1 중간 계수 산출기(515)는 신드롬(Si)과 제1 제어 신호(CL0)에 기초하여 제2 이터레이션의 보조 다항식의 보조 계수들(θi(2))을 산출한다. 제2 중간 계수 산출기(530)는 (t-1) 이터레이션 계수들(δi(t-1), θi(t-1), θ0(t-1), γ(t-1)), 제1 제어 신호(CL0) 및 제2 제어 신호(CL2)에 기초하여 기초하여 차이 다항식의 차이 계수들(δi(2)), 보조 계수들(θi(2))과 에러 위치 다항식(ELP)의 계수들(λi(t))을 산출한다.
제어 신호 생성기(565)는 신드롬(Si)에 기초하여 제2 제어 신호(CL1)를 생성하고, 제2 제어 신호(CL1)를 제1 중간 계수 산출기(515) 및 제2 중간 계수 산출기(530)에 제공한다.
도 13은 본 발명의 실시예들에 따른 도 10의 BM 산출기가 수행하는 SiBM 알고리즘을 나타낸다.
도 10의 BM 산출기(500)는 도 13의 SiBM 알고리즘을 (t-2) 사이클 동안에 수행하여 에러 위치 다항식(ELP)의 계수들(λi(t))을 산출할 수 있다.
도 14는 본 발명의 실시예들에 따른 도 12의 제1 중간 계수 산출기를 나타낸다.
도 14를 참조하면, 제1 중간 계수 산출기(515)는 제1 서브 산출기(516), 제2 서브 산출기(520) 및 제3 서브 산출기(525)를 포함한다. 제1 중간 계수 산출기(515)는 구간(0≤i≤[t/2]-1)에서 동작하여 보조 계수들(θi(2))을 제공한다. 제1 서브 산출기(516)는 갈로아필드 곱셈기(517), XOR 게이트(518) 및 멀티플렉서(519)를 포함한다. 갈로아필드 곱셈기(517)는 신드롬(S1, S2i+4)에 갈로아 필드 곱셈을 수행하고, XOR 게이트(518)는 갈로아필드 곱셈기(517)의 출력과 신드롬(S2i+5)에 연산을 수행한다. 멀티플렉서(519)는 제1 및 제2 제어 신호들(CL0, CL1)에 응답하여 XOR 게이트(518) 출력, 신드롬들(S2i+3, S2i+2) 중 하나를 선택하여 보조 계수들(θi(2))을 제공한다.
제2 서브 산출기(520)는 레지스터들(521, 522) 및 멀티플렉서(523)를 포함한다. 레지스터들(521, 522)은 각각 ‘1’과 ‘0’을 저장하고, 멀티플렉서(523)는 제1 및 제2 제어 신호들(CL0, CL1)에 응답하여 ‘1’, ‘1’, ‘0’ 중 하나를 보조 계수들(θt-1(2))로 출력하고, 제2 제어 신호(CL1)를 보조 계수들(θt-2(2))로 출력한다.
제3 서브 산출기(525)는 레지스터들(526, 527), 멀티플렉서(528) 및 멀티플렉서(529)를 포함한다. 레지스터들(526, 527)은 각각 ‘1’과 ‘0’을 저장하고, 제1 제어 신호(CL0)에 응답하여 ‘1’과 서브 신드롬(S1) 중 하나를 보조 계수들(θ[3t/2]+1(2))로 출력하고, 멀티플렉서(529)는 제1 및 제2 제어 신호들(CL0, CL1)에 응답하여 서브 신드롬(S1), ‘1’ 및 ‘1’ 중 하나를 보조 계수들(θ[3t/2](2))로 출력한다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 도 12의 제2 중간 계수 산출기를 나타낸다.
도 15a 및 도 15b를 참조하면, 제2 중간 계수 산출기(530)는 제1 서브 산출기(531a), 제2 서브 산출기(531b) 및 제3 서브 산출기(531c)를 포함할 수 있다.
도 15a에서는 제1 서브 산출기(531a)를 나타내고, 도 15b에서는 제2 서브 산출기(531b)와 제3 서브 산출기(531c)를 나타낸다.
도 15a를 먼저 참조하면, 제1 서브 산출기(531a)는 멀티플렉서들(532~541), 멀티플렉서들(542~543, 544), XOR 게이트들(545, 546), 갈로아필드 곱셈기들(547, 548), XOR 게이트(549), 갈로아필드 곱셈기들(550, 551), XOR 게이트(552), 갈로아필드 곱셈기들(553, 554) 및 XOR 게이트(555)를 포함할 수 있다.
멀티플렉서들(532~541)은 t-2 이터레이션을 나타내는 이터레이션 제어 신호(ITRC2)에 응답하여 도면에 도시된 바와 같이 입력되는 신호들 중 하나를 선택하여 제공할 수 있다. 멀티플렉서(542)도 이터레이션 제어 신호(ITRC2)에 응답하여 신드롬(S5+2i)과 차이 계수(δ0(t-1)) 중 하나를 선택하여 출력하고, 멀티플렉서(543)는 제1 제어 신호(CL0)에 응답하여 XOR 게이트(549)의 출력 및 멀티플렉서(542)의 출력 중 하나를 구간(0≤i≤[t/2])에서 에러 위치 다항식(ELP)의 계수들(λ2i(t))로 출력한다.
XOR 게이트(546)는 멀티플렉서(543)와 멀티플렉서(544)의 출력에 대하여 XOR 연산을 수행한 결과를 구간(0≤i≤[t/2])에서 차이 계수(δi(2))로 출력한다.
XOR 게이트(546)는 갈로아필드 곱셈기들(550, 551)의 출력들에 대하여 XOR 연산을 수행한 결과를 구간(0≤i≤[t/2]-1)에서 에러 위치 다항식(ELP)의 계수들(λ4i-3(t))로 출력한다.
XOR 게이트(555)는 갈로아필드 곱셈기들(553, 554)의 출력들에 대하여 XOR 연산을 수행한 결과를 구간(0≤i≤[t/2]-2)에서 에러 위치 다항식(ELP)의 계수들(λ4i-1(t))로 출력한다.
도 15a에서 갈로아필드 곱셈기들(547, 548) 및 XOR 게이트(549)는 공유 로직(SLG1)을 구성하고, 갈로아필드 곱셈기들(550, 551) 및 XOR 게이트(552)는 공유 로직(SLG2)를 구성하고, 갈로아필드 곱셈기들(553, 554) 및 XOR 게이트(555)는 공유 로직(SLG3)를 구성할 수 있다. 공유 로직들(SLG1, SLG2, SLG3)은 제2 이터레이션 계수들을 산출하고 상기 제(t-1) 이터레이션을 수행하는데 공통으로 이용될 수 있다.
도 15b를 참조하면, 제2 서브 산출기(531b)는 갈로아 필드 곱셈기(556), XOR 게이트(557), 레지스터들(558, 559) 및 멀티플렉서들(560, 561)을 포함할 수 있다.
레지스터들(558, 559)은 각각 ‘1’과 ‘0’을 저장하고, 갈로아 필드 곱셈기(556)는 서브 신드롬들(S1, S2)에 갈로아 필드 곱셈을 수행하고, 멀티플렉서(560)는 제1 제어 신호(CL0)에 응답하여 서브 신드롬(S1) 및 ‘1’ 중 하나를 선택하여 차이 계수(δt-2(2))로 제공한다. XOR 게이트(507)은 갈로아 필드 곱셈기(556)의 출력과 신드롬(S3)에 대하여 XOR 연산을 수행하고, 멀티플렉서(561)는 제1 제어 신호(CL0)에 응답하여 ‘0’과 XOR 게이트(557)의 출력 중 하나를 차이 계수(δt-1(2))로 제공한다.
제3 서브 산출기(531c)는 레지스터(562) 및 멀티플렉서(563)를 포함한다. 레지스터(562)은 ‘0’을 저장하고, 멀티플렉서(563)는 제1 제어 신호(CL0)에 응답하여 서브 신드롬(S3) 및 ‘0’ 중 하나를 선택하여 차이 계수(δ([3t/2]+1)(2))로 제공한다. 또한 서브 신드롬(S2)은 차이 계수(δ([3t/2])(2))로 제공된다. 대하여 XOR 연산을 수행하고, 멀티플렉서(561)는 제1 제어 신호(CL0)에 응답하여 ‘0’과 XOR 게이트(557)의 출력 중 하나를 차이 계수(δt-1(2))로 제공한다.
도 16은 본 발명의 실시예들에 따른 도 12의 제어 신호 생성기를 나타낸다.
도 16를 참조하면, 제어 신호 생성기(565)는 갈로아 필드 곱셈기(566), XOR 게이트(567) 및 오어 게이트(568)를 포함할 수 있다.
갈로아 필드 곱셈기(566)는 서브 신드롬들(S1, S2)에 갈로아 필드 곱셈을 수행하고, XOR 게이트(567)는 갈로아 필드 곱셈기(566)의 출력과 서브 신드롬(S3)에 XOR 연산을 수행하고, 오어 게이트(568)는 XOR 게이트(567)의 출력에 대하여 비트별 오어 연산을 수행하여 제2 제어 신호(CL1)을 제공할 수 있다.
도 17은 본 발명의 실시예들에 따른 도 10 BM 산출기의 동작을 나타낸다.
도 10 및 도 17을 참조하면, 공유 프로세싱 엘리먼트(510)는 신드롬(SDR)에 기초하여 0 번째 사이클(0_th cycle) 동안 0 번째 이터레이션(0_th ITR) 및 제1 이터레이션(1st ITR)을 수행하여 제2 이터레이션과 관련된 제2 이터레이션 중간 계수들을 산출하고 상기 제2 이터레이션 중간 계수들을 상기 프로세싱 엘리먼트들(571-0~571-([3t/2]+1))에 제공하고, 프로세싱 엘리먼트들(571-0~571-([3t/2]+1))은 제2 이터레이션 중간 계수들을 기초하여 제2 내지 제(t-2) 이터레이션들(2nd ITR~t_2th ITR)을 수행하여 제(t-1) 이터레이션과 관련된 (t-1) 이터레이션 계수들을 공유 프로세싱 엘리먼트(510)에 제공하고, 공유 프로세싱 엘리먼트(510)는 (t-1) 이터레이션 계수들에 기초하여 제(t-1) 이터레이션((t-1)_th ITR)을 수행하여 에러 위치 다항식의 계수들을 산출함을 알 수 있다. 따라서 t 비트 에러 정정 능력을 가지는 ECC 디코더(450)는 t-2 사이클 동안에 t 이터레이션을 수행하여 에러 위치 다항식의 계수들(λ(t))을 제공함으로써 BM 산출기(500)의 레이턴시를 감소시킬 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 18을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법에서는 ECC 인코더(430)에서 메인 데이터(MD)에 ECC 인코딩을 수행하여 패리티 데이터(PRT)를 생성하고, 코드워드(CW)를 입출력 게이팅 회로(290)에 제공한다(S110). 입출력 게이팅 회로(290)는 메모리 셀 어레이(300)의 타겟 페이지에 코드워드(CW)를 저장한다(S120). 입출력 게이팅 회로(290)는 메모리 셀 어레이(300)의 타겟 페이지로부터 코드워드(CW)를 독출하여 에러 정정 회로(400)에 제공한다(S130). 에러 정정 회로(400)의 ECC 디코더(450)는 패리티 데이터(PRT)에 기초하여 코드워드(CW)의 에러를 정정하되(S140), (t-2) 사이클 동안에 t 이터레이션을 수행하여 SiBM 알고리즘을 실행하여 신드롬에 기초하여 에러 위치 다항식을 산출하고, 상기 에러 위치 다항식에 기초하여 에러 위치를 탐색하고, 상기 탐색된 에러 위치에 기초하여 상기 독출된 코드워드의 에러를 정정한다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치의 ECC 디코딩 방법을 나타내는 흐름도이다.
도 2 내지 도 17 및 도 19를 참조하면, 발명의 실시예들에 따른 반도체 메모리 장치의 ECC 디코딩 방법에서는 메모리 셀 어레이(300)의 타겟 페이지로부터 독출된, 메인 데이터와 패리티 데이터를 포함하는 코드워드(CW)를 에러 정정 회로(400)의 ECC 디코더(450)가 수신한다(S310). ECC 디코더(450)의 신드롬 생성기(460)는 패리티 체크 행렬(PCM)을 이용하여 코드워드(CW)를 기초로 신드롬(S(x))를 생성한다(S320). ECC 디코더(450)의 BM 산출기(500)는 신드롬(S(x))의 값이 제로인지 여부를 판단한다(S330). 신드롬(S(x))의 값이 제로인 경우(S330에서 YES), ECC 디코더(450)는 코드워드(CW)의 메인 데이터를 출력한다.
신드롬(S(x))의 값이 제로가 아닌 경우(S330에서 NO), 코드워드(CW)는 에러를 포함하므로, BM 산출기(500)는 (t-2) 사이클 동안에 t 이터레이션을 수행하여 SiBM 알고리즘을 수행하여 신드롬에 기초하여 에러 위치 다항식(ELP)을 산출한다(S340). 치엔 서치 블록(470)은 에러 위치 다항식(ELP)의 계수들에 기초하여 에러 위치를 탐색하여 에러 위치 신호(EPS)를 데이터 정정기(480)에 제공한다(S350). 데이터 정정기(480)는 에러 위치 신호(EPS)에 기초하여 코드워드(CW)의 에러를 정정하여 정정된 메인 데이터(C_MD)를 제공한다(S360).
도 20은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적 블록도이다.
도 20을 참조하면, 반도체 메모리 장치(700)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 제1 그룹 다이(710)와 제2 그룹 다이(720)를 포함할 수 있다.
상기 제1 그룹 다이(710)는 적어도 하나의 버퍼 다이(Buffer Die, 711)를 포함할 수 있다. 상기 제2 그룹 다이(720)는 상기 버퍼 다이(611) 의 상부에 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들(720-1,720-2,...,720-u)을 포함할 수 있다.
상기 복수의 메모리 다이들(720-1,720-2,...,720-u) 각각은 셀 코어(722)와 에러 정정 회로(724)를 포함할 수 있고, 상기 셀 코어(722)는 워드라인들과 비트라인들에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 에러 정정 회로(724)는 ECC 회로라 호칭될 수 있고, 도 8의 에러 정정 회로(400)로 구현될 수 있다. 따라서 에러 정정 회로(724)는 ECC 디코딩을 수행함에 있어, (t-2) 사이클 동안에 t 이터레이션을 수행하여 SiBM 알고리즘을 실행하여 신드롬에 기초하여 에러 위치 다항식을 산출하고, 상기 에러 위치 다항식에 기초하여 에러 위치를 탐색하고, 상기 탐색된 에러 위치에 기초하여 에러를 정정할 수 있다. 따라서 에러 정정 회로(724)는 레이턴시를 감소시킬 수 있다.
버퍼 다이(711)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 에러 정정 회로(612)를 포함할 수 있다. 여기서, 에러 정정 회로(612)는 전송로의 페일을 정정하기 위한 회로이므로 비아 에러 정정 회로로 칭해질 수 있다.
반도체 메모리 장치(700)는 상기 TSV 라인들을 통해 상기 데이터 및 제어신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
전송 데이터에 발생된 전송 에러는 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성될 수 있다. 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성되는 데이터 페일은 메모리 다이 자체에 기인하여 발생되는 데이터 페일과는 구별되는 것이므로 소프트 데이터 페일일 수 있다. 이러한 소프트 데이터 페일은 전송로 전송 페일에 의해 발생된 것이므로 ECC 동작 구현에 의해 검출 및 구제될 수 있다.
따라서, 하나의 메모리 다이(720-u)에 형성되는 데이터 TSV 라인 그룹(732)은 복수의 TSV 라인들(L1~Lu)로 구성될 수 있고, 패리티 TSV 라인 그룹(734)은 복수의 TSV 라인들(L10~Lv)로 구성될 수 있다
데이터 TSV 라인 그룹(732)의 TSV 라인들(L1~Lu)과 패리티 TSV 라인 그룹(734)의 TSV 라인들(L10~Lv)은 복수의 메모리 다이들(720-1~720-u)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
복수의 메모리 다이들(720-1~720-u)들 각각은 하나의 액세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 셀들을 가질 수 있다.
반도체 메모리 장치(700)는 데이터 버스(B10)를 통해 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(710)는 데이터 버스(B10)를 통해 메모리 컨트롤러 연결될 수 있다.
에러 정정 회로(712)는 데이터 TSV 라인 그룹(732)을 통해 수신되는 전송 데이터에 전송 에러가 발생되었는 지의 여부를 패리티 TSV 라인 그룹(634)을 통해 수신되는 전송 패리티 비트들을 이용하여 체크한다.
전송 에러가 발생되는 경우에 에러 정정 회로(712)는 전송 패리티 비트들을 이용하여 전송 데이터에 대한 전송 에러를 정정한다. 전송 에러의 비트 수가 정정 불가한 경우에 에러 정정 회로(712)는 데이터 에러 발생을 알리는 정보를 출력할 수 있다.
도 21은 본 발명의 실시예들에 따른 도 20의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 21은 인터포저 층의 개재 없이 호스트와 HBM을 직접 적으로 연결한 3D 칩 구조(800)를 나타낸다.
도 21을 참조하면, PCB(820)의 상부에는 플립 칩 범프(FB)들을 통해 SoC, CPG, 혹은 GPU 일 수 있는 호스트 다이(810)가 배치된다.
상기 호스트 다이(810)의 상부에는 도 20의 메모리 다이들(720)과 같은 HBM 구조를 형성하기 위한 메모리 다이들(D11~D14)이 적층된다.
도 21에서는 도 20의 버퍼 다이(710) 혹은 로직 다이가 생략되어 있으나, 메모리 다이(D11)와 호스트 다이(710) 사이에 버퍼 다이(710)가 배치될 수 있다.
HBM(720) 구조를 구현하기 위해 메모리 다이들(D11~D14)에는 실리콘 관통 전극이라 불려지는 TSV 라인들이 형성된다. TSV 라인들은 메모리 다이들 사이에 형성된 마이크로 범프(MCB)들과 전기적으로 연결될 수 있다. 또한 메모리 다이들(D11~D14) 각각은 도 9의 에러 정정 회로(400)와 같은 에러 정정 회로를 포함할 수 있다.
도 22는 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 22를 참조하면, 반도체 패키지(900)는 하나 이상의 적층형 메모리 장치(910) 및 그래픽 프로세서(GPU, 920)를 포함할 수 있고, 그래픽 프로세서(920)는 메모리 컨트롤러(925)를 포함할 수 있다.
상기 적층형 메모리 장치(910) 및 그래픽 프로세서(920)는 인터포저(Interposer, 930) 상에 장착되고, 적층형 메모리 장치(910) 및 그래픽 프로세서(920)가 장착된 인터포저(930)는 패키지 기판(940) 상에 장착될 수 있다. 메모리 컨트롤러(925) 도 1의 메모리 컨트롤러(100)와 실질적으로 동일한 기능을 수행할 수 있다.
적층형 메모리 장치(910)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 적층형 메모리 장치(910)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다. 이에 따라, 적층형 메모리 장치(910)는 버퍼 다이 및 복수의 메모리 다이들을 포함하고 복수의 메모리 다이들은 각각 메모리 셀 어레이 및 에러 정정 회로를 포함할 수 있다.
인터포저(930) 상에는 다수 개의 적층형 메모리 장치(910)들이 장착될 수 있으며, 그래픽 프로세서(920)는 다수개의 적층형 메모리 장치(910)들과 통신할 수 있다. 일 예로서, 적층형 메모리 장치(910)들 각각과, 그래픽 프로세서(920)는 물리 영역을 포함할 수 있으며, 물리(PHY) 영역을 통해 적층형 메모리 장치(910)들과 그래픽 프로세서(920) 사이에서 통신이 수행될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에서는 ECC 디코더가 ECC 디코딩을 수행함에 있어, (t-2) 사이클 동안에 t 이터레이션을 수행하여 SiBM 알고리즘을 실행하여 신드롬에 기초하여 에러 위치 다항식을 산출하고, 상기 에러 위치 다항식에 기초하여 에러 위치를 탐색하고, 상기 탐색된 에러 위치에 기초하여 에러를 정정할 수 있다. 따라서 에러 정정 회로는 레이턴시를 감소시킬 수 있다.
본 발명은 복수의 동적 메모리 셀들과 에러 정정 회로를 채용하는 반도체 메모리 장치를 사용하는 다양한 시스템에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 포함하며 상기 메모리 셀들에 저장된 데이터를 감지하는 복수의 감지 증폭기들이 배치되는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 타겟 페이지로부터 독출된, 메인 데이터와 패리티 데이터를 포함하는 코드워드에 대하여 에러 정정 코드(error correction code; 이하 ECC) 디코딩을 수행하여 상기 독출된 코드워드의 에러를 정정하는 ECC 디코더를 포함하는 에러 정정 회로; 및
    외부의 메모리 컨트롤러로부터의 커맨드 및 어드레스에 기초하여 상기 에러 정정 회로를 제어하는 제어 로직 회로를 포함하고,
    상기 ECC 디코더는 t-비트(t는 4 이상의 짝수인 자연수) 이상의 에러 정정 능력을 가지고, 패리티 체크 행렬을 이용하여 상기 독출된 코드워드에 기초하여 신드롬을 생성하고, (t-2) 사이클 동안에 t 이터레이션을 수행하여 상기 신드롬에 기초하여 에러 위치 다항식을 산출하고, 상기 에러 위치 다항식에 기초하여 에러 위치를 탐색하고, 상기 탐색된 에러 위치에 기초하여 상기 독출된 코드워드의 에러를 정정하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 ECC 디코더는
    상기 독출된 코드워드와 상기 패리티 체크 행렬에 대하여 행렬-곱 연산을 수행하여 상기 신드롬을 생성하는 신드롬 생성기;
    상기 신드롬들을 기초로 상기 (t-2) 사이클 동안에 상기 에러 위치 다항식의 계수들을 산출하는 벨레캄프-메시(Berlekamp-Massy, 이하 ‘BM’)) 산출기;
    상기 에러 위치 다항식의 계수들에 기초하여 상기 에러 위치를 탐색하여 에러 위치 신호를 출력하는 치엔 탐색 블록; 및
    상기 독출된 코드워드를 수신하고, 상기 에러 위치 신호에 기초하여 상기 독출된 코드워드의 에러를 정정하는 데이터 정정기를 포함하고,
    상기 BM 산출기는
    공유 프로세싱 엘리먼트;
    상기 공유 프로세싱 엘리먼트에 연결되는 [3t/2]+2 프로세싱 엘리먼트들; 및
    상기 공유 프로세싱 엘리먼트와 상기 프로세싱 엘리먼트들을 제어하는 컨트롤러를 포함하고,
    상기 공유 프로세싱 엘리먼트는 상기 신드롬에 기초하여 0 번째 사이클 동안 0 번째 이터레이션 및 제1 이터레이션을 수행하여 제2 이터레이션과 관련된 제2 이터레이션 중간 계수들을 산출하고 상기 제2 이터레이션 중간 계수들을 상기 프로세싱 엘리먼트들에 제공하고,
    상기 프로세싱 엘리먼트들은 상기 제2 이터레이션 중간 계수들을 기초하여 제2 내지 제(t-2) 이터레이션들을 수행하여 제(t-1) 이터레이션과 관련된 (t-1) 이터레이션 계수들을 상기 공유 프로세싱 엘리먼트에 제공하고,
    상기 공유 프로세싱 엘리먼트는 상기 (t-1) 이터레이션 계수들에 기초하여 제(t-1) 이터레이션을 수행하여 상기 에러 위치 다항식의 계수들을 산출하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 공유 프로세싱 엘리먼트는 상기 제2 이터레이션 계수들을 산출하는 데 사용된 로직들을 이용하여 상기 제(t-1) 이터레이션을 수행하고,
    상기 공유 프로세싱 엘리먼트는
    상기 신드롬과 제1 제어 신호에 기초하여 상기 제2 이터레이션 중간 계수들 중 보조 다항식의 보조 계수들을 산출하는 제1 중간 계수 산출기;
    상기 (t-1) 이터레이션 계수들 및 상기 제1 제어 신호 및 제2 제어 신호에 기초하여 상기 제2 이터레이션 중간 계수들 중 차이 다항식의 차이 계수들과 상기 에러 위치 다항식의 계수들을 산출하는 제2 중간 계수 산출기; 및
    상기 신드롬을 기초로 상기 제2 제어 신호를 생성하는 제어 신호 생성기를 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제1 중간 계수 산출기는
    신드롬, 상기 제1 제어 신호 및 상기 제2 제어 신호에 기초하여 상기 보조 계수들 중 i 번째 보조 계수를 산출하는 제1 서브 산출기 (0≤i≤[t/2]-1);
    상기 제1 제어 신호 및 상기 제2 제어 신호에 기초하여 상기 i 번째 보조 계수를 산출하는 제2 서브 산출기 (i = t-1, t-2); 및
    상기 신드롬 중 제1 서브 신드롬, 상기 제1 제어 신호 및 상기 제2 제어 신호에 기초하여 상기 i 번째 보조 계수를 산출하는 제3 서브 산출기 (i = [3t/2], [3t/2]+1)를 포함하고,
    상기 제1 서브 산출기는 갈로아 필드 곱셈기, 배타적 오어 게이트 및 제1 멀티플렉서를 포함하여 구성되고,
    상기 제2 서브 산출기는 제1 레지스터들 및 제2 멀티플렉서를 포함하여 구성되고,
    상기 제3 서브 산출기는 제2 레지스터들, 제3 멀티플렉서 및 제4 멀티플렉서를 포함하여 구성되는 반도체 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 제2 중간 계수 산출기는
    상기 신드롬, 상기 차이 계수들, 보조 차이 값, 상기 (t-2) 번째 이터레이션을 나타내는 이터레이션 제어 신호에 기초하여 상기 차이 계수들과 상기 에러 위치 다항식의 계수들을 산출하는 제1 서브 산출기;
    상기 신드롬 및 상기 제1 제어 신호에 응답하여 상기 차이 계수들 중 (t-2) 번째 차이 계수와 (t-1) 번째 차이 계수를 산출하는 제2 서브 산출기; 및
    상기 신드롬 및 상기 제1 제어 신호에 응답하여 상기 차이 계수들 중 ([3t/2]) 번째 차이 계수와 ([3t/2]+1) 번째 차이 계수를 산출하는 제2 서브 산출기를 포함하고,
    상기 제1 서브 산출기는 복수의 제1 멀티플렉서들, 복수의 제1 갈로아 필드 곱셈기들 및 복수의 제1 배타적 오어 게이트들을 포함하여 구성되고,
    상기 제2 서브 산출기는 제1 레지스터들, 제2 갈로아 필드 곱셈기, 제2 배타적 오어 게이트 및 제2 멀티플렉서들을 포함하여 구성되고,
    상기 제3 서브 산출기는 제2 레지스터 및 제2 멀티플렉서를 포함하여 구성되고,
    상기 제1 서브 산출기는 상기 제1 갈로아 필드 곱셈기들 및 상기 제1 배타적 오어 게이트들 중 일부를 이용하여 상기 제2 이터레이션 계수들을 산출하고 상기 제(t-1) 이터레이션을 수행하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 프로세싱 엘리먼트들은 서로 순차적으로 연결되고
    제2 사이클에서는 상기 제2 이터레이션 중간 계수들에 기초하여 제2 이터레이션을 수행하고
    제3 내지 제(t-2) 사이크들에서는 이전 프로세싱 엘리먼트의 출력에 기초하여 해당 이터레이션을 수행하고,
    상기 프로세싱 엘리먼트들 각각은
    복수의 디-플립플롭들, 상가 0 번째 이터레이션을 나타내는 이터레이션 제어 신호에 응답하여 상기 디-플립플롭들의 출력들을 선택하는 제1 멀티플렉서들, 갈로아 필드 곱셈기들, 배타적 오어 게이트 및 제2 멀티플렉서를 포함하여 구성되는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 메모리 셀들 각각은 멀티-비트 데이터를 저장하고,
    상기 복수의 감지 증폭기들 중 제1 감지 증폭기는 상기 복수의 메모리 셀들 중 제1 메모리 셀의 비트라인 및 상보 비트라인에 연결되고, 상기 제1 감지 증폭기는
    상기 제1 메모리 셀에 저장된 멀티-비트 데이터의 제1 비트 및 제2 비트를 센싱하며, 상기 구동 전압들 중 제1 구동 전압 세트를 제공받아 동작하는 감지 증폭 회로; 및
    상기 감지 증폭 회로로부터 상기 센싱된 제1 비트를 전달받아 저장하며, 상기 구동 전압들 중 제2 구동 전압 세트를 제공받아 동작하는 래치 회로를 포함하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    적어도 하나의 버퍼 다이;
    상기 적어도 하나의 버퍼 다이 상에 적층되는 복수의 메모리 다이들’ 및
    상기 메모리 다이들을 관통하는 복수의 관통 실리콘 비아(through silicon via)들을 포함하고,
    상기 메모리 다이들 중 적어도 하나는 상기 메모리 셀 어레이 및 상기 에러 정정 회로를 포하하는 반도체 메모리 장치.
  9. 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 에러 정정 회로를 포함하는 반도체 메모리 장치의 동작 방법으로서,
    상기 메모리 셀 어레이의 타겟 페이지로부터 메인 데이터 및 패리티 데이터를 포함하는 코드워드를 독출하는 단계; 및
    상기 에러 정정 회로의 에러 정정 코드(error correction code; 이하 ECC) 디코더에서 상기 독출된 코드워드에 ECC 디코딩을 수행하여 상기 독출된 코드워드의 에러를 정정하는 단계를 포함하고,
    상기 ECC 디코더는 t-비트(t는 4 이상의 짝수인 자연수) 이상의 에러 정정 능력을 가지고, 패리티 체크 매트릭스를 이용하여 상기 독출된 코드워드에 기초하여 신드롬을 생성하고, (t-2) 사이클 동안에 t 이터레이션을 수행하여 상기 신드롬에 기초하여 에러 위치 다항식을 산출하고, 상기 에러 위치 다항식에 기초하여 에러 위치를 탐색하고, 상기 탐색된 에러 위치에 기초하여 상기 독출된 코드워드의 에러를 정정하는 반도체 메모리 장치의 동작 방법.
  10. 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 포함하며 상기 메모리 셀들에 저장된 데이터를 감지하는 복수의 감지 증폭기들이 배치되는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 타겟 페이지로부터 독출된, 메인 데이터와 패리티 데이터를 포함하는 코드워드에 대하여 에러 정정 코드(error correction code; 이하 ECC) 디코딩을 수행하여 상기 독출된 코드워드의 에러를 정정하는 ECC 디코더를 포함하는 에러 정정 회로; 및
    외부의 메모리 컨트롤러로부터의 커맨드 및 어드레스에 기초하여 상기 에러 정정 회로를 제어하는 제어 로직 회로를 포함하고,
    상기 ECC 디코더는 t-비트(t는 4 이상의 짝수인 자연수) 이상의 에러 정정 능력을 가지고, 패리티 체크 매트릭스를 이용하여 상기 독출된 코드워드에 기초하여 신드롬을 생성하고, (t-2) 사이클 동안에 t 이터레이션을 수행하여 상기 신드롬에 기초하여 에러 위치 다항식을 산출하고, 상기 에러 위치 다항식에 기초하여 에러 위치를 탐색하고, 상기 탐색된 에러 위치에 기초하여 상기 독출된 코드워드의 에러를 정정하고,
    상기 ECC 디코더는 상기 신드롬들을 기초로 상기 (t-2) 사이클 동안에 상기 에러 위치 다항식의 계수들을 산출하는 벨레캄프-메시 (Berlekamp-Massy, 이하 ‘BM’)) 산출기를 포함하는 반도체 메모리 장치,
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