KR100610018B1 - 반도체 메모리 장치의 컬럼 선택선 신호 생성 장치 - Google Patents
반도체 메모리 장치의 컬럼 선택선 신호 생성 장치 Download PDFInfo
- Publication number
- KR100610018B1 KR100610018B1 KR1020040104713A KR20040104713A KR100610018B1 KR 100610018 B1 KR100610018 B1 KR 100610018B1 KR 1020040104713 A KR1020040104713 A KR 1020040104713A KR 20040104713 A KR20040104713 A KR 20040104713A KR 100610018 B1 KR100610018 B1 KR 100610018B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- column select
- select line
- response
- command
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 230000004044 response Effects 0.000 claims abstract description 105
- 230000004913 activation Effects 0.000 claims abstract description 37
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims description 27
- 230000007704 transition Effects 0.000 claims description 26
- 239000003990 capacitor Substances 0.000 claims description 3
- 239000011159 matrix material Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 16
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 2
- MZAGXDHQGXUDDX-JSRXJHBZSA-N (e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/C(N)=O MZAGXDHQGXUDDX-JSRXJHBZSA-N 0.000 description 2
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 2
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 2
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 2
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 2
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 2
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 101000812677 Homo sapiens Nucleotide pyrophosphatase Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- 102100039306 Nucleotide pyrophosphatase Human genes 0.000 description 1
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 1
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
- G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1069—I/O lines read out arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
반도체 메모리 장치의 컬럼 선택선 신호 생성 장치가 개시된다. 그러한 컬럼 선택선 신호 생성 장치는 커맨드(라이트 또는 리드 또는 로우 프리챠지)가 라이트 명령에 연속되어 인가되는 경우에는 제1 동작 모드를 가지며, 상기 커맨드가 상기 라이트 명령에 연속되어 인가되지 않는 경우에는 제2 동작 모드를 가지며, 인에이블 신호가 입력된 경우에 제1,2 구간 제어신호에 응답하여 상기 제1,2 동작 모드에서 서로 다른 펄스 구간을 갖는 컬럼 선택선 신호를 생성하는 컬럼 선택선 신호 생성부와, 상기 제1 동작 모드에서는 동작 활성화 신호에 의해 제1 구간 제어신호를 출력하고, 상기 제2 동작 모드에서는 컬럼 선택선 디스에이블 신호에 의해 제2 구간 제어신호를 출력하는 구간 제어신호 생성부를 구비한다. 그리하여, 본 발명은 마지막 데이터가 메모리 셀에 쓰여지기 전에 상기 비트 라인의 프리챠지가 수행되는 문제를 감소하여 상기 메모리 셀에 마지막 데이터까지 손상되지 않고 쓰여질 수 있게 하는 효과가 있다.
컬럼 선택선 신호(CSL), tRDL, 프리챠지, 커맨드
Description
도 1은 tRDL을 설명하기 위한 타이밍도.
도 2는 종래의 반도체 메모리 장치에서의 컬럼 선택 경로를 개략적으로 보인 블록도.
도 3은 도 2의 컬럼 선택선 신호가 생성되는 과정을 나타낸 타이밍도.
도 4는 본 발명의 일실시예에 따른 반도체 메모리 장치에서의 컬럼 선택 경로를 개략적으로 보인 블록도.
도 5는 도 4의 컬럼 선택선 신호 생성 장치의 등가 회로도.
도 6은 도 5의 컬럼 선택선 신호 생성 장치의 동작을 설명하기 위한 동작 타이밍도.
도 7은 본 발명의 다른 실시예에 따른 컬럼 선택선 신호 생성 장치의 동작을 설명하기 위한 동작 타이밍도.
도 8은 도 5에 따른 컬럼 선택선 신호 생성 장치에 의하여 종래보다 빨라진 메모리 셀에의 데이터 라이트 시점을 보인 동작 타이밍도.
<도면의 주요부분에 대한 부호의 설명>
122 : 커맨드 버퍼 124 : 컬럼 선택선 인에이블부
125 : 컬럼 선택선 디스에이블부 CMD : 커맨드
127 : PDT 제너레이터 128 : IO드라이버/MUX
129 : 비트라인 센스앰프 MC : 메모리셀
201 : 컬럼 선택선 신호 생성 장치 200 : 가변 컬럼 선택선 드라이버
130 : 딜레이 셀 DC : 딜레이셀
M1 : 제1 동작 모드 M2 : 제2 동작 모드
PWAX : 라이트 활성화 신호 PCA : 리드 활성화 신호
PWAX_Pre, PCA_Pre : 프리 커맨드 펄스
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 컬럼 선택선 신호 생성 장치에 관한 것이다.
반도체 메모리 장치의 동작 특성을 나타내는 요소 중 tRDL이라는 에이씨 파라미터(AC parameter)가 있다. 상기 tRDL은 타이밍적으로 볼 때 칼럼 선택선 신호(CSL)의 싸이클 수와 밀접하게 관련된다. 즉, 상기 칼럼 선택선 신호(CSL)의 이전 몇 싸이클 동안 계속적으로 데이터를 라이트하는 중에 로우 프리챠지 명령(row precharge command)에 의해 진행중인 라이트 동작이 인터럽트(interrupt)되었을 때, 마지막 데이터가 완전히 라이트되고 상기 로우 프리챠지 명령이 들어오기 위해서는 최소한 상기 tRDL 구간이 존재해야함을 나타낸다.
도 1은 상기 tRDL을 설명하기 위한 타이밍도이다.
도 1을 참조하면, tRDL은 라이트 명령(Write)에 의하여 데이터(Db0, Db1, Db2,Db3)중 최종 데이터(Db3)가 비트 라인에 인가된 후부터 로우 프리챠지 명령(RPC)이 인가되는 시점까지의 시간이다.
도 2는 종래의 반도체 메모리 장치에서의 컬럼 선택경로를 보인 블록도이다.
도 2를 참조하면, 커맨드 버퍼(22), 컬럼 선택선 인에이블부(24), 컬럼 선택선 디스에이블부(25), 컬럼 선택선 드라이버(26), PDT 제너레이터(27), IO드라이버/MUX(28), 비트라인 센스앰프(29) 및 메모리셀(MC)이 도시되어 있다.
상기 커맨드 버퍼(22)는 커맨드(CMD)가 동작 클럭(CLK)에 응답하게 하여 동작 활성화 신호(PWAX or PCA)를 출력 한다.
상기 컬럼 선택선 인에이블부(24)는 상기 동작 활성화 신호(PWAX or PCA)를 수신하여 컬럼 선택선 인에이블 신호(PCSLE)를 출력한다.
상기 컬럼 선택선 디스에이블부(25)는 상기 동작 활성화 신호(PWAX or PCA)를 수신한 후, 상기 동작 클럭 싸이클의 다음 동작 클럭 싸이클에 응답하여 컬럼 선택선 디스에이블 신호(PCSLD)를 생성한다.
상기 컬럼 선택선 드라이버(26)는 상기 컬럼 선택선 인에이블 신호(PCSLE) 및 상기 컬럼 선택선 디스에이블 신호(PCSLD)의 제어를 받아 컬럼 선택선 신호(CSL)를 출력한다.
상기 피디티 제너레이터(PDT generator)(27)는 상기 컬럼 선택선 신호(CSL)를 수신하여 IO 드라이버/MUX(28) 인에이블 신호인 PDT 신호를 출력한다.
라이트 되어지는 데이터는 상기 컬럼 선택선 신호가 하이 상태에 있는 경우에는 트랜지스터(TR1)가 온 상태로 되며, 상기 IO 드라이버/MUX(28)도 상기 PDT 신호에 의해 인에이블되어 비트라인 센스앰프(29)에 의해 센싱(sensing)되어 비트라인(BL/BLB)으로 인가된다. 그리고, 상기 데이터는 최종적으로 상기 메모리셀(MC)에 쓰여지게 된다.
도 3은 도 2의 컬럼 선택선 신호가 생성되는 과정을 나타낸 타이밍도이다.
도 3을 참조하면, 동작 클럭(CLK), 커맨드(WR1, WR2, RD), 동작 활성화 신호(PWAX, PCA), 컬럼 선택선 인에이블 신호(PCSLE), 컬럼 선택선 디스에이블 신호(PCSLD) 및 컬럼 선택선 신호(CSL)가 도시되어 있다. 상기 커맨드는 도 2에서의 CMD로서, 상기 도 3에서 구체적인 동작인 라이트(WR1, WR2) 또는 리드(RD)로 나타내었다.
먼저, 라이트 명령(WR1)이 인가되고 상기 동작 클럭(CLK)에서의 동작 클럭 싸이클에 응답하여 상기 라이트 활성화 신호(PWAX)가 생성된다.
상기 라이트 활성화 신호(PWAX)에 응답하여 컬럼 선택선 인에이블 신호(PCSLE)가 생성되고, 상기 컬럼 선택선 인에이블 신호(PCSLE)에 의하여 상기 컬럼 선택선 신호(CSL)가 활성화된다.
상기 동작 클럭 싸이클보다 한 동작 클럭 싸이클 후의 제2 동작 클럭 싸이클 에 응답하여 상기 컬럼 선택선 디스에이블 신호(PCSLD)가 생성되고, 상기 컬럼 선택선 디스에이블 신호(PCSLD)에 의하여 상기 컬럼 선택선 신호(CSL)가 비활성화된다.
다음으로, 상기 라이트 명령(WR2)이 인가된 후, 상기 라이트 명령(WR1)이 응답하게 하는 동작 클럭 싸이클보다 두 동작 클럭 싸이클 후의 제3 동작 클럭 싸이클에 응답하여 상기 라이트 활성화 신호(PWAX)가 생성되어, 상기 라이트 명령(WR1)이 인가된 경우와 동일한 과정으로 상기 컬럼 선택선 신호(CSL)가 생성된다.
상기 제3 동작 클럭 싸이클 이후의 동작 클럭 싸이클에 응답하여 상기 리드 활성화 신호(PCA)가 생성되는 경우에는 상기 리드 활성화 신호(PCA)에 응답하여 상기 컬럼 선택선 인에이블 신호(PCSLE)가 생성된다. 그리고, 상기 컬럼 선택선 인에이블 신호(PCSLE)에 응답하여 상기 컬럼 선택선 신호(CSL)가 활성화된다.
상기 제3 동작 클럭 싸이클 이후의 동작 클럭 싸이클보다 한 동작 클럭 싸이클 후의 동작 클럭 싸이클에 응답하여 상기 컬럼 선택선 디스에이블 신호(PCSLD)가 생성되고, 상기 컬럼 선택선 디스에이블 신호(PCSLD)에 의하여 상기 컬럼 선택선 신호(CSL)는 비활성화된다.
상기 리드 활성화 신호(PCA) 대신에 상기 라이트 활성화 신호(PWAX)가 생성되는 경우, 즉 상기 리드 명령(RD) 대신에 라이트 명령이 인가되는 경우에는 상기 컬럼 선택선 인에이블 신호의 생성이 상기 라이트 활성화 신호(PWAX)에 응답하여 생성되는 것을 제외하고는 상기 컬럼 선택선 신호(CSL)은 동일한 과정으로 활성화되고 비활성화된다.
상술한 바와 같이, 컬럼 선택선 신호는 컬럼 선택선 인에이블 신호에 응답하여 활성화되고, 상기 컬럼 선택선 인에이블 신호가 생성되게 하는 동작 클럭 싸이클보다 한 동작 클럭 싸이클 후인 제2 동작 클럭 싸이클에 응답하여 생성된 컬럼 선택선 디스에이블 신호에 의하여 비활성화되는 형태의 단일 동작 모드만을 갖는다.
따라서, 상기 라이트 명령 이후에 비트 라인 프리챠지가 수행되는 경우에 있어서 메모리 셀에 쓰여지게 될 데이터 중 마지막 데이터가 비트라인에 인가된 후 상기 메모리 셀에 완전히 쓰여지기 전에 상기 메모리 셀의 워드라인이 디스에이블되어 상기 메모리 셀에 마지막 데이터가 제대로 쓰여지지 않는 문제점이 있다. 이는 비트라인 센스 앰프는 IO 드라이버보다 구동 능력이 떨어지기 때문이다. 따라서, 구동 능력이 뛰어난 IO 드라이버에 의한 구동 시간을 더 늘려야 할 필요성이 재고 되었다.
따라서, 본 발명의 목적은 컬럼 선택선 신호가 커맨드의 인가 형태에 따라 서로 다른 형태의 동작 모드를 갖도록 하는 컬럼 선택선 신호 생성 장치 및 방법을 제공함에 있다.
본 발명의 다른 목적은 종래의 메모리 셀에 완전히 쓰여지기 전에 상기 비트 라인의 프리챠지가 수행됨으로 인하여 상기 메모리 셀에 마지막 데이터가 제대로 쓰여지지 않는 문제를 개선하기 위한 컬럼 선택선 신호 생성 장치 및 방법을 제공 함에 있다.
본 발명의 또 다른 목적은 프리챠지 전 라이트 동작 정리 시간(tRDL)을 빨리 가져갈 수 있도록 하여, 상기 프리챠지 전 라이트 동작 정리 시간의 마진이 넓어지게 되어 메모리 셀에 쓰여지는 데이터의 손실을 줄일 수 있는 컬럼 선택선 신호 생성 장치 및 방법을 제공함에 있다.
본 발명의 또 다른 목적은 커맨드가 라이트 명령에 연속되어 인가되는 경우 컬럼 선택선 신호의 폭을 넓게 하여, IO 드라이버의 구동 시간을 길게 하고 메모리 셀에 데이터 라이트가 빠르게 수행되게 함으로써 로우 프리챠지 시점을 빠르게 할 수 있는 컬럼 선택선 신호 생성 장치 및 방법을 제공함에 있다.
본 발명의 또 다른 목적은 로우 프리챠지 시점을 빠르게 함으로써 고속 동작이 가능하게 하는 컬럼 선택 회로를 구비한 반도체 메모리 장치를 제공함에 있다.
상기의 목적들을 달성하기 위한 본 발명의 실시예적 구체화에 따른 반도체 메모리 장치의 컬럼 선택선 신호 생성 장치는, 커맨드가 라이트 명령에 연속되어 인가되는 경우에는 제1 동작 모드를 가지며, 상기 커맨드가 상기 라이트 명령에 연속되어 인가되지 않는 경우에는 제2 동작 모드를 가지며, 인에이블 신호가 입력된 경우에 제1,2 구간 제어신호에 응답하여 상기 제1,2 동작 모드에서 서로 다른 펄스 구간을 갖는 컬럼 선택선 신호를 생성하는 컬럼 선택선 신호 생성부; 및 상기 제1 동작 모드에서는 커맨드 활성화 신호에 의해 상기 제1 구간 제어신호를 출력하고, 상기 제2 동작 모드에서는 컬럼 선택선 디스에이블 신호에 의해 상기 제1 구간 제어신호의 천이 시점과는 다른 상기 제2 구간 제어신호를 출력하는 구간 제어신호 생성부를 구비함을 특징으로 한다.
여기서, 상기 인에이블 신호는 동작 클럭 싸이클에 응답되어 인가된 상기 커맨드에 의하여 생성된 동작 활성화 신호에 응답하여 생성되어질 수 있다.
또한, 상기 제1 구간 제어신호의 천이 시점은 상기 제2 구간 천이 시점보다 빠른 것이 바람직하다.
또한, 상기 제1 구간 제어신호는 상기 커맨드에 응답하여 천이되는 것이 바람직하다.
또한, 상기 제2 구간 제어신호는 상기 동작 클럭 싸이클의 다음 동작 클럭 싸이클인 제2 동작 클럭 싸이클에 의해 생성된 디스에이블 신호에 응답하여 천이되는 것이 바람직하다.
또한, 상기 커맨드는 상기 제1 동작 모드에서 상기 제2 동작 클럭 싸이클의 다음 동작 클럭 싸이클인 제3 동작 클럭 싸이클에 응답하여 인가되는 것이 바람직하다.
또한, 상기 커맨드는 상기 제2 동작 모드에서 상기 제3 동작 클럭 싸이클 후의 제4 동작 클럭 싸이클에 응답하여 인가되는 것이 바람직하다.
상기의 목적들을 달성하기 위한 본 발명의 다른 실시예적 구체화에 따른 반도체 메모리 장치의 컬럼 선택선 신호 생성 장치는, 커맨드가 라이트 명령에 연속되어 인가되는 경우에는 제1 동작 모드를 가지며, 상기 커맨드가 상기 라이트 명령에 연속되어 인가되지 않는 경우에는 제2 동작 모드를 가지며, 상기 커맨드에 의해 생성된 인에이블 신호가 입력된 경우에 제1,2 구간 제어신호에 응답하여 상기 제1,2 동작 모드에서 서로 다른 펄스 구간을 갖는 컬럼 선택선 신호를 생성하는 컬럼 선택선 신호 생성부; 및 상기 제1 동작 모드에서는 상기 커맨드가 인가되는 동작 클럭 싸이클의 다음 동작 클럭 싸이클과 천이 시점이 대체적으로 일치하는 프리 커맨드 펄스에 응답하여 상기 제1 구간 제어신호를 출력하고, 상기 제2 동작 모드에서는 디스에이블 신호에 응답하여 상기 제2 구간 제어신호를 상기 제1 구간 제어신호의 천이 시점과는 다르게 출력하는 구간 제어신호 생성부를 구비한다.
여기서, 상기 프리 커맨드 펄스는 상기 제1 동작 모드에서 상기 디스에이블 신호보다 먼저 생성되는 것이 바람직하다.
또한, 상기 프리 커맨드 펄스는 상기 제2 동작 모드에서 상기 디스에이블 신호보다 늦게 생성되는 것이 바람직하다.
또한, 상기 제1 구간 제어신호의 천이 시점은 상기 제2 구간 천이 시점보다 빠른 것이 바람직하다.
상기의 목적들을 달성하기 위한 본 발명의 또 다른 실시예적 구체화에 따른 반도체 메모리 장치는, 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 단위 메모리 셀이 행과 열의 교차점에 매트릭스 형태로 연결된 메모리 블록을 복수로 가지는 메모리 셀 어레이; 상기 메모리 셀들의 행을 선택하기 위한 로우 선택 회로; 및 커맨드가 라이트 명령에 연속되어 인가되는 경우에는 제1 동작 모드를 가지며, 상기 커맨드가 상기 라이트 명령에 연속되어 인가되지 않는 경우에는 제2 동작 모드를 가지며, 인에이블 신호가 입력된 경우에 제1,2 구간 제어신호에 응답하여 상기 제1,2 동작 모드에서 서로 다른 펄스 구간을 갖는 컬럼 선택선 신호를 생성하는 컬럼 선택선 신호 생성부와, 상기 제1 동작 모드에서는 상기 제1 구간 제어신호를 출력하고, 상기 제2 동작 모드에서는 상기 제1 구간 제어신호의 천이 시점과는 다른 상기 제2 구간 제어신호를 출력하는 구간 제어신호 생성부를 구비하여 상기 메모리 셀들의 열을 선택하기 위한 컬럼 선택 회로를 가짐을 특징으로 한다.
여기서, 상기 구간 제어신호 생성부는 상기 제1 동작 모드에서는 커맨드 활성화 신호에 의해 제1 구간 제어신호를 출력하고, 제2 동작 모드에서는 컬럼 선택선 디스에이블 신호에 의해 제2 구간 제어신호를 출력하는 것이 바람직하다.
상기의 목적들을 달성하기 위한 본 발명의 또 다른 실시예적 구체화에 따라 데이터 억세스를 위해 메모리 셀과 연결되는 컬럼 라인을 선택하기 위한 컬럼 선택선 신호를 사용하는 반도체 메모리 장치에서의 컬럼 선택 신호 생성 회로는, 상기 데이터 억세스를 위한 커맨드가 설정된 연속 윈도우 구간 내에서 라이트 명령에 연속으로 인가되는 지의 유무를 체크하는 연속 판정부; 및 상기 연속 판정부에 동작적으로 연결되며 상기 연속 인가의 유무에 따라 서로 다른 펄스 구간을 갖는 컬럼 선택선 신호를 차별적으로 생성하는 신호 생성부를 구비함을 특징으로 한다.
상기의 목적들을 달성하기 위한 본 발명의 또 다른 실시예적 구체화에 따라 데이터 억세스를 위해 메모리 셀과 연결되는 컬럼 라인을 선택하기 위한 컬럼 선택선 신호를 사용하는 반도체 메모리 장치에서의 컬럼 선택 신호 생성 회로는, 상기 데이터 억세스를 위한 커맨드가 설정된 연속 윈도우 구간 내에서 라이트 명령에 연속으로 인가되는 지의 유무를 체크하는 연속 판정부; 및 상기 연속 판정부에 동작적으로 연결되며 상기 연속 인가의 유무에 따라 서로 다른 펄스 구간을 갖는 컬럼 선택선 신호를 차별적으로 생성하는 신호 생성부를 구비함을 특징으로 한다.
여기서, 상기 연속 윈도우 구간은 상기 커맨드가 응답되게 하는 동작 클럭 싸이클로부터 상기 동작 클럭 싸이클보다 두 싸이클 이전의 동작 클럭 싸이클에 응답하여 라이트 명령이 입력되는 구간임이 바람직하다.
상기의 목적들을 달성하기 위한 본 발명의 다른 실시예적 구체화에 따라 데이터 억세스를 위해 메모리 셀과 연결되는 컬럼 라인을 선택하는 컬럼 선택 회로를 구비한 반도체 메모리 장치에서의 컬럼 선택선 신호 생성 방법은 상기 데이터 억세스를 위한 커맨드가 설정된 연속 윈도우 구간 내에서 라이트 명령에 연속되어 인가되는 지의 유무에 따라, 서로 다른 펄스 구간을 갖는 컬럼 선택선 신호를 차별적으로 생성하는 것을 특징으로 한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 4는 본 발명의 일실시예에 따른 반도체 메모리 장치에서의 컬럼 선택 경로를 개략적으로 보인 블록도이다.
도 4를 참조하면, 커맨드 버퍼(122), 컬럼 선택선 인에이블부(124), 컬럼 선택선 디스에이블부(125), PDT 제너레이터(127), IO드라이버/MUX(128), 비트라인 센스앰프(129), 메모리셀(MC) 및 컬럼 선택선 신호 생성 장치(201)가 도시되어 있다. 상기 컬럼 선택 신호 생성 장치(201)는 딜레이 셀(130) 및 가변 컬럼 선택선 드라이버(200)를 포함하고 있다.
상기 커맨드 버퍼(122)는 커맨드(CMD)를 수신하며, 동작 클럭(CLK)에 응답하게 하여 동작 활성화 신호(PWAX, PCA)를 출력한다.
상기 컬럼 선택선 인에이블부(124)는 상기 동작 활성화 신호(PWAX, PCA)를 수신하여 컬럼 선택선 인에이블 신호(PCSLE)를 생성한다. 즉, 상기 컬럼 선택선 인에이블부(124)는 상기 동작 활성화 신호(PWAX, PCA)에 응답하여 상기 컬럼 선택선 인에이블 신호(PCSLE)를 생성한다.
상기 컬럼 선택선 디스에이블부(125)는 상기 동작 활성화 신호(PWAX, PCA)를 수신하며, 상기 동작 클럭 싸이클의 다음 동작 클럭 싸이클에 응답하여 컬럼 선택선 디스에이블 신호(PCSLD)를 생성한다. 즉, 상기 컬럼 선택선 디스에이블부(125)는 상기 동작 클럭 싸이클의 다음 동작 클럭 싸이클인 제2 동작 클럭 싸이클에 응답하여 상기 컬럼 선택선 디스에이블 신호(PCSLD)를 생성한다.
상기 컬럼 선택선 신호 생성 장치(201) 중 상기 가변 컬럼 선택선 드라이버(200)는, 상기 컬럼 선택선 인에이블 신호(PCSLE)가 입력된 경우에 제1, 2 구간 제어신호에 응답하여 제1, 2 동작 모드에서 서로 다른 펄스 구간을 갖는 컬럼 선택선 신호(CSL)를 생성한다. 즉, 상기 컬럼 선택선 신호 장치에 의하여, 상기 커맨드(CMD)가 라이트 명령에 연속되어 인가되는 경우에는 제1 동작 모드를 가지며 상기 커맨드(CMD)가 상기 라이트 명령에 연속되어 인가되지 않는 경우에는 제2 동작 모드를 갖는 상기 컬럼 선택선 신호(CSL)를 생성한다. 보다 구체적으로는 상기 제1 구간 제어신호는 동작 활성화 신호(라이트인 경우 PWAX1)에 응답하여 천이되고 상기 제1 구간 제어신호는 컬럼 선택선 디스에이블 신호(PCSLD)에 의해 천이된다. 여기서, 컬럼 선택선 신호의 활성화는 상기 제1, 2 동작 모드 모두에 있어서 동작 활성화 신호(PWAX1)에 응답하여 활성화된 컬럼 선택선 인에이블 신호(PCSLE)에 의해 이루어진다. 상기 제2 동작 모드에 있어서 라이트 명령 후에 리드 명령이 입력된 경우에는 동작 활성화 신호(PCA1)에 응답하여 활성화된 컬럼 선택선 인에이블 신호(PCSLE)에 의해 상기 컬럼 선택선 신호(CSL)가 활성화된다.
상기 컬럼 선택선 신호 생성 장치(201) 중 상기 딜레이 셀(130)은 상기 제2 구간 제어신호를 생성하기 위하여, 상기 컬럼 선택선 디스에이블 신호(PCSLD)가 지연(delay)되도록 한다. 상기 딜레이 셀(DC)(130)은 통상적으로 사용되는 지연회로(예를 들면, 하나 혹은 그 이상의 인버터 회로)가 사용되어질 수 있다.
상기 피디티 제너레이터(PDT generator)(127)는 상기 컬럼 선택선 신호(CSL) 를 수신하여 IO 드라이버/MUX(128) 인에이블 신호인 PDT 신호를 출력한다.
라이트 되어지는 데이터는 상기 컬럼 선택선 신호가 하이 상태에 있는 경우에는 트랜지스터(TR10)이 온 상태로 되고, 상기 IO 드라이버/MUX(128)도 상기 PDT 신호에 의해 인에이블되어 상기 데이터는 비트라인(BL/BLB)로 인가된다. 그리고, 상기 데이터는 최종적으로 상기 메모리셀(MC)에 쓰여지게 된다.
도 5는 도 4의 컬럼 선택선 신호 생성 장치의 등가 회로도이다.
도 5를 참조하면, 컬럼 선택선 신호 생성부(210) 및 구간 제어 신호 생성부(220)가 도시되어 있다.
상기 컬럼 선택선 신호 생성부(210)는 커맨드가 라이트 명령에 연속되어 인가되는 경우에는 제1 동작 모드와, 상기 커맨드가 상기 라이트 명령에 연속되어 인가되지 않는 경우에는 제2 동작 모드를 갖는 컬럼 선택선 신호(CSL)를 생성한다. 그리고, 상기 컬럼 선택선 신호(CSL)는 인에이블 신호인 컬럼 선택선 인에이블 신호(PCSLE)가 입력된 경우에, 제1,2 구간 제어신호에 응답하여 상기 제1,2 동작 모드에서 서로 다른 펄스 구간을 갖는다.
상기 구간 제어신호 생성부(220)는 상기 제1 동작 모드에서는 동작 활성화 신호(PWAX1)에 응답하여 상기 제1 구간 제어신호를 출력하고, 상기 제2 동작 모드에서는 컬럼 선택선 디스에이블 신호(PCSLD)에 응답하여 상기 제1 구간 제어신호의 천이 시점과는 다른 상기 제2 구간 제어신호를 출력한다.
데이터 억세스(data access)를 위한 상기 커맨드(CMD)가 설정된 연속 윈도우(window) 구간 내에서 상기 라이트 명령(WR1, WR2)에 연속으로 인가되는 지의 유무를 체크하는 연속 판정부는 상기 동작 활성화 신호(PWAX, PCA)가 상기 컬럼 선택선 디스에이블 신호(PCSLD)에 앞서 인가되는지의 여부를 판단 할 수 있는 부분이다. 따라서, 상기 연속 판정부는 상기 구간 제어신호 생성부(220)로 볼 수 있다. 그리고, 상기 연속 판정부에 동작적으로 연결되며 상기 연속 인가의 유무에 따라 서로 다른 펄스 구간을 갖는 컬럼 선택선 신호를 차별적으로 생성하는 신호 생성부는, 컬럼 선택선 신호 생성부(210)로 볼 수 있다. 결국, 상기 연속 윈도우 구간은 상기 커맨드(CMD)가 응답되게 하는 동작 클럭 싸이클로부터 상기 동작 클럭 싸이클보다 두 싸이클 이전의 동작 클럭 싸이클에 응답하여 라이트 명령이 입력되는 구간이 된다.
상기 컬럼 선택선 신호 생성부(210) 및 상기 구간 제어신호 생성부(220)에 의하여 상기 컬럼 선택선 신호(CSL)가 생성되는 과정은 이하와 같다.
먼저, 상기 컬럼 선택선 인에이블 신호(PCSLE)가 앤드 게이트(AND1)에 하이 상태로 입력되면, 노어 게이트(NOR2)의 입력(INPUT1)은 하이 상태로 되고, 인버터(INV2)를 거쳐 최종적으로 출력되는 상기 컬럼 선택선 신호(CSL)는 상기 노어 게이트(NOR2)의 다른 입력(INPUT2)의 논리 상태와는 상관없이 하이 상태로 된다. 즉, 상기 컬럼 선택선 인에이블 신호(PCSLE)에 응답하여 상기 컬럼 선택선 신호(CSL)가 활성화된다.
다음으로, 상기 컬럼 선택선 인에이블 신호(PCSLE)가 로우 상태이고, 상기 구간 제어신호 생성부(220)의 노어 게이트(NOR1)로 커맨드(CMD)에 의하여 생성된 리드 활성화 신호(PCA) 및 라이트 활성화 신호(PWAX) 중 어느 하나의 신호, 또는 컬럼 선택선 디스에이블 신호가 상기 딜레이 셀(130)를 거쳐 입력되면 상기 노어 게이트(NOR1)의 출력 신호는 로우 상태가 된다. 그리고, 상기 로우 상태의 신호는 인버터(INV1)에 의해 인버팅되어 노어 게이트(NOR3)로 입력된다. 이 경우 상기 노어 게이트(NOR3)에 의한 출력 신호는 로우 상태로 된다. 따라서, 상기 컬럼 선택선 신호 생성부(210)의 노어 게이트(NOR2)로 입력되는 두 개의 입력 신호(INPUT1, INPUT2)는 모두 로우 상태로 되므로, 상기 노어 게이트(NOR2)의 출력 신호는 하이 상태로 된다. 상기 노어 게이트(NOR2)의 출력 신호는 인버터(INV2)를 거쳐 인버팅되어 최종적인 컬럼 선택선 신호(CSL)는 로우 상태로 된다. 즉, 상기 컬럼 선택선 신호(CSL)는 상기 컬럼 선택선 인에이블 신호(PCSLE)에 의해 활성화(activation)되어, 상기 커맨드(CMD)에 의하여 생성된 리드 활성화 신호(PCA), 라이트 활성화 신호(PWAX) 중 어느 하나의 신호,(PCA, PWAX) 및 상기 컬럼 선택선 디스에이블 신호 중 빠른 신호에 응답하여 비활성화(inactivation)된다. 여기서, 딜레이된 컬럼 선택선 디스인에이블 신호(도 4의 PCSLD_D)에 의하여 천이되는 경우는 입력 신호(INPUT2)가 제2 구간 제어신호를 갖게 되는 상태이고, 상기 리드 활성화 신호(PCA) 또는 라이트 활성화 신호(PWAX)에 의하여 천이되는 경우는 입력 신호(INPUT2)가 제1 구간 제어신호를 갖게 되는 상태이다.
도 6은 도 5의 컬럼 선택선 신호 생성 장치의 동작을 설명하기 위한 동작 타이밍도이다.
도 6을 참조하면, 동작 클럭(CLK), 동작 활성화 신호인 라이트 활성화 신호(PWAX) 및 리드 활성화 신호(PCA), 컬럼 선택선 인에이블 신호(PCSLE), 컬럼 선택선 디스에이블 신호(PCSLD) 및 컬럼 선택선 신호(CSL), 제1 동작 모드(M1) 및 제2 동작 모드(M2)가 도시되어 있다. 커맨드(CMD)는 구체적인 동작 명령인 라이트 명령(WR1, WR2) 및 리드 명령(RD)으로 나타내었다.
메모리 셀에 데이터가 쓰여지기 위해서는 라이트 명령(WR1)이 인가되고 상기 동작 클럭(CLK)에서의 동작 클럭 싸이클(1TCK)에 응답하여 상기 라이트 활성화 신호(PWAX)가 생성된다.
상기 라이트 활성화 신호(PWAX)에 응답하여 컬럼 선택선 인에이블 신호(PCSLE)가 생성되고, 상기 컬럼 선택선 인에이블 신호(PCSLE)에 의하여 상기 컬럼 선택선 신호(CSL)가 활성화된다. 상기 컬럼 선택선 인에이블 신호(PCSLE)에 응답하여 상기 컬럼 선택선 신호(CSL)가 활성화되는 것은 제1 동작 모드(M1)와 제2 동작 모드(M2)에서 동일하다.
상기 동작 클럭 싸이클보다 한 동작 클럭 싸이클 후의 제2 동작 클럭 싸이클에 응답하여 상기 클럭 선택선 디스에이블 신호(PCSLD)가 생성된다.
먼저, 커맨드(CMD)가 라이트 명령(WR1)에 연속되어 인가되는 경우인 제1 동작 모드(M1)는, 상기 라이트 명령(WR1)이 응답하게 하는 동작 클럭 싸이클(1TCK)보다 두 동작 클럭 싸이클 후의 제3 동작 클럭 싸이클(3TCK)에 응답하여 상기 라이트 활성화 신호(PWAX)가 생성되는 모드이다. 즉, 상기 제1 동작 모드(M1)는, 라이트 명령(WR2)이 인가되고 상기 제3 동작 클럭 싸이클(3TCK)에 응답하여 상기 라이트 활성화 신호(PWAX)가 생성되는 경우, 상기 라이트 활성화 신호(PWAX)에 응답하여 상기 컬럼 선택선 신호가 천이되는 모드이다. 제1 구간 제어신호는 상기 라이트 활성화 신호(PWAX)에 의해 생성된 신호(도 5의 INPUT2)로서, 상기 컬럼 선택선 신호(CSL)의 제1 동작 모드의 펄스 구간을 결정하게 된다.
상기 제3 동작 클럭 싸이클(3TCK)은 라이트 명령(WR2)이 응답하게 하는 동작 클럭 싸이클이므로 뒤따르는 리드 명령(RD)과의 관계에서는 제1 동작 클럭 싸이클(1TCK)과 동일시 할 수 있다. 즉, 제2 동작 모드(M2)에서는 제1 동작 클럭 싸이클(1TCK)로 볼 수 있다. 도 6에서 제2 동작 모드(M2)와 관계되는 동작 클럭 싸이클(1TCK, 2TCK, 3TCK, 4TCK)는 그러한 의미로 명명되었다.
다음으로, 커맨드(CMD)가 라이트 명령(WR2)에 연속되어 인가되지 않는 경우인 제2 동작 모드(M2)는 상기 제3 동작 클럭 싸이클 이후의 제4 동작 클럭 싸이클에 응답하여 커맨드(CMD, 도6의 RD)가 인가되는 모드이다. 즉, 상기 제2 동작 모드는 라이트 명령(WR2)이 인가된 후, 상기 라이트 명령(WR2)이 응답하게 하는 동작 클럭 싸이클의 다음 동작 클럭 싸이클(2TCK)에 응답하여 생성된 디스에이블 신호인 컬럼 선택선 디스에이블 신호(PCSLD)에 의하여 천이되는 모드이다. 여기서, 제2 구간 제어신호는 상기 컬럼 선택선 디스에이블 신호(PCSLD)에 의해 생성된 신호로서, 상기 컬럼 선택선 신호(CSL)의 제2 동작 모드(M2)의 펄스 구간을 결정하게 된다. 상기 컬럼 선택선 디스에이블 신호(PCSLD)는 추가적인 딜레이(delay) 회로가 포함될 수도 있다.
도 7은 본 발명의 다른 실시예에 따른 컬럼 선택선 신호 생성 장치의 동작을 설명하기 위한 동작 타이밍도이다.
도 7을 참조하면, 컬럼 선택선 신호 생성 장치는 프리 커맨드 펄스(PWAX_Pre, PCA_Pre)에 응답하여 제1 구간 제어신호를 출력하며, 컬럼 선택선 디스에이블 신호에 응답하여 제2 구간 제어신호를 출력하는 구간 제어 신호 생성부를 구비한다. 즉, 상기 컬럼 선택선 신호 생성 장치에서의 컬럼 선택선 신호 생성부는 커맨드(도 4의 CMD)가 라이트 명령(WR1)에 연속되어 인가되는 경우에는 제1 동작 모드(M1)를 가지며, 상기 커맨드(도 4의 CMD)가 라이트 명령(WR2)에 연속되어 인가되지 않는 경우에는 제2 동작 모드(M2)를 가지며, 상기 커맨드(도 4의 CMD)에 의해 생성된 인에이블 신호가 입력된 경우에 제1,2 구간 제어신호에 응답하여 상기 제1,2 동작 모드(M1, M2)에서 서로 다른 펄스 구간을 갖는 컬럼 선택선 신호를 생성한다. 그리고, 상기 컬럼 선택선 신호 생성 장치에서의 구간 제어신호 생성부는 제1 동작 모드(M1)에서는 상기 커맨드(CMD)가 인가되는 동작 클럭 싸이클(1TCK)의 다음 동작 클럭 싸이클인 제2 동작 클럭 싸이클(2TCK)과 천이 시점이 대체적으로 일치하는 프리 커맨드 펄스(PWAX_Pre, PCA_Pre)에 응답하여 상기 제1 구간 제어신호를 출력하고, 상기 제2 동작 모드(M2)에서는 디스에이블 신호에 응답하여 상기 제2 구간 제어신호를 상기 제1 구간 제어신호의 천이 시점과는 다르게 출력한다. 상기 디스에이블 신호는 상기 제2 동작 클럭 싸이클(2TCK)에 응답하여 생성되는 컬럼 선택선 디스에이블 신호(PCSLD)이다.
상기 제1 동작 모드(M1)에서 상기 프리 커맨드 펄스(PWAX_Pre, PCA_Pre)는 상기 컬럼 선택선 디스에이블 신호(PCSLD)보다 먼저 생성되는 것이 바람직하다. 따라서, 상기 컬럼 선택선 디스에이블 신호(PCSLD)는 딜레이 셀(DC)에 의하여 상기 프리 커맨드 펄스(PWAX_Pre, PCA_Pre)보다 늦게 생성되는 것이 바람직하다.
상기 제2 동작 모드(M2)에서 상기 프리 커맨드 펄스(PWAX_Pre, PCA_Pre)는 상기 컬럼 선택선 디스에이블 신호(PCSLD)보다 늦게 생성되는 것이 바람직하다. 이는 상기 컬럼 선택선 신호(CSL)의 천이가 상기 프리 커맨드 펄스(PWAX_Pre, PCA_Pre)와 상기 컬럼 선택선 디스에이블 신호 중 빠른 신호에 응답하여 천이되기 때문이다.
그리고, 상기 제2 구간 제어신호의 천이 시점은 상기 제1 구간 천이 시점보다 더 늦어지므로 상기 컬럼 선택선 신호(CSL)의 펄스 폭은 상기 제2 동작 모드(M2)에서 더 넓게 된다.
본 발명의 또 다른 실시예는 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 단위 메모리 셀이 행과 열의 교차점에 매트릭스 형태로 연결된 메모리 블록을 복수로 가지는 메모리 셀 어레이, 상기 메모리 셀들의 행을 선택하기 위한 로우 선택 회로, 커맨드(CMD)가 라이트 명령(WR1, WR2)에 연속되어 인가되는 경우에는 제1 동작 모드(M1)를 가지며, 상기 커맨드(CMD)가 상기 라이트 명령(WR1, WR2)에 연속되어 인가되지 않는 경우에는 제2 동작 모드(M2)를 가지며, 인에이블 신호가 입력된 경우에 제1,2 구간 제어신호에 응답하여 상기 제1,2 동작 모드(M1,M2)에서 서로 다른 펄스 구간을 갖는 컬럼 선택선 신호를 생성하는 컬럼 선택선 신호 생성부와, 상기 제1 동작 모드(M1)에서는 상기 제1 구간 제어신호를 출력하고, 상기 제2 동작 모드(M2)에서는 상기 제1 구간 제어신호의 천이 시점과는 다른 상기 제2 구간 제어신호를 출력하는 구간 제어신호 생성부를 구비하여 상기 메모리 셀들의 열을 선택하기 위한 컬럼 선택 회로를 가지는 반도체 메모리 장치로 구체화된다. 여기서, 상기 인에이블 신호는 동작 클럭 싸이클에 응답되어 인가된 상기 커맨드(CMD)에 의하여 생성된 동작 활성화 신호(PWAX, PCA)에 응답하여 생성되는 컬럼 선택선 인에이블 신호(PCSLE)이다. 그리고, 상기 제1 구간 제어신호는 상기 커맨드에 응답하여 천이되며, 상기 제2 구간 제어신호는 상기 동작 클럭 싸이클의 다음 동작 클럭 싸이클인 제2 동작 클럭 싸이클에 의해 생성된 디스에이블 신호인 컬럼 선택선 디스에이블 신호(PCSLD)에 응답하여 천이된다. 그리고, 상기 커맨드는 상기 제1 동작 모드(M1)에서 상기 제2 동작 클럭 싸이클의 다음 동작 클럭 싸이클인 제3 동작 클럭 싸이클에 응답하여 인가되며, 상기 제2 동작 모드(M2)에서 상기 제3 동작 클럭 싸이클 후의 제4 동작 클럭 싸이클에 응답하여 인가된다.
본 발명의 또 다른 실시예인 데이터 억세스를 위해 메모리 셀과 연결되는 컬럼 라인을 선택하는 컬럼 선택회로를 구비한 반도체 메모리 장치에서의 컬럼 선택선 신호 생성 방법은 상기 데이터 억세스를 위한 커맨드(CMD)가 설정된 연속 윈도우 구간 내에서 라이트 명령에 연속되어 인가되는 지의 유무에 따라, 서로 다른 펄스 구간을 갖는 컬럼 선택선 신호를 차별적으로 생성한다. 여기서, 상기 연속 윈도우 구간은 상기 커맨드가 응답되게 하는 동작 클럭 싸이클로부터 상기 동작 클럭 싸이클보다 두 싸이클 이전의 동작 클럭 싸이클에 응답하여 라이트 명령이 입력되는 구간이다.
도 8은 도 5에 따른 컬럼 선택선 신호 생성 장치에 의하여 종래보다 빨라진 메모리 셀에의 데이터 라이트 시점을 보인 동작 타이밍도이다.
도 8을 참조하면, 커맨드(예를 들어, 라이트(WR))가 인가되어 동작 클럭(CLK)에 응답하여 컬럼 선택선 신호(CSL)가 생성된다. 구체적인 내부 응답 및 신호 생성 관계는 도 6 또는 도 7에서와 동일하므로 생략하였다.
상기 컬럼 선택선 신호(CSL)에 의해 IO 드라이버/MUX의 인에이블 신호인 PDT 신호가 생성된다. 그리고, 상기 커맨드가 응답하게 하는 동작 클럭 싸이클보다 한 싸이클 후의 동작 클럭 싸이클에 응답하여 상기 컬럼 선택선 신호(CSL)가 천이된다. 상기 컬럼 선택선 신호(CSL)의 천이 시점이 도 6 및 도 7에서 설명한 바와 같이 제1 동작 모드(801)와 제2 동작 모드(802)에서 서로 다르다. 그러므로, 상기 I0 드라이버/MUX 경로가 연결되어져 있는 시간이 더 길어지게 된다. 따라서, 메모리 셀(Cell)에 마지막 데이터가 쓰여지는 시점이 제1 동작 모드시(803)와 제2 동작 모드시(813)에서 다르게 된다. 즉, 제2 동작 모드시 마지막 데이터가 더 빨리 라이트된다. 따라서, 마지막 데이터가 상기 메모리 셀에 완전히 쓰여진 후 상기 비트 라인의 프리챠지가 수행되게 함으로써 데이터의 손상이 줄어들게 된다.
본 발명의 실시예에 따른 반도체 메모리 장치의 컬럼 선택선 신호 생성 장치는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은, 개선된 컬럼 선택선 신호 생성 장치를 제공함으로써, 컬럼 선택선 신호가 커맨드의 인가 형태에 따라 서로 다른 형태의 동작 모드를 갖도록 하는 효과가 있다.
또한, 본 발명은 컬럼 선택선 신호 생성 장치는 개선된 컬럼 선택선 신호 생성 장치를 제공함으로써 마지막 데이터가 메모리 셀에 쓰여지기 전에 상기 비트 라인의 프리챠지가 수행되는 문제를 감소하여 상기 메모리 셀에 마지막 데이터까지 손상되지 않고 쓰여질 수 있게 하는 효과가 있다.
또한, 본 발명은 개선된 컬럼 선택 신호 생성 장치를 제공함으로써 프리챠지 전 라이트 동작 정리 시간(tRDL)을 빨리 가져갈 수 있도록 하여, 상기 프리챠지 전 라이트 동작 정리 시간의 마진이 넓어지게 되어 메모리 셀에 쓰여지는 데이터의 손실을 줄일 수 있는 효과가 있다.
또한, 본 발명은 개선된 컬럼 선택 신호 생성 장치를 제공하여 커맨드가 라이트 명령에 연속되어 인가되는 경우 컬럼 선택선 신호의 폭을 넓게 하여 메모리 셀에 데이터 라이트가 빠르게 수행되게 함으로써, 로우 프리챠지 시점을 빠르게 할 수 있고, 반도체 메모리 장치의 고속 동작을 가능하게 하는 효과가 있다.
Claims (25)
- 연속된 제1 내지 제3 동작 클럭 싸이클을 적어도 갖는 클럭 신호에 응답하여 동작하는 반도체 메모리 장치의 컬럼 선택선 신호 생성 장치에 있어서:상기 제1 동작 클럭 싸이클에 응답하여 라이트 명령이 인가된 후 상기 제3 동작 클럭 싸이클에 응답하여 커맨드가 인가되는 경우에는 제1 동작 모드를 가지며, 상기 제1 동작 클럭 싸이클에 응답하여 라이트 명령이 인가된 후 상기 제3 동작 클럭 싸이클 이후의 동작 클럭 싸이클에 응답하여 상기 커맨드가 인가되는 경우에는 제2 동작 모드를 가지며, 컬럼 선택선 인에이블 신호에 의해 컬럼 선택선 신호가 인에이블되며 상기 컬럼 선택선 신호의 동작 구간은 상기 제1 및 제2 동작 모드에서 서로 다른 것을 특징으로 하는 컬럼 선택선 신호 생성 장치.
- 제1항에 있어서,상기 컬럼 선택선 인에이블 신호는 상기 클럭 신호에 응답하여 인가된 상기 커맨드에 의하여 생성된 동작 활성화 신호에 응답하여 생성되어짐을 특징으로 하는 컬럼 선택선 신호 생성 장치.
- 제2항에 있어서,상기 컬럼 선택선 신호 생성 장치는, 상기 컬럼 선택선 인에이블 신호가 입력된 경우에 제1, 2 구간 제어신호에 응답하여 서로 다른 동작 구간을 갖는 컬럼 선택선 신호를 생성하는 컬럼 선택선 신호 생성부; 및상기 제1 동작 모드에서는 상기 동작 활성화 신호에 응답하여 상기 제1 구간 제어신호를 출력하고, 상기 제2 동작 모드에서는 컬럼 선택선 디스에이블 신호에 응답하여 상기 제1 구간 제어신호의 천이 시점보다 늦은 상기 제2 구간 제어신호를 출력하는 구간 제어신호 생성부를 구비함을 특징으로 하는 컬럼 선택선 신호 생성 장치.
- (삭제)
- 제3항에 있어서,상기 컬럼 선택선 디스에이블 신호는 상기 제2 동작 클럭 싸이클에 의해 활성화됨을 특징으로 하는 컬럼 선택선 신호 생성 장치.
- (삭제)
- 제5항에 있어서,상기 커맨드는 상기 제2 동작 모드에서 상기 제3 동작 클럭 싸이클 후의 제4 동작 클럭 싸이클에 응답하여 인가됨을 특징으로 하는 컬럼 선택선 신호 생성 장치.
- 연속된 제1 내지 제3 동작 클럭 싸이클을 적어도 갖는 클럭 신호에 응답하여 동작하는 반도체 메모리 장치의 컬럼 선택선 신호 생성 장치에 있어서:상기 제1 동작 클럭 싸이클에 응답하여 라이트 명령이 인가된 후 상기 제3 동작 클럭 싸이클에 응답하여 커맨드가 인가되는 경우에는 제1 동작 모드를 가지며, 상기 제1 동작 클럭 싸이클에 응답하여 라이트 명령이 인가된 후 상기 제3 동작 클럭 싸이클 이후의 동작 클럭 싸이클에 응답하여 상기 커맨드가 인가되는 경우에는 제2 동작 모드를 가지며, 상기 커맨드에 의해 생성된 컬럼 선택선 인에이블 신호가 입력된 경우에 제1,2 구간 제어신호에 응답하여 상기 제1,2 동작 모드에서 서로 다른 펄스 구간을 갖는 컬럼 선택선 신호를 생성하는 컬럼 선택선 신호 생성부; 및상기 제1 동작 모드에서는 상기 제2 동작 클럭 싸이클의 천이시점과 천이시점이 대체적으로 일치하는 프리 커맨드 펄스에 응답하여 상기 제1 구간 제어신호를 출력하고, 상기 제2 동작 모드에서는 디스에이블 신호에 응답하여 상기 제2 구간 제어신호를 상기 제1 구간 제어신호의 천이 시점과는 다르게 출력하는 구간 제어신호 생성부를 구비함을 특징으로 하는 컬럼 선택선 신호 생성 장치.
- 제8항에 있어서,상기 프리 커맨드 펄스는 상기 제1 동작 모드에서 상기 디스에이블 신호보다 먼저 생성되는 것을 특징으로 하는 컬럼 선택선 신호 생성 장치.
- 제9항에 있어서,상기 프리 커맨드 펄스는 상기 제2 동작 모드에서 상기 디스에이블 신호보다 늦게 생성되는 것을 특징으로 하는 컬럼 선택선 신호 생성 장치.
- 제8항에 있어서,상기 제1 구간 제어신호의 천이 시점은 상기 제2 구간 천이 시점보다 빠른 것을 특징으로 하는 컬럼 선택선 신호 생성 장치.
- 제9항에 있어서,상기 디스에이블 신호는 딜레이 셀에 의하여 상기 프리 커맨드 펄스보다 늦게 생성되는 것을 특징으로 하는 컬럼 선택선 신호 생성 장치.
- 연속된 제1 내지 제3 동작 클럭 싸이클을 적어도 갖는 클럭 신호에 응답하여 동작하며 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 단위 메모리 셀이 행과 열의 교차점에 매트릭스 형태로 연결된 메모리 블록을 복수로 가지는 메모리 셀 어레이;상기 메모리 셀들의 행을 선택하기 위한 로우 선택 회로; 및상기 제1 동작 클럭 싸이클에 응답하여 라이트 명령이 인가된 후 상기 제3 동작 클럭 싸이클에 응답하여 커맨드가 인가되는 경우에는 제1 동작 모드를 가지며, 상기 제2 동작 클럭 싸이클에 응답하여 라이트 명령이 인가된 후 상기 제3 동작 클럭 싸이클 이후의 동작 클럭 싸이클에 응답하여 상기 커맨드가 인가되는 경우에는 제2 동작 모드를 가지며, 컬럼 선택선 인에이블 신호에 의해 인에이블되며 상기 제1 및 제2 동작 모드에서 서로 다른 동작 구간을 갖는 컬럼 선택선 신호에 의해 상기 메모리 셀들의 열을 선택하기 위한 컬럼 선택 회로를 가짐을 특징으로 하는 반도체 메모리 장치.
- 제13항에 있어서,상기 컬럼 선택선 인에이블 신호는 상기 클럭 신호에 응답하여 인가된 상기 커맨드에 의하여 생성된 동작 활성화 신호에 응답하여 생성되어짐을 특징으로 하는 반도체 메모리 장치.
- 제14항에 있어서,상기 상기 컬럼 선택선 인에이블 신호가 입력된 경우에 제1, 2 구간 제어신호에 응답하여 서로 다른 동작 구간을 갖는 컬럼 선택선 신호를 생성하는 컬럼 선택선 신호 생성부; 및상기 제1 동작 모드에서는 상기 동작 활성화 신호에 응답하여 상기 제1 구간 제어신호를 출력하고, 상기 제2 동작 모드에서는 컬럼 선택선 디스에이블 신호에 응답하여 상기 제1 구간 제어신호의 천이 시점보다 늦은 상기 제2 구간 제어신호를 출력하는 구간 제어신호 생성부를 구비함을 특징으로 하는 반도체 메모리 장치.
- (삭제)
- 제15항에 있어서,상기 컬럼 선택선 디스에이블 신호는 상기 제2 동작 클럭 싸이클에 의해 활성화됨을 특징으로 하는 반도체 메모리 장치.
- 제17항에 있어서,상기 커맨드는 상기 제1 동작 모드에서 상기 제3 동작 클럭 싸이클에 응답하여 인가됨을 특징으로 하는 반도체 메모리 장치.
- 제18항에 있어서,상기 커맨드는 상기 제2 동작 모드에서 상기 제3 동작 클럭 싸이클 후의 제4 동작 클럭 싸이클에 응답하여 인가됨을 특징으로 하는 반도체 메모리 장치.
- 연속된 제1 내지 제3 동작 클럭 싸이클을 적어도 갖는 클럭 신호에 응답하여 동작하며 데이터 억세스를 위해 메모리 셀과 연결되는 컬럼 라인을 선택하기 위한 컬럼 선택선 신호를 사용하는, 반도체 메모리 장치에서의 컬럼 선택 신호 생성 회로에 있어서:상기 제1 동작 클럭 싸이클에 응답하여 라이트 명령이 인가된 후 상기 제3 동작 클럭 싸이클에 응답하여 상기 데이터 억세스를 위한 커맨드가 인가되는 지의 유무를 체크하는 연속 판정부와;상기 연속 판정부에 동작적으로 연결되며 상기 연속 판정부의 체크 결과에 따라 서로 다른 펄스 구간을 갖는 컬럼 선택선 신호를 차별적으로 생성하는 신호 생성부를 구비함을 특징으로 하는 컬럼 선택 신호 생성 회로.
- (삭제)
- 연속된 제1 내지 제3 동작 클럭 싸이클을 적어도 갖는 클럭 신호에 응답하여 동작하며 데이터 억세스를 위해 메모리 셀과 연결되는 컬럼 라인을 선택하는 컬럼 선택회로를 구비한, 반도체 메모리 장치에서의 컬럼 선택선 신호 생성 방법에 있어서:상기 제1 동작 클럭 싸이클에 응답하여 라이트 명령이 인가된 후 상기 제3 동작 클럭 싸이클에 응답하여 상기 데이터 억세스를 위한 커맨드가 인가되는 지의 유무를 체크하여, 그 결과에 따라 서로 다른 펄스 구간을 갖는 컬럼 선택선 신호를 차별적으로 생성하는 것을 특징으로 하는 컬럼 선택선 신호 생성 방법.
- (삭제)
- 제1항에 있어서,상기 커맨드는 리드 명령, 라이트 명령 및 로우 프리챠지 명령 중 어느 하나인 것을 특징으로 하는 컬럼 선택선 신호 생성 장치.
- 제1항에 있어서,상기 컬럼 선택선 신호의 디스에이블은 상기 제1 동작 모드에서는 상기 커맨드에 의해 생성된 동작 활성화 신호에 의해 제어받고, 상기 제2 동작 모드에서는 컬럼 선택선 디스에이블 신호에 의해 제어받는 것을 특징으로 하는 컬럼 선택선 신호 생성 장치.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040104713A KR100610018B1 (ko) | 2004-12-13 | 2004-12-13 | 반도체 메모리 장치의 컬럼 선택선 신호 생성 장치 |
US11/272,900 US7295488B2 (en) | 2004-12-13 | 2005-11-14 | Apparatus and methods for generating a column select line signal in semiconductor memory device |
JP2005359515A JP5037006B2 (ja) | 2004-12-13 | 2005-12-13 | 半導体メモリ装置のカラム選択線信号生成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040104713A KR100610018B1 (ko) | 2004-12-13 | 2004-12-13 | 반도체 메모리 장치의 컬럼 선택선 신호 생성 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060066203A KR20060066203A (ko) | 2006-06-16 |
KR100610018B1 true KR100610018B1 (ko) | 2006-08-08 |
Family
ID=36583628
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040104713A KR100610018B1 (ko) | 2004-12-13 | 2004-12-13 | 반도체 메모리 장치의 컬럼 선택선 신호 생성 장치 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7295488B2 (ko) |
JP (1) | JP5037006B2 (ko) |
KR (1) | KR100610018B1 (ko) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100821573B1 (ko) * | 2006-04-05 | 2008-04-15 | 주식회사 하이닉스반도체 | 반도체 메모리의 컬럼 선택신호 생성장치 |
DE102006029169B4 (de) * | 2006-06-24 | 2009-03-26 | Qimonda Ag | Speicherbaustein mit veränderbarer Spaltenselektionsdauer |
KR100868251B1 (ko) * | 2007-03-22 | 2008-11-12 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
KR100852002B1 (ko) * | 2007-05-14 | 2008-08-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 컬럼 선택신호의 펄스 폭 제어회로 |
KR100881134B1 (ko) * | 2007-06-27 | 2009-02-02 | 주식회사 하이닉스반도체 | 컬럼 엑세스 제어 장치 |
KR100924347B1 (ko) * | 2008-01-03 | 2009-10-30 | 주식회사 하이닉스반도체 | 컬럼 선택 신호 제어 장치 및 방법 |
KR100967112B1 (ko) * | 2008-11-10 | 2010-07-05 | 주식회사 하이닉스반도체 | 출력 인에이블 신호 생성회로 |
KR100980061B1 (ko) * | 2008-12-23 | 2010-09-03 | 주식회사 하이닉스반도체 | 제어신호 생성회로 |
KR101020290B1 (ko) | 2009-01-12 | 2011-03-07 | 주식회사 하이닉스반도체 | 버스트모드 제어회로 |
KR101047003B1 (ko) * | 2009-06-26 | 2011-07-06 | 주식회사 하이닉스반도체 | 프리차지신호 생성회로 및 반도체 메모리 장치 |
KR101052078B1 (ko) * | 2010-02-26 | 2011-07-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 동작 방법 |
US9563253B2 (en) | 2013-03-12 | 2017-02-07 | Intel Corporation | Techniques for power saving on graphics-related workloads |
US9715909B2 (en) | 2013-03-14 | 2017-07-25 | Micron Technology, Inc. | Apparatuses and methods for controlling data timing in a multi-memory system |
KR102686058B1 (ko) * | 2016-09-06 | 2024-07-17 | 에스케이하이닉스 주식회사 | 반도체장치 |
US11462261B2 (en) * | 2019-10-10 | 2022-10-04 | Micron Technology, Inc. | Methods of activating input/output lines of memory devices, and related devices and systems |
US11715503B2 (en) | 2021-03-26 | 2023-08-01 | Changxin Memory Technologies, Inc. | Signal generation circuit and memory |
CN116072169A (zh) * | 2021-11-03 | 2023-05-05 | 长鑫存储技术有限公司 | 存储器读写电路、存储器控制方法及电子设备 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0157289B1 (ko) * | 1995-11-13 | 1998-12-01 | 김광호 | 컬럼 선택 신호 제어회로 |
US6038176A (en) * | 1997-12-10 | 2000-03-14 | Winbond Electronics Corporation | Presettable semiconductor memory device |
JPH11306758A (ja) * | 1998-04-27 | 1999-11-05 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2000021198A (ja) * | 1998-06-30 | 2000-01-21 | Mitsubishi Electric Corp | 同期型半導体集積回路装置 |
JP2003059264A (ja) * | 2001-08-08 | 2003-02-28 | Hitachi Ltd | 半導体記憶装置 |
US6972978B1 (en) * | 2002-03-15 | 2005-12-06 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices with block select and pipelined virtual sector look-up control and methods of operating same |
KR100416622B1 (ko) * | 2002-04-27 | 2004-02-05 | 삼성전자주식회사 | 동기식 반도체 메모리장치의 컬럼 디코더 인에이블 타이밍제어방법 및 장치 |
ITMI20021540A1 (it) | 2002-07-12 | 2004-01-12 | St Microelectronics Srl | Regolatore di tensione multifase di tipo buck |
JP2004178729A (ja) * | 2002-11-28 | 2004-06-24 | Hitachi Ltd | 半導体記憶装置 |
-
2004
- 2004-12-13 KR KR1020040104713A patent/KR100610018B1/ko not_active IP Right Cessation
-
2005
- 2005-11-14 US US11/272,900 patent/US7295488B2/en not_active Expired - Fee Related
- 2005-12-13 JP JP2005359515A patent/JP5037006B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20060126421A1 (en) | 2006-06-15 |
JP2006172702A (ja) | 2006-06-29 |
JP5037006B2 (ja) | 2012-09-26 |
US7295488B2 (en) | 2007-11-13 |
KR20060066203A (ko) | 2006-06-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5037006B2 (ja) | 半導体メモリ装置のカラム選択線信号生成装置 | |
US6459641B2 (en) | Semiconductor memory device | |
JP5160770B2 (ja) | レイテンシー制御回路及びその方法、そして、自動プリチャージ制御回路及びその方法 | |
KR100840692B1 (ko) | 기입 회복시간 제어회로를 포함하는 반도체 메모리 장치 및기입 회복시간 제어방법 | |
US6172928B1 (en) | Semiconductor memory device with normal mode and power down mode | |
US7599238B2 (en) | Semiconductor memory device and driving method thereof | |
JP3604291B2 (ja) | ダブルレートの入出力回路を有するメモリデバイス | |
US6021077A (en) | Semiconductor memory device controlled in synchronous with external clock | |
JPH0765579A (ja) | 半導体メモリ装置 | |
KR100510491B1 (ko) | 부분 활성화 구조를 가지고 페이지 모드 동작이 가능한반도체 메모리 장치 및 그 동작 방법 | |
KR100533696B1 (ko) | 반도체 장치 및 그 제어 방법 | |
JP4307894B2 (ja) | 同期式半導体メモリ装置のカラムデコーダ・イネーブルタイミングの制御方法及びその装置 | |
KR100430658B1 (ko) | Cas 레이턴시가 1 동작과 cas 레이턴시가 2 이상인동작을 양립시키는 것이 가능한 반도체 기억 장치 | |
JPH11306758A (ja) | 半導体記憶装置 | |
US7145820B2 (en) | Semiconductor memory device for reducing chip area | |
JP4402439B2 (ja) | 改善されたデータ書き込み制御回路を有する4ビットプリフェッチ方式fcram及びこれに対するデータマスキング方法 | |
KR19980041228A (ko) | 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로 | |
KR20050041621A (ko) | 로우 경로 제어회로를 갖는 반도체 메모리 소자 및 그의구동방법 | |
JP5480146B2 (ja) | 読取列選択信号と読取データバス事前充電制御信号のインタロック | |
KR100900776B1 (ko) | 반도체 메모리 장치 | |
US5701273A (en) | Memory device | |
US7366822B2 (en) | Semiconductor memory device capable of reading and writing data at the same time | |
KR100341343B1 (ko) | 고속 액세스가 가능한 다이렉트형 감지 증폭기를 구비한 반도체 메모리 | |
KR20050032892A (ko) | 동시에 리드와 라이트가 가능한 반도체메모리장치 | |
JP2001236788A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120801 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20130731 Year of fee payment: 8 |
|
LAPS | Lapse due to unpaid annual fee |