DE102006029169B4

DE102006029169B4 - Speicherbaustein mit veränderbarer Spaltenselektionsdauer

Info

Publication number: DE102006029169B4
Application number: DE102006029169A
Authority: DE
Inventors: Helmut Schneider; Dominique Dr. Savignac
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2006-06-24
Filing date: 2006-06-24
Publication date: 2009-03-26
Anticipated expiration: 2026-06-25
Also published as: DE102006029169A1; US20080002515A1

Abstract

Speicherbaustein, der mindestens eine in Zeilen und Spalten organisierte Matrix aus Speicherzellen enthält und dessen Betrieb auf der Basis eines Grundtaktsignals (CLK) der Frequenz f_C taktgesteuert ist und bei welchem der Zugriff auf eine gewählte Speicherzelle (20) innerhalb einer adressierten Matrixzeile durch Schließen eines adressierten Spaltenselektionsschalters (33) erfolgt, welcher der Matrixspalte zugeordnet ist, in der sich die gewählte Speicherzelle befindet, um eine Verbindung zum Übertragen eines Datenbits zwischen dieser Zelle und einem Datenweg (LD, MD) herzustellen,
mit einem Impulsgenerator (60), der im Lesebetrieb und im Schreibbetrieb des Speicherbausteins durch einen Spaltenselektionsbefehl (RD, WR) gestartet wird, um einen Spaltenselektionsimpuls (CS) zu erzeugen, der den adressierten Spaltenselektionsschalter (33) schließt und für die Dauer dieses Impulses geschlossen hält,
dadurch gekennzeichnet,
dass der Impulsgenerator (60) einen ersten Impulszeitgeber (70) enthält zur Vorgabe einer festen Zeit T_F für die Länge T_S des Spaltenselektionsimpulses (CS), und einen zweiten Impulszeitgeber (80) zur Vorgabe einer...

Description

Die Erfindung betrifft allgemein einen Speicherbaustein, der mindestens eine in Zeilen und Spalten organisierte Matrix aus Speicherzellen enthält. Die Erfindung bezieht sich speziell auf die Spaltenselektion an einer solchen Speichermatrix. Ein vorteilhaftes Anwendungsgebiet sind DRAN-Bausteine.
In den üblichen DRAM-Bausteinen ist die Vielzahl der binären Speicherzellen in mehreren separaten Bereichen zusammengefasst. Üblicherweise bilden die Zellen jedes Speicherbereiches eine Matrix aus Zeilen (rows) und Spalten (columns), und jeder Spalte ist ein lokaler Schreib/Leseverstärker zugeordnet, der im Folgenden kurz als "Lokalverstärker" bezeichnet wird. Jeder dieser Verstärker ist über eine zugeordnete Bitleitung mit allen Speicherzellen der betreffenden Spalte verbunden. Jede Zeile kann selektiv durch Aktivierung einer zugeordneten Zeilenselektionsleitung ("Wortleitung") adressiert werden. Das entsprechende Aktivierungssignal wird in einem Wortleitungsdecoder (Zeilendecoder) aus einer Zeilenadresse abgeleitet. Die Aktivierung bewirkt, dass jede Zelle der betreffenden Zeile ihren Speicherinhalt dem der betreffenden Spalte zugeordneten Lokalverstärker mitteilt, der daraufhin in einem Zustand verriegelt ("gelatcht") wird, in welchem er ein verstärktes Signal erzeugt, das den Binärwert des gespeicherten Datums darstellt.
Entlang jeder Matrixzeile erstrecken sich eine oder mehrere lokale Datenleitungen, und jede Datenleitung ist mehreren Lokalverstärkern gemeinsam zugeordnet. Jedem Lokalverstärker ist ein eigener Spaltenselektionsschalter individuell zugeordnet, der durch ein Spaltenselektionssignal geschlossen werden kann, um den Verstärker mit der zugeordneten lokalen Datenleitung zu verbinden. Die lokale Datenleitung kann über einen Leitungsschalter mit einer zugeordneten Master-Datenleitung verbunden werden, welche mehreren Speicherbereichen gemeinsam ist. Jede Master-Datenleitung führt zu einem zugeordneten "Masterverstärker", der seinerseits mit einem zugeordneten Datenanschluss zur Ausgabe gelesener Daten und zur Eingabe zu schreibender Daten verbunden ist.
Durch Schließen eines Spaltenselektionsschalters wird über die jeweils zugeordnete lokale Datenleitung und den weiteren Datenpfad die Verbindung zu einem der erwähnten Datenanschlüsse hergestellt. Im Lesebetrieb wird über jeden geschlossenen Spaltenselektionsschalter das im zugeordneten Lokalverstärker verstärkte und gelatchte Datum der adressierten Speicherzelle zum Masterverstärker übertragen, und im Schreibbetrieb wird das am Masterverstärker eingegebene Datum über den geschlossenen Spaltenselektionsschalter an den zugeordneten Lokalverstärker übertragen, der daraufhin entweder seinen vorherigen Latchzustand behält (wenn das Schreibdatum dem bisherigen Datum entspricht) oder in den komplementären Latchzustand umgeworfen wird (wenn das Schreibdatum anders ist als das bisherige Datum).
Um im Lesebetrieb ein gelesenes Datum wirksam vom Lokalverstärker zum Masterverstärker zu übertragen und im Schreibbetrieb ein Schreibdatum wirksam von der zugeordneten Datenleitung in den Lokalverstärker zu latchen, muss der zugeordnete Spaltenselektionsschalter jeweils eine gewisse Mindestzeit geschlossen bleiben. Bei gegebener Potentialdifferenz zwischen den beiden definierten Logikpegeln, welche die Binärdaten "0" und "1" auf den Datenleitungen eindeutig darstellen sollen, ist diese Mindestzeit für den Lesebetrieb umso kürzer, je stärker der Lokalverstärker ist. Es ist jedoch nicht ratsam, die Lokalverstärker mit hohem Verstärkungsfaktor auszulegen, um die besagte Mindestzeit möglichst kurz zu machen. Starke Lokalverstärker würden jeweils viel Integrationsfläche benötigen, so dass es problematisch wäre, sie in so engem Abstand unterzubringen, wie es der Spaltenabstand der Speicherzellenmatrix fordert.
Um den Schaltungsaufwand gering zu halten, ist es vorteilhaft und auch üblich, die Impulsdauer und somit die Schließdauer von Spaltenselektionsschaltern, im Folgenden als "Spaltenselektionsdauer" bezeichnet, für den Lesebetrieb und den Schreibbetrieb gleich zu bemessen. Die Mindestdauer ist durch konstruktive Merkmale des Speicherbausteins wie z. B. die Verstärkung der Lokalverstärker und die Ladezeitkonstanten der jeweils benutzten Datenleitungswege vorgegeben. Das Schließen eines jeden ausgewählten Spaltenselektionsschalters erfolgt durch einen Spaltenselektionsimpuls, der in Ansprache auf einen internen Schreib- oder Lesebefehl an eine zum betreffenden Schalter führende Steuerleitung gelegt wird und diesen Schalter bis zum Ende des Impulses geschlossen hält.
Wie jede Digitalschaltung unterliegen auch DRAM-Bausteine einer Taktsteuerung, wobei ein übergeordnetes Taktsignal CLK, das aus regelmäßig aufeinander folgenden steigenden und fallenden Impulsflanken besteht, das Zeitnormal für die Abfolge einer Vielzahl einzelner Operationen und Steuervorgänge bildet. So wird auch die zeitliche Aufeinanderfolge einer Serie von Schreib- oder Lesezugriffen auf Speicherzellen derselben Matrixzeile, also der "Zugriffstakt", unter Heranziehung dieses Zeitnormals gesteuert. Hierbei wird die Periode des Zugriffstaktes, also die Zeit von einem Zugriff zum nächsten, definiert durch eine bestimmte Anzahl von (ganzen oder halben) Perioden T_C des übergeordneten Taktsignals CLK. Das heißt, diese Zeit und somit auch die höchstens verfügbare Gesamtzeit für die Dauer T_S eines Spaltenselektionsimpulses ist proportional zur Periodendauer T_C des Taktsignals CLK bzw. umgekehrt proportional zur Taktfrequenz f_C = 1/T_C.
Aus der US 2006/0 126 421 A1 ist ein Stand der Technik gemäß der vorstehenden Beschreibung bekannt, bei dem die Dauer des Spaltenselektionsimpulses (CSL) je nach Betriebsart umgeschaltet werden kann.
Die US 60 55 194 A zeigt einen Speicherbaustein, bei dem die Dauer des Spaltenselektionsimpulses aus der Periodendauer des Grundsignals abgeleitet wird.
Ein Speicherbaustein sollte in der Lage sein, über einen definierten Bereich von Taktfrequenzen f_C einwandfrei zu funktionieren. Die Aufgabe der Erfindung besteht darin, eine Anordnung zur Aktivierung der Spaltenselektion in einem Speicherbaustein so auszubilden, dass sie innerhalb eines weiten Bereichs von Taktfrequenzen zufrieden stellend arbeitet. Diese Aufgabe wird erfindungsgemäß durch die im Patentanspruch 1 angegebenen Merkmale gelöst.
Gegenstand der Erfindung ist demnach ein Speicherbaustein, der mindestens eine in Zeilen und Spalten organisierte Matrix aus Speicherzellen enthält und dessen Betrieb auf der Basis eines Grundtaktsignals der Frequenz f_C taktgesteuert ist und bei welchem der Zugriff auf eine gewählte Speicherzelle innerhalb einer adressierten Matrixzeile durch Schließen eines adressierten Spaltenselektionsschalters erfolgt, welcher der Matrixspalte zugeordnet ist, in der sich die gewählte Speicherzelle befindet, um eine Verbindung zum Übertragen eines Datenbits zwischen dieser Zelle und einem Datenweg herzustellen. Vorgesehen ist ein Impulsgenerator, der im Lesebetrieb und im Schreibbetrieb des Speicherbausteins durch einen Spaltenselektionsbefehl gestartet wird, um einen Spaltenselektionsimpuls zu erzeugen, der den adressierten Spaltenselektionsschalter schließt und für die Dauer dieses Impulses geschlossen hält. Gemäß der Erfindung enthält der Impulsgenerator einen ersten Impulszeitgeber zur Vorgabe einer festen Zeit T_F für die Länge T_S des Spaltenselektionsimpulses, und einen zweiten Impulszeitgeber zur Vorgabe einer frequenzabhängigen, zur Taktsignalperiode T_C = 1/f_C proportionalen Zeit T_V für die Länge des Spaltenselektionsimpulses.
In besonderer Ausführungsform der Erfindung ist der Impulsgenerator so ausgebildet, dass er den ersten Impulszeitgeber wirksam werden lässt, wenn die Taktfrequenz f_C niedriger ist als ein gewählter Schwellenwert f_TH, und ansonsten den zweiten Impulszeitgeber wirksam werden lässt.
Es sind Speicherbausteine bekannt, in denen die Länge des die adressierten Spaltenselektionsschalter schließenden Steuer impulses, sprich die Spaltenselektionsdauer, fest bemessen ist. Andererseits sind auch Speicherbausteine bekannt, in denen die Spaltenselektionsdauer variabel ist und umgekehrt proportional zur jeweiligen Taktfrequenz bemessen wird. Bisher wurde aber nicht vorgeschlagen oder auch nur nahegelegt, eine Möglichkeit vorzusehen, um zwischen beiden Bemessungsarten zu wechseln.
Die Erfindung beruht auf der Erkenntnis, dass es bei fester Bemessung der Spaltenselektionsdauer besondere Probleme geben kann, wenn die Taktfrequenz f_C eine gewisse Grenze überschreitet und somit die Dauer vom Beginn bis zum Ende eines Schreib- oder Lesezyklus eine gewisse Länge unterschreitet. Hierbei kann innerhalb eines jeden Zyklus die Pause nach jedem Steuerimpuls so kurz geraten, dass nicht mehr genügend Zeit verfügbar ist, um gewisse Ladezustände für den Abschluss des Zyklus herzustellen. Eine weitere Erkenntnis ist, dass es bei taktabhängiger Bemessung der Spaltenselektionsdauer andere Probleme geben kann, wenn die Taktfrequenz f_C so niedrig ist, dass der Spaltenselektionsimpuls viel länger dauert, als es zum erfolgreichen Lesen bzw. Schreiben notwendig ist. Dies ist unerwünscht aus Gründen des Stromverbrauchs und der Störungsempfindlichkeit. Je länger nämlich die Spaltenselektionsdauer ist, desto höher ist der Stromverbrauch und desto größer ist auch die Wahrscheinlichkeit der Einkopplung von Störsignalen in den Datenübertragungspfad.
Dank der erfindungsgemäßen Steuerbarkeit der Spaltenselektionsdauer kann ein Speicherbaustein über einen weiten Bereich von Taktfrequenzen unter Minderung der vorstehend genannten Probleme betrieben werden. Wie später noch erläutert werden wird, hat die Erfindung auch besondere Vorteile beim Testbetrieb des Speicherbausteins. Gegenstand der Erfindung ist somit auch ein Verfahren zum Testen eines erfindungsgemäß ausgebildeten Speicherbausteins.
Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen gekennzeichnet. Die Erfindung wird nachstehend anhand von Zeichnungen näher erläutert.
1 zeigt schematisch den Datenweg zwischen einer Speicherzelle und einem Datenanschluss in einem Speicherbaustein in Verbindung mit einem Ausführungsbeispiel eines erfindungsgemäßen Impulsgenerators für Spaltenselektionsimpulse;
2 ist ein Diagramm, worin für einen Lesezyklus die Signale und Potentialverläufe an verschiedenen Orten der Anordnung nach 1 über einer gemeinsamen Zeitkoordinate dargestellt sind;
3 ist ein Diagramm, worin für einen Schreibzyklus die Signale und Potentialverläufe an verschiedenen Orten der Anordnung nach 1 über einer gemeinsamen Zeitkoordinate dargestellt sind;
4 zeigt Details einer Ausführungsform eines erfindungsgemäßen Impulsgenerators;
5 zeigt eine modifizierte Version des Inpulsgenerators nach 4 zur Durchführung von Tests eines Speicherbausteins;
6 ist ein Diagramm, worin eine Schreiboperation für einen Testbetrieb eines Speicherbausteins veranschaulicht ist;
7 und 8 zeigen weitere Modifikationen des Impulsgenerators nach 5 zur optionalen Durchführung von Burn-In-Tests.
In der nachstehenden Beschreibung werden die beiden Logikpotentiale mit H und L bezeichnet, wobei H für das "hohe" Potential steht, welches auch den Binär- oder Logikwert "1" repräsentiert, und L (= low) für das "niedrige" Potential steht, das in dem gezeigten Schaltungsbeispiel negativ gegenüber H ist und den Binär- oder Logikwert "0" repräsentiert.
Die 1 zeigt eine Speicherzelle 20 in einer beliebigen Zeile x und irgendeiner Spalte y einer Speichermatrix 10 ei nes DRAM-Bausteins und den Datenübertragungsweg zwischen dieser Spalte und einem Datenanschluss 53 zur Ein- und Ausgabe von Speicherdaten. Der Datenübertragungsweg ist Bestandteil eines Datenwegnetzes. In diesem Netz lassen sich verschiedene lokale Datenleitungen LD, die verschiedenen Bereichen bzw. Zellengruppen der Speichermatrix zugeordnet sind, über jeweils einen selektiv betätigbaren Leitungsschalter 43 mit einer Master-Datenleitung MD verbinden, die ihrerseits über einen Masterverstärker 52 mit einem zugeordneten Datenanschluss 53 zur Ein- und Ausgabe von Speicherdaten verbunden ist.
Jede Speicherzelle der Matrix 10 ist in der gleichen Weise aufgebaut wie die dargestellte Speicherzelle 20. Sie enthält eine Kapazität (Kondensator) 21, die das eigentliche Speicherelement bildet und deren Ladezustand den Binär- oder Datenwert "1" (geladen) oder "0" (ungeladen) repräsentiert. Die eine Seite des Speicherkondensators 21 liegt auf festem Potential, im gezeigten Fall auf L-Potential, und die andere Seite ist über den Kanal eines als N-FET auslegten Auswahltransistors 22 mit einer der beiden Adern einer zugeordneten zweiadrigen Bitleitung BL verbunden. Das Gate des Auswahltransistors 22 liegt an einer Wortleitung WL, die allen Zellen derselben Matrixzeile zugeordnet ist. Gemäß dem üblichen Sprachgebrauch wird eine der Adern als "True"-Bitleitungsader BLt und die andere als "Complement"-Bitleitungsader BLc bezeichnet. Im dargestellten Fall ist der Auswahltransistor 22 an die True-Bitleitungsader BLt angeschlossen, ebenso wie die Auswahltransistoren aller anderen Zellen der gleichen Wortleitung WL (die Anschlussweise wechselt üblicherweise von Wortleitung zu Wortleitung).
An die Bitleitungsadern BLt und BLc ist ein Lokalverstärker 32 mit symmetrischem Eingang und symmetrischem Ausgang angeschlossen. Der Lokalverstärker 32 enthält ein erstes Transistorpaar, bestehend aus zwei p-Kanal-Feldeffekttransistoren (P-FETs) P1 und P2, und ein zweites Transistorpaar, bestehend aus zwei n-Kanal-Feldeffekttransistoren (N-FETs) N1 und N2. Die Sourceelektroden der P-FETs P1 und P2 sind an einem Schaltungspunkt zusammengekoppelt, dem ein erstes (positives) Vorspannungspotential VSP zuführbar ist. Die Sourceelektroden der N-FETs N1 und N2 sind an einem Schaltungspunkt zusammengekoppelt, dem ein zweites (negatives) Vorspannungspotential VSN zuführbar ist. Die Drainelektroden der Transistoren P1 und N1 und die Gateelektroden der Transistoren P2 und N2 sind mit der Bitleitungsader BLt verbunden und außerdem über einen ersten Zweig eines zweipoligen Spaltenselektionsschalters 33 mit einer ersten Ader LDt einer lokalen Datenleitung LD verbindbar. In ähnlicher Weise sind Drainelektroden der Transistoren P2 und N2 und die Gateelektroden der Transistoren P1 und N1 mit der Bitleitungsader BLc verbunden und außerdem über den zweiten Zweig des Spaltenselektionsschalters 33 mit einer zweiten Ader LDc der lokalen Datenleitung LD verbindbar.
Weitere Einzelheiten der in 1 gezeigten Schaltungsanordnung und auch der Betrieb zum Schreiben und Lesen eines Datums an der Speicherzelle 20 werden nachstehend unter Bezugnahme auf die in 2 und 3 gezeigten Diagramme erläutert. In diesen Diagrammen sind Potentialübergänge der Einfachheit halber durch geradlinige Rampen dargestellt; in Wirklichkeit folgen diese Übergänge jeweils einer Exponentialfunktion.
Zunächst sei anhand der 2 die Vorbereitung und Durchführung eines Lesezyklus beschrieben. Im Ruhezustand, vor Einleitung des Zellenzugriffs, werden alle Wortleitungen auf L-Pegel gehalten, so dass die Auswahltransistoren 22 aller Zellen sperren. Im Ruhezustand wird ferner ein Vorladesignal PRE im aktiven Zustand (d. h. auf H-Potential) gehalten, um einen Vorladeschalter 31 geschlossen zu halten und dadurch beide Bitleitungsadern BLt und BLc auf ein gemeinsames Vorladepotential M zu legen, das möglichst genau in der Mitte zwischen L- und H-Pegel liegt. Ein ähnlicher Vorladeschalter 41, der in gleicher Weise vom Vorladesignal PRE gesteuert wird, befindet sich an den Adern LDt und LDc der lokalen Datenleitung LD, um diese Adern ebenfalls auf M-Potential zu egalisieren. Bei aktivem Vorladesignal PRE wird der Leitungsschalter 43 offen (d. h. gesperrt bzw. nichtleitend) gehalten, was in 1 dadurch symbolisiert ist, dass als Steuersignal für diesen Schalter die invertiert Version PRE des Vorladesignals angegeben ist.
Während des Ruhezustandes sind auch die Signale VSN und VSP auf M-Pegel gehalten, so dass der Lokalverstärker 32 im Schwebezustand ist. Im Ruhezustand ist auch der Spaltenselektionsschalter 33 offen (d. h. gesperrt bzw. nichtleitend), so dass der Lokalverstärker 32 von der lokalen Datenleitung LD abgetrennt ist. Wegen des offenen Zustandes des Leitungsschalters 43 ist die lokale Datenleitung LD ihrerseits von der Master-Datenleitung MD abgetrennt. So lange der Spaltenselektionsschalter 33 offen ist, bleibt ein weiterer Vorladeschalter 51 an der Master-Datenleitung geschlossen, um die beiden Adern MDt und MDc auf einem Vorladepotential gleich dem H-Pegel zu halten.
Zur Vorbereitung des Zellenzugriffs wird zunächst, zum Zeitpunkt t1, ein Aktivierungsbefehl ACT erzeugt, wodurch das Signal PRE unwirksam gemacht wird, um die Vorladeschalter 31 und 41 zu öffnen und somit die alle Bitleitungen BL und alle lokalen Datenleitungen LD vom Vorladepotential M zu trennen, und den Leitungsschalter 43 zu schließen, so dass beide Adern LDt und LDc der lokalen Datenleitung LD auf das H-Vorladepotential der Master-Datenleitungen MD gehen. Etwa gleichzeitig wird die Wortleitung WL(x) einer durch eine Zeilenadresse ausgewählten Zeile x aktiviert, d. h. auf H-Pegel gehoben, den sie nach einer gewissen Ladezeit zum Zeitpunkt t2 erreicht, so dass die Auswahltransistoren 22 in allen Speicherzellen 20 der betreffenden Zeile leitend werden. Die Wortleitungsaktivierung erfolgt über einen zugeordneten Wortleitungstreiber 23, der von einem Zeilendecoder (nicht gezeigt) gemäß einer decodierten Zeilenadresse x ausgewählt und durch den Aktivierungsbefehl ACT aktiv geschaltet wird.
Ab dem Leitendwerden des Auswahltransistors 22 empfängt die Bitleitungsader BLt das Potential, welches den bisherigen Ladezustand der Zelle 21 und somit den Binärwert des gespeicherten Datums repräsentiert. Als Beispiel ist in 2 der Fall gezeigt, dass die dargestellte Zelle 20 der adressierten Zeile ungeladen ist, also den Binärwert "0" speichert. Auf der zugeordneten Bitleitungsader BLt erfolgt in diesem Fall eine kleine Potentialabsenkung unter den M-Pegel, so dass BLt negativ gegenüber BLc wird.
Eine kurze Zeit später, nach Ablauf einer Sicherheitszeit zum Zeitpunkt t3, wenn die Potentialänderung an der Bitleitungsader BLt ein Maß erreicht hat, das eindeutig gegenüber Rauscherscheinungen diskriminierbar ist, wird das Signal VSN auf L-Pegel und das Signal VSP auf H-Pegel geschaltet. Hiermit wird der Lokalverstärker 32 eingeschaltet, indem er nun seine volle Versorgungsspannung und seinen Betriebsstrom aus den Quellen der beiden Signale erhält. Hat eine Potentialabsenkung an BLt stattgefunden, wie in 2 gezeichnet, dann werden die Transistoren P1 und N2 in Richtung zunehmender Leitfähigkeit und die Transistoren P2 und N1 in Richtung zunehmender Sperrung getrieben, so dass BLt in Richtung zum L-Potential gezogen wird und die andere Bitleitungsader BLc in Richtung zum das H-Potential gezogen wird. Infolge der Mitkopplung zwischen P1 und N2 und zwischen P2 und N1 bzw. der Gegenkopplung zwischen P1 und P2 und zwischen N1 und N2 führt dieser Vorgang zur Verriegelung des Endzustandes, so dass der Datenwert "0" im Lokalverstärker gelatcht ist (im Falle, dass das gespeicherte Datum eine "1" ist, wird BLt positiv gegenüber BLc, und am Lokalverstärker 32 ergibt sich der entgegengesetzte Endzustand, also das Latchen einer "1, wobei BLt auf H-Pegel und BLc auf L-Pegel gezogen ist). Die nun "auseinandergezogene" Potentialdifferenz zwischen den Bitleitungsadern BLt und BLt wird an die Speicherzelle zurück übertragen, de ren Speicherinformation auf diese Weise aufgefrischt wird. Zum Zeitpunkt t4 ist dieser Vorgang abgeschlossen und der Lokalverstärker 32 voll aktiviert.
Der vorstehend beschriebene Vorgang läuft an allen Spalten der adressierten Zeile gleichzeitig ab, so dass zum Zeitpunkt t4 auch die den anderen Spalten zugeordneten Lokalverstärker (in 1 nicht gezeigt) im Latchzustand sind. Die Dauer der Zeitspanne t1–t4 ist eine systembedingte Wartezeit, die nach einem Aktivierungsbefehl abgewartet werden muss, bevor eine Schreib- oder Lesebetrieb gestartet werden darf. Erst nach dem Zeitpunkt t4 darf ein ausgewähltes Exemplar der Lokalverstärker 32 für den Lesebetrieb über die lokale Datenleitung LD und den Leitungsschalter 43 mit einer Master-Datenleitung MD verbunden werden.
Hierzu wird zu einem Zeitpunkt t5 ein interner Lesebefehl RD gegeben, und gleichzeitig wird der Spaltenselektionsschalter 33, welcher der adressierten Spalte y zugeordnet ist, geschlossen, und zwar durch Aktivierung einer diesem Schalter zugeordneten Steuerleitung CSL(y) für die Dauer eines Spaltenselektionsimpulses CS. Der Spaltenselektionsimpuls CS wird in einem Impulsgenerator 60 erzeugt, wo er durch den Lesebefehl RD ausgelöst wird, und gelangt über einen Spaltendecoder 13 auf die entsprechend der Spaltenadresse y ausgewählte Steuerleitung CSL(y). Der Vorladeschalter 51 an der Master-Datenleitung MD wird für die Dauer des Spaltenselektionsimpulses CS geöffnet, so dass für diese Dauer das H-Vorladepotential von den Master-Datenleitungsadern MDt und MDc abgekoppelt wird. Dies ist in 1 dadurch symbolisiert, dass als Steuersignal für den Schalter 51 die invertierte Version CS des Spaltenselektionsimpulses CS angegeben ist.
Mit dem Schließen des Spaltenselektionsschalters 33 zum Zeitpunkt t5 wird die in der beschriebenen Weise "auseinandergezogene" Potentialdifferenz H – L der Bitleitungsadern BLt, BLc auf die lokalen Datenleitungsadern LDt, LDc gekoppelt, die über den geschlossenen Leitungsschalter 43 mit den Master-Datenleitungsadern MDt, MDc verbunden sind.
Um das am Lokalverstärker 32 gelatchte Datum zum Masterverstärker 52 zu übertragen, wird auch ein Leitungsschalter 54, der zwischen der Master-Datenleitung MD und dem Verstärker 52 liegt, für die Dauer des Spaltenselektionsimpulses CS geschlossen. Für die Datenübertragung vom Lokalverstärker 32 zum Masterverstärker 52 müssen die bisherigen Ladezustände der lokalen Datenleitung LD und der Master-Datenleitung MD soweit überwunden werden, bis die sich ergebende Potentialdifferenz am Eingang des Masterverstärkers 52 genügt, um diesen Verstärker in einen dem Datum entsprechenden Zustand zu kippen (in 2 durch einen fetten Punkt am MDt-Potentialverlauf angedeutet). Der Ladestrom hierfür muss vom Lokalverstärker 32 aufgebracht werden. Dies dauert eine gewisse Zeitspanne t5–t6, die hier als Lese-Schaltverzögerung T_R bezeichnet sei. Die Zeitspanne T_R ist systembedingt und abhängig von der Stärke des Lokalverstärkers, von den Durchlassimpedanzen der Schalter 33, 43, 54, von den Ladezeitkonstanten der Leitungen LD und MD und von der vorher existierenden Ladung dieser Leitungen.
Die Dauer T_S des Spaltenselektionsimpulses CS für den Lesebetrieb muss also mindestens so groß sein wie T_R, d. h. der Spaltenselektionsschalter 33 darf nicht vor dem Zeitpunkt t6 wieder geöffnet werden. Im gezeigten Fall wird der Spaltenselektionsimpuls CS zu einem etwas späteren Zeitpunkt t7 beendet.
Mit dem Ende des Spaltenselektionsimpulses CS, also sobald der Lokalverstärker 32 wieder vom Datenübertragungsweg LD, MD getrennt ist, wird der Vorladeschalter 51 wieder geschlossen, und der Leitungsschalter 54 wird wieder geöffnet, so dass beide Adern MDt, MDc der Master-Datenleitung MD und beide Adern LDt, LDc der lokalen Datenleitung LD wieder auf das H-Vorladepotential streben. Nachdem dieser Potentialzustand erreicht ist, kann, während die Wortleitung WL(x) weiter aktiviert gehalten wird und alle Lokalverstärker eingeschaltet bleiben, eine weitere Speicherzelle der selben Zeile ausgelesen werden. Hierzu kann zu einem Zeitpunkt t8, der in genügendem Abstand auf t7 folgt, ein weiterer Lesebefehl RD gegeben werden, wodurch wiederum ein Spaltenselektionsimpuls CS erzeugt wird, der jedoch als Antwort auf eine neue Spaltenadresse auf die Steuerleitung eines anderen Spaltenselektionsschalters gegeben wird. Der für die Zeitspanne t5–t8 beschriebene Zyklus kann mehrmals wiederholt werden, jedes Mal durch einen Lesebefehl RD zum Zeitpunkt t8, wobei jedes Mal eine andere Spaltenadresse angelegt wird, um den Spaltenselektionsimpuls CS für die Schließung jeweils eines anderen Spaltenselektionsschalters anzulegen ("Fast-Page"-Modus).
Nach einem oder mehreren Lesezyklen an der selben Matrixzeile kann die gesamte Lesoperation beendet und der Ruhezustand wiederhergestellt werden, wie er vor dem Zeitpunkt t1 herrschte. Hierzu wird zum Zeitpunkt t8 am Ende des letzten Lesezyklus ein Vorladebefehl PR gegeben, wodurch das Vorladesignal PRE wieder auf H aktiviert wird, die Wortleitung WL auf L deaktiviert wird, die Versorgungspotentiale VSN und VSP des Lokalverstärkers 32 (und aller anderen Lokalverstärker des selben Matrixbereiches) wieder auf M-Potential gesetzt werden, der Leitungsschalter 43 wieder geöffnet wird und die Bitleitungsadern BLt, BLc sowie die lokalen Datenleitungsadern LDt, LDc wieder auf ihr Vorladepotential M gebracht werden.
Die 3 veranschaulicht die Vorbereitung und Durchführung eines Schreibzyklus für den Beispielsfall, dass in die Speicherzelle 20, die bisher eine "0" speicherte, eine "1" geschrieben werden soll. Die Vorbereitung des Zellenzugriffs vollzieht sich während der Zeitspanne t1'–t4' genau so wie es für die Zeitspanne t1–t4 in der 2 veranschaulicht ist, so dass sich zum Zeitpunkt t4' der gleiche Zustand ergibt wie zum Zeitpunkt t4 gemäß 2.
Der Schreibzyklus wird begonnen durch einen internen Schreibbefehl WR zu einem Zeitpunkt t5'. Vor dem Zeitpunkt t5' wurde, entsprechend der zu schreibenden "1", derjenige Anschluss des Masterverstärkers 52, welcher der Master-Datenleitungsader MDt zugeordnet ist, auf H-Potential gesetzt, und der andere Anschluss des Masterverstärkers 52, welcher der Master-Datenleitungsader MDc zugeordnet ist, wurde auf L-Potential gesetzt. Mit dem Schreibbefehl WR zum Zeitpunkt t5' wird der Spaltenselektionsimpuls CS begonnen, so dass der Leitungsschalter 54 am Masterverstärker 52 geschlossen wird. Hierdurch streben MDc und LDc zum L-Potential, während MDt und LDt auf H-Potential bleiben. Da mit dem Erscheinen des Spaltenselektionsimpulses CS auch der Spaltenselektionsschalter 33 schließt, wird der bisherige Zustand des Lokalverstärkers 32 umgeworfen, sobald die Potentialdifferenz zwischen den Adern LDt und LDc die hierzu erforderliche Schaltschwelle erreicht (in 3 durch einen fetten Punkt am LDc-Potentialverlauf angedeutet). Dies dauert eine gewisse Zeitspanne t5'–t6', die hier als Schreib-Schaltverzögerung T_W bezeichnet sei. Die Zeitspanne T ist systembedingt und umso länger, je schwächer der Masterverstärkers 52 ist und je höher die Durchlassimpedanzen der Schalter 33, 43, 54 und die Ladezeitkonstanten der Leitungen LD und MD sind und je stärker der Lokalverstärker ist.
Die Dauer T des Spaltenselektionsimpulses CS für den Schreibbetrieb muss also mindestens so groß sein wie T_W, d. h. der Spaltenselektionsschalter 33 darf nicht vor dem Zeitpunkt t6' wieder geöffnet werden. Im gezeigten Fall wird der Spaltenselektionsimpuls CS zu einem etwas späteren Zeitpunkt t7' beendet.
Schon ab dem Beginn des Spaltenselektionsimpulses zum Zeitpunkt t5' werden über den geschlossenen Schalter 33 die Bitleitungsader BLt und somit auch das Potential V21 am Speicherkondensator 21 der Zelle 20 von L nach H gezogen, während die Bitleitungsader BLc von H nach L gezogen wird. Den hierzu erforderlichen Ladestrom bringen nach dem Kippen des Lokalverstärkers 32 sowohl dieser Verstärker als auch der Masterverstärker 52 auf, so dass das Umladen der Bitleitungsadern BLt und BLc relativ schnell geht, so lange der Spaltenselektionsimpuls CS andauert.
Sobald der Spaltenselektionsimpuls CS endet, also ab dem Zeitpunkt t7', läuft das weitere Umladen der Bitleitung BL und des Zellenkondensators 21 mit langsamerer Geschwindigkeit. Das heißt, die Zellen-Umladezeit T_U vom Beginn der Schließung des Spaltenselektionsschalters 33 bis zum Zeitpunkt t9' der vollständigen Umladung des Zellenkondensators 21 ist umso länger, je kürzer die Schließdauer des Spaltenselektionsschalters (also die "Spaltenselektionsdauer" T_S) ist. Genauso gilt, dass die Zellen-Umladezeit T_U umso kürzer ist, je länger T_S ist.
In der 3 ist mit punktierten Linien der Verlauf der Ladungen an den Bitleitungsadern BLt, BLc und am Zellenkondensator 21 (und auch an den Datenleitungen LD und MD) für den Fall gezeigt, dass der Spaltenselektionsimpuls CS zu einem Zeitpunkt t7'' endet, der früher liegt als t7' Infolge der somit kürzeren Spaltenselektionsdauer T_S'' erreicht der Zellenkondensator 21 seinen endgültigen Ladezustand erst zu einem späteren Zeitpunkt t9'', was eine längere Zellen-Umladezeit T_U'' bedeutet. Die Wortleitung WL(x) darf natürlich nicht vor der vollständigen Umladung des Zellenkondensators 21' deaktiviert werden, weil ansonsten die Auswahltransistoren 22 an dieser Wortleitung vor Ablauf der Zellen-Umladezeit T_U gesperrt würden, so dass der Zellenkondensator 21 nicht vollständig umgeladen würde.
Ein weiterer Schreibzyklus an einer anderen Zelle der adressierten Matrixzeile kann jedoch schon vor dem Ende t9' der tatsächlichen Zellen-Umladezeit T_U begonnen werden, z. B. zu einem Zeitpunkt t8'. Hierbei bleibt die Wortleitung WL(x) weiter aktiviert, und alle Lokalverstärker bleiben eingeschaltet. So können relativ kurz nacheinander weitere Speicherzellen der selben Zeile angeschrieben werden, indem der über die Zeitspanne t5'–t8' gelaufene Zyklus mehrmals wiederholt wird, jeweils beginnend mit einem internen Lesebefehl WR, wobei Spaltenadresse y von Zyklus zu Zyklus geändert wird, um den Spaltenselektionsimpuls CS an jeweils einen anderen Spaltenselektionsschalter zu legen.
Soll die Schreiboperation durch einen Vorladebefehl PR beendet werden, um wieder den Ruhezustand einzustellen, wie er vor der Aktivierung zum Zeitpunkt t1' herrschte, dann darf dieser Vorladebefehl erst gegeben werden, nachdem die Zellen-Umladezeit T_U ab dem Beginn des letzen Spaltenselektionsimpulses CS abgelaufen ist. Aus diesem Grund enthalten die Spezifikationen eines Speicherbausteins auch eine feste absolute Zeitvorgabe T_WR für die Zeitspanne vom Beginn des letzen Spaltenselektionsimpulses einer Schreiboperation bis zur Abgabe des Vorladebefehls (Write Recovery Time). Die tatsächliche Zellen-Umladezeit T_U darf niemals länger sein als T_WR.
Durch den Vorladebefehl PR wird das Vorladesignal PRE wieder auf H aktiviert, die Wortleitung WL wird auf L deaktiviert, die Versorgungspotentiale VSN und VSP des Lokalverstärkers 32 (und aller anderen Lokalverstärker desselben Matrixbereiches) werden wieder auf M-Potential gesetzt, der Leitungsschalter 43 wird wieder geöffnet, und die Bitleitungsadern BLt, BLc sowie die lokalen Datenleitungsadern LDt, LDc werden wieder auf ihr Vorladepotential M gebracht.
Für die Zeitsteuerung der vorstehend beschriebenen Schreib- und Lesezyklen ist im Speicherbaustein eine Steuereinrichtung vorgesehen (nicht gezeigt), die unter dem Einfluss eines Taktsignals CLK die notwendigen Signale in der gewünschten Zeitfolge erzeugt. So ist auch die Zeitspanne t5'–t8' (3) und auch die ebenso lange Zeitspanne t5–t8 vom Beginn bis zum Ende eines Lesezyklus (2), die im Folgenden kurz als "Zyklusdauer" T_Z bezeichnet wird, vorgegeben durch eine feste Relation zur Taktfrequenz, z. B. durch eine ganze Anzahl n halber Taktfrequenzperioden T_C: TZ = n·TC/2 = n/2fC.
Wie bereits weiter oben erwähnt, sollte die Pausendauer T_Z – T_S vom Ende des Spaltenselektionsimpulses CS (Zeitpunkt t7 bzw. t7') bis zum Ende des Zugriffzyklus (Zeitpunkt t8 bzw. t8') ein gewisses Mindestmaß T_Pmin nicht unterschreiten, weil sich ansonsten die Steuerleitung CSL(y) und insbesondere auch die Datenleitungen LD und MD nicht bis zum Ende des Zyklus ausreichend regenerieren würden. Bei fester Bemessung der Impulsdauer T_S wird diese Pause umso kürzer, je höher die Taktfrequenz f_C ist. Bei hohen Taktfrequenzen kann also die Pausendauer unter das gewünschte Mindestmaß sinken.
Diese Gefahr lässt sich etwas mindern, wenn man dafür sorgt, dass die Impulsdauer T_S umgekehrt proportional zur Taktfrequenz ist, also sich in gleichem Maß und in gleicher Richtung wie die Zykluszeit T_Z ändert. Die erwähnte Pausendauer T_Z – T_S ändert sich dann zwar ebenfalls im gleichen Maß, bleibt aber immer auf einem endlichen Wert. Andererseits wurde aber gefunden, dass die taktabhängige Bemessung der Spaltenselektionsdauer T_S nachteilig für den Lesebetrieb ist, falls die Taktfrequenz relativ niedrig ist. Die in diesem Fall relativ lange Spaltenselektionsdauer kann dazu führen, dass sich Leckerscheinungen und Störungs-Einkopplungen bemerkbar machen, die das gelesene Datum verfälschen. Es gibt also nicht nur eine einzuhaltende Mindestdauer T_Smin für den Spaltenselektionsimpuls CS und eine einzuhaltende Mindestdauer für die anschließende Impulspause, sondern auch eine Maximaldauer T_Smax für den Impuls CS, die möglichst nicht überschritten werden sollte.
Mit dem in 1 gezeigten allgemeinen Aufbau des Impulsgenerators 60 lassen sich Spaltenselektionsimpulse CS erzeugen, welche die obigen Forderungen über einen weiten Bereich von Taktfrequenzen erfüllen. Der Impulsgenerator 60 enthält zwei Impulszeitgeber 70 und 80, die beide über ein ODER-Gatter 61 getriggert werden, wenn ein Lesebefehl RD oder ein Schreibbefehl WR gegeben wird. Die Triggerung bewirkt, dass die Ausgänge der beiden Impulszeitgeber 70 und 80 gleichzeitig von L-Pegel ("0") auf H-Pegel ("1") gehen. Diese beiden Ausgänge führen zu den Eingängen eines UND-Gatters 62, dessen Ausgang den Spaltenselektionsimpuls CS liefert und ab dem Zeitpunkt der Triggerung der beiden Impulszeitgeber 70 und 80 von L-Pegel auf H-Pegel geht, um den Impuls CS zu beginnen.
Der erste Impulszeitgeber 70 ist so ausgelegt, dass sein Ausgang wieder auf L-Pegel zurückfällt, sobald eine feste Zeitspanne T_F ab dem Zeitpunkt der Triggerung verstrichen ist. Dieses feste Zeitdauer T_F ist so bemessen, dass sie nicht kürzer als T_Smin ist. Die Minimaldauer T_Smin ist eine Größe, die vom Layout und von den Betriebsspannungswerten sowie von anderen Betriebsbedingungen des Speicherbausteins abhängt und für jeden Baustein-Typ empirisch oder durch Simulation ermittelt werden kann. Hierbei wäre der ungünstigste zu erwartende Fall zu berücksichtigen, d. h. derjenige, bei welchem die Zeitdauer zum Umwerfen des Masterverstärkers im Lesebetrieb und die Zeitdauer zum Umwerfen des Lokalverstärkers im Schreibbetrieb am längsten sind. In vorteilhafter Ausführungsform ist T_F gleich T_Smin (wie in 4 als Beispiel eingezeichnet) oder nur geringfügig länger.
Der zweite Impulszeitgeber 80 ist so ausgelegt, dass sein Ausgang wieder auf L-Pegel zurückfällt, wenn ab dem Zeitpunkt der Triggerung eine Zeitspanne T_V verstrichen ist, die variabel ist und von der Frequenz f_C des Taktsignals CLK abhängt, das diesem Impulszeitgeber zum Zwecke der Steuerung zugeführt wird. Diese Steuerung erfolgt so, dass die variable Zeit T_V proportional zur Periodendauer T_C des Taktsignals CLK ist, genauer gesagt gleich einer Anzahl k > n halber Taktsignalperioden: TV = k·TC/2.
Hierbei ist der Proportionalitätsfaktor k so gewählt, dass T_V gleich T_F wird, wenn die Taktfrequenz f_C so weit abnimmt, dass die Differenz T_Z – T_Pmin gleich T_F wird.
Sobald der Ausgang eines der beiden Impulszeitgeber auf L-Pegel zurückfällt, geht auch der Ausgang des UND-Gatters 62 wieder auf L-Pegel, womit der Spaltenselektionsimpuls CS beendet wird. Die Dauer T_S des Impulses CS ist also gleich der jeweils kürzeren der beiden Zeitspannen T_F und T_V. Das heißt, wenn die Taktfrequenz f_C höher ist als ein Schwellenwert f_TH, bei welchem T_V = T_F ist, dann ist die Dauer T_S des Spaltenselektionsimpulses CS gleich dem frequenzabhängigen Wert T_V. Andernfalls, also bei niedrigeren Taktfrequenzen f_C ≤ f_TH, hat die Dauer T_S des Spaltenselektionsimpulses den festen Wert T_F.
Die 4 zeigt Schaltungsbeispiele für die Impulszeitgeber 70 und 80 innerhalb des Impulsgenerators 60. Der erste Impulszeitgeber 70 enthält ausgangsseitig ein flankengetriggertes RS-Flipflop 72, dessen Setzeingang S direkt mit dem Ausgang des ODER-Gatters 61 verbunden ist und dessen Rücksetzeingang R über eine Verzögerungseinrichtung 71 mit dem Ausgang des ODER-Gatters 61 verbunden ist. Der Q-Ausgang des Flipflops 72 führt zum ersten Eingang des UND-Gatters 62. Die Verzögerungseinrichtung 71 ist durch eine Kette aus einer geraden Anzahl von Invertern gebildet, wobei diese Anzahl so gewählt ist, dass sich eine Verzögerung gleich T_F ergibt.
Sobald die aktive Flanke eines Lesebefehls RD oder eines Schreibbefehls WR erscheint und über das ODER-Gatter 61 zum Impulszeitgeber 70 gelangt, wird das Flipflop 72 gesetzt, so dass sein Q-Ausgang von L-Pegel auf H-Pegel geht. Nach Ablauf der Verzögerungszeit T_F wird das Flipflop 72 von der Ausgangsflanke der Verzögerungseinrichtung 71 wieder zurückgesetzt. Somit erscheint am Q-Ausgang des Flipflops ein Impuls der Länge T_F.
Die in 4 gezeigte Ausführungsform des zweiten Impulszeitgebers 80 enthält ausgangsseitig ebenfalls ein flankengetriggertes RS-Flipflop 83 und ferner ein eingangsseitiges flankengetriggertes RS-Flipflop 81. Die Setzeingänge S beider Flipflops 81 und 83 sind direkt mit dem Ausgang des ODER-Gatters 61 verbunden. Der Q-Ausgang des Flipflops 81 ist mit dem Aktivierungseingang EN eines Zählers 82 verbunden, der die steigenden und fallenden Flanken des Taktsignals CLK zählt, das seinem Zähleingang C angelegt wird. Der Q-Ausgang des Flipflops 83 führt zum zweiten Eingang des UND-Gatters 62.
Sobald die aktive Flanke eines Lesebefehls RD oder eines Schreibbefehls WR erscheint und über das ODER-Gatter 61 zum Impulszeitgeber 80 gelangt, wird das Flipflop 83 gesetzt, so dass sein Q-Ausgang von L-Pegel auf H-Pegel geht. Gleichzeitig wird auch das Flipflop 81 gesetzt, um über seinen Q-Ausgang den Zähler 82 zu aktivieren, so dass dieser Zähler die Taktimpulsflanken zählt, die in Zeitabständen von T_C/2 erscheinen. Sobald k Flanken gezählt sind, also nach einer Zeitspanne T_V = k·T_C/2, erscheint an einem decodierten Zählausgang des Zählers eine Flanke, die dem Rücksetzeingang R des Flipflops 83 zugeführt wird, um dieses Flipflop zurückzusetzen. Somit erscheint am Q-Ausgang des Flipflops 83 ein Impuls der Länge T_V = k·T_C/2. Gleichzeitig mit dem Flipflop 83 werden auch das Flipflop 81 und der Zähler 82 zurückgesetzt, so dass der Impulsgenerator 60 bereit ist zur erneuten Triggerung durch einen nächsten Lese- oder Schreibbefehl.
Die in den 1 und 4 gezeigten Schaltungen für einen Impulsgenerator 60 sind nur Beispiele, zu denen es auch Alternativen gibt, die ebenfalls geeignet sind, die Pulse CS nach dem erfindungsgemäßen Prinzip zu erzeugen, nämlich mit fester Impulsdauer im Falle niedriger Taktfrequenz und mit variabler, taktabhängiger Dauer im Falle hoher Taktfrequenz. So kann der Impulszeitgeber für die feste Impulsdauer auch durch einen monostabilen Multivibrator mit definierter Rückkippzeit T_F gebildet werden.
Für das beschriebene Ausführungsbeispiel wurde angenommen, dass sowohl die steigenden als auch die fallenden Flanken des Taktsignals als "aktive" Flanken dienen können. Deswegen wurde die Zahlen n und k definiert als Anzahl halber Taktsignalperioden. Falls jedoch Taktflanken nur einer bestimmten Polarität (steigend oder fallend) aktiv sein können, sind die Zahlen n und k zu definieren als Anzahl ganzer Taktsignalperioden.
Der Mindestwert für den Faktor k ist 1, und der Mindestwert für den Faktor n ist demnach gleich 2. Eine Zyklusdauer T_Z gleich einer Taktsignalperiode (also gleich zwei halbe Taktsignalperioden) ist real für übliche schnelle Speicherbausteine. In diesem Fall kann der Impulszeitgeber für die variable Impulsdauer ein einfaches RS-Flipflop sein, dessen Setzeingang S die aktive Flanke eines Schreib- oder Lesebefehls empfängt, der mit einer aktiven Taktflanke zusammenfällt, und dessen Rücksetzeingang die nächstfolgende aktive Taktflanke empfängt.
Wie bereits weiter oben erwähnt, kann ein erfindungsgemäßer Impulsgeber, der einen Wechsel der Spaltenselektionsdauer T_S zwischen einem von der Taktfrequenz unabhängigen Wert und einem von der Taktfrequenz abhängigen Wert erlaubt, in vorteilhafter Weise so ausgebildet werden, dass sich der Speicherbaustein in kostengünstiger Weise testen lässt.
Der übliche Weg eines Speichertests besteht darin, den Speicherbaustein unter Bedingungen zu betreiben, die den Bedingungen des späteren Nutzbetriebs möglichst ähnlich sind. Hierbei wird vorzugsweise das Betriebsverhalten bei den Extrembedingungen der Spezifikation geprüft. Eine dieser Extrembedingungen ist der Maximalwert f_Cmax des spezifizierten Bereichs von Taktfrequenzen. Der erfindungsgemäße Impulsgenerator für die Spaltenselektionsimpulse wird bei einem Betrieb mit der Maximalfrequenz f_Cmax die taktabhängige Impulsdauer liefern, und zwar den kleinsten Wert ihres vorgesehenen Wertebereichs.
Bei maximaler Taktfrequenz f_Cmax und somit bei kürzester Spaltenselektionsdauer T_Smin hat die Zellen-Umladezeit T_U den maximalen Wert T_Umax. Somit ist diese Betriebsbedingung die kritischste hinsichtlich der T_WR-Spezifikation. Ein Speichertest könnte also darin bestehen, für jede Speicherzelle einen die betreffende Zelle umladenden Schreibzyklus mit der maximalen Taktfrequenz f_Cmax durchzuführen und den Zeitpunkt des Vorladebefehls PR nach Beendigung des Zyklus jeweils so einzustellen, dass die Zeitspanne vom Beginn des Spaltenselektionsimpulses bis zu diesem Zeitpunkt um ein kleines Maß ε kürzer ist als der spezifizierte Wert T_WR. Bei einem anschließenden Lesebetrieb kann dann verifiziert werden, ob das Schreiben an allen Speicherzellen fehlerfrei stattgefunden hat. Falls ja, dann arbeitet der Speicherbaustein mit der T_WR-Spezifikation zufriedenstellend, d. h. die Zellen-Umladezeit T_U ist für jede Speicherzelle kürzer als T_WR.
Ein derartiger Test ist sehr kostenintensiv, weil ein schnell arbeitendes Testgerät verwendet werden muss, das sehr teuer ist. In einer vorteilhaften Ausgestaltung der Erfindung ist der Impulsgenerator mit einer Schalteinrichtung versehen, die es erlaubt, den Speichertest mit einer wesentlich niedrigeren Taktfrequenz als f_Cmax durchzuführen und dennoch Fehler zu offenbaren, die sich bei maximaler Taktfrequenz einstellen würden. Diese Schalteinrichtung ist durch einen besonderen Testmodus-Befehl aktivierbar, um die Dauer des Spaltenselektionsimpulses unabhängig von der tatsächlichen Taktfrequenz f_C auf einen Zeitwert festzulegen, der gleich dem Wert T_Smin ist, welcher sich im Nutzbetrieb frequenzabhängig bei maximaler Taktfrequenz f_Cmax einstellen würde.
Die 5 zeigt ein Ausführungsbeispiel für eine solche Schalteinrichtung innerhalb des Impulsgenerators 60. Die Schalteinrichtung besteht aus einem Umschalter SW1, der durch ein Testbetriebssignal TMA gesteuert wird. Im Nutzbetrieb des Speicherbausteins ist das Signal TMA inaktiv, wodurch der Umschalter SW1 in seinem fett gezeichneten Zustand gehalten wird, so dass der Impulsgenerator 60 genau so arbeitet, wie es oben in Verbindung mit 4 beschrieben wurde. Für den Testbetrieb wird TMA aktiviert, so dass der Umschalter SW1 in den gestrichelt gezeichneten Zustand geht. Hierdurch wird der CS-Ausgang des Impulsgenerators 60 vom Ausgang des UND-Gatters 62 abgekoppelt und direkt mit dem Ausgang des ersten Impulszeitgebers 70 verbunden, so dass die Länge des Spaltenselektionsimpulses CS nur von diesem Zeitgeber 70 bestimmt wird.
Die 6 zeigt, in Form eines ähnlichen Diagramms wie 3, einen Schreibzyklus für den Fall eines Testbetriebs, bei welchem die Dauer T_S des Spaltenselektionsimpulses CS fest auf den Wert T_Smin eingestellt ist, z. B. unter Verwendung eines Impulsgenerators, wie er in 5 gezeigt ist, bei aktiviertem Testbetriebssignal TMA. Gemäß der 6 läuft Test-Schreibbetrieb bis zum Kippen des Lokalverstärkers 32 (1) genau so, wie es für das Intervall t1'–t6' in 3 gezeigt ist. Im Testbetrieb endet der zum Zeitpunkt t5' begonnene Spaltenselektionsimpuls CS bereits nach Ablauf der Zeitspanne T_Smin. Bei ordnungsgemäßer Funktion des Speicherbausteins wird die Umladung der jeweils adressierten Speicherzelle genau am Ende der Zeitspanne T_Umax (gemessen ab Beginn des Spaltenselektionsimpulses) vollständig sein.
Dies lässt sich nachprüfen, indem man durch einen Vorladebefehl PRE genau am Ende der Zeitspanne T_Umax die adressierte Wortleitung deaktiviert, also jede weitere Lademöglichkeit für die adressierte Speicherzelle stoppt, dann die betreffende Speicherzelle wieder ausliest und das gelesene Datum mit dem geschriebenen Datum vergleicht. Besteht Übereinstimmung, dann kann davon ausgegangen werden, dass der Schreibweg zur betreffenden Speicherzelle in Ordnung ist, so dass der Schreibzyklus auch im Nutzbetrieb bei maximaler Taktfrequenz f_Cmax innerhalb des spezifizierten Bereichs und mit der T_WR-Spezifikation zufriedenstellend funktionieren dürfte. Besteht keine Übereinstimmung, konnte die Speicherzelle nicht weitgehend genug umgeladen werden, etwa weil der zugeordnete Lokalverstärker zu schwach ist.
Die Zeitspanne T_Umax, die bei ordnungsgemäßer Funktion des Speicherbausteins und bei gegebener Dauer T_Smin des Spaltenselektionsimpulses CS bis zum vollständigen Umladen des Zellenkondensators 21 benötigt wird, lässt sich experimentell oder durch Simulation herausfinden.
Mit dem Vorladebefehl am Ende von T_Umax werden auch die Versorgungspotentiale VSN und VSP des Lokalverstärkers 32 (und aller anderen Lokalverstärker desselben Matrixbereiches) wieder auf M-Potential gesetzt, ebenso die Bitleitungsadern BLt, BLc und die lokalen Datenleitungsadern LDt, LDc. Der Leitungsschalter 43 wird wieder geöffnet, so dass auch die Adern MDt und MDc der Master-Datenleitung vorübergehend auf M-Potential gehen, falls der Spaltenselektionsimpuls über den Zeitpunkt t9'' andauert und somit der Vorladeschalter 51 an der Master-Datenleitung MD noch offen ist. Die Master-Datenleitungsadern MDt und MDc werden erst dann auf ihr H-Vorladepotential gebracht, wenn der Spaltenselektionsimpuls CS zu einem späteren Zeitpunkt endet.
Ein Impulsgenerator, wie er in den 5 gezeigt ist, kann in einfacher Weise ergänzt werden, um im Bedarfsfall auch einen Testbetrieb mit so genanntem "Burn-In" durchzuführen. Bei einem derartigen Test wird der Speicherbaustein künstlich "gestresst", unter anderem durch erhöhte Spannungen. Bei einem derartigen Betrieb ist die Verstärkung der Verstärker erhöht, so dass deren Umwerfen erschwert wird. Dies kann Probleme insbesondere im Schreiben verursachen. Deswegen ist es vorteilhaft, die feste Verzögerungszeit beim Burn-In zusätzlich um ein gewisses Maß ΔT zu verlängern. Die 7 und 8 zeigen zwei Ausführungsbeispiele für modifizierte Im pulsgeneratoren, mit denen ein Burn-In-Test durchführbar ist.
Die in den 7 und 8 gezeigten Impulsgeneratoren 60a und 60b unterscheiden sich vom Impulsgenerator nach 5 nur durch Modifikation des ersten Impulszeitgebers. Gemäß 7 enthält der erste Impulszeitgeber 70a neben der Verzögerungseinrichtung 71, welche die feste Verzögerung T_Smin bewirkt, eine zusätzliche Verzögerungseinrichtung 71a, welche eine Verzögerung T_Smin + ΔT bewirkt, sowie einen Umschalter SW2, der durch ein Burn-In-Testmodussignal TMB steuerbar ist. Bei inaktivem Signal TMB ist der Umschalter SW2 im fett gezeichneten Zustand, so dass er die Verzögerungseinrichtung 71 mit dem R-Eingang des Flipflop 72 verbindet. Für den Burn-In-Test wird neben dem Signal TMA auch das Signal TMB aktiviert, so dass der Umschalter SW2 in den gestrichelt gezeichneten Zustand geht, in welchem er die Verzögerungseinrichtung 71 vom R-Eingang des Flipflop 72 abkoppelt und stattdessen die Verzögerungseinrichtung 71a ankoppelt.
Bei dem in 8 gezeigten Impulsgenerator 60b enthält der erste Impulszeitgeber 70b in Reihe hinter der Verzögerungseinrichtung 71, welche die feste Verzögerung T_Smin bewirkt, eine zusätzliche Verzögerungseinrichtung 71b, welche eine Verzögerung ΔT bewirkt, sowie einen Umschalter SW3, der durch ein Burn-In-Testmodussignal TMB steuerbar ist. Bei inaktivem Signal TMB ist der Umschalter SW2 im fett gezeichneten Zustand, so dass er den Ausgang der Verzögerungseinrichtung 71 mit dem R-Eingang des Flipflop 72 verbindet. Für den Burn-In-Test wird neben dem Signal TMA auch das Signal TMB aktiviert, so dass der Umschalter SW3 in den gestrichelt gezeichneten Zustand geht, in welchem er den Ausgang der Verzögerungseinrichtung 71b mit dem R-Eingang des Flipflop 72 verbindet. Der Impulsgenerator 60b nach 8 hat gegenüber dem Impulsgenerator 60a nach 7 den Vorteil, dass der Schaltungsaufwand für die Verzögerungseinrichtungen geringer ist hierfür weniger Platz beansprucht wird.
Es sei noch erwähnt, dass es sich bei den in den Figuren gezeigten Schaltern, die symbolisch wie mechanische Schalter dargestellt sind, in Wirklichkeit natürlich um elektronische Schalter handelt, vorteilhafterweise gebildet durch Feldeffekttransistoren.

10: Speichermatrix
13: Zeilendecoder
20: Speicherzelle
21: Zellenkondensator
22: Auswahltransistor
23: Wortleitungstreiber
31: Bitleitungs-Vorladeschalter
32: Lokalverstärker
33: Spaltenselektionsschalter
41: Vorladeschalter für lokale Datenleitung
43: Leitungsschalter für lokale Datenleitung
51: Vorladeschalter für Master-Datenleitung
52: Masterverstärker
53: Endanschluss
54: Leitungsschalter für Master-Datenleitung
60, 60a, 60b: Impulsgenerator
61: ODER-Gatter
62: UND-Gatter
70, 70a, 70b: fester (erster) Impulszeitgeber
71, 71a, 71b: Verzögerungseinrichtung
72: RS-Flipflop
80: variabler (zweiter) Impulszeitgeber
81: RS-Flipflop
82: Flankenzähler
83: RS-Flipflop
BL: Bitleitung
BLt, BLc: Bitleitungsadern
CSL: Spaltenselektions-Steuerleitung
WL: Wortleitung
LD: lokale Datenleitung
LDt, LDc: Adern der lokalen Datenleitung
MD: Master-Datenleitung
MDt, MDc: Adern der Master-Datenleitung
SW1, SW2, SW3: Umschalter

Claims

Speicherbaustein, der mindestens eine in Zeilen und Spalten organisierte Matrix aus Speicherzellen enthält und dessen Betrieb auf der Basis eines Grundtaktsignals (CLK) der Frequenz f_C taktgesteuert ist und bei welchem der Zugriff auf eine gewählte Speicherzelle (20) innerhalb einer adressierten Matrixzeile durch Schließen eines adressierten Spaltenselektionsschalters (33) erfolgt, welcher der Matrixspalte zugeordnet ist, in der sich die gewählte Speicherzelle befindet, um eine Verbindung zum Übertragen eines Datenbits zwischen dieser Zelle und einem Datenweg (LD, MD) herzustellen, mit einem Impulsgenerator (60), der im Lesebetrieb und im Schreibbetrieb des Speicherbausteins durch einen Spaltenselektionsbefehl (RD, WR) gestartet wird, um einen Spaltenselektionsimpuls (CS) zu erzeugen, der den adressierten Spaltenselektionsschalter (33) schließt und für die Dauer dieses Impulses geschlossen hält, dadurch gekennzeichnet, dass der Impulsgenerator (60) einen ersten Impulszeitgeber (70) enthält zur Vorgabe einer festen Zeit T_F für die Länge T_S des Spaltenselektionsimpulses (CS), und einen zweiten Impulszeitgeber (80) zur Vorgabe einer frequenzabhängigen, zur Taktsignalperiode T_C = 1/f_C proportionalen Zeit T_V für die Länge des Spaltenselektionsimpulses.
Speicherbaustein nach Anspruch 1, dadurch gekennzeichnet, dass der Impulsgenerator (60) den ersten Impulszeitgeber (70) wirksam werden lässt, wenn die Taktfrequenz f_C niedriger ist als ein gewählter Schwellenwert f_TH, und ansonsten den zweiten Impulszeitgeber (80) wirksam werden lässt.
Speicherbaustein nach Anspruch 2, dadurch gekennzeichnet, dass zwischen dem Spaltenselektionsschalter (33) und der zur adressierten Speicherzelle führenden Bitleitung (BL) ein lokaler Verstärker (32) angeordnet ist, der im Lesebetrieb durch das an der adressierten Speicherzelle (20) gespeicherte Datenbit und im Schreibbetrieb durch das über den Spaltenselektionsschalter (33) übertragene Datenbit in einen das Bit latchenden Schaltzustand versetzt wird, und dass am Ende des Datenweges (LD, MD) ein Masterverstärker (52) vorgesehen ist, der im Lesebetrieb durch das über den Spaltenselektionsschalter (33) übertragene Datenbit in einen das Bit latchenden Zustand versetzt wird, und dass T_F mindestens so lang ist wie die Mindestdauer T_Smin, die der Spaltenselektionsschalter (33) geschlossen sein muss, um im Lesebetrieb den Masterverstärker (52) und im Schreibbetrieb den lokalen Verstärker (32) über die Datenleitung (LD, MD) in den jeweiligen Latchzustand zu versetzen.
Speicherbaustein nach Anspruch 3, dadurch gekennzeichnet, dass T_F gleich T_Smin oder nur geringfügig länger ist.
Speicherbaustein nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass der Schwellenwert f_TH diejenige Frequenz ist, bei welcher die frequenzabhängige Zeit T_V gleich der festen Zeit T_F ist.
Speicherbaustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste und der zweite Impulszeitgeber (70, 80) beide gleichzeitig durch den Spaltenselektionsbefehl (RD, WR) triggerbar sind und dass eine Schaltung (62) vorgesehen ist, welche den Spaltenselektionsimpuls (CS) zum Zeitpunkt der Triggerung der beiden Impulszeitgeber (70, 80) startet und den Spaltenselektionsimpuls (CS) beendet, sobald die kürzere der beiden Zeiten T_V und T_F abgelaufen ist.
Speicherbaustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zweite Impulszeitgeber (80) ein Ausgangs-Flipflop (83) enthält, dessen Setzeingang direkt zum Empfang einer dem Spaltenselektionsbefehl (RD, WR) entsprechenden Befehlssignalflanke angeschlossen ist und dessen Rücksetzeingang mit einer Zählschaltung (82) verbunden ist, deren Zählung durch besagte Befehlssignalflanke gestartet wird, um aufeinander folgende Flanken des Grundtaktsignals (CLK) zu zählen und das Flipflop (83) beim Erreichen eines vorgewählten Zählwertes zurückzusetzen.
Speicherbaustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Impulszeitgeber (70) ein Ausgangs-Flipflop (72) enthält, dessen Setzeingang direkt zum Empfang einer dem Spaltenselektionsbefehl (RD, WR) entsprechenden Befehlssignalflanke angeschlossen ist und dessen Rücksetzeingang mit dem Ausgang einer Verzögerungseinrichtung (71) verbunden ist, deren Eingang die besagte Befehlssignalflanke empfängt und deren Verzögerungszeit gleich der Dauer T_F ist.
Speicherbaustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Impulsgenerator (60) eine Testbetriebs-Schalteinrichtung (SW1) enthält, die durch ein Testbetriebssignal (TMA) für die Dauer eines Testbetriebs des Speicherbausteins aktivierbar ist, um die zeitliche Länge des Spaltenselektionsimpulses auf einem festen Wert unabhängig von der verwendeten Taktfrequenz f_C zu halten.
Speicherbaustein nach Anspruch 9, dadurch gekennzeichnet, dass die durch die Testbetriebs-Schalteinrichtung (SW1) gehaltene feste Länge des Spaltenselektionsimpulses die vom ersten Impulszeitgeber (70) vorgegebene feste Zeit T_F ist und dass die Testbetriebs-Schalteinrichtung (SW1) im aktivierten Zustand den Ausgang des ersten Impulszeitgebers (70) mit dem Ausgang des Impulsgenerators (60) verbindet und den zweiten Impulszeitgeber (80) vom Ausgang des Impulsgenerators (60) abtrennt.
Speicherbaustein nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass die durch die Testbetriebs-Schalteinrichtung (SW1) gehaltene feste Länge des Spaltenselektionsimpulses gleich derjenigen Länge ist, die sich als frequenzabhängiger Wert T_V im Nutzbetrieb des Speicherbausteins beim Maximalwert f_Cmax des spezifizierten Taktfrequenzbereichs einstellt.
Speicherbaustein nach den Ansprüchen 3 und 11, dadurch gekennzeichnet, dass die durch die Testbetriebs-Schalteinrichtung (SW1) gehaltene feste Länge des Spaltenselektionsimpulses gleich T_Smin ist.
Speicherbaustein nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass der Impulsgenerator (60a; 60b) zusätzlich eine Schaltungsanordnung (71a, SW2; 71b, SW3) enthält, die für die Dauer des Testbetriebs wahlweise aktivierbar (TMB) ist, um die durch die Testbetriebs-Schalteinrichtung (SW1) gehaltene feste Länge des Spaltenselektionsimpulses um ein festes Maß ΔT zu verlängern.
Verfahren zum Testen eines Speicherbausteins nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass für jede Speicherzelle folgende Schritte durchgeführt werden: (a) bei wirksamem Testbetriebssignal wird ein Schreibbetrieb für die Speicherzelle gestartet zum Ändern des in der Zelle gespeicherten Datenbits; (b) der Schreibvorgang wird abgebrochen, sobald ab Beginn des Spaltenselektionsimpulses eine Zeitspanne (T_Umax) verstrichen ist, die bei ordnungsgemäß funktionierendem Spei cherbaustein benötigt wird, um das geänderte Datenbit zuverlässig in die Speicherzelle einzuschreiben; (c) die Speicherzelle wird ausgelesen, und das ausgelesene Datenbit wird mit dem zuvor geschriebenen Bit verglichen.