DE102007041265A1

DE102007041265A1 - Wortleitungssteuerung zur Verbesserung der Lese- und Schreibrate

Info

Publication number: DE102007041265A1
Application number: DE102007041265A
Authority: DE
Inventors: Setti Shanmukheswara Rao; Biswa Bhusan Cuttak Sahoo
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2006-08-31
Filing date: 2007-08-31
Publication date: 2008-04-10
Also published as: US20080056053A1; US7558145B2

Abstract

Vorrichtung zur Beaufschlagung einer Spannung auf die Wortleitung während eines ersten Zeitintervallabschnitts des Zugriffszyklus und zur Beaufschlagung einer weiteren Spannung auf die Wortleitung während eines weiteren Zeitintervallabschnitts des Zugriffszyklus und zur Beaufschlagung der Spannung auf die weitere Wortleitung während des weiteren Zeitintervallabschnitts des Zugriffszyklus.

Description

Die Ausgestaltungen der vorliegenden Erfindung beziehen sich im Allgemeinen auf den Betrieb von statischen Speichereinheiten, und ganz besonders auf Verfahren und Vorrichtungen zum Schreiben und Lesen von Daten in bzw. aus solchen Einheiten.
Der Betrieb von multi-gort statischen Speichereinheiten mit niedriger Versorgungsspannung kann die Betriebsrate zum Lesen und Schreiben im Datenspeicher verringern. Die Verbesserung der Lese- und Schreibrate würde eine zuverlässige Bedienung eines Datenspeichers bei niedriger Versorgungsspannung erlauben.
1 zeigt einen Schaltkreis, in dem Ausgestaltungen der vorliegenden Erfindung zur Verbesserung der Lese- und Schreibrate eines Datenspeichers eingesetzt werden.
2 zeigt eine einigen erfindungsgemäßen Ausgestaltungen entsprechende ausführlichere schematische Darstellung einer Wortleitungssteuerschaltung für zwei Ports eines Multiport-Systems, und 3 ist eine Darstellung der Spannungskurvenformen dieses Schaltkreises.
4 stellt eine erfindungsgemäße Ausgestaltung einer Bootstrap-Schaltung für Wortleitungen dar, und 5 zeigt Spannungskurvenformen dieser Schaltung in einigen erfindungsgemäßen Ausgestaltungen.
6 ist ein schematischer Überblick von erfindungsgemäßen Ausgestaltungen einer selbstauslösenden Boost-Steuerung.
7 und 8 sind Darstellungen von Schaltkreisen, die in einigen erfindungsgemäßen Ausgestaltungen zur Erzeugung der BOOSTA- und BOOSTB-Ansteuersignale eingesetzt werden.
9 stellt das Verhältnis unter verschiedenen Signalen, die im Schaltkreis einiger erfindungsgemäßer Ausgestaltungen eingesetzt werden, dar.
Speicher-Designer sind typischerweise mit zwei Aspekten der Betriebsleistung befasst: Leserate und Schreibrate. Der Umstand, dass herkömmliche Anordnungen nach einer Verbesserung der Lese- oder Schreibrate streben, bedingt, dass dabei eine weitere Spannungsversorgung erforderlich ist, was bei eingebetteten Speichersystemen schwer durchführbar ist. In den hier beschriebenen Ausgestaltungen werden die Lese- und Schreibraten durch den Einsatz einer selbstauslösenden Bootstrap-Schaltung zur Erhöhung der Wortleitungsspannung während der Lese- und Schreibvorgänge in einem Dual-Port Speicher verbessert.
1 ist ein Blockdiagramm einer Vorrichtung und eines Systems 100 zum Lesen oder Schreiben im statischen Speicher. Das Blockdiagramm zeigt einen Teil 100 einer statischen Multi-Port Speicherzugriff-Schaltung zum Lesen von Information aus Speicherstellen eines Speicherknotens in einem Speicher 102 auf Bitleitungen 103 während eines Zugriffszyklus. Der Speicher 102 erhält Eingaben der Zeilen- und Spaltenauswahl von der Decoderschaltung 104, welche Adresssignale A_o bis A_n erhält, und Bitleitungssignale 106 an den Speicher 102 sowie Wortleitungssignale 108 an die Steuerschaltung 110 liefert.
Die Einteilung der Schaltungen in Blöcke, wie z. B. 102, 104 und 110 ist bemerkenswerterweise im gewissen Maß beliebig und erfolgt zur Erklärung eines erfindungsgemäßen Ausführungsbeispiels ohne vorauszusetzen, dass die Schaltung ein Teil einer separaten Schaltung ist, weil sie in einem abgetrennten Feld eingeschlossen ist. Daher ist es völlig zutreffend sich in einigen Ausgestaltungen auf die Steuerschaltungen 110 als Teil der Speicherzellen 102 anstatt als getrenntes Feld 110 zu beziehen.
In einigen Ausgestaltungen, ist der Speicher 102 ein Multi-Port Speicher, wie z.B. ein Dual-Port-Speicher. In einigen Ausgestaltungen ist der Speicher 102 ein Multi-Port Speicher mit zwei oder mehr Ports. In einigen Ausgestaltungen ist der Speicher 102 ein Multi-Port Speicher mit n Ports. In einem Multi-Port Speicher, erfolgt eine Vielzahl von Lese- und Schreibvorgängen zur gleichen, oder fast gleichen, Zeit.
Die Steuerschaltung 110 erhält auch Taktsignale CLK, wobei dann der Speicherzugriff Wortleitungssignale WLA, WLB über WLAN and den Speicher über die Wortleitungen 112 liefert, die mit ausgewählten Speicherzellen des Speichers 102 gekoppelt sind. In der in 1 dargestellten Ausgestaltung des Multi-Port-System werden die Ausgaben aus dem Speicher 102 als Bitsignale auf den Bitleitungen 103, die einzeln als BITLEITUNG A, BITLEITUNG B bis BITLEITUNG n gekennzeichnet sind, geliefert.
Die Steuerschaltung 110 ist als Wortleitungssignale WLA und WLB bis WLn auf den Wortleitungen 112 liefernde Schaltung gezeigt. Diese Wortleitungssignale werden wiederum zur Ansteuerung eines Speichers mit einem Signal eingesetzt, welches an eine ausgewählte Speicherzelle durch eine Spalten- und Zeilenauswahl-Decoderschaltung 110 adressiert wird. In den vorhandenen Systemen ist der Pegel der Wortleitung auf einen normalen V_DD-Wert für alle Ports während der Aktivierung eingestellt.
In statischen Speichersystemen können die Lese- und Schreib-Eigenschaften der Kernzellen schwanken, wobei diese Schwankungen zu Lese- und Schreibausfällen führen können. Schreibausfälle können vorkommen, wenn die Betriebsspannung des Zugriffstransistors im Verhältnis zum Lasttransistor abnimmt. Wenn während des Doppellesezugriffs in einem Dual-Port-System der Strom des Port-Laufwerks A abnimmt, nimmt der Strom des Port-Laufwerks B zu während der Stromantrieb des Treibertransistors abnimmt, so dass sich die Leserate verringert und wiederum möglicherweise Leseausfälle auslösen kann.
In früheren Versuchen die Raten zu verbessern und dabei Lese- und Schreibausfälle zu vermeiden wurde bekannterweise die Spannungsversorgung der Kernzellen einer ausgewählten Spalte verringert, um die Schreibrate zu verbessern. Bei diesen Vorgehensweisen wurde die Spannungsversorgung der ausgewählten Spalte auf schwach (V_DD minus V_PD) geschaltet und alle anderen nicht ausgewählten Spalten wurden entweder auf normal V_DD belassen oder unter Einsatz einer Spaltenauswahl-Schaltung auf einen höheren V_DD geschaltet. Damit derartige Anordnungen die Schreibrate durch Verbesserung des Treiberstroms des Zugriffstransistors einer ausgewählten Kernzelle verbessern konnten war eine zusätzliche Spannungsversorgung erforderlich.
Eine Erhöhung der Leserate wurde auch erreicht, indem die Spannungsversorgung der Kernzellen innerhalb einer ausgewählten Zeile auf einen höheren Wert (V_DD plus V_PD) und die Spannungsversorgung der nicht ausgewählten Zeilen auf einen niedrigeren V_DD geschaltet wurden. Durch diese Vorgehensweise konnte die Leserate einer ausgewählten Kernzelle unter Inkaufnahme einer zusätzlichen Spannungsversorgung verbessert werden.
2 ist eine schematische Darstellung eines Teils der Steuerschaltung 110 für ein Multi-Port-System, das wenigstens Port A und B aufweist. 3 stellt Wortleitungskurvenformen der erfindungsgemäßen Ausgestaltungen dar, in denen die Wortleitungen sowohl von Port A als auch von Port B während des ersten und des zweiten Zeitintervallabschnitts eines Zugriffszyklus verstärkt werden. Die Zeitintervallabschnitte eines Zugriffszyklus werden auch als tboostA und tboostB bezeichnet. In einigen Ausgestaltungen sind der erste und der zweite Zeitintervallabschnitt dekorreliert, so dass sie sich im Wesentlichen nicht überschneiden.
Bei den Methoden der verstärkten Wortleitungen der hier offen gelegten Ausgestaltungen handelt es sich um Speicherarchitekturen, bei denen die Wortleitungsspannung für eine ausgewählte Zelle während eines Teils des Zugriffszyklus über den externen Kern V_DD hinaus erhöht wird.
Die Schaltung in 2 sieht Bitleitungssignal BLA und BLB für den Port A, und BLAB und BLBB für Port B vor. Diese sieht Treibersignale an den als S und SB bezeichneten Anschlüssen für die Speicherports A bzw. B des Speichers 102 vor. Die Schaltung in 2 erhält Wortleitungsspannungen WLA und WLB.
In einigen erfindungsgemäßen Ausgestaltungen werden die WLA- und WLB-Spannungen aus V_DD entsprechend den in 3 dargestellten Kurvenformen für einen Speicherzugriffszyklus geändert, der ein Zeitintervall und wenigstens ein weiteres Zeitintervall umfasst. In der Kurvenform WLA zeigt die 3 eine während eines Zeitintervallabschnitts tboostA des Zugriffszyklus auf die Wortleitung A zu beaufschlagende Spannung V1, und eine weitere Spannung V2, mit der die Wortleitung A während eines weiteren Zeitintervallabschnitts tboostB des Zugriffszyklus beaufschlagt wird.
Der Einsatz der geänderten WLA- und WLB-Spannungen erhöht während tboostA die Steuerung am Gate des portA-Zugriffstransistors NACC_A über V_DD hinaus und erhöht die Steuerung am Gate des portB-Zugriffstransistors NACC_B über V_DD hinaus während tboostB. Hierdurch wird der Treiberstrom von NACC_A und NACC_B im Verhältnis zum Lasttransistor PL erhöht und eine ausreichende Schreibrate gewährleistet, so dass Schreibausfälle während des Schreibvorgangs über portA und portB verringert werden. Während des Lesezyklus entladen die erhöhten WLA- und WLB-Spannungen auch die Bitleitungen schneller, so dass eine ausreichende Leserate zur Verringerung der Leseausfälle vorhanden ist.
4 ist eine Schaltung zur Beaufschlagung von veränderten Wortleitungsspannungen auf Wortleitungen in einigen erfindungsgemäßen Ausgestaltungen. Wenn die Decoderausgaben (WLSA und WLSB, wie bereits für die Ausgestaltung des Dual-Ports in 5 dargestellt) auf hoch und BOOSTA auf niedrig eingestellt sind, entlädt der Knoten „A" auf niedrig, und WLA lädt auf V_DD. Nachdem BOOSTA bei Beginn des ersten Zeitintervallabschnitts des Zugriffszyklus auf hoch eingestellt ist, lädt der Knoten „A" auf V_DD und WLA erhöht sich als Folge eines Ladekopplungseffekts zwischen dem Bootstrap-Kondensator 402 (in einigen Ausgestaltungen ist es eigentlich die Gatekanal-Kapazität eines isolierten FET-Gate) und dem Wort leitungskondensator 404 (CWL) über V_DD hinaus. Wenn BOOSTA am Ende des ersten Zeitintervalls des Zugriffszyklus auf niedrig eingestellt ist, kehrt WLA auf V_DD zurück. Ein sinngemäßer Ablauf wird durch eine ähnliche Schaltung für portB während des zweiten Zeitintervallabschnitts des Zugriffszyklus durchgeführt, wenn ein BOOSTB-Puls, wie weiter unten beschrieben, erzeugt wird.
In Multi-Port-Ausgestaltungen mit n Ports, wobei n mehr als 2 bedeutet, ist der Zugriffszyklus in 1/n Zeitintervallabschnitte eingeteilt, wobei jeder Teil eine Breite von ca. 1/n der Dauer des Zugriffszyklus aufweist.
6 ist ein Schaltkreis einer selbstauslösenden Schaltung für eine erfindungsgemäße Dual-Port-Ausgestaltung im Zusammenhang mit der Ansteuerschaltung 110 zur Erzeugung von BOOSTA- und BOOSTB-Signalen für die Steuerung der Boost-Dauer der Wortleitungen für portA und portB in verschiedenen Zeitfenstern mit ca. 50 % der Einschaltdauer. In einer Drei-Port-System-Ausgestaltung werden BOOSTA-, BOOSTB- und BOOSTC-Signale erzeugt, wobei Pulse jeweils ca. 33 % der Einschaltdauer aufweisen. Die Schaltung umfasst die Dummy-Bitleitungsarrays „Seif-Time Normal A" und „Seif-Time Boost A", welche beschleunigt arbeiten, so dass ihre Bitleitungen schneller entladen werden als die normalen Dummy-Bitleitungen, so dass dieselbe Pulsbreite und genaue Dekorrelation zwischen den BOOSTA- und BOOSTB-Signalen gewährleistet ist. In einem Dual-Port-System ist die Anstiegszeit doppelt so hoch wie die der Dummy-Bitleitung und in einem dreifachen Port-System ist die Bitgeschwindigkeit dreimal so hoch wie die der Dummy-Bitleitung. Die 7 und 8 zeigen Schaltungseinzelheiten der in 6 gezeigten Boost CTRL_A- und Boost CTRL_B-Schaltungsblöcken.
Der Betrieb der Schaltung in 6-8 ist unter Bezugnahme auf die in der 9 dargestellten Kurvenformen besser verständlich. Die Signale WLEN_BUFA und WLEN_BUFB sind Zeitsignale, die, wenn auf hoch eingestellt, die Dauer eines Zugriffszyklus bestimmen. Die Signale BLDUMA und BLDUMB sind Signale der normalen Dummy-Wortleitungen A und B. Die BLDUM_BOOSTA- und BLDUM_BOOSTB-Signale sind die Bitleitungssignale der Bitleitungen Boost A- und Boost B Dummy-Arrays.
Wenn die WLEN_BUFA- und BLDUM_BOOSTA-Signale bei beiden Eingängen des NAND-Gate 802 eingesetzt werden, ist der Ausgang an diesem Gate anfänglich niedrig, während WLEN_BUFA hoch ist und BLDUM_BOOSTA niedrig verbleibt. Indem BLDUM_BOOSTA, wie in der 9 dargestellt, abnimmt, schaltet der Ausgang am NAND-Gate 802 von niedrig auf hoch und das BOOST A-Signal schaltet entsprechend von einem Hochsignal auf ein Niedrigsignal, um das tboosta-Zeitintervall zu beenden.
Beim Einsatz der WLEN_BUFB- und BLDUM_BOOSTB-Signale an beiden Eingängen des NAND-Gate 802 ändert sich der Ausgang von hoch auf niedrig, wenn WLEN_BUFB hoch ist and BLDUM_BOOSTB hoch bleibt, um das tboobst-Zeitintervall zu starten. Indem, wie in der 9 dargestellt, BLDUM_BOOSTB abnimmt, schaltet der Ausgang des NAND-Gate 802 von einem Niedrigsignal auf ein Hochsignal, wobei das NAND-Gate 804 von einem Hochsignal auf ein Niedrigsignal und der Ausgang des Umkehrers 806 von niedrig auf hoch schaltet, um das tboostb-Intervall zu starten, welches endet, wenn WLEN_BUFB von einem Hochsignal auf ein Niedrigsignal schaltet.
Unter Einsatz der oben beschriebenen Ausgestaltungen werden ausgewählte Bitleitungen (BLA oder BLAG) von portA und portB (BLB oder BLBG) auf das Grundniveau entladen und die Wortleitung von portA wird über V_DD hinaus verstärkt, indem die Wortleitung von portB während 50 % der WL-Aktivierungszeit auf V_DD erhalten wird, wodurch der Treiberstrom des portA-Transistors im Verhältnis zum PMOS(PL)-Lasttransistor erhöht wird. Folglich kann die Bitleitung von portA die gewünschten Daten während des Schreibvorgangs in die Kernzelle drängen, was wiederum Schreibausfälle von portA ausschließt.
Nach Schreiben auf portA, wird die portA-Wortleitung auf V_DD zurück gebracht, und die portB-Wortleitung für die nächste 50 %-ige Wortleitungsaktivierungszeit verstärkt, was zur Verbesserung des Treiberstroms des portB-Zugriffstransistors im Verhältnis zum PMOS-Lasttransistor (PL) beiträgt, wobei wiederum Schreibausfälle durch Drängen der gewünschten Daten in die ausgewählten Kernzelle über portB ausgeschlossen werden. Bei doppeltem Lesen aus derselben Adresse wird das Vorladen der ausgewählten Bitleitungen sowohl für portA als auch für portB abgeschaltet und die Wortleitung von portA über V_DD hinaus verstärkt, indem die Wortleitung von portB während 50 % del WL-Aktivierungszeit auf V_DD gehalten wird. Dadurch wird der Zugriffstransistor von portA gestärkt und die Bitleitung von portA schneller zur Verbesserung der Leserate von portA entladen. Im zweiten Zeitintervallabschnitt des Zugriffszyklus wird die portA-Wortleitung auf V_DD zurück gebracht und die portB-Wortleitung für den zweiten Zeitintervallabschnitt der Wortleitungsaktivierungszeit verstärkt. Dadurch wird der Zugriffstransistor von portB gestärkt und die Bitleitung von portB schneller entladen, wobei die Leserate von portB verbessert wird.
Durch den Einsatz der verstärkten Wortleitungssteuerung werden, wie in den oben beschriebenen Ausgestaltungen dargestellt, die Lese- und Schreibrate des Speichers für den Niederspannungsbetrieb verbessert, ohne eine zusätzliche Spannungsversorgung zu benötigen, die für die Bereitstellung eines verringerten Kern-V_DD einer ausgewählten Spalte zur Verbesserung der Leserate bestimmt wäre und auf Kosten des erhöhten Aufwands und möglicherweise zweier Spannungsquellen ginge. In ähnlicher Weise werden Schreibausfälle von Systemen, bei denen das Kern-V_DD für ausgewählte Zeilen erhöht wird, auch nicht vermieden. Die erfindungsgemäßen Ausgestaltungen steuern die Verstärkungsdauer der Wortleitungen für portA und portB in verschiedenen Zeitintervallabschnitten, so dass die Kernzelleninstabilität innerhalb der ausgewählten Zeile vermieden wird. In den erfindungsgemäßen Ausgestaltungen ist die Wortleitungsverstärkung über einen im Decoder befindlichen Bootstrap-Kondensator vorgesehen. Die Verstärkungsdauer der Wortleitungen von portA und portB wird genau über selbstauslösende Schaltungen gesteuert.
Die erfindungsgemäßen Ausgestaltungen lösen sowohl Lese- als auch Schreibausfallprobleme durch die jeweilige Verbesserung der Lese- und Schreibrate, indem selbstauslösende Verstärkungspulse für portA und portB in verschiedenen Zeitfenstern vorgesehen sind und die erhöhte Spannung mit einer Bootstrap-Schaltung für die Wortleitung erzeugt wird, wodurch der Bedarf einer zusätzlichen Spannungsversorgung nicht mehr besteht.
Obwohl die oben beschriebenen Ausgestaltungen als Dual-Port-Struktur angeordnet sind, ist daraus erkennbar, dass sehr leicht weitere Ausgestaltungen für drei oder mehr Ports unter Einsatz derselben Bootstrap-Schaltung hergestellt werden können, wobei die Einschaltdauer des Verstärkungszeitintervalls auf ein Drittel der Wortleitungsaktivierungszeit eingestellt wird, so dass die Verstärkung jeweils an einem Port eingesetzt wird, während die anderen beiden Ports während desselben Zeitintervalls unverstärkt bleiben. In Ausgestaltungen, bei denen n Ports eingesetzt werden, wird jedes Port in einer Reihenfolge von V_DD bis zur Verstärkungsspannung während eines 1/n-Intervalls des Zugriffszyklus verstärkt.
Die Ausführung der hier offen gelegten Vorrichtung, Systeme und Verfahren können die Lese- und Schreibrate von statischen Speichern, die sowohl in stationären als auch mobilen Geräten, u. a. im Computerwesen und Kommunikationsplattformen, eingesetzt werden, verbessern. Die Batterielebensdauer kann aufgrund der höheren Leistungsbeständigkeit unter veränderlichen Ladebedingungen gegenüber herkömmlicheren Lösungen ebenfalls verlängert werden.
Die als Teil dieser Beschreibung beiliegenden Zeichnungen stellen spezifische Ausgestaltungen, in denen der Gegenstand der Erfindung angewandt werden kann, zur Veranschaulichung dar, die aber nicht als einschränkend zu verstehen sind. Die dargestellten Ausgestaltungen sind ausführlich genug beschrieben, so dass ein Fachmann in der Lage sein dürfte, die hier offen gelegten Lehren praktisch umzusetzen. Es können weitere Ausgestaltungen benutzt und hiervon abgeleitet werden, so dass strukturelle und logische Substitutionen und Änderungen ohne Abweichung vom Rahmen dieser Offenlegung durchführbar sind. Daher ist diese Ausführliche Beschreibung nicht als einschränkend anzusehen, wobei der Umfang der verschiedenen Ausgestaltungen nur von den beigefügten Ansprüchen einher mit dem ganzen Bereich der Entsprechungen, zu denen diese Ansprüche berechtigt sind, bestimmt wird.
Solche Ausgestaltungen des erfindungsgemäßen Gegenstands können hierbei lediglich der Einfachheit halber in individueller oder kollektiver Weise als „Erfindung" bezeichnet werden, ohne die Absicht, den Bereich dieser Anwendung auf eine einzige Erfindung oder ein erfindungsgemäßes Konzept, falls mehr als einseins tatsächlich offen gelegt wird, willkürlich zu beschränken. Obwohl die spezifischen Ausgestaltungen hier dargestellt und beschrieben wurden, ist zu bemerken, dass irgendeine zur Erzielung desselben Zwecks errechnete Anordnung durch die dargestellten spezifischen Ausgestaltungen ersetzt werden kann. Diese Offenlegung erstreckt sich über einzelne und sämtliche Anpassungen oder Änderungen der verschiedenen Ausgestaltungen. Weitere Kombinationen der oben genannten Ausgestaltungen und andere nicht ausdrücklich beschriebene Ausgestaltungen dürften für den Fachmann bei der Durchsicht der Beschreibung erkennbar sein.
Die Zusammenfassung der Offenlegung wird in Erfüllung von 37 C.F.R. §1.72(b) mitgeliefert, wonach eine Zusammenfassung erforderlich ist, die es dem Leser erlaubt, die Art der technischen Offenlegung prompt zu ermitteln. Die Einreichung erfolgt unter der Voraussetzug, dass sie nicht zur Auslegung oder Einschränkung des Bereichs oder des Sinns der Ansprüche benutzt wird. Außerdem kann der vorhergehenden Ausführlichen Beschreibung entnommen werden, dass verschiedene Merkmale in einer einzigen Ausgestaltung zwecks Rationalisierung der Offenlegung zusammen gruppiert sind. Dieses Offenlegungsverfahren soll nicht als die Widerspiegelung der Absicht ausgelegt werden, dass die beanspruchten Ausgestaltungen mehr Merkmale erfordern als die, die ausdrücklich in den Ansprüchen vorgetragen werden. Eher ist der erfindungsgemäße Gegenstand, wie die folgenden Ansprüche widerspiegeln, zahlenmäßig in weniger Merkmalen als allen Merkmalen einer einzigen offen gelegten Ausgestaltung enthalten. Daher werden die nachfolgenden Ansprüche hiermit in die Ausführliche Beschreibung aufgenommen, wobei jeder Anspruch allein als eine getrennte Ausgestaltung gilt.

Claims

Vorrichtung, umfassend: einen Versorgungsknoten zur Aufnahme der Versorgungsspannung; eine an den Versorgungsknoten gekoppelte Speicherzelle, die einen Speicherknoten einschließt; eine an die Speicherzelle gekoppelte Decoderschaltung zum Starten eines Zugriffszyklus zur Datenübertragung; eine erste an die Speicherzelle gekoppelte Wortleitung, so dass die Datenübertragung zwischen dem Speicherknoten und einer Bitleitung während des Zugriffszyklus ermöglicht wird; wenigstens eine weitere an die Speicherzelle gekoppelte Wortleitung, so dass die Datenübertragung zwischen dem Speicherknoten und einer weiteren Bitleitung während des Zugriffszyklus ermöglicht wird; und eine auf die Decoderschaltung ansprechende Steuerschaltung zur Einteilung des Zugriffszyklus in wenigstens zwei Zeitintervallabschnitte und zur Beaufschlagung einer ersten Spannung, die höher als die Versorgungsspannung ist, auf die erste Wortleitung während des ersten Zeitintervallabschnitts des Zugriffszyklus und zur Beaufschlagung einer zweiten Spannung, die niedriger als die erste Spannung ist, auf die erste Wortleitung während des zweiten Zeitintervallabschnitts des Zugriffszyklus, und zur Beaufschlagung der zweiten Spannung auf wenigstens eine weitere Wortleitung während des ersten Zeitintervallabschnitts des Zugriffszyklus, und zur Beaufschlagung der ersten Spannung auf wenigstens eine weitere Wortleitung während wenigstens eines weiteren Zeitintervalls des Zugriffszyklus.
Vorrichtung nach Anspruch 1, wobei die zweite Spannung die Versorgungsspannung ist.
Vorrichtung nach Anspruch 1, wobei die erste Spannung die Versorgungsspannung plus eine inkrementelle Spannung ist, die durch die Kopplung einer Vorladespannung eines Bootstrap-Kondensators abgeleitet wird, wenn die erste Spannung auf eine Wortleitung beaufschlagt ist.
Vorrichtung nach Anspruch 3, wobei die Wortleitung einen Eingangskondensator aufweist, der an den Bootstrap-Kondensator ladungsgekoppelt ist, wenn die erste Spannung auf die Wortleitung beaufschlagt ist.
Vorrichtung nach Anspruch 1, wobei wenigstens eine weitere Wortleitung eine zweite und dritte Wortleitung umfasst und die Steuerschaltung ausgebildet ist, um den Zugriffszyklus in drei Zeitintervallabschnitte einzuteilen und auch die zweite Spannung auf die erste Wortleitung während des dritten Zeitintervallabschnitts zu beaufschlagen und die zweite Spannung auf die zweite Wortleitung während des dritten Zeitintervallabschnitts zu beaufschlagen und die erste Spannung auf die dritte Wortleitung während des dritten Zeitintervallabschnitts des Zugriffs zu beaufschlagen und die zweite Spannung auf die dritte Wortleitung während des ersten und zweiten Zeitintervallabschnitts des Zugriffszyklus zu beaufschlagen.
Vorrichtung nach Anspruch 1, wobei die Steuerschaltung einen Bootstrap-Kondensator für jede Wortleitung umfasst, wobei jeder Kondensator während des Zeitintervallabschnitts, in dem die erste Spannung auf die entsprechende Wortleitung beaufschlagt wird, geladen und so gekoppelt ist, dass seine Spannung auf einen Wortleitungskondensator, der zwischen die entsprechende Wortleitung und eine Bezugsspannungsquelle gekoppelt ist, beaufschlagt wird.
Vorrichtung nach Anspruch 1, wobei die Steuerschaltung Dummy-Bitleitungsarrays umfasst, welche sich mit einer schnelleren Anstiegsgeschwindigkeit als die normalen Dummy-Bitleitungen entladen, um den Zugriffszyklus in wenigstens zwei im Wesentlichen gleiche Zeitintervallabschnitte einzuteilen.
Verfahren, das Folgendes umfasst: Bereitstellen von getrennten Wortleitungssignalen für Wortleitungseingänge jedes Ports eines n Ports umfassenden statischen Speichers während eines Zugriffszyklus, welcher in einen jeweiligen Zeitintervallabschnitt für jeden Port eingeteilt ist, wobei der Speicher durch eine Versorgungsspannung versorgt ist; wobei sequenziell jedes Wortleitungssignal während seines Zeitintervallabschnitts durch Boosten seiner Wortleitungsspannung auf eine höhere Spannung als die Versorgungsspannung während des Zeitintervallabschnitts dieses Ports eines Zugriffszyklus verändert wird, während die restlichen Wortleitungssignale bei einer niedrigeren Spannung verbleiben.
Verfahren nach Anspruch 8, wobei die niedrigere Spannung der Versorgungsspannung entspricht.
Verfahren nach Anspruch 8, wobei der Zeitintervallabschnitt für jedes Port ca. 1/n des Zugriffszyklus ist.
Verfahren nach Anspruch 8, wobei die Spannung, die höher als die Versorgungsspannung ist, durch die Ladungskopplung eines vorgeladenen Booster-Kondensators auf einen Wortleitungskondensator während des Zeitintervallabschnitts jeder Wortleitung beaufschlagt ist.
System, das Folgendes umfasst: eine Eingabevorrichtung; eine Anzeigevorrichtung; einen an die Eingabevorrichtung gekoppelten Prozessor, der Eingangsdaten empfängt; eine Speichervorrichtung, welche einen Versorgungsknoten zur Aufnahme einer Versorgungsspannung und eine an den Versorgungsknoten gekoppelte Speicherzelle mit einem Speicherknoten einschließt; eine an die Speicherzelle gekoppelte Decoderschaltung zum Start eines Zugriffszyklus für die Datenübertragung; eine erste Wortleitung, die mit der Speicherzelle zum Zweck, während des Zugriffszyklus den Datentransfer zwischen dem Speicherknoten und einer Bitleitung zu ermöglichen, gekoppelt ist; zumindest eine weitere mit der Speicherzelle gekoppelte Wortleitung, die während des Zugriffszyklus den Datentransfer zwischen dem Speicherknoten und einer weiteren Bitleitung ermöglichen soll; und eine Steuerschaltung zum Schreiben von Daten in den Speicher und zum Lesen von Daten aus dem Speicher, wobei die Steuerschaltung auf die Decoderschaltung anspricht, zur Einteilung des Zugriffszyklus in wenigstens zwei Zeitintervallabschnitte und zur Beaufschlagung einer ersten Spannung, die höher als die Versorgungsspannung ist, auf die erste Wortleitung während des ersten Zeitintervallabschnitts des Zugriffszyklus, und zur Beaufschlagung einer zweiten Spannung, die niedriger als die erste Spannung ist, auf die erste Wortleitung während eines zweiten Zeitintervallabschnitts des Zugriffszyklus, und zur Beaufschlagung der zweiten Spannung auf wenigstens eine weitere Wortleitung während des ersten Zeitintervallabschnitts des Zugriffszyklus, und zur Beaufschlagung der ersten Spannung auf wenigstens eine weitere Wortleitung während wenigstens eines weiteren Zeitintervalls des Zugriffszyklus.
System nach Anspruch 12, wobei die zweite Spannung die Versorgungsspannung ist.
System nach Anspruch 12, wobei die erste Spannung die Versorgungsspannung plus eine inkrementelle Spannung ist, die durch die Kopplung einer Vorladespannung eines Bootstrap-Kondensator abgeleitet wird, wenn die erste Spannung auf eine Wortleitung beaufschlagt ist.
System nach Anspruch 12, wobei die Wortleitung einen Eingangskondensator aufweist, der an den Bootstrap-Kondensator ladungsgekoppelt ist, wenn die erste Spannung auf die Wortleitung beaufschlagt wird.
System nach Anspruch 12, wobei wenigstens eine weitere Wortleitung zweite und dritte Wortleitungen umfasst und die Steuerschaltung ausgebildet ist, um den Zugriffszyklus in drei Zeitintervallabschnitte einzuteilen, und auch die zweite Spannung auf die erste Wortleitung während des dritten Zeitintervallabschnitts zu beaufschlagen, und die zweite Spannung auf die zweite Wortleitung während des dritten Zeitintervallabschnitts zu beaufschlagen, und die erste Spannung auf die dritte Wortleitung während des dritten Teils des Zugriffs zu beaufschlagen, und die zweite Spannung auf den dritten Zeitintervallabschnitt während des ersten und zweiten Zeitintervallabschnitts des Zugriffszyklus zu beaufschlagen.
System nach Anspruch 12, wobei die Steuerschaltung Dummy-Bitleitungsarrays umfasst, welche sich mit einer schnelleren Anstiegsgeschwindigkeit als die normalen Dummy-Bitleitungen entladen, um den Zugriffszyklus in wenigstens zwei im Wesentlichen gleiche Zeitintervallabschnitte einzuteilen.