DE19983711B3

DE19983711B3 - Wortleitungstreiber für Halbleiterspeicher

Info

Publication number: DE19983711B3
Application number: DE19983711.2A
Authority: DE
Inventors: Jong-Hoon Oh
Original assignee: 658868 N B Inc
Current assignee: Conversant IP NB 868 Inc
Priority date: 1998-10-29
Filing date: 1999-10-12
Publication date: 2014-01-09
Anticipated expiration: 2019-10-13
Also published as: WO2000026941A9; US6011746A; WO2000026941A3; KR100592548B1; JP2002529877A; WO2000026941A2; KR20010089359A; AU1312700A

Abstract

Eine Speicherschaltung mit: einer Speicheranordnung (900) mit einer Vielzahl von Speicherzellen (904), jeweils angeordnet an Kreuzungen einer Vielzahl von Spalten (908) und einer Vielzahl von Zeilen (906), einer hierarchischen Wortleitungsstruktur mit einer globalen Wortleitung (GWL), die Subwortleitungen (SWL) treibt, wobei jede Zeile in eine Vielzahl von Segmenten von Subwortleitungen (SWL) unterteilt ist und sich die globale Wortleitung (GWL) über die gesamte Speicheranordnung (900) erstreckt; einem Zeilendekoder (902) mit einem gekoppelten Eingang, um Zeilenadressinformationen (A) zu empfangen, und einem an die globale Wortleitung (GWL) gekoppelten Ausgang; einem ersten Subwortleitungstreiber (910), angeordnet entlang der globalen Wortleitung (GWL), mit einem an die globale Wortleitung (GWL) gekoppelten Eingang, und einem Subwortleitungsausgang, wobei der erste Subwortleitungstreiber (910) weiterhin eine Invertierschaltung (308) zum Invertieren eines sich entlang der globalen Wortleitung (GWL) fortpflanzenden Signals aufweist; einem zweiten Subwortleitungstreiber (910), angeordnet entlang der globalen Wortleitung (GWL), mit einem an die globale Wortleitung (GWL) gekoppelten ersten Eingang, einem zweiten Eingang zum Empfangen des invertierten Signals von dem ersten Subwortleitungstreiber (910), und einem Subwortleitungsausgang; und einer zwischen den ersten Subwortleitungstreiber (910) und dem zweiten Subwortleitungstreiber (910) gekoppelten Verbindungsleitung (912) zum Kommunizieren des invertierten Signals zwischen diesen; wobei die Invertierschaltung einen pull-down Transistor aufweist, mit einem Gateanschluß, der an die jeweilige globale Wortleitung gekoppelt ist, und einem source/drain Anschluß, der an ein pull-up Element gekoppelt ist; wobei das pull-up Element einen pull-up Transistor aufweist; wobei der pull-up Transistor einen Gate Anschluß aufweist, der an ein Kontrollsignal gekoppelt ist, und wobei das Kontrollsignal den pull-up Transistor ein- und ausschaltet.

Description

Querbezug auf verwandte Anmeldungen
Diese Anmeldung ist eine teilweise Fortsetzung (continuation-in-part) der Patentanmeldung mit dem Titel ”Word Line Driver For Semiconductor Memories”, Serien-Nr. 08/828,817, eingereicht am 6. Februar 1997.
Hintergrund der Erfindung
Die vorliegende Erfindung bezieht sich im Allgemeinen auf Halbleiterspeicher, und im Speziellen auf eine verbesserte Wortleitungstreiberstruktur, die den Energieverbrauch und die Chipfläche reduziert.
Halbleiterspeicherschaltungen werden gebildet aus einem oder mehreren Speicherbereichen, die jeweils Speicherzellen einschließen, die an Schnittpunkten von Zeilen (oder Wortleitungen) und Spalten (oder Bitleitungen) liegen. Auf eine Speicherzelle wird zugegriffen, indem eine Wortleitung angesteuert wird und dann eine Bitleitung ausgewählt wird. Eine Wortleitung wird ausgewählt, indem ein Zeilenadresssignal an dem Speicherelement angelegt wird. Das Adresssignal wird durch einen Zeilendecodierer decodiert, dessen Ausgang die adressierte Zeile auswählt. Bei Verwendung einer dynamischen Direktzuggriffsspeicher-(DRAM)Schaltung als ein Beispiel, in jeder Reihe, kann eine einzelne Wortleitung 1024 oder 2048 Speicherzellzugriffstransistoren treiben. 1 zeigt ein vereinfachtes Teilschema der Wortleitungsstruktur für einen herkömmlichen DRAM. In dem typischen, in 1 dargestellten Beispiel, treibt der Ausgang eines Zeilendecoders 100 vier Wortleitungstreiber 102-A, 102-B, 102-C und 102-D an. Der Ausgang jedes Wortleitungstreibers 102 ist mit allen Gateanschlüssen der Speicherzellen-(104)Zugriffstransistoren 106 verbunden, die mit der Wortleitung verbunden sind. Die Gateanschlüsse dieser Zugriffstransistoren werden typischerweise aus Polysilicium oder Variationen des Polysilicummaterials (z. B. polycide) hergestellt. Daher arbeitet in einem typischen DRAM Design eine einzelne Polysiliciumleitung, die die Gateanschlüsse für alle Speicherzellenzugriffstransistoren bildet, die einer Wortleitung gemeinsam sind, als die Wortleitung.
Aufgrund des relativ größeren Flächenwiderstandes des Polysiliciummaterials wurde das metallische Verbinden der Polysiliciumwortleitung notwendig, um Fortpflanzungsverzögerungen durch die Wortleitung zu reduzieren. Eine verbundene Polysiliciumwortleitung schließt eine zweite, weniger Widerstand aufweisende, leitfähige Schicht ein, typischerweise Metall, die über die Polyschicht geführt ist, und die an verschiedenen Intervallen, wie in der 1 dargestellt, Kontakt mit der Polyschicht herstellt. Die Länge der Wortleitung, die Siliciumfläche, die durch die Metall-zu-Polykontaktregionen verbraucht wird, und eine akzeptable Fortpflanzungsverzögerung sind einige der Faktoren, die die Verbindungsintervalle diktieren.
Über die Jahre wurden Speicherelemente mit zunehmend höherer Dichte durch signifikante Reduzierungen der Größe der Speicherzellen möglich. Der fotolithographische Aspekt der Halbleiterverarbeitungstechnologie hat jedoch begrenzten Erfolg.
Es war daher nicht möglich, die Breite und den Abstand der Verbindungsleitungen (z. B. der Metallleitungen) in derselben Größenordnung zu reduzieren wie die Größe der Speicherzellen. Als Ergebnis wurde bei höheren Dichten von beispielsweise 64 Megabit die Metall-zu-Metallbeabstandung (oder der Metall Pitch), wie er von der Wortleitungsverbindungstechnik benötigt wird, der limitierende Faktor bei der Bestimmung der Größe des Speichersystems. Daher wurde es mit der 64 Megabit Generation von DRAMs notwendig, Verfahren zu ersinnen, um die Wortleitungs-Metall-Pitch-Beschränkungen zu überwinden.
Ein Weg, um die Metall-Pitch-Anforderungen zu lockern war, eine hierarchische Wortleitungsstruktur mit globalen (Reihen-Langen) Metall-Wortleitungen zu verwenden, die segmentierte (kürzere) Polysiliciumsubwortleitungen treiben. In dieser Struktur wird der Wortleitungsdecoderausgang (Knoten N1 in 1) als globale Wortleitung (GWL) verwendet, welche mit ihrem Komplement als ein Paar von Metallleitungen über die gesamte Reihe geführt ist. Jedes Segment oder jede Subwortleitung wird durch eine bestimmte Gruppe von Subwortleitungstreibern getrieben. Daher treibt typischerweise jedes komplementäre Paar von GWLs mehrere Gruppen von vier Subwortleitungstreiberschaltungen an, die über verschiedene Orte (Segmentintervalle) über das System verteilt angeordnet sind. Mit vier Subwortleitungen, die somit zwei Metallleitungen teilen, verbessert diese Struktur die Wortleitungsdichte pro Metall-Pitch um einen Faktor von zwei.
Da diese Struktur jedoch Metallleitungen benötigt, die komplementäre Signale tragen, die bei minimalem Abstand parallel geführt werden müssen, würde ein Metall-zu-Metall-Kurzschluß die Verflüchtigung von exzessiven Mengen von Ruhestrom verursachen. Einige andere Techniken wurden seither vorgeschlagen, die dieses Risiko minimieren oder eliminieren. Diese Techniken führen typischerweise eine einzelne Metall-GWL über das System und schließen zusätzliche Verschaltungen an den lokalen Subwortleitungstreiberregionen ein, um vier Polysiliciumsubwortleitungen zu treiben. Das GWL Signal benötigt normalerweise einen verstärkten Pegel, und die zusätzliche Verschaltung schließt Extra-Transistoren sowie Busleitungen ein, die über das System geführt werden müssen, Während diese Schemata eine verbesserte Wortleitungsdichte pro Metall Pitch um noch einen weiteren Faktor zwei (eine Metallleitung wird von vier Polywortleitungen geteilt) aufweisen, wurde die Verbesserung auf Kosten einer größeren Komplexität, einen anzunehmenden höheren Energieverbrauchs, und einer größeren Siliciumfläche realisiert.
Es besteht daher ein Bedarf an einer verbesserten Wortleitungstreiberstruktur für Speicherschaltungen, die eine geringere Siliciumfläche benötigt und die wenig Energie abstrahlt.
EP 0 337 457 A2 beschreibt eine Speicherschaltung in einer Einzelchip integrierten Schaltung mit einem ersten Speicherzellenarray und einem zweiten Speicherzellenarray mit einer Struktur, die sich von der Struktur des ersten Speicherzellenarrays unterscheidet, die einen Teil von Adressen gemeinsam mit dem ersten Speicherzellenarray benutzt, und die die gleiche Anzahl an Zeilen hat wie das erste Speicherzellenarray. Die ersten und zweiten Speicherzellenarrays sind gemeinsam mit Dekodierungs-Mitteln verbunden zum Dekodieren der gemeinsam genutzten Adressen. Jede Wortleitung ist mit Speicherzellen der entsprechenden Zeile der ersten und zweiten Speicherzellenarrays verbunden. Wird das Potential einer Wortleitung auf einen aktiven Pegel eingestellt, sind die angeschlossenen Speicherzellen ausgewählt. Der Dekodierer ist mit den Wortleitungen verbunden zum Dekodieren der Zeilenadressen und zum Einstellen des Potentials einer Wortleitung, die der Zeilenadresse entspricht, auf einen aktiven Pegel.
US 5,708,620 A beschreibt eine Speichervorrichtung mit einer Mehrzahl von Bitleitungen und Haupt-Wortleitungen, welche jeweils in ersten und zweiten Richtungen zur Ausbildung einer Matrix gebildet sind, und eine Mehrzahl von Speicherzellen, die an jede Bitleitung koppeln. Ein erster Dekodierer dekodiert erste Adresssignale und stellt der Mehrzahl von Haupt-Wortleitungen erste dekodierte Signale bereit. Ein zweiter Dekodierer dekodiert zweite Adresssignale und stellt zweite dekodierte Signale bereit. Die Speichervorrichtung beinhaltet ferner eine n-te Zahl von Treibergruppen, wobei jede Gruppe eine Mehrzahl von Subtreibern umfasst, welche zum Empfangen eines entsprechenden zweiten dekodierten Signals in einer dritten Richtung gebildet sind. Jeder Subtreiber umfasst eine Mehrzahl von Auswahlleitungen, die an entsprechende Speicherzellen koppeln. Eine Mehrzahl von Leseverstärkern koppelt an die Mehrzahl von Bitleitungen, wobei zwischen benachbarten Treibergruppen mehr als zwei Bitleitungen gebildet sind.
Zusammenfassung der Erfindung
Eine erste Ausführungsform der Erfindung betrifft eine Speicherschaltung mit: einer Speicheranordnung mit einer Vielzahl von Speicherzellen, jeweils angeordnet an Kreuzungen einer Vielzahl von Spalten und einer Vielzahl von Zeilen, einer hierarchischen Wortleitungsstruktur mit einer globalen Wortleitung, die Subwortleitungen treibt, wobei jede Zeile in eine Vielzahl von Segmenten von Subwortleitungen unterteilt ist und sich die globale Wortleitung über die gesamte Speicheranordnung erstreckt; einem Zeilendekoder mit einem gekoppelten Eingang, um Zeilenadressinformationen zu empfangen, und einem an die globale Wortleitung gekoppelten Ausgang; einem ersten Subwortleitungstreiber, angeordnet entlang der globalen Wortleitung, mit einem an die globale Wortleitung gekoppelten Eingang, und einem Subwortleitungsausgang, wobei der erste Subwortleitungstreiber weiterhin eine Invertierschaltung zum Invertieren eines sich entlang der globalen Wortleitung fortpflanzenden Signals aufweist; einem zweiten Subwortleitungstreiber, angeordnet entlang der globalen Wortleitung, mit einem an die globale Wortleitung gekoppelten ersten Eingang, einem zweiten Eingang zum Empfangen des invertierten Signals von dem ersten Subwortleitungstreiber, und einem Subwortleitungsausgang; und einer zwischen den ersten Subwortleitungstreiber und dem zweiten Subwortleitungstreiber gekoppelten Verbindungsleitung zum Kommunizieren des invertierten Signals zwischen diesen; wobei die Invertierschaltung einen pull-down Transistor aufweist, mit einem Gateanschluß, der an die jeweilige globale Wortleitung gekoppelt ist, und einem source/drain Anschluß, der an ein pull-up Element gekoppelt ist; wobei das pull-up Element einen pull-up Transistor aufweist; wobei der pull-up Transistor einen Gate Anschluß aufweist, der an ein Kontrollsignal gekoppelt ist, und wobei das Kontrollsignal den pull-up Transistor ein- und ausschaltet.
Gemäß einer bevorzugten Ausführungsform weist das pull-up Element einen Widerstand auf. Gemäß einer weiteren bevorzugten Ausführungsform ist der pull-up Transistor während eines ersten Teils eines vordefinierten Taktes eingeschaltet, wenn die Zustände des Signals auf der globalen Wortleitung und des Signals auf der Subwortleitung gewechselt werden, wobei der pull-up Transistor während eines zweiten Teils des vordefinierten Taktes eingeschaltet ist, wenn das Signal auf der globalen Wortleitung für eine Zeitdauer kleiner als eine vorbestimmte minimale Dauer auf hoch steht. Gemäß einer weiteren bevorzugten Ausführungsform ist der pull-up Transistor während eines ersten Teils eines vordefinierten Taktes eingeschaltet ist, wenn die Zustände des Signals auf der globalen Wortleitung und des Signals auf der Subwortleitung gewechselt werden, wobei der pull-up Transistor während eines zweiten Teils des vordefinierten Taktes ausgeschaltet ist, wenn das Signal auf der globalen Wortleitung und das Signal auf der Subwortleitung jeweils einen konstanten Logikwert haben.
Gemäß einer weiteren bevorzugten Ausführungsform arbeitet das Signal auf der globalen Wortleitung auf einem hohen logischen Pegel während des zweiten Teils des vordefinierten Taktes, und der pull-up Transistor ist während eines dritten Teils des vordefinierten Taktes eingeschaltet. Gemäß einer weiteren bevorzugten Ausführungsform ist der pull-up Transistor während eines vierten Teils des vordefinierten Taktes ausgeschaltet ist. Gemäß einer weiteren bevorzugten Ausführungsform werden die dritten und vierten Zeitabschnitte wiederholt. Gemäß einer weiteren bevorzugten Ausführungsform beträgt der dritte Zeitabschnitt 50 ns und der vierte Zeitabschnitt 1 μS. Gemäß einer weiteren bevorzugten Ausführungsform umfasst die Speicherschaltung ferner eine Logikschaltung zum Erzeugen des Kontrollsignals. Gemäß einer weiteren bevorzugten Ausführungsform weist die Logikschaltung auf: eine erste monostabile Schaltung mit einem an die globale Wortleitung gekoppelten Eingang und einem Ausgang zum Erzeugen eines ersten Pulszeitabschnittes; eine zweite monostabile Schaltung mit einem an den Ausgang der ersten monostabilen Schaltung gekoppelten Eingang, und einer Ausgang zum Liefern eines zweiten Pulszeitabschnittes; und eine dritte monostabile Schaltung mit einem ersten an den Ausgang der ersten monostabilen Schaltung gekoppelten Eingang, einem zweiten an den Eingang der zweiten monostabilen Schaltung gekoppelten Eingang, und einem Ausgang zum Liefern des Kontrollsignals.
Eine weitere Ausführungsform der Erfindung betrifft eine Speicherschaltung mit: einer Speicheranordnung mit einer Vielzahl von Speicherzellen, jeweils angeordnet an Kreuzungen einer Vielzahl von Spalten und einer Vielzahl von Zeilen, einer hierarchischen Wortleitungsstruktur mit globalen Wortleitungen, die Subwortleitungen treiben, wobei jede Zeile in eine Vielzahl von Segmenten von Subwortleitungen unterteilt ist und sich die globalen Wortleitungen über die gesamte Speicheranordnung erstrecken; einem Zeilendekoder mit einem gekoppelten Eingang, um Zeilenadressinformationen zu empfangen, und einem an eine globale Wortleitung gekoppelten Ausgang; und einer Vielzahl von Subwortleitungstreibern, jeweils angeordnet an verschiedenen Intervallen entlang jeder Zeile, wobei jeder Subwortleitungstreiber einen mit einer entsprechenden globalen Wortleitung gekoppelten Eingang aufweist, und einen mit einer entsprechenden Subwortleitung gekoppelten Ausgang aufweist, wobei jeder der Subwortleitungstreiber eine Invertierschaltung zum lokalen Invertieren eines Signals auf der entsprechenden globalen Wortleitung aufweist, wobei die Invertierschaltung einen pull-up Transistor aufweist, der ausgestaltet ist, um entsprechend einem Kontrollsignal mit einem Takt geschaltet zu werden, wobei der pull-up Transistor ausgestaltet ist, während eines ersten Teils des Taktes eingeschaltet zu sein, wenn die Zustände des Signals auf der globalen Wortleitung und des Signals auf der Subwortleitung gewechselt werden, wobei der pull-up Transistor ausgestaltet ist, während eines zweiten Teils des Taktes ausgeschaltet zu sein, wenn das Signal auf der globalen Wortleitung einen logisch hohen Pegel erreicht und das Signal auf der Subwortleitung einen konstanten Logikwert erreicht, wobei der pull-up Transistor ausgestaltet ist, während eines dritten Teils des Taktes eingeschaltet zu werden, und wobei der pull-up Transistor ausgestaltet ist, während eines vierten Teils des Taktes ausgeschaltet zu werden.
Gemäß einer bevorzugten Ausführungsform werden die dritten und vierten Zeitabschnitte wiederholt. Gemäß einer weiteren bevorzugten Ausführungsform beträgt die dritte Zeitperiode 50 ns und die vierte Zeitperiode 1 μs.
Beschreibung der Zeichungen
1 zeigt ein vereinfachtes Teilschema der Wortleitungsstruktur für eine dynamische Direktzugriffsspeicherschaltung des Standes der Technik;
2 zeigt ein Teilschema der Wortleitungsstruktur für einen einzelnen Bereich in einer Speicherschaltung des Standes der Technik;
3 ist ein Schaltungsschema eines Subwortleitungstreibers des Standes der Technik;
4 zeigt eine beispielhafte Implementierung der Subwortleitungstreiberschaltung des Standes der Technik mit einem NMOS Inverter mit einer Ohm'schen Last;
5 zeigt eine weitere exemplarische Implementierung der Subwortleitungstreiberschaltung des Standes der Technik mit einem NMOS Inverter mit einem NMOS Hochziehtransistor (pull-up Transistor);
6 zeigt eine Variation der beispielhaften Ausführungsform gemäß 5 für die Subwortleitungstreiberschaltung gemäß einer Ausführungsform der vorliegenden Erfindung;
7 ist ein Taktdiagramm, welches den Betrieb der beispielhaften Ausführungsform des Subwortleitungstreibers gemäß 6 illustriert;
8 ist noch ein weiteres beispielhaftes Ausführungsbeispiel der Subwortleitungstreiberschaltung;
9 illustriert eine Wortleitungsstruktur, in welcher ein geteilter Invertierschaltkreis in Übereinstimmung mit der vorliegenden Erfindung implementiert ist;
10 ist ein Taktdiagramm, welches den Betrieb der beispielhaften Ausführungsform des Subwortleitungstreibers gemäß 9 in Übereinstimmung mit der vorliegenden Erfindung illustriert;
11a illustriert ein beispielhaftes Ausführungsbeispiel der Logikschaltung zum Erzeugen des gepulsten XP⁺ Signals gemäß 10 in Übereinstimmung mit der vorliegenden Erfindung;
11b illustriert eine Ausführungsform des in der Logikschaltung der 11a verwendeten Ringoszillators in Übereinstimmung mit der vorliegenden Erfindung.
12 illustriert eine beispielhafte Ausführungsform einer Speichereinrichtung, in welcher das beschriebene, gepulste XP⁺ Signal in Übereinstimmung mit der vorliegenden Erfindung verwendet werden kann.
In 2 ist ein Teilschema einer beispielhaften Speicherreihe 200 dargestellt, welches die hierarchische Wortleitungsarchitektur illustriert. Ein Zeilendecoder 202 decodiert Adresseingangssignale Ai und erzeugt seinen Ausgang auf einer globalen Wortleitung GWLi. Die globale Wortleitung GWL traversiert die gesamte Reihe 200 und ist aus einem leitfähigem Material mit niedrigem Widerstand, wie etwa Metall, gefertigt. Die tatsächliche Polysiliciumwortleitung, die an den Gateanschlüssen der Speicherzellen 204 angeschlossen ist, ist in mehrere Subwortleitungen (SWLs) 206 segmentiert. Zur vereinfachten Darstellung der Speicherschaltung ist in der 2 eine Speicherzelle 204 durch einen kleinen Kreis dargestellt, ist jedoch tatsächlich der in der 1 dargestellten Speicherzelle 104 ähnlich. Die Vielzahl von Speicherzellen 204 sind an den Schnittpunkten der Subwortleitungen (SWLs 206) und der Bitleitungen oder Spalten 208 wie dargestellt angeordnet. Subwortleitungstreiber(SWLD) Schaltungen 210 sind an Subwortleitungssegmentintervallen angeordnet. Nur für darstellerische Zwecke sei ein Bereich 200 beispielsweise ein 256 K Zellenbereich mit 1024 Spalten 208 und 256 Zeilen. In dieser beispielhaften Ausführungsform sind die SWLD Schaltungen 210 an jeder 128. Spalte angeordnet. Es sind daher 9 SWLD Regionen vorhanden, wobei jede SWLD Schaltung 210 auf jeder Seite 2 Subwortleitungen 206 treibt.
Wie aus der 2 zu erkennen ist, erleichtert diese Architektur die Metall-Pitch Erfordernisse durch Aufnahme von vier Polysilicium-SWLs zwischen zwei Metall-GWLs. Darüber hinaus führt die vorliegende Erfindung eine einzelne globale Wortleitung an Stelle eines komplementären Paares, wodurch das Risiko exzessiver Ruheströme eliminiert wird, die durch Kurzschlüsse von Verbindungsleitungen, welche komplementäre Signale tragen, verursacht werden. Dies wird erreicht, indem das komplementäre Signal (GWL#) lokal innerhalb der SWLD Schaltungen 210 erzeugt wird, welche im Folgenden in Verbindung mit den 3 bis 8 beschrieben ist.
In 3 ist eine Subwortleitungstreiber-(SWLD)Schaltung 210 dargestellt. Die SWLD-Schaltung 210 schließt zwei interne Treiber 300-A und 300-B ein, die Subwortleitungen SWL-A bzw. SWL-B treiben. Jeder interne Treiber schließt ein Isolationstransistor 302 ein, der das Signal auf dem GWL zu dem Gate des Urladetransistors (bootstrap transistor) 304 am Knoten N2 transferiert. Der Gateanschluß des Isolationstransistors 302 kann an die Stromzufuhr Vcc gekoppelt werden, oder alternativ an ein verstärktes Signal V_x. Das Selbstladen der Ladung an dem Knoten N2 tritt auf, wenn das Selbstladesignal X + _B sich von einer niedrigen Spannung zu einer hohen Spannung bewegt. Eine selbstladende Spannung am Knoten N2 schaltet den Isolationstransistor 302 ab, den Knoten N2 von dem Signal auf GWL isolierend. Daher leitet dann, wenn beispielsweise SWL-B auszuwählen ist, der Transistor 304 x + _B an SWL-B ohne den Verlust einer Thresholdspannung weiter. Ein dritter Transistor 306 empfängt das Komplement des GWL-Signals (d. h. GWL#) an seinem Gate. Der Transistor 306 zieht daher SWL-B auf Erde, wenn GWL nicht ausgewählt ist (d. h. GWL# ist hoch) und ist ansonsten abgeschaltet, wenn GWL ausgewählt ist (d. h. GWL# ist niedrig).
Die Schaltung eliminiert die Notwendigkeit, das Komplement der globalen Wortleitung, (d. h. der GWL#-Leitung) über die gesamte Reihe zu führen, indem ein lokaler Inverter innerhalb jeder Subwortleitungstreiberschaltung 210 enthalten ist. Wie in der 3 dargestellt ist, empfängt ein invertierender Schaltkreis INV 308 das GWL an einem Eingang, invertiert das Signal und stellt GWL# den Gateanschlüssen des Transistors 306 in jedem internen Treiberschaltkreis zur Verfügung. Energieverbrauch, Geschwindigkeit und Fläche sind die Faktoren, die das Design der Invertierschaltung INV 308 bestimmen. Die vorliegende Erfindung bietet verschiedene Ausführungsformen für die Invertierschaltung INV 308, die diese Leistungseigenschaften beträchtlich verbessern. Diese Ausführungsformen werden im Folgenden beschrieben.
4 zeigt eine erste Subwortleitungstreiberschaltung, die einen NMOS-Inverter mit einer Ohm'schen Last verwendet, um die Invertierschaltung INV 308 zu implementieren. Die Invertierschaltung 308 schließt daher einen NMOS-pull-down-Transistor 310 ein, der GWL an seinem Gate empfängt und einen Widerstand R, der mit dem Drain des Transistors 310 verbunden ist, welcher als das Hochzieh-(pull-up) oder Ladeelement wirkt. Ein Vorteil dieser Schaltung ist, dass sie nur unter Verwendung von NMOS-Transistoren implementiert ist. Weil keine PMOS-Transistoren verwendet werden, kann diese Schaltung in einer relativ kleineren Fläche implementiert werden.
Der Widerstandswert des Widerstandes R wird durch ein Abwägen zwischen dem Energieverlust und der Abklingzeit des GWL#-Signals bestimmt. Die untere Grenze für den Wert von R wird bestimmt durch den Energieverbrauch, wenn GWL# niedrig ist. Für ein ausgewähltes GWL (d. h. das GWL Signal ist hoch) ist das GWL# Signal niedrig. Unter dieser Bedingung wird der Ruhestrom durch den Widerstand R abgestrahlt. Um den Ruhestrom zu reduzieren, ist es daher wünschenswert, den Widerstandswert von R zu maximieren. Auf der anderen Seite sollte der Wert von R hoch genug sein, um sicherzustellen, dass GWL# durch den Transistor 310 unterhalb einer Threshold-Spannung des Transistors 310 gezogen werden kann, wenn dies notwendig ist. Bei einem gegebenen Ein-Widerstand des Transistors 310 von beispielsweise einigen wenigen kOhm kann der Wert von R daher für einen ordnungsgemäßen Betrieb angepaßt werden.
Ein anderer Faktor, der das Design des Inverters beeinflußt, ist die Abklingzeit des GWL#-Signals. Eine wichtige Funktion, die durch den Transistor 306 in jedem SWL-Treiber ausgeführt wird, ist die Spannung in seinem entsprechenden SWL zu erden, wenn er inaktiviert wird. Dies reduziert potentiellen, aufgrund einer Leitung unterhalb des Threshold verursachten Leckstrom, wenn Rauschen auf ein inaktiviertes SWL durch ein benachbartes, aktiviertes SWL gekoppelt wird. Um sicherzustellen, dass der Transistor in einem zuvor ausgewählten SWL-Treiber angeschaltet wird, bevor der nächste SWL ausgewählt wird, wird eine Zeitbeschränkung aus das Abklingen des GWL#-Signals plaziert. Das heißt, wenn in einem gegebenen Zyklus GWL_i ausgewählt wird (GWL_i# ist niedrig), nach der Vervollständigung des Zyklus und vor der Auswahl von GWL_i+1 (d. h. während der Zeilenadressenabtastung oder der RAS Vorladezeit), sollte GWL_i# vorzugsweise zur hohen Spannung zurückkehren, um den Transistor 306 in dem inaktivierten SWL-Treiber einzuschalten. Die Abklingzeit des Signals auf dem GWL#-Knoten wird bestimmt durch das RC Laden an dem GWL#-Knoten. Beim derzeitigen Stand der Technik liegt eine typische RAS-Vorladezeit im Bereich von 20–30 ns. Sei für illustrative Zwecke eine RAS-Vorladezeit von 30 ns angenommen, und eine Gesamtkapazität von 100 fF an dem GWL# Knoten, dann würde der maximale Widerstandswert für R bei 300 kOhm liegen.
Die 5 zeigt eine SWLD-Schaltung, in der der Widerstand R des INV 308 ersetzt ist durch einen NMOS-Transistor 312. In dieser Ausführungsform ist der Gateanschluß des NMOS-Transistors 312 mit einer verstärkten Spannung Vpp verbunden. Dieses kompensiert die Treshhold-Spannung des NMOS 312 und erlaubt einem vollständigen Vcc Pegel nach GWL# durchzudringen. Der Transistor 312 kann so klein sein wie etwa beispielsweise ein DRAM-Speicherzellenzugriffstransistor. Der effektive Ein-Widerstand des NMOS-Transistors 312 kann angepaßt werden durch Variation seiner Größe (W/L Verhältnis). Der Flächenüberschuß aufgrund der INV 308 ist minimal, da NMOS-Transistoren 310 und 312 klein in der Größe sind und eine einzige INV 308 durch zwei interne Subwortleitungstreiber 300-A und 300-B geteilt wird.
In der in der 5 für ein ausgewähltes GWL dargestellten Ausführungsform ist der NMOS-Transistor 312 eingeschaltet und treibt einen Ruhestrom durch die RAS Aktiv Periode. Eine Variation der Ausführungsform der 5 reduziert die DC Energieabstrahlung der SWLD-Schaltung weiter durch Schalten des Ladetransistors 312. Wie oben diskutiert, dient die Klemm- oder Aushalte-Funktion, die durch den Transistor 306 ausgeführt wird dazu, den Effekt von kreuzweise gekoppeltem Rauschen von einer ausgewählten, benachbarten SWL zu reduzieren oder zu eliminieren. Die Zeit, während dessen das Kreuzkoppeln des Rauschens auftritt, ist jedoch begrenzt auf die Zeit, wenn das Signal auf einem SWL seinen Zustand wechselt. Nachdem das GWL seinen Zustand wechselt und ein ausgewähltes SWL ebenfalls umschaltet und seinen Endzustand erreicht, trägt das Signal auf dem SWL nicht länger zu irgendeinem Kreuzkopplungsrauschen bei. Daher ist es möglich, die Klemmfunktion nur auf die Dauer der Rauschkopplung zu beschränken, anstatt auf die gesamte RAS Aktiv Periode.
In der in der 6 dargestellten erfindungsgemäßen Ausführungsform ist der Gateanschluß des Hochziehtransistors 312 mit einer Verbindungsleitung verbunden, die ein XP⁺ Signal trägt, welches einen verstärkten Pegel aufweist, wenn es auf hoch steht. Während des Standby-Modus wird XP⁺ auf einem hohen Pegel hochgehalten, um alle GWL#-Signale hochzuhalten, und die SWLs werden auf Erde geklemmt. Wenn ein GWL ausgewählt wird und sein Signal den Zustand auf einen hohen Pegel wechselt, verbleibt XP⁺ ursprünglich auf seinem hohen Pegel. Da der pull-down Transistor 310 viel stärker ist als der kleine und schwächere Transistor 312, wird in dem ausgewählten SWLD das Signal auf GWL# auf Erde heruntergezogen. Die nicht ausgewählten GWLs verbleiben niedrig, wodurch ihre entsprechenden GWL#-Signale hochgestellt werden (und der Transistor 306 eingeschaltet wird), um eine solide Klemmung der nicht ausgewählten SWLs zu erreichen. Bis zu diesem Zeitpunkt arbeitet die Schaltung ähnlich der Ausführungsform gemäß 5 und verliert DC-Strom durch den NMOS Ladetransistor 312. Wenn jedoch das angemessene X⁺ _A ankommt und das ausgewählte SWL seinen hohen Endwert erreicht, besteht keine Notwendigkeit mehr für eine Klemmfunktion. Der Transistor 312 kann daher zu diesem Zeitpunkt abgeschaltet werden. Dies wird erreicht, indem das Signal auf XP⁺ von einem verstärkten hohen Pegel auf einen Pegel geschaltet wird, niedrig genug, um den Transistor 312 abzuschalten, ausreichend weit vor dem Ende der RAS Aktivperiode. Das Taktdiagramm, welches den Betrieb der Schaltung der 6 darstellt, ist in der 7 dargestellt. Diese Ausführungsform der vorliegenden Erfindung beschränkt daher der DC-Stromverlust auf ein kleines Fenster (aufgrund der reduzierten t_H) anstatt auf die gesamte RAS Aktivperiode.
Eine noch weitere Ausführungsform der vorliegenden Erfindung implementiert das Hochziehladeelement für den Inverter INV 308, indem ein geschalteter Ladetransistor mit einem zusätzlichen Ohm'schen Lastelement kombiniert wird. 8 zeigt diese Ausführungsform der vorliegenden Erfindung, welche ähnlich zu der in 6 dargestellten ist, jedoch ein zusätzliches Widerstandselement 314 einschließt, welches das GWL# auf eine hohe Spannung bringt. Mit dem Einschluß eines statischen Hochziehens (Widerstandselement 314) verbleibt keine Zeit, während der GWL# gleiten gelassen wird. Dies beseitigt die Ein-/Aus-Zeitbeschränkungen für den Transistor 312 wie in Verbindung mit den 6 und 7 beschrieben. Daher kann der NMOS 312 an- oder ausgeschaltet werden, entsprechend ob ein gegebener Bereich ausgewählt ist. Genauer gesagt ist in dieser Ausführungsform das einzige zeitlich Beschränkende, dass für einen ausgewählten Bereich das Schalten des XP⁺ Signals auf eine niedrige Stufe den NMOS Transistor 312 ausschaltet, bevor das ausgewählte GWL auf einen hohen Pegel schaltet.
Darüber hinaus setzt – wie oben diskutiert – die GWL# Abklingzeit die Grenze für den maximalen Wert des Widerstandes des Widerstandselementes 314. In dieser Ausführungsform ist jedoch, da die Abklingzeit durch den Hochzieh-NMOS Transistor 312 bestimmt ist, die Maximalbeschränkung auf dem Widerstandswert des Widerstandselementes 314 beseitigt. Daher kann das Widerstandselement 314 einen Widerstandswert aufweisen, so hoch wie die Flächenerfordernisse es erlauben. Einen viel höheren Widerstand für das statische Hochziehen reduziert den Ruhestrom segnifikant, verglichen mit den in den 4 und 5 dargestellten Ausführungsformen. Das Widerstandselement 314 kann unter Verwendung eines Widerstandes oder bevorzugt eines sehr kleines Transistors (z. B. in der Größe eines DRAM Zellenzugriffstransistors), der Ein-Widerstände so hoch oder größer als beispielsweise 1 Megaohm aufweist, implementiert werden.
Die in der 8 dargestellte Ausführungsform verbessert daher den Stromverbrauch verglichen mit den Ausführungsformen der 4 und 5 und ist auch eine Verbesserung der in der 6 dargestellten Ausführungsform bezüglich bestimmter Schaltungslayoutbetrachtungen. Insbesondere bei der in der 6 dargestellten Ausführungsform benötigt jede Reihe eine separate Verbindungsleitung, die das XP⁺ Signal trägt, welches durch die Bitleitungsabfrageverstärkerregion geführt wird. Da XP⁺ in der Ausführungsform gemäß 6 seine eigenen Zeiterfordernisse hat, ist in jeder Reihe für dieses Signal eine separate Verbindungsleitung bestimmt. Wie oben diskutiert, vereinfacht die in der 8 dargestellte Ausführungsform das Zeiterfordernis für das XP⁺ Signal, so dass das XP⁺ Signal für eine ausgewählte Reihe niedrig geschaltet wird, bevor GWL hochschaltet. In der herkömmlichen DRAM Schalttechnik weist das Signal, das Bitleitungen vorlädt, exakt die gleichen Zeiteigenschaften auf. Daher müssen bei dieser Ausführungsform keine neue Verbindungsleitung und keine Taktschaltung hinzugefügt werden, was Fläche spart.
2 stellt eine Wortleitungsstruktur dar, in welcher jedes SWLD einen Invertierschaltkreis zum lokalen Erzeugen und zur Verfügungstellen des GWL#-Signals einschließt. In einer alternativen Ausführung kann jedoch ein Invertierschaltkreis verwendet werden, um zwei oder mehrere SWLDs zu versorgen. Eine geteilte Invertierschaltkreisarchitektur hat Vorteile darin, dass weniger implementierte Invertierschaltkreise weniger Energie verbrauchen. Darüber hinaus wird auch die gesamte Schaltungsfläche reduziert, da weniger Invertierschaltkreise verwendet werden. Die Reduzierung verstärkt sich noch bei Wortleitungsstrukturausführungsformen, die die oben erwähnten Invertierschaltungen mit Ohm'scher Last verwenden, da das darin verwendete Widerstandselement eine große Layoutfläche belegt.
9 stellt eine Wortleitungsstruktur 900 dar, in welcher eine Invertierschaltung zwischen zwei benachbarten SWLDs geteilt wird. In sehr ähnlicher Weise wie in der 2 dargestellt, erstrecken sich GWLs_i,j,k von den Zeilendekodern 902 _i,j,k und sind mit den SWLDs 910 verbunden. Jedes SWLD 910 treibt zwei Polysilicium SWLs 906, obwohl eine größere Anzahl von SWLs in alternativen Ausführungsformen getrieben werden könnte. Speicherzelle 904 sind angeordnet und stehen im Zugriff an den Schnittpunkten der SWLs 906 und den Bitleitungen oder Spalten 908.
Die Wortleitungsstruktur 900 schließt weiterhin Verbindungsleitungen 912 zum Tragen des Signals GWL# zwischen zwei benachbart angeordneten SWLDs 910 ein. Eine der benachbart verbundenen SWLDs 910 enthält eine der oben beschriebenen Invertierschaltungen und versorgt die andere SWLD mit dem invertierten Signal GWL# über die Verbindungsleitung 912. Wie zu erkennen ist, können zusätzliche SWLDs durch einen einzigen Invertierschaltkreis getrieben werden, in welchem Fall zusätzliche Verbindungsleitungen zwischen den versorgten SWLDs verwendet werden.
Jede der verschiedenen Ausführungsformen für einen Invertierschaltkreis, wie zuvor beschrieben, sowie andere bekannte Invertierschaltkreise können innerhalb der SWLDs verwendet werden. Die Verbindungsleitung ist vorzugsweise eine Metallleitung, vom selben Typ, wie für die GWLs verwendet. Als Konsequenz der geteilten Invertierschaltungsarchitektur gemäß 9 wird die von den Invertierschaltungen der Wortleitungsstruktur verbrauchte Energie um 50% reduziert. Eine weitere Reduzierung im Energieverbrauch kann realisiert werden, wenn eine größere Anzahl von SWLDs geteilt wird. Zusätzlich kann diese Wortleitungsstruktur weniger Layoutfläche verwenden. Wenn die für jede Invertierschaltung benötigte Fläche relativ groß ist, beispielsweise in dem Fall, in dem Invertierschaltungen mit Ohm'schen Lasten verwendet werden, ergibt die geteilte Invertierschaltungsarchitektur eine Abnahme des Abstandes zwischen den Metall-GWLs_i,j und GWLs_j,k, aufgrund des Entfernens eines der Invertierschaltungen.
Die oben beschriebene 7 illustriert ein Taktdiagramm eines XP⁺ Kontrollsignals, welches verwendet wird, um den Klemmtransistor 306 in den SWLDs 210 zu kontrollieren. In einer alternativen Ausführungsform illustriert 10 ein gepulstes XP⁺ Kontrollsignal, in welchem periodische Pulse während dem Zustand niedrig auftreten. Wie unten erklärt werden wird, arbeiten die Pulse, um sicherzustellen, dass die inaktivierten SWLs im Falle eines lange aktiven Zyklus abgeklemmt werden.
Bezugnehmend auf 10, während der ersten Periode des RAS# Taktdiagramms, wechselt das RAS# Signal von H nach L Zuständen, den Beginn einer aktiven Periode innerhalb des Elementes andeutend. Das ausgewählte GWL wechselt nach hoch, jedoch verbleibt ein inaktives SWL niedrig. Nach einer Verzögerung, wechselt das gepulste XP⁺ Kontrollsignal von H nach L, eine aktive SWLD innerhalb des Elementes andeutend.
Gemäß 6 ist innerhalb eines inaktiven SWLDj das GWL inaktiv und schaltet in einen niedrigen Zustand den pull-down Transistor 310 aus. Das XP⁺ Kontrollsignal verbleibt hoch für einen Zeitintervall, den Hochziehtransistor 312 aktivierend und eine hohe Spannung an den Gateanschluß des Klemmtransistors 306 anlegend. Der Klemmtransistor 306 ist aktiviert und klemmt das inaktive SWL sicher auf Erde.
Das XP⁺ Kontrollsignal geht anschließend in einen niedrigen Zustand über, den Hochziehtransistor 312 deaktivierend. Als Folge werden die pull-down und Hochziehtransistoren 310 und 312 ausgeschaltet und der Gateanschluß des Klemmtransistors 306 fließt. Wenn das SWL in einem inaktiven Zustand für eine verlängerte Zeitperiode verbleibt, kann sich die Gatespannung des Transistors 306 entladen, wodurch das inaktive SWL von der Erde gelöst wird, und kann möglicherweise einen fehlerhaften Speicherzugriff verursachen.
Das gepulste XP⁺ Kontrollsignal der 10 schließt Pulse 1030 ein, welche einen Spannungszustand hoch an dem Gateanschluß des Klemmtransistors 306 im Falle eines verlängerten aktiven Zyklusses wiederherstellen. Während der gepulsten Perioden liegt das gepulste XP⁺ Kontrollsignal eine gepulste Spannung V_XP+ an den Gateanschluß des Hochziehtransistors 312 ein, ihn für die gepulste Periode (die gepulsten Perioden) gleitfähig lassend. Als Ergebnis wird ein gepulster Spannungspegel (der Niedrigere von V_DD oder V_XP+ – V_T) an den Gateanschluß des Klemmtransistors 306 angelegt. Das Anlegen einer gepulsten Spannung aktiviert den Gateanschluß des Klemmtransistors 306, wodurch sichergestellt wird, dass die damit verbundene, inaktivierte SWL fest auf Erde geklemmt bleibt.
Die zweite RAS# Periode der 10 illustriert die Wellenformen, wenn das gepulste XP⁺ Kontrollsignal an eine aktive SWLD angelegt wird. Ursprünglich geht das RAS# Signal auf einen niedrigen Pegel, einen aktiven Zustand anzeigend. Nach einer Verzögerung geht das GWL_i in einen hohen Zustand über, einen aktiven Zustand entlang der GWL_i Leitung anzeigend. Nach einer Verzögerung, welche das oben erwähnte <Rauschen> und die t_H Perioden gemäß 7 einschließen kann, jedoch nicht einschließen muß, geht das SWL_i in einen hohen Zustand über, anzeigend, dass das SWLD_i aktiv geworden ist.
Innerhalb des aktiven SWLD wird das GWL hochgehalten, was wiederum den pull-down Transistor 310 aktiviert. Die positiven Pulse 1030 des gepulsten XP⁺ Kontrollsignals aktivieren den Hochziehtransistor 312, was dazu führt, dass Strom zwischen der Stromzufuhr und der Erde durch den Inverter 308 gezogen wird. Daher resultiert bei aktiven SWLDs das gepulste XP⁺ Kontrollsignal in einem Energieverbrauch, dessen Größe durch die Breite und die Periode der Pulse 1030 bestimmt wird. Durch Minimieren der Breite der Pulse 1030 und durch Maximieren ihrer Periode kann der Beitrag des invertierten Koordinatenstromes minimiert werden. Das gepulste XP⁺ Kontrollsignal aktiviert daher ein Gleichgewicht zwischen dem Energieverbrauch und dem Aufrechterhalten einer soliden Halte-Aus-Funktion einer inaktivierten SWL.
Zusätzlich kann das gepulste XP⁺ Kontrollsignal auch ohne Pulse arbeiten, beispielsweise dann, wenn das RAS#-Signal-Intervall eine vorbestimmte minimale Periode nicht überschreitet. Dieser Betriebsmodus ist in der dritten RAS# Periode der 10 dargestellt. Hier verbleibt das gepulste XP⁺ Kontrollsignal hoch, da das RAS#-Signal-Intervall nicht eine vorbestimmte Periode von 50 ns überschreitet. Die Pulse 1030 können von jeder Dauer und Amplitude sein und werden entweder nicht periodisch oder periodisch mit jeder gewünschten Frequenz wiederholt. In dem beispielhaften Ausführungsbeispiel der 10 ist das gepulste XP⁺ Kontrollsignal periodisch mit einer μs, weist eine Pulsbreite von 50 ns auf und hat eine minimale Periode von 50 ns vor der Pulserzeugung.
11a illustriert eine Logikschaltung 1100 zum Erzeugen des gepulsten XP⁺ Kontrollsignals, obwohl andere Ausführungsformen ebenfalls verwendet werden können. In der dargestellten Ausführungsform besteht die Logikschaltung vor allen Dingen aus drei monostabilen Schaltungen, die erste aus einer nicht invertierenden Zeitverzögerung 110, einem NAND-gate 1120, und einem Inverter 1130, die zweite monostabile Schaltung besteht aus einer invertierenden Zeitverzögerung 1150 und einem NAND-gate 1160, und die dritte monostabile Schaltung besteht aus einer zweiten monostabilen Schaltung, einem Ringossilator 1140 und einer NAND-Schaltung 1170. Die erste Monostabile erzeugt die minimale Pulsbreite, oben beschrieben mit 50 ns. Die zweite liefert die Größe der Verzögerung, die notwendig ist, um die Pulsdauer des Pulses 1030, oben beschrieben mit 50 ns, zu erzeugen. Die dritte Monostabile erzeugt die Verzögerung, die der Pulsperiode entspricht, oben beschrieben mit einer μs. Dem Fachmann ist klar, dass andere Logikschaltungen möglich sind, um die beschriebene Pulserzeugungsschaltung herzustellen.
11b illustriert eine Ausführungsform des Ringoszillators 1140, der in der dritten monostabilen Schaltung verwendet wird. Der Ringoszillator 1140 ist vorzugsweise so ausgelegt, dass er das Doppelte der Verzögerungsdauer zur Verfügung stellt, die für die Pulsperiode benötigt wird. Zusätzliche Inverterelemente 1146 können wie dargestellt aufgenommen werden, um eine weitere Verzögerung zu liefern.
12 stellt eine beispielhafte Ausführungsform eines Speicherelementes 1200 dar, welches aus verschiedenen Banken 1250 besteht, die mehrere Reihen 1254 aufweisen, welchen das beschriebene, gepulste XP⁺ Kontrollsignal zugeführt wird. Innerhalb jeder Bank 1250 wird von einer XP⁺ Logikschaltung 1252 (oben beschrieben) ein gepulstes XP⁺ Kontrollsignal 1256a erzeugt und in den darin befindlichen mehreren Bereichen 1254 verteilt. GXP⁺ Verteilungsschaltungen 1256 werden verwendet, um das XP⁺ Kontrollsignal 1256a dem aktiven Speicherbereich zuzuführen. Innerhalb der GXP⁺ Verteilungsschaltungen 1256 werden das globale gepulste XP⁺ Kontrollsignal 1256a und ein Bereichsauswahlsignal 1256b einem Endgate 1256c zugeführt. Das Bereichsauswahlsignal 1256b geht in einen hohen Zustand über, wenn sein entsprechender Bereich aktiv ist, und das AND gate 1256c gibt das XP⁺ Kontrollsignal aus an den aktiven Speicherbereich. Während die beispielhafte Ausführungsform der 12(2) acht megabit DRAM Speicherbereiche innerhalb jeder Speicherbank 1250 zeigt, ist dem Fachmann klar, dass die Ausführungsform hierauf nicht beschränkt ist, und das größere oder kleinere Anzahlen von Speicherbereichen und/oder eine größere oder eine kleinere Anzahl von Speicherbänken ebenfalls verwendet werden können, um die vorliegende Erfindung auszuführen.
Während das Obige eine vollständige Beschreibung der bevorzugten Ausführungsformen der vorliegenden Erfindung ist, ist es möglich, verschiedene Alternativmodifikationen und Äquivalente zu verwenden. Beispielsweise ist die Wortleitungsarchitektur der vorliegenden Erfindung im Kontext einer DRAM Schaltung beschrieben, die eine beispielhafte Bereichsgröße aufweist. Jedoch ist die Anwendbarkeit der Techniken der vorliegenden Erfindung nicht abhängig von der Speichergröße oder dem Typ der Speicherschaltung. Auch zeigt die beispielhafte Architektur, die verwendet wurde, um die Prinzipien der vorliegenden Erfindung zu illustrieren, einen Metall Pitch, der vier Polysiliciumsubwortleitungen aufnimmt. Es können jedoch ähnliche Techniken verwendet werden, um eine größere Anzahl von Subwortleitungen zwischen globalen Wortleitungen einzufügen, um die Anforderungen an den Metall Pitch weiter zu entspannen (oder es können weniger Subwortleitungen verwendet werden, wenn gewünscht). Eine größere Anzahl von Subwortleitungen kann durch jeden Subwortleitungstreiber getrieben werden, durch beispielsweise das das Einschließen von mehr als zwei internen Treibern in jeden Subwortleitungstreiber und das zur Verfügung stellen von mehr als zwei X⁺ Signalen für jeden Subwortleitungstreiber. Darüber hinaus können alternative Materialien zu Metall oder Polysilicium verwendet werden, um die globalen Wortleitungen und die Subwortleitungen zu führen.

Claims

Eine Speicherschaltung mit: einer Speicheranordnung (900) mit einer Vielzahl von Speicherzellen (904), jeweils angeordnet an Kreuzungen einer Vielzahl von Spalten (908) und einer Vielzahl von Zeilen (906), einer hierarchischen Wortleitungsstruktur mit einer globalen Wortleitung (GWL), die Subwortleitungen (SWL) treibt, wobei jede Zeile in eine Vielzahl von Segmenten von Subwortleitungen (SWL) unterteilt ist und sich die globale Wortleitung (GWL) über die gesamte Speicheranordnung (900) erstreckt; einem Zeilendekoder (902) mit einem gekoppelten Eingang, um Zeilenadressinformationen (A) zu empfangen, und einem an die globale Wortleitung (GWL) gekoppelten Ausgang; einem ersten Subwortleitungstreiber (910), angeordnet entlang der globalen Wortleitung (GWL), mit einem an die globale Wortleitung (GWL) gekoppelten Eingang, und einem Subwortleitungsausgang, wobei der erste Subwortleitungstreiber (910) weiterhin eine Invertierschaltung (308) zum Invertieren eines sich entlang der globalen Wortleitung (GWL) fortpflanzenden Signals aufweist; einem zweiten Subwortleitungstreiber (910), angeordnet entlang der globalen Wortleitung (GWL), mit einem an die globale Wortleitung (GWL) gekoppelten ersten Eingang, einem zweiten Eingang zum Empfangen des invertierten Signals von dem ersten Subwortleitungstreiber (910), und einem Subwortleitungsausgang; und einer zwischen den ersten Subwortleitungstreiber (910) und dem zweiten Subwortleitungstreiber (910) gekoppelten Verbindungsleitung (912) zum Kommunizieren des invertierten Signals zwischen diesen; wobei die Invertierschaltung einen pull-down Transistor aufweist, mit einem Gateanschluß, der an die jeweilige globale Wortleitung gekoppelt ist, und einem source/drain Anschluß, der an ein pull-up Element gekoppelt ist; wobei das pull-up Element einen pull-up Transistor aufweist; wobei der pull-up Transistor einen Gate Anschluß aufweist, der an ein Kontrollsignal gekoppelt ist, und wobei das Kontrollsignal den pull-up Transistor ein- und ausschaltet.
Speicherschaltung nach Anspruch 1, wobei das pull-up Element einen Widerstand aufweist.
Speicherschaltung nach Anspruch 1, wobei der pull-up Transistor während eines ersten Teils eines vordefinierten Taktes eingeschaltet ist, wenn die Zustände des Signals auf der globalen Wortleitung und des Signals auf der Subwortleitung gewechselt werden, wobei der pull-up Transistor während eines zweiten Teils des vordefinierten Taktes eingeschaltet ist, wenn das Signal auf der globalen Wortleitung für eine Zeitdauer kleiner als eine vorbestimmte minimale Dauer auf hoch steht.
Speicherschaltung nach Anspruch 1, wobei der pull-up Transistor während eines ersten Teils eines vordefinierten Taktes eingeschaltet ist, wenn die Zustände des Signals auf der globalen Wortleitung und des Signals auf der Subwortleitung gewechselt werden, wobei der pull-up Transistor während eines zweiten Teils des vordefinierten Taktes ausgeschaltet ist, wenn das Signal auf der globalen Wortleitung und das Signal auf der Subwortleitung jeweils einen konstanten Logikwert haben.
Speicherschaltung nach Anspruch 4, wobei das Signal auf der globalen Wortleitung auf einem hohen logischen Pegel während des zweiten Teils des vordefinierten Taktes arbeitet, und der pull-up Transistor während eines dritten Teils des vordefinierten Taktes eingeschaltet ist.
Speicherschaltung nach Anspruch 5, wobei der pull-up Transistor während eines vierten Teils des vordefinierten Taktes ausgeschaltet ist.
Speicherschaltung nach Anspruch 6, wobei die dritten und vierten Zeitabschnitte wiederholt werden.
Speicherschaltung nach Anspruch 6, wobei der dritte Zeitabschnitt 50 ns und der vierte Zeitabschnitt 1 μS beträgt.
Speicherschaltung nach Anspruch 1, mit einer Logikschaltung zum Erzeugen des Kontrollsignals.
Speicherschaltung nach Anspruch 9, wobei die Logikschaltung aufweist: eine erste monostabile Schaltung mit einem an die globale Wortleitung gekoppelten Eingang und einem Ausgang zum Erzeugen eines ersten Pulszeitabschnittes; eine zweite monostabile Schaltung mit einem an den Ausgang der ersten monostabilen Schaltung gekoppelten Eingang, und einem Ausgang zum Liefern eines zweiten Pulszeitabschnittes; und eine dritte monostabile Schaltung mit einem ersten an den Ausgang der ersten monostabilen Schaltung gekoppelten Eingang, einem zweiten an den Eingang der zweiten monostabilen Schaltung gekoppelten Eingang, und einem Ausgang zum Liefern des Kontrollsignals.
Eine Speicherschaltung mit: einer Speicheranordnung (200) mit einer Vielzahl von Speicherzellen (204), jeweils angeordnet an Kreuzungen einer Vielzahl von Spalten und einer Vielzahl von Zeilen, einer hierarchischen Wortleitungsstruktur mit globalen Wortleitungen (GWL), die Subwortleiturgen (SWL) treiben, wobei jede Zeile in eine Vielzahl von Segmenten von Subwortleitungen (SWL) unterteilt ist und sich die globalen Wortleitungen (GWL) über die gesamte Speicheranordnung (200) erstrecken; einem Zeilendekoder (202) mit einem gekoppelten Eingang, um Zeilenadressinformationen (A) zu empfangen, und einem an eine globale Wortleitung (GWL) gekoppelten Ausgang; und einer Vielzahl von Subwortleitungstreibern (210), jeweils angeordnet an verschiedenen Intervallen entlang jeder Zeile, wobei jeder Subwortleitungstreiber (210) einen mit einer entsprechenden globalen Wortleitung (GWL) gekoppelten Eingang aufweist, und einen mit einer entsprechenden Subwortleitung (SWL) gekoppelten Ausgang aufweist, wobei jeder der Subwortleitungstreiber (210) eine Invertierschaltung (308) zum lokalen Invertieren eines Signals auf der entsprechenden globalen Wortleitung (GWL) aufweist, wobei die Invertierschaltung (308) einen pull-up Transistor aufweist, der ausgestaltet ist, um entsprechend einem Kontrollsignal mit einem Takt geschaltet zu werden, wobei der pull-up Transistor ausgestaltet ist, während eines ersten Teils des Taktes eingeschaltet zu sein, wenn die Zustände des Signals auf der globalen Wortleitung (GWL) und des Signals auf der Subwortleitung (SWL) gewechselt werden, wobei der pull-up Transistor ausgestaltet ist, während eines zweiten Teils des Taktes ausgeschaltet zu sein, wenn das Signal auf der globalen Wortleitung (GWL) einen logisch hohen Pegel erreicht und das Signal auf der Subwortleitung (SWL) einen konstanten Logikwert erreicht, wobei der pull-up Transistor ausgestaltet ist, während eines dritten Teils des Taktes eingeschaltet zu werden, und wobei der pull-up Transistor ausgestaltet ist, während eines vierten Teils des Taktes ausgeschaltet zu werden.
Speicherschaltung nach Anspruch 11, wobei die dritten und vierten Zeitabschnitte wiederholt werden.
Speicherschaltung nach Anspruch 12, wobei die dritte Zeitperiode 50 ns und die vierte Zeitperiode 1 μs beträgt.