DE69823427T2

DE69823427T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69823427T2
Application number: DE69823427T
Authority: DE
Inventors: Masayuki Dallas Hira; Shunichi Plano Sukegawa; Shinji Plano Bessho; Yasushi Urawa-shi Saitama Takahashi; Koji Kodaira-shi Tokyo Arai; Tsutomu Tachikawa-shi Tokyo Takahashi; Tsugio Hamura-shi Tokyo Takahashi
Original assignee: Hitachi Ltd; Texas Instruments Inc
Current assignee: Hitachi Ltd; Texas Instruments Inc
Priority date: 1997-07-16
Filing date: 1998-07-16
Publication date: 2004-09-09
Anticipated expiration: 2018-07-17
Also published as: EP0892409A3; JP4118364B2; EP0892409B1; TW389913B; EP0892409A2; DE69823427D1; US5970010A; KR19990013952A; KR100511536B1; JPH1139875A

Description

GEBIET DER ERFINDUNG
Diese Erfindung betrifft ein Halbleiter-Speicherbauelement und insbesondere ein Halbleiter-Speicherbauelement mit einer Funktion, welche das für das Ansteuern des Leseverstärkers verwendete Impulssignal steuert und welche die Länge des Leseverstärkers entsprechend dem Spannungsabfall des Leiters kompensiert.
HINTERGRUND DER ERFINDUNG
12 zeigt ein Beispiel für den Aufbau eines Speicherfelds für ein Halbleiter-Speicherbauelement, beispielsweise einen DRAM. In 12 besteht das Speicherfeld aus den Wortleitungen WL0 bis WL5, den Bitleitungen (oder komplementären Bitleitungen) BL0, BL0_, BL1, BL1_ und den Speicherzellen MC_0,0, MC_0,1, MC_0,2, ..., MC_1,4, MC_1,5, MC_1,5, die jeweils an den Schnittpunkten dieser Wortleitungen und Bitleitungen (und komplementären Bitleitungen) verbunden sind. In dieser Figur ist zu Erklärungszwecken nur ein Abschnitt des Speicherfelds dargestellt. Das die Bitleitung BL0 und die komplementäre Bitleitung BL0_ aufweisende Bitleitungspaar ist mit dem Leseverstärker SA0 verbunden, und das die Bitleitung BL1 und die komplementäre Bitleitung BL1_ aufweisende Bitleitungspaar ist mit dem Leseverstärker SA1 verbunden. Während des Speicherzugriffs werden die Bitleitung und die komplementäre Bitleitung, die ein Bitleitungspaar bilden, durch den Leseverstärker jeweils auf verschiedenen Spannungspegeln gehalten. Wenn die Bitleitung BL0 beispielsweise auf einem hohen Pegel (Pegel der Versorgungsspannung V_DD) gehalten wird, wird die komplementäre Bitleitung BL0_ auf einem niedrigen Pegel (Pegel der Massespannung V_SS) gehalten. Die Wortleitungen WL0 bis WL5 werden durch die Wortleitungs-Ansteuerschaltung WD ausgewählt und angesteuert. In 12 ist die Wortleitungs-Ansteuerschaltung WD fortgelassen.
Die SpeicherzeL1en MC_0,0, MC_0,1, MC_0,2, ..., MC_1,4, MC_1,5, MC_1,5 sind an den jeweiligen Schnittpunkten der Wortleitungen WL0 bis WL5 und der Bitleitungen BL0, BL0_, BL1, BL1_ angeordnet. Wie in 12 dargesteL1t ist, bestehen die SpeicherzeL1en des DRAMs, beispielsweise die SpeicherzeL1e MC_1,1, aus einem einzigen Transistor Q_1,1 und einem einzigen Kondensator C_1,1, wobei die Gate-Elektrode des Transistors Q_1,1 mit der Wortleitung WL1 verbunden ist und durch die Spannung der Wortleitung WL1 gesteuert und in den Durchschalt- bzw. Sperrzustand versetzt wird. Während des Speicherzugriffs wird eine der Wortleitungen WL0 bis WL5 durch die Wortleitungs-Ansteuerschaltung WD ansprechend auf das eingegebene Adreßsignal ausgewählt, und weil die ausgewählte Wortleitung aktiviert und auf einem hohen Pegel gehalten wird, wird der Transistor für die SpeicherzeL1e, die mit der ausgewählten Wortleitung verbunden ist, im Durchschaltzustand gehalten.
FaL1s beispielsweise die Wortleitung WL1 durch die Wortleitungs-Ansteuerschaltung WD ausgewählt und auf einem hohen Pegel gehalten wird, wird der Transistor Q_1,1 der SpeicherzeL1e MC_1,1 in den Durchschaltzustand versetzt. Während des Schreibens wird der Pegel der Bitleitung ansprechend auf die Schreibdaten durch den Leseverstärker gleichzeitig mit der Auswahl der Wortleitung festgelegt. Beispielsweise wird durch den Leseverstärker SA1 die Bitleitung BL1 auf einem hohen Pegel (Pegel der Versorgungsspannung V_DD) gehalten und die komplementäre Bitleitung BL1_ auf dem niedrigen Pegel (Pegel der Massespannung V_SS) gehalten. Hierdurch werden die Ladespannung und die Ladung des Kondensators C_1,1 als die gespeicherten Daten festgehalten.
Wenn die gespeicherten Daten andererseits aus der SpeicherzeL1e MC_1,1 ausgelesen werden, werden die Bitleitung BL1 und die komplementäre Bitleitung BL1_ zuvor über den Leseverstärker SA1 auf eine Vorladespannung von beispielsweise V_DD/2 gelegt, was die Hälfte der Versorgungsspannung V_DD ist. Wenn die Wortleitung WL1 durch die Wortleitungs-Ansteuerschaltung WD aktiviert wird und auf einem hohen Pegel gehalten wird, wird der Transistor Q_1,1 in den Durchschaltzustand versetzt, werden die Bitleitung BL1 und der Kondensator C_1,1 kurzgeschlossen und wird das Potential der Bitleitung BL1 ansprechend auf die angesammelte Ladung des Kondensators C_1,1 leicht geändert. Dadurch, daß diese leichte Potentialänderung auf der Bitleitung BL1 durch den Leseverstärker SA1 erfaßt und verstärkt wird, werden die Speicherdaten für die SpeicherzeL1e MC_1,1 ausgelesen.
Einhergehend mit der Änderung zu einer hohen Kapazität für den DRAM wurde das Speicherfeld weiter in mehrere Teilfelder (Speicherzellenmatrizen) eingeteilt, und es ergab sich ein Aufbau, bei dem Leseverstärker enthaltende Leseverstärkerbänke auf der Seite jedes Teilfelds angeordnet waren. Die Leseverstärkerbänke bestehen aus Leseverstärkern in der gleichen Anzahl wie die Bitleitungspaare für jedes Teilfeld, und jede Leseverstärkerbank wird gemeinsam von Teilfeldern verwendet, die sowohl auf der rechten als auch auf der linken Seite angeordnet sind. Weiterhin wird durch Verringern der Anzahl der Leseverstärker durch Verlängern der Bitleitungen und Verbreitern der Teilfelder eine Verringerung der Oberfläche erreicht, die die Leseverstärkerbänke auf dem ganzen Chip belegen, und es wird eine Verringerung der Chipgröße erreicht. Die Verschlechterung der Eigenschaften, die mit einer Erhöhung des Widerstands und der Streukapazität der Bitleitungen infolge ihrer Verlängerung einhergehen, werden jedoch zu einem Problem. Es wurden Systeme in der Art einer Anordnung, bei der die Bitleitungen zu Abstufungen geändert sind, vorgeschlagen, um diesem Rechnung zu tragen.
Weiterhin ist zusammen mit den Fortschritten beim Wechsel zu einer hohen Kapazität und einhergehend mit der Miniaturisierung der Halbleiter-Speicherbauelemente auch die Miniaturisierung der Elemente fortgeschritten, und der Wechsel zu Dünnfilmen für die Niederspannungsoperationen ist auch fortgeschritten. Um die Gate-Spannungstoleranz der die Speicherzelle bildenden Transistoren zu gewährleisten, wird innerhalb des Speicherfelds eine interne Spannung V_DL verwendet, die niedriger ist als die externe Versorgungsspannung, wobei dabei die externe Versorgungsspannung V_DD verringert wurde. Einhergehend hiermit ist das Verringern der Zugriffsgeschwindigkeit beim Leseverstärker zu einem Problem geworden. Um dies zu vermeiden, wird das sogenannte Übersteuerungs-OVD-System verwendet, das die externe Versorgungsspannung V_DD dem Leseverstärker über einen normalen festgelegten Zeitraum, beispielsweise den Zeitraum, bis die Bitleitung die Spannung des Speicherfelds erreicht hat (die interne Betriebsspannung V_DL), zuführt.
Es sei bemerkt, daß der optimale Übersteuerungsbetrag des Leseverstärkers für jeweilige Speicherzellenmatrizen verschieden ist, weil ein Spannungsabfall, der sich aus dem Spannungsleiterwiderstand des Leseverstärkers ergibt, bei dem vorstehend erwähnten in der Vergangenheit verwendeten Übersteuerungssystem selbst dann zwischen jeweiligen Speicherzellenmatrizen auftritt, wenn sie sich innerhalb desselben Speicherfeldblocks befinden.
Beispielsweise wurde bei dem in der Vergangenheit verwendeten 64-MBit-(Megabit)-DRAM zum Gewährleisten eines ausreichenden Schreibens am fernsten Ende der Zeitpunkt für das Übersteuern am fernsten Ende optimiert (schlimmster Fall). Hierdurch wurde das Übersteuern am fernsten Ende gewährleistet, es trat jedoch am nächsten Ende ein überschüssiges Übersteuern auf, und die Überschußladung wurde verworfen. Mit anderen Worten wurde beim Leseverstärker für das nahe Ende das Anlegen einer Spannung ausgeführt, die während des Speicherzugriffs größer als nötig war, und es traten in der Hinsicht Nachteile auf, daß hierdurch das Verschlechtern der Eigenschaften der den Leseverstärker bildenden Transistoren und eine Erhöhung des Leistungsverbrauchs herbeigeführt wurden.
13 zeigt die Änderungen der Bitleitungsspannung für die Speicherzellenmatrix am nahen Ende und am fernen Ende, wenn das Lesen ausgeführt wird. Im Fall dieses Beispiels beträgt die Versorgungsspannung V_DD beispielsweise 3,3 V, und die verringerte Spannung V_DL, die innerhalb des Speicherfelds verwendet wird, beträgt beispielsweise 2,2 V. Wie dargesteL1t ist, werden vor dem Lesen die Bitleitung BL und die komplementäre Bitleitung BL_ auf einen Spannungspegel vorgeladen, der die Hälfte der internen Versorgungsspannung V_DL, beispielsweise 1,1 V, beträgt, und es werden nach dem Einleiten des Lesens beispielsweise ansprechend auf die Speicherdaten der Speicherzelle die Bitleitung BL- durch die Versorgungsspannung V_DD geladen und die komplementäre Bitleitung BL_ durch die Massespannung V_SS entladen. Weil die Zeit des Anlegens der Versorgungsspannung V_DD an die Bitleitungen BL, mit anderen Worten die Zeit T_OVD für das Übersteuern, gesendet wird, indem sie mit dem Leseverstärker für das fernste Ende verglichen wird, wird die Bitleitung, die mit dem Leseverstärker für das fernste Ende verbunden ist, durch den Übersteuerungsvorgang in geeigneter Weise auf die interne Versorgungsspannung V_DL aufgeladen, die Bitleitung BL, die mit dem Leseverstärker für das nahe Ende verbunden ist, wird jedoch infolge derselben Übersteuerungszeit T_OVD auf eine überschüssige Spannung aufgeladen, und sie wird, wenn das Übersteuern abgeschlossen ist, auf einem Pegel gehalten, der höher als die interne Versorgungsspannung V_DL ist. Weil die komplementäre Bitleitung BL_ durch die Massespannung V_SS entladen wird, ist ihre Spannung im Fall entweder des fernen Endes oder des nahen Endes in etwa die gleiche.
Diese Erfindung wurde nach Aufarbeitung dieser Informationen gemacht, und ihr Zweck besteht darin, ein Halbleiter-Speicherbauelement anzubieten, bei dem der Zeitpunkt für das Übersteuern ansprechend auf die Anordnungspositionen der Speicherzellenmatrizen gesteuert werden kann, die Bitleitungen auf die optimale Spannung getrieben werden können, eine Verringerung des Leistungsverbrauchs erreicht werden kann und der zeitliche Entwurf für das Übersteuern vereinfacht werden kann.
Ein Halbleiter-Speicherbauelement gemäß dem Oberbegriff des Anspruchs 1 ist aus JP 05 062 467 bekannt.
ZUSAMMENFASSUNG DER ERFINDUNG
Zum Lösen der vorstehend erwähnten Aufgaben umfaßt das Halbleiter-Speicherbauelement gemäß dieser Erfindung gemäß einem Aspekt einen ersten, einen zweiten und einen dritten Spannungsversorgungsknoten zum Bereitstellen einer ersten Spannung, einer zweiten Spannung, die höher als die vorstehend erwähnte erste Spannung ist, und einer dritten Spannung, die höher als die vorstehend erwähnte zweite Spannung ist, ein Speicherzellenfeld bei dem die Speicherzellen an Schnittpunkten von Wortleitungen und Bitleitungspaaren angeordnet sind, wobei diese der ersten Spannung und der zweiten Spannung entsprechende Ladungen als Daten enthalten, Leseverstärkerblöcke, die mit den vorstehend erwähnten Bitleitungspaaren verbunden sind und Leseverstärker enthalten, die ansprechend auf das Anlegen der vorstehend erwähnten ersten Spannung und der vorstehend erwähnten dritten Spannung während des ersten Zeitraums des Lesens der in den vorstehend erwähnten Speicherzellen gespeicherten Daten arbeiten und die ansprechend auf das Anlegen der vorstehend erwähnten ersten Spannung und der vorstehend erwähnten zweiten Spannung während eines zweiten Zeitraums arbeiten, einen ersten, einen zweiten und einen dritten Leiter zum Zuführen der vorstehend erwähnten ersten, zweiten bzw. dritten Spannung zu den vorstehend erwähnten Leseverstärkerblöcken und eine Leseverstärker-Ansteuereinrichtung, welche die Länge des vorstehend erwähnten ersten und zweiten Zeitraums steuert, dadurch gekennzeichnet, daß die Steuerung der Länge ansprechend auf die Länge der Leiter zwischen den vorstehend erwähnten Spannungsversorgungsknoten und dem vorstehend erwähnten Leseverstärkerblock erfolgt.
Gemäß einem anderen Aspekt der Erfindung steuert die vorstehend erwähnte Leseverstärker-Ansteuereinrichtung die Länge des vorstehend erwähnten ersten Zeitraums entsprechend der Länge des vorstehend erwähnten ersten Leiters.
Gemäß einem weiteren Aspekt der Erfindung enthält die Leseverstärker-Ansteuereinrichtung eine Impulssignal-Erzeugungsschaltung, die ein Ansteuer-Impulssignal mit einer der vorstehend erwähnten Leitungslänge entsprechenden Impulsbreite erzeugt, und das vorstehend erwähnte Ansteuer-Impulssignal steuert die Länge des vorstehend erwähnten ersten Zeitraums.
Gemäß einem weiteren Aspekt der Erfindung enthält die vorstehend erwähnte Impulssignal-Erzeugungsschaltung eine Verzögerungsschaltung, die eine vorgeschriebene Verzögerungszeit auf das Referenzimpulssignal anwendet, und eine Logikberechnungsschaltung, die das vorstehend erwähnte Ansteuer-Impulssignal durch Eingeben des vorstehend erwähnten Referenzimpulssignals und des Ausgangssignals der vorstehend erwähnten Verzögerungsschaltung erzeugt.
Gemäß einem weiteren Aspekt der Erfindung wird die Verzögerungszeit für das vorstehend erwähnte Verzögerungssignal auf eine der vorstehend erwähnten Leiterlänge entsprechende Zeit gelegt.
Gemäß einem anderen Aspekt dieser Erfindung wird die Zufuhrzeit für die drei Spannungen zu den Leseverstärkern, mit anderen Worten die Zeit für das Übersteuern, ansprechend auf die Leiterlänge zwischen dem Leseverstärkerblock (der Leseverstärkerbank) und dem Spannungsversorgungsknoten gesteuert, und weil die Zufuhrzeit für die für das Übersteuern für den Leseverstärker verwendete Spannung entsprechend einer großen Leiterlänge zwischen dem für das Übersteuern verwendeten Spannungsversorgungsknoten und dem Leseverstärkerblock auf einen großen Wert eingesteL1t wird, wird die Wirkung der Leseverzögerung für den Leseverstärker infolge des in der Versorgungsleitung erzeugten Spannungsabfalls kompensiert.
Weil die Zeit für das Übersteuern am Leseverstärker gemäß einem weiteren Aspekt der Erfindung entsprechend der Leiterlänge zwischen dem Leseverstärkerblock und dem Spannungsversorgungsknoten optimal eingesteL1t werden kann, kann ein überschüssiges Übersteuern verhindert werden und eine Änderung zu einem niedrigen Leistungsverbrauch für das Halbleiter-Speicherbauelement erreicht werden.
Weil die Zeit für das Übersteuern am Leseverstärker durch die Impulsbreite des Ansteuer-Impulssignals eingesteL1t wird, das die Impulssignal-Erzeugungsschaltung der Leseverstärker-Ansteuereinrichtung erzeugt, und diese Impulsbreite entsprechend der Verzögerungszeit der Verzögerungsschaltung, an die das Referenzimpulssignal angelegt wird, eingesteL1t werden kann, kann gemäß einem weiteren Aspekt der Erfindung die Zeit für das Übersteuern für den Leseverstärker zweckmäßig durch eine einfache Schaltungsanordnung festgelegt werden.
KURZBESCHREIBUNG DER ZEICHNUNG
Die vorliegende Erfindung wird nun beispielhaft mit Bezug auf die anliegende Zeichnung beschrieben, in der:
1 ein Blockdiagramm eines Halbleiter-Speicherbauelements gemäß dieser Erfindung ist,
2 ein Blockdiagramm ist, in dem eine Skizze des Aufbaus der Speicherzellenmatrix M1 in 1 dargesteL1t ist,
die 3a–b Diagramme sind, in denen ein Beispiel der zum Übersteuern verwendeten Impulserzeugungsschaltung und der Wellenformen für den zum Übersteuern verwendeten Impuls dargesteL1t ist,
4 ein Diagramm ist, in dem ein Beispiel einer Verzögerungsschaltung DLY aus 3 dargestellt ist,
in 5 Diagramme dargestellt sind, in denen eine Übersteuerungsschaltung für den Leseverstärker und die Wellenform des Leseverstärker-Steuersignals dargestellt sind,
6 ein Diagramm ist, in dem die Potentialänderung der Bitleitungen während des Lesens im Fall des Ausführens einer Übersteuerungs-Steuerung gemäß dieser Erfindung dargestellt ist,
7 ein Schaltungsdiagramm für die Übersteuerungszeit-Steuersignal-Erzeugungsschaltung der ersten Stufe ist,
8 ein Schaltungsdiagramm der Übersteuerungszeit-Steuersignal-Erzeugungsschaltung der zweiten Stufe und späterer Stufen ist,
9 ein Wellenformdiagramm zur Erklärung der Arbeitsweise der in den 7 und 8 dargestellten Übersteuerungszeit-Steuersignal-Erzeugungsschaltungen ist,
10 ein Blockdiagramm ist, in dem eine Skizze der Konstruktion der Submatrix SM1' dargestellt ist, wobei die abgestufte Bitleitungskonstruktion verwendet wird,
11 ein Diagramm ist, in dem die Änderungen des Bitleitungspotentials während des Übersteuerns in der regulären Bitleitung BL und der erweiterten Bitleitung EXBL dargestellt sind,
12 ein Schaltungsdiagramm ist, in dem ein Konstruktionsbeispiel für ein DRAM-Speicherfeld dargestellt ist, und
13 ein Diagramm ist, in dem die Änderungen des Bitleitungspotentials auf der Speicherzellenmatrix für das nahe Ende und das ferne Ende dargestellt sind, wenn das Lesen in einem Beispiel aus dem Stand der Technik ausgeführt wird.
BEZUGSZAHLEN UND SYMBOLE, DIE IN DER ZEICHNUNG DARGESTELLT SIND
In den Figuren bezeichnen die Bezugszahlen 10, 20, 30 Versorgungsspannungs-Hauptleiter, 40, 50, 60 Versorgungsspannungsleiter, 70, 72 Pegelschiebeschaltungen, MA0 bis MA7 Speicherfelder, AC0 eine Feldsteuerschaltung, M0 bis M15 Speicherzellenmatrizen, SB0 bis SB16 Leseverstärkerbänke, SWL eine Sub-Wortleitung, BL eine Bitleitung, BL_ eine komplementäre Bitleitung, MC eine Speicherzelle, SWD1, SWD2, SWD1', SWD2' Sub-Wortleitungs-Ansteuerschaltungen, SA0, SA1, SA2, SA3 Leseverstärker und DLY eine Verzögerungsschaltung.
BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
1 ist ein Blockdiagramm eines sich auf diese Erfindung beziehenden Halbleiter-Speicherbauelements.
Dieses Beispiel eines Halbleiter-Speicherbauelements ist beispielsweise ein 64-MBit-DRAM. Wie dargestellt ist, besteht der Speicherchip aus acht Speicherfeldern MA0 bis MA7, wobei jedes Speicherfeld eine Speicherkapazität von 8 MBits (Megabits) aufweist. 1 zeigt beispielsweise eine Skizze des inneren Aufbaus des Speicherfelds MA7.
Das Speicherfeld MA0 besteht aus den Feldsteuerschaltungen AC0, Speicherzellenmatrizen M0 bis M15 und Leseverstärkerbänken SB0 bis SB16, und jede Speicherzellenmatrix hat eine Speicherkapazität von 512 kBits (Kilobits).
Die Feldsteuerschaltung AC0 enthält beispielsweise die Schaltung, welche den Betrieb der Leseverstärkerbänke steuert, die Haupt-Wortleitungs-Ansteuerschaltung, die selektiv die Haupt-Wortleitung MWL steuert, und die Sub-Wortleitungs-Ansteuerschaltung, die selektiv die Sub-Wortleitungen SWL steuert. Die Speicherzellenmatrix besteht beispielsweise aus den Speicherzellen, die an den Schnittpunkten der Sub-Wortleitungen und der Bitleitungspaare angeordnet sind. Die Sub-Wortleitungen werden durch die Sub-Wortleitungs-Ansteuerschaltung SWD ausgewählt und aktiviert. Die Bitleitungspaare sind mit den jeweiligen Leseverstärkern verbunden.
2 zeigt Blockdiagramme, in denen eine Skizze des Aufbaus der Speicherzellenmatrix M1 dargestellt ist. Die Speicherzellenmatrix M1 ist zwischen der Leseverstärkerbank SB1 und der Leseverstärkerbank SB2 sandwichförmig angeordnet und besteht aus den acht Submatrizen SM0 bis SM7 und den neun Sub-Wortleitungs-Ansteuerschaltungen SWD0 bis SWD8. Weiterhin hat jede Submatrix eine Speicherkapazität von 64 kBits (Kilobits).
In der Submatrix SM1 erstrecken sich die jeweiligen 128 Sub-Wortleitungen alternierend von der Sub-Wortleitungs-Ansteuerschaltung SWD1, SWD2, und die 256 Bitleitungspaare sind jeweils alternierend mit den Leseverstärkern SAi in den Leseverstärkerbänken SB1, SB2 verbunden. Während des Speicherzugriffs wird ansprechend auf Adreßinformationen, die in die Haupt-Wortleitungs-Ansteuerschaltung und die Sub-Wortleitungs-Ansteuerschaltungen SWD1, SWD2, welche nicht dargestellt sind, eingegeben werden, eine von den 256 Leitungen ausgewählt und durch die Sub-Wortleitungs-Ansteuerschaltungen SWD1, SWD2 auf dem hohen Pegel eines aktivierten Zustands gehalten. In 2 sind zu Erklärungszwecken nur die Sub-Wortleitungen SWL_j, SWL_j+1, j = 0, 1, 2,..., 255 dargestellt. Die jeweiligen 128 Leseverstärker SAi sind in den Abschnitten der Leseverstärkerbänke SB1, SB2 angeordnet, die der Submatrix SM1 entsprechen. Die Leseverstärker SA0, SA2,..., SA254 sind in der Leseverstärkerbank SB1 angeordnet, und die Leseverstärker SA1, SA3,..., SA255 sind in der Leseverstärkerbank SB2 angeordnet. In 2 sind nur die Leseverstärker SA0, SA1, SA2, SA3 dargestellt.
Die Leseverstärkerbank SB1 wird üblicherweise von den Speicherzellenmatrizen M0 (nicht dargestellt) und M1 verwendet, die auf beiden Seiten von ihr angeordnet sind, und die Leseverstärkerbank SB2 wird in der gleichen Weise gemeinsam von den Speicherzellenmatrizen M1, M2 (nicht dargestellt) verwendet.
Nachstehend wird der Aufbau der Submatrix SM1 erklärt.
In der Submatrix SM1 ist eine Speicherzelle am Schnittpunkt der Sub-Wortleitung und der Bitleitung und der komplementären Bitleitung angeordnet. In 2 sind zur Veranschaulichung nur die Speicherzellen MC_0,j, MC_0j+1, MC_1,j, MC_1,j+1, MC_2,j, MC_2j+1, MC_3,j, MC_3,j+1 dargestellt. Weiterhin ist in 2 die Anordnungsposition der Speicherzelle durch die Punkte für die Schnittpunkte der Sub-Wortleitung und der Bitleitungen und komplementären Bitleitungen dargestellt, und der Aufbau der Speicherzelle ist fortgelassen. Die Speicherzelle besteht beispielsweise aus einem einzigen Transistor Q und einem einzigen Kondensator C.
Der Leseverstärker ist durch Transistor-Gate mit dem Bitleitungspaar verbunden. Beispielsweise ist der Leseverstärker SA0 durch die Transfer-Gates TG0, TG0_ mit dem Bitleitungspaar BL0, BL0_ verbunden. Die Gate-Elektroden der Transfer-Gates TG0, TG0_ sind mit der Steuersignalleitung T2 verbunden. Wenn diese Steuersignalleitung T2 auf einem hohen Pegel gehalten wird, befinden sich die Transfer-Gates TG0, TG0_ im Einschaltzustand, sie sind dann mit dem Leseverstärker SA0 und dem Bitleitungspaar BL0, BL0_ verbunden, und sie ermöglichen dann das Schreiben und Lesen der Speicherzelle.
Dies ist bei den anderen Leseverstärkern gleich. In 2 sind die Transfer-Gates und die Leseverstärker getrennt angeordnet, bei einer tatsächlichen Schaltung können die Transfer-Gates jedoch im Leseverstärker angeordnet werden. Wenngleich dies nicht dargestellt ist, sind weiterhin die Steuersignalleitungen T1 bis T4, welche den Ein-/Ausschaltzustand der Transfer-Gates steuern, an die in 1 dargestellte Feldsteuerschaltung AC0 angeschlossen und werden durch den X-Decodierer in der Feldsteuerschaltung AC0 gesteuert.
Wie in 1 dargestellt ist, werden die Versorgungsspannung V_DD, das Massepotential V_SS und die interne Versorgungsspannung V_DL des Speicherfelds jeweils jeder Leseverstärkerbank SB0 bis SB16 zugeführt. Die Versorgungsspannung V_DD und das Massepotential V_SS werden über die Anschlüsse T_DD bzw. T_SS eingegeben, und die interne Versorgungsspannung V_DL wird beispielsweise durch die auf dem Speicherchip bereitgestellte Spannungsabfallsschaltung erzeugt und vom Anschluß T_DL eingegeben. In diesem Beispiel beträgt die Versorgungsspannung V_DD 3,3 V, das Massepotential V_SS 0 V und die interne Versorgungsspannung V_DL 2,2 V.
Die Versorgungsspannung V_DD, das Massepotential V_SS und die interne Versorgungsspannung V_DL werden durch den Hauptleiter 10, 20 bzw. 30 auf dem Speicherchip in die Umgebung jedes Speicherfelds MA0 bis MA7 gesendet und weiter durch Leiter 40, 50, 60 jeder Leseverstärkerbank SB0 bis SB16 in jedem Speicherfeld zugeführt. Wie in 1 dargestellt ist, ist die Verbindungsstelle (der Kontakt) für den Leiter 10 und den Leiter 40 CT0, die Verbindungsstelle (der Kontakt) für den Leiter 20 und den Leiter 50 CT1 und die Verbindungsstelle (der Kontakt) für den Leiter 30 und den Leiter 60 CT2. Ein Spannungsabfall und eine Signalverzögerung werden durch den Widerstand und die Streukapazität der Leiter 10 bis 60 auf dem Leiter erzeugt.
Die zwischen den Versorgungsanschlüssen T_DD, T_SS, T_DL für jede Spannungsversorgung und den jeweiligen Kontakten CT0, CT1, CT2 erzeugte Verzögerung ist die Verzögerung A, die zwischen jedem Kontakt CT0, CT1, CT2 und den Leseverstärkerbänken erzeuge Verzögerung ist die Verzögerung B, und die innerhalb jeder Leseverstärkerbank erzeugte Verzögerung ist die Verzögerung C.
Für die in der Umgebung der Speicherfelder MA0 bis MA7 angeordneten Leiter 10, 20, 30 können, weil ein ausreichender Leiterplatz aufrechterhalten werden kann, dicke Leiter verwendet werden, und die auf den Leitern erzeugte Verzögerung A kann klein gemacht werden. Bei einem tatsächlichen DRAM-Chip ist von den vorstehend erwähnten Verzögerungen A, B, C die Verzögerung B die größte und mit anderen Worten die Verzögerung, die in den Leitern 40, 50 und 60 von den Kontakten zu jeder Leseverstärkerbank erzeugte Verzögerung. Dies liegt daran, daß die Verwendung etwas dicker Leiter für die Leiter 40, 50 und 60 infolge von Layout-Beschränkungen sehr schwierig ist. Die Verzögerung B ändert sich ansprechend auf die Leiterlänge zwischen den Kontakten CT0, CT1, CT2 und den Leseverstärkerbänken. Weil in dem in 1 dargestellten Speicherfeld MA0 beispielsweise der Leiter zur Leseverstärkerbank SB0 der kürzeste ist und der Leiter zur Leseverstärkerbank SB16 der längste ist, ist die Verzögerung B, die auf den Leitern zur Leseverstärkerbank SB0 erzeugt wird, die kleinste und die Verzögerung B, die auf dem Leiter zur Leseverstärkerbank SB16 erzeugt wird, die größte. Weiterhin tritt nicht nur eine Verzögerung auf, sondern weil infolge des Widerstands des Leiters ein Spannungsabfall erzeugt wird, wird die Versorgungs spannung, die der Leseverstärkerbank SB0 zugeführt wird, am größten und die Versorgungsspannung, die der Leseverstärkerbank SB16 zugeführt wird, am kleinsten. Daher wird im Fall des Zuführens einer Versorgungsspannung gleicher Impulsbreite zu jedem Leseverstärker SB0 bis SB16 beispielsweise der zum Übersteuern verwendeten Versorgungsspannung V_DD, zum Gewährleisten von Schreib- und Lesevorgängen für die Leseverstärkerbank SB16 am fernen Ende, falls die Impulsbreite dementsprechend festgelegt ist, ein überschüssiges Übersteuern an der Leseverstärkerbank SB0 am nahen Ende erzeugt.
Gemäß dieser Erfindung wird die für das Übersteuern jeder Leseverstärkerbank verwendete Impulsbreite ansprechend auf die Anordnungspositionen des Leseverstärkers gesteuert, und es kann beispielsweise, indem die für das Übersteuern der Leseverstärkerbank SB0 des nahen Endes verwendete Impulsbreite auf einen kleinen Wert gelegt wird und die für das Übersteuern der Leseverstärkerbank SB16 des fernen Endes verwendete Impulsbreite auf einen großen Wert gelegt wird, wobei gleichzeitig die Schreib-Lese-Operationen für das ferne Ende gewährleistet werden, ein überschüssiges Übersteuern am nahen Ende verhindert werden.
3 zeigt ein Beispiel einer zum Übersteuern verwendeten Impulserzeugungsschaltung. Diese ist schematisch für das in 1 dargestellte Speicherfeld MA0 dargestellt, wobei das Speicherfeld aus den 16 Speicherzellenmatrizen M0 bis M15 und den 17 Leseverstärkerbänken SB0 bis SB16 besteht. Die in 3a dargestellten für das Übersteuern verwendeten Impulssignale PLS0 bis PLS16 werden jeweils in jede Leseverstärkerbank SB0 bis SB16 eingegeben.
3b zeigt eine schematische Ansicht für die zum Übersteuern verwendete Impulserzeugungsschaltung. Diese Erzeugungsschaltung ist beispielsweise in der in 1 dargestellten Feldsteuerschaltung AC0 bereitgestellt. Wie dargestellt ist, besteht die Impulserzeugungsschaltung aus den Verzögerungsschaltungen DLY0 bis DLY15, NAND-Gattern NGT0 bis NGT16 und Invertern INV0 bis INV16.
Einer der Anschlüsse der NAND-Gatter NGT0 bis NGT16 ist mit dem Eingangsanschluß T_IN für das Übersteuerungs-Steuersignal SA0 verbunden, und der andere Eingangsanschluß ist mit dem Ausgangsanschluß der Verzögerungsschaltungen DLY0 bis DLY15 verbunden. Beispielsweise ist einer der Eingangsanschlüsse des NAND-Gatters NGT1 mit dem Eingangsanschluß T_IN verbunden und der andere Eingangsanschluß mit dem Ausgangsanschluß der Verzögerungsschaltung DLY0 verbunden. Weiterhin ist einer der Eingangsanschlüsse des NAND-Gatters NGT16 mit dem Eingangsanschluß T_IN verbunden und der andere Eingangsanschluß mit dem Ausgangsanschluß der Verzögerungsschaltung DLY15 verbunden. Beide Eingangsanschlüsse des NAND-Gatters NGT0 sind auch mit dem Eingangsanschluß T_IN verbunden, der Eingangsanschluß der Verzögerungsschaltung DLY0 ist auch mit dem Eingangsanschluß T_IN verbunden, und die Verzögerungsschaltungen DLY0 bis DLY15 sind jeweils in Reihe geschaltet. Die Ausgangsanschlüsse der NAND-Gatter NGT0 bis NGT16 sind mit den jeweiligen Invertern INV0 bis INV16 verbunden, und die zum Übersteuern verwendeten Impulssignale PLS0 bis PLS16 werden von den Ausgangsanschlüssen der Inverter INV0 bis INV16 ausgegeben.
Die in den Eingangsanschluß T_IN eingegebenen Übersteuerungs-Steuersignale SA0 sind niedrig-aktive Signale, beispielsweise Signale, die für ein Intervall von 14 bis 17 ns auf einem niedrigen Pegel gehalten werden. Deswegen ist der zum Übersteuern verwendete Impuls PLS0, der an die Leseverstärkerbank SB0 angelegt wird, wie in 3a dargestellt ist, ein negatives Impulssignal, das für ein Intervall von 14 bis 17 ns auf einem niedrigen Pegel gehalten wird. Daher wird ein Eingangssignal für dieselbe Verzögerungszeit T_D an die Verzögerungsschaltungen DLY0 bis DLY15 angelegt. Hierdurch sind die zum Übersteuern verwendeten Impulse PLS1 bis PLS16, die den Leseverstärkerbänken SB1 bis SB16 zugeführt werden, Impulse, in denen die Breite jeweils um die Zeit T_D länger wird als diejenige des zum Übersteuern verwendeten Impulses PLS0.
Die Verzögerungszeit T_D für die Verzögerungsschaltungen DLY0 bis DLY16 ist veränderlich, und es ist ansprechend auf einen tatsächlichen Betriebsmodus eine sehr feine Anpassung möglich. 4 zeigt ein Beispiel der Verzögerungsschaltung DLY. Die Verzögerungsschaltung DLY besteht aus vier Invertern INVD1, INVD2, INVD3, INVD4 und einem Schalter SW1. Die Inverter INVD1 bis INVD4 sind in Reihe geschaltet. Der Schalter SW1 wählt eines der drei Signale von den Anschlüssen S1, S2, S3 aus und gibt es aus. Der Anschluß S1 ist mit dem Eingangsanschluß der Verzögerungsschaltung DLY verbunden, der Anschluß S2 ist mit dem Ausgangsanschluß des Inverters INVD2 verbunden, und der Anschluß S3 ist mit dem Ausgangsanschluß des Inverters INVD4 verbunden.
Wenn der Anschluß S1 durch den Schalter SW1 ausgewählt wird, beträgt die Verzögerungszeit T_D der Verzögerungsschaltung DLY daher in etwa 0. Wenn der Anschluß S2 ausgewählt wird, wird die Verzögerungszeit T_D der Verzögerungsschaltung DLY durch zwei Inverter erzeugt, und wenn der Anschluß S3 ausgewählt wird, wird die Zeit T_D von vier Invertern erzeugt. Falls angenommen wird, daß die Verzögerungszeit der Inverter beispielsweise 0,4 ns beträgt, kann die Verzögerungszeit T_D der Verzögerungsschaltung DLY auf 0, 0,4 oder 0,8 ns gelegt werden.
5 zeigt die Übersteuerungsschaltung für den Leseverstärker und die Wellenformen für das Leseverstärker-Steuersignal. Jeder Leseverstärker SA, der in den Leseverstärkerbänken angeordnet ist, besteht aus zwei P-Kanal-MOS-Transistoren P1, P2 und zwei N-Kanal-MOS-Transistoren N1, N2. Die Transistoren P1, N1 sind zwischen den Versorgungsleitungen SDP, SDN in Reihe geschaltet, und ihre Gate-Elektroden sind an die komplementäre Bitleitung BL_ angeschlossen. Weiterhin sind die Transistoren P2, N2 in Reihe zwischen die Versorgungsleitungen SDP, SDN geschaltet, und ihre Gate-Elektroden sind an die Bitleitung BL angeschlossen. Die Versorgungsleitung SDP ist durch einen N-Kanal-MOS-Transistor N12 mit der internen Versorgungsspannung V_DL, verbunden, und sie ist auch durch einen P-Kanal-MOS-Transistor P1 und den N- Kanal-MOS-Transistor N11 mit der Versorgungsspannung V_DD verbunden. Die Versorgungsleitung SDN ist durch einen N-Kanal-MOS-Transistor N13 mit dem Massepotential V_SS verbunden. Diese Transistoren N11, N12, N13, P11 bilden die Übersteuerungsschaltung.
Die Versorgungsleitungen SDP, SDN werden gewöhnlich auf V_DL/2 vorgeladen, falls jedoch der Leseverstärker SA aktiviert wird, wird die Versorgungsleitung SDP auf den V_DD-Pegel für den V_DL-Pegel gelegt und die Versorgungsleitung SDN auf den V_SS-Pegel gelegt. Wie in 5b dargestellt ist, gelangt das Steuersignal SAP1 ansprechend auf das Aktivieren des Leseverstärkers auf einen niedrigen Pegel, und das Steuersignal SAN gelangt auf einen hohen Pegel. Dieses Steuersignal SAP1 entspricht den Übersteuerungs-Impulssignalen PLS0 bis PLS16, die von der Übersteuerungs-Impulserzeugungsschaltung erzeugt werden, die Versorgungsleitung SDP ist auf die Versorgungsspannung V_DD gelegt, und es wird der Übersteuerungsvorgang ausgeführt. Wenn das Steuersignal SAP1 und das Impulssignal PLS auf einen hohen Pegel gelangen, wird der Übersteuerungsvorgang beendet, gelangt das Steuersignal SAP2 zu dieser Zeit auf einen hohen Pegel und wird die Versorgungsleitung SDP auf die interne Versorgungsspannung V_DL gelegt. Danach gelangen die Steuersignale SAP2 und SAN auf den niedrigen Pegel, und die Lesevorgänge für den Leseverstärker SA werden abgeschlossen.
6 zeigt die Potentialänderungen für die Bitleitung während des Lesens im Fall des Ausführens der Übersteuerungs-Steuerung durch diese Erfindung.
Wie in der Figur dargestellt ist, beträgt die Breite des an die Leseverstärkerbank des nahen Endes angelegten Übersteuerungsimpulses PLS TR1 und die Breite des an die Leseverstärkerbank des fernen Endes angelegten Übersteuerungsimpulses TR2, und die Impulsbreite TR2 des fernen Endes ist verglichen mit der Impulsbreite TR1 des nahen Endes breit ausgelegt.
Vor dem Zugriff werden sowohl die Bitleitung BL als auch die komplementäre Bitleitung BL_ auf ein Zwischenpotential, beispielsweise das V_DL/2-Potential, vorgeladen. Wenn mit dem Lesen begonnen wird, wird zunächst durch den Leseverstärker eine Spannung, die größer ist als die interne Versorgungsspannung V_DL, beispielsweise die Spannung mit dem Pegel der Versorgungsspannung V_DD, an die Bitleitung angelegt, und die Spannung mit dem Pegel des Massepotentials V_SS wird an die komplementäre Bitleitung BL_ angelegt. Weil zu dieser Zeit die Bitleitung BL durch den Pegel der Versorgungsspannung V_DD übersteuert wird, erfolgt der Potentialanstieg der Bitleitung BL schnell. Wenn die Zeit für den Übersteuerungsimpuls verstrichen ist, wird die Spannung auf dem Pegel der internen Versorgungsspannung V_DL an die Bitleitung BL angelegt.
Die zum Übersteuern verwendete Impulsbreite wird entsprechend der Anordnungsposition der Leseverstärkerbank festgelegt, und mit anderen Worten auf den Abstand von den Hauptleitern 10, 20, 30 gelegt, und weil der für das nahe Ende verwendete Impuls schmal ausgelegt ist und die Impulsbreite auf einen umso größeren Wert gelegt wird, je näher dem fernen Ende gekommen wird, wird die Leseverzögerung in der Leseverstärkerbank am fernen Ende infolge des Spannungsabfalls auf der Versorgungsleitung kompensiert und auch ein übermäßiges Übersteuern an den Leseverstärkern für das nahe Ende vermieden. Wie in 6 dargestellt ist, werden infolge des Übersteuerns die Bitleitungen, die mit den Leseverstärkern der Leseverstärkerbänke sowohl des nahen Endes als auch des fernen Endes verbunden sind, auf die interne Versorgungsspannung V_DL vorgeladen, und es werden ein unzureichendes Übersteuern am fernen Ende und ein übermäßiges Übersteuern am nahen Ende unterdrückt.
Die 7 und 8 sind detaiL1ierte schematische Darstellungen der Erzeugungsschaltungen für die Übersteuerungs-Zeitsteuersignale, und 9 ist ein Wellenformdiagramm zum Erklären ihrer Funktionsweisen.
7 ist eine schematische Darstellung der Schaltung (nachstehend als die Erzeugungsschaltung der ersten Stufe bezeichnet), die der Leseverstärkerbank, die dem Hauptleiter am nächsten angeordnet ist, ein Übersteuerungssignal zuführt (erzeugt), und 8 ist ein Schaltungsdiagramm für die Erzeugungsschaltung für das Übersteuerungssignal, die am nächsten zur anfänglichen zweiten Stufe angeschlossen ist. Die Übersteuerungssignal-Erzeugungsschaltungen für jede Stufe hinter der zweiten Stufe weisen im wesentlichen den gleichen Aufbau auf, und es wird nachstehend die für die zweite Stufe verwendete zweite Übersteuerungssignal-Erzeugungsschaltung beispielhaft erklärt, und es wird in Hinblick auf die Erzeugungsschaltungen aller nachfolgenden Stufen auf detaiL1ierte Erklärungen verzichtet. Hier wird angenommen, daß die anfängliche Stufe der Leseverstärkerbank SB0 aus 1 entspricht und daß die zweite Stufe der Leseverstärkerbank SB1 aus 1 entspricht.
Wie in 7 dargestellt ist, bestehen die Übersteuerungssignal-Erzeugungsschaltungen für die anfängliche Stufe aus den NAND-Gattern NAND1, NAND2, NAND3, dem UND-Gatter AND1, Invertern INV1, INV2, INV3 und den Pegelschiebeschaltungen 70, 72.
Das Auswahlsignal SBS0 für die Leseverstärkerbank SB0 und das Leseverstärker-Freigabesignal SAE werden den zwei Eingangsanschlüssen des NAND-Gatters NAND1 zugeführt, und seine Ausgangsanschlüsse sind mit dem Eingangsanschluß des Inverters INV1 verbunden. Weiterhin ist das Übersteuerungs-Steuersignal SA0 an den Eingangsanschluß des Inverters INV2 angelegt, und sein Ausgang ist mit dem Eingangsanschluß des Inverters INV3 verbunden. Das Ausgangssignal des Inverters INV3 wird zusätzlich dazu, daß es den beiden Eingangsanschlüssen des NAND-Gatters NAND2 zugeführt wird, der Übersteuerungssignal-Erzeugungsschaltung der nächsten Stufe als das Verzögerungssignal DLY0 der ersten Stufe zugeführt.
Das Ausgangssignal des Inverters INV1 wird zusätzlich dazu, daß es der Leseverstärkerbank SB0 als das Steuersignal SAN_ zugeführt wird, einem der Eingangsanschlüsse des UND-Gatters AND1 und des NAND-Gatters NAND3 zugeführt. Das Ausgangssignal des NAND-Gatters NAND2 wird dem anderen Eingangsanschluß des NAND-Gatters NAND3 zugeführt, und das Ausgangssignal des NAND-Gatters NAND3 wird dem anderen Eingangsanschluß des UND-Gatters AND1 und der Pegelschiebeschaltung 72 zugeführt. Die Pegelschiebeschaltung 72 ändert das Eingangssignal mit dem Spannungspegel V_SS (0 V) – V_DL (2,2 V) zum Signal mit dem Spannungspegel V_SS (0 V) – VD_D (3,3 V) und führt es der Leseverstärkerbank SB0 zu. Das Ausgangssignal des UND-Gatters AND1 wird der Pegelschiebeschaltung 70 zugeführt, und die Pegelschiebeschaltung 70 ändert das Eingangssignal mit dem Spannungspegel V_SS – V_DL zu einem Signal mit dem Spannungspegel V_SS – V_DD und fuhrt es der Leseverstärkerbank SB0 zu.
Die Signale SAN_0, SAP1_0 und SAP2_0 in 7 werden dem Transistor-Gate N13, dem Transistor-Gate P11 bzw. dem Transistor-Gate N12 der in 5 dargestellten Übersteuerungsschaltung zugeführt.
Die zweite Übersteuerungssignal-Erzeugungsschaltung, die in 8 dargestellt ist, besteht aus den NAND-Gattern NAND1, NAND2, NAND3, dem UND-Gatter AND1, den Invertern INV1, INV2, INV3, den Pegelschiebeschaltungen 70, 72 und der Verzögerungsschaltung DLY. Die Verzögerungsschaltung DLY besteht aus dem Schalter SW1, der das verzögerte Signal DLY0 von der vorhergehenden Stufe empfängt, dem Schalter SW2, der eines der Ausgangssignale der in Reihe geschalteten Inverter INVD1, INVD2, INVD3, INVD4, des Inverters INV3, des Inverters INVD2 oder des Inverters INVD4 auswählt, und dem Schalter SW3, der entweder das Ausgangssignal des Schalters SW2 oder das Verzögerungssignal DLY0 der vorhergehenden Stufe auswählt. Im Beispiel aus 8 sind die Schalter SW1, SW2 und SW3 so festgelegt, daß das Verzögerungssignal DLY0 der vorhergehenden Stufe, das Ausgangssignal des Inverters INVD2 bzw. das Ausgangssignal des Schalters SW2 ausgewählt wird.
In den 7 und 8 werden die Leseverstärkerbank-Auswahlsignale SBS0, SB1 ansprechend auf die Adreßsignale aktiviert, die von einem externen Abschnitt des DRAMs zugeführt werden, und es wird beispielsweise im Fall des DRAMs mit dem in 1 dargestellten Aufbau eine von den 17 Leseverstärkerbänken SB0 bis SB16 ausgewählt. Weiterhin wird auch das Leseverstärker-Freigabesignal SAE ansprechend auf ein Adreßsignal aktiviert, das von einem externen Abschnitt des DRAMs zugeführt wird, und die Leseverstärker in der Leseverstärkerbank werden durch das Leseverstärkerbank-Auswahlsignal und das Leseverstärker-Freigabesignal aktiviert.
Nachstehend wird die Arbeitsweise der Übersteuerungssignal-Erzeugungsschaltung unter Bezugnahme auf das Wellenformdiagramm aus 9 erklärt.
Wenn in 9 die Leseverstärkerbank SB0 ansprechend auf ein von einem externen Abschnitt des DRAMs zugeführtes Adreßsignal ausgewählt wird, wird das Leseverstärkerbank-Auswahlsignal SBS0 auf den hohen Pegel aktiviert. Als nächstes wird das Leseverstärker-Freigabesignal SAE auf den hohen Pegel aktiviert. Gleichzeitig mit dem Aktivieren dieses Leseverstärker-Freigabesignals SAE wird das Übersteuerungs-Steuersignal SA0, das von einem nicht dargestellten Signal erzeugt wird, auf den niedrigen Pegel aktiviert, und dieses Übersteuerungs-Steuersignal SA0 wird während der Zeitdauer von T_OVD auf dem niedrigen Pegel gehalten. Ansprechend auf dieses Leseverstärker-Freigabesignal SAE und das Übersteuerungs-Steuersignal SAO werden jeweils die Steuersignale SAN_0 und SAP1_0, die den Transistor N13 und den Transistor P11 der in 5 dargestellten Übersteuerungsschaltung in einen leitenden Zustand versetzen, aktiviert. Daher wird die Versorgungsleitung SDN auf V_SS 0 V gelegt und die Versorgungsleitung SDP auf den V_DD- Pegel von 3,3 V übersteuert.
Wenn das Übersteuerungs-Steuersignal SA0 auf den hohen Pegel gelegt wird, wird das Steuersignal SAP1_0 entsprechend auf den hohen Pegel gelegt und das Steuersignal SAP2_0 auf den hohen Pegel aktiviert. Daher wird der Transistor P11 in 5 in den Sperrzustand überführt und der Transistor N11 in den Durchschaltzustand überführt. Die Übersteuerung der Versorgungsleitung SDP wird durch den Betrieb dieser Reihe von Transistoren P11, N11 entfernt, und die Versorgungsleitung STP wird auf V_DL 2,2 V gelegt. Auf diese Weise wird die Zeit für das Übersteuern in der Übersteuerungssignal-Erzeugungsschaltung gleich der festgelegten Zeit T_OVD des Übersteuerungs-Steuersignals SAO gemacht. Wenn das Leseverstärker-Freigabesignal danach auf den niedrigen Pegel gelegt wird, werden die Steuersignale SAN_0, SAP2_0 auf den niedrigen Pegel gelegt, die Transistoren N12, N13 aus 5 in den Sperrzustand versetzt und die Versorgungsleitungen SDP, SDN durch die nicht dargestellte Vorladeschaltung auf den V_DL/2-Pegel vorgeladen.
Wenn die Leseverstärkerbank SB1 in 9 ansprechend auf das von einem externen Abschnitt des DRAMs zugeführte Adreßsignal ausgewählt wird, wird das Leseverstärkerbank-Auswahlsignal SBS1 auf den hohen Pegel aktiviert. Als nächstes werden das Leseverstärker-Freigabesignal SAE und das Übersteuerungs-Steuersignal SAO auf den niedrigen Pegel aktiviert, und dieses Übersteuerungs-Steuersignal SAO wird während des Zeitraums von T_{OVD auf dem niedrigen} Pegel gehalten. Die Steuersignale SAN_1 und SAP1_1, die die leitenden Zustände des Transistors N13 bzw. des Transistors P11 in der in 5 dargestellten Übersteuerungsschaltung steuern, werden aktiviert. Daher wird die Versorgungsleitung SDN auf V_SS 0 V gelegt und die Versorgungsleitung SDP auf den V_DD-Pegel von 3,3 V übersteuert.
Das Verzögerungssignal DLY0, das von der zum Übersteuern der in 7 dargestellten anfänglichen Stufe verwendeten Signalerzeugungsschaltung ausgegeben wird, wird in die Verzögerungsschaltung DLY der in 8 dargestellten für das zweite Übersteuern verwendeten Signalerzeugungsschaltung eingegeben, es wird die Verzögerung T_D für die zwei Inverterstufen INVD1, INVD2 bereitgestellt, und sie werden der für das Übersteuern der nächsten Stufe verwendeten Signalerzeugungsschaltung und dem NAND-Gatter NAND2 zugeführt. Selbst wenn das Übersteuerungs-Steuersignal SAO auf den hohen Pegel gelegt wird, wird zu dem Zeitpunkt, zu dem das Übersteuerungs-Steuersignal SAO auf den hohen Pegel wechselt und die Zeit T_D abgelaufen ist, das Steuersignal SAP1_1 auf den hohen Pegel gelegt und das Steuersignal SAP2_1 auf den hohen Pegel aktiviert, weil das andere Eingangssignal für das NAND-Gatter NAND2, mit anderen Worten das Verzögerungssignal DLY1, während T_D auf dem niedrigen Pegel gehalten wird. Daher wird der Transistor P11 in 5 in den Sperrzustand versetzt und der Transistor N11 in den Durchschaltzustand versetzt. Durch den Betrieb der Reihe von Transistoren P11, N11 wird das Übersteuern für die Versorgungsleitung SDP entfernt und die Versorgungsleitung SDP auf V_DL 2,2 V gelegt. Auf diese Weise wird die Zeit für das Übersteuern an der für das Übersteuern der zweiten Stufe verwendeten Signalerzeugungsschaltung zu der Zeit gemacht, in der die Verzögerungszeit T_D der Verzögerungsschaltung DLY auf die festgelegte Zeit T_OVD für das Übersteuerungs-Steuersignal SAO angewendet wird. Wenn danach das Leseverstärker-Freigabesignal SAE auf den niedrigen Pegel wechselt, wechseln die Steuersignale SAN_1, SAP2_1 auf den niedrigen Pegel, werden die Transistoren N12, N13 aus 5 in den Sperrzustand versetzt und werden die Versorgungsleitungen SDP, SDN durch eine nicht dargestellte Vorladeschaltung auf den V_DL/2-Pegel vorgeladen.
Das zweite Leseverstärker-Übersteuerungssignal SAP1_1 wird zu einem Impulssignal, dessen Breite gerade um den von der Verzögerungsschaltung DLY erzeugten Verzögerungszeitbetrag größer ist als das erzeugte Ansteuersignal SAP1_0 der ersten Stufe. Falls hierbei angenommen wird, daß die Breite des Leseverstärker-Ansteuersignals SAP1_0 der ersten Stufe T_ODO ist und die an der Verzögerungsschaltung DLY 81 erzeugte Verzögerungszeit T_D ist, wird die Impulsbreite des Leseverstärker-Ansteuersignals SAP1_1 für die zweite Stufe T_ODO + T_D. Die Impulsbreite T_ODO des Leseverstärker-Ansteuersignals SAP1_0 für die erste Stufe wird durch die Impulsbreite T_OVD des Übersteuerungs-Steuersignals SA0 bestimmt und gleicht fast T_OVD.
Für das Übersteuern verwendete Signalerzeugungsschaltungen, die den gleichen Konstruktionstyp wie die für das Übersteuern der zweiten Stufe verwendete Signalerzeugungsschaltung haben, sind in mehreren Stufen miteinander verbunden, und für das Übersteuern verwendete Signalerzeugungsschaltungen sind genau in der Anzahl der Leseverstärkerbänke bereitgestellt, wobei dies die zum Übersteuern der ersten Stufe verwendete Signalerzeugungsschaltung einschließt. Die zum Übersteuern verwendeten Signale werden durch diese Übersteuerungssignal-Erzeugungsschaltungen anhand einer jeder Speicherzellenmatrix entsprechenden Impulsbreite erzeugt. In dem vorstehend erwähnten Anwendungsbeispiel beträgt die Übersteuerungszeit T_ODO der ersten Stufe 14 bis 17 ns, und die Verzögerungszeiten für die Verzögerungsschaltungen können auf 0, 0,4 und 0,8 ns gelegt werden. Weil die Ansteuerzeit für die Leseverstärker der Speicherzellenmatrix des nahen Endes durch die für das Übersteuern der ersten Stufe verwendete Signalerzeugungsschaltung gesteuert wird und die Ansteuerzeit für den Leseverstärker der Speicherzellenmatrix des fernsten Endes durch die zum Übersteuern des fernsten Endes verwendete Signalerzeugungsschaltung gesteuert wird, kann die Erzeugung eines zu starken Übersteuerns der Bitleitung an den Speicherzellenmatrizen der Seite des nahen Endes verhindert werden und ein ausreichendes Übersteuern für die Bitleitungen an den Speicherzellenmatrizen der Seite des fernen Endes ausgeführt werden.
Wie vorstehend erklärt wurde, wird gemäß dieser Erfindung die Zufuhrzeit für die Versorgungsspannung zu jeder Leseverstärkerbank ansprechend auf die Leitungslänge zwischen den Versorgungsknoten CT0, CT1, CT2 für die Leseverstärker-Versorgungsspannungen und jeder Leseverstärkerbank SB0 bis SB15 durch die Leseverstärker-Ansteuereinrichtung gesteuert, die sich in der Feldsteuerschaltung AC0 befindet, und weil die Zufuhrzeit für das Übersteuern der Leseverstärkerbank SB0 des nahen Endes verkürzt wird und die Zufuhrzeit der Übersteuerungsspannung zu den Leseverstärkerbänken bei Annäherung an das ferne Ende zunehmend verlängert wird, kann die Leseverzögerung infolge des in den Versorgungsleitungen zwischen den Versorgungsknoten und den Leseverstärkerbänken erzeugten Spannungsabfalls kompensiert werden, kann eine Abgleichung des Übersteuerns für das nahe und das ferne Ende herbeigeführt werden, kann ein übermäßiges Übersteuern der Speicherzellenmatrix am nahen Ende vermieden werden und kann eine Verringerung des Leistungsverbrauchs verwirklicht werden.
10 ist ein Blockdiagramm, in dem eine Skizze des Aufbaus einer Submatrix SM1' dargestellt ist, wobei eine abgestufte Bitleitungskonstruktion verwendet wird. Die Submatrix SM1' ist sandwichförmig zwischen der Leseverstärkerbank SB1' und der Leseverstärkerbank SB2' angeordnet. In der Submatrix SM1' erstrecken sich 256 Sub-Wortleitungen alternierend von den jeweiligen Sub-Wortleitungs-Ansteuerschaltungen SWD1' und SWD2', und die 256 Bitleitungspaare (und die erweiterten Bitleitungspaare) sind alternierend mit den jeweiligen Leseverstärkerbänken SB1', SB2' verbunden. Während des Speicherzugriffs wird eine Leitung innerhalb der 512 Leitungen ausgewählt und durch die Sub-Wortleitungs-Ansteuerschaltungen SWD1', SWD2' ansprechend auf die Adreßinformationen, die in die Haupt-Wortleitung und die Sub-Wortleitungs-Ansteuerschaltungen SWD1', SWD2' eingegeben werden, auf dem hohen Aktivierungszustand gehalten. In 10 sind zu Erklärungszwecken nur die Sub-Wortleitungen SWL_j, SWL_j+1, j = 0, 1, 2,..., 511 dargestellt. Die jeweiligen 128 Leseverstärker SAI sind in den Leseverstärkerbänken SB1', SB2' des der Submatrix SM1' entsprechenden Abschnitts angeordnet. Die Leseverstärker SA0, SA2,..., SA254 sind in der Leseverstärkerbank SB1' angeordnet, und die Leseverstärker SA1, SA3,..., SA255 sind in der Leseverstärkerbank SB2' angeordnet. In 10 sind nur die Leseverstärker SA0, SA1, SA2 dargestellt. Weiterhin werden die Leseverstärkerbänke SB1', SB' [Sic: SB2'] von den Submatrizen geteilt verwendet, die auf ihren beiden Seiten angeordnet sind.
Nachstehend wird der Ausbau der Submatrix SM1' erklärt.
In der Submatrix SM1' ist eine einzige Speicherzelle am Schnittpunkt der Sub-Wortleitung und der Bitleitung und der komplementären Bitleitung angeordnet, und es ist in gleicher Weise eine einzige Speicherzelle am Schnittpunkt der Sub-Wortleitung und der erweiterten Bitleitung und der erweiterten komplementären Bitleitung angeordnet. 10 zeigt nur die Speicherzellen MC_0,j, MC_0,j+1, MC_1,j, MC_1,j+1, MC_2,j, MC_2j+1 als ein Beispiel. Weiterhin sind in 10 die Anordnungspositionen der Speicherzellen durch Punkte an den Schnittpunkten der Sub-Wortleitung und der Bitleitung und der komplementären Bitleitung sowie der Sub-Wortleitung und der erweiterten Bitleitung und der erweiterten komplementären Bitleitung dargestellt, und der Aufbau der Speicherzelle ist fortgelassen. Die Speicherzellen bestehen beispielsweise aus einem einzigen Transistor Q und einem einzigen Kondensator C.
Jede Bitleitung und jede komplementäre Bitleitung sind rechts und links am Zwischen-Massepunkt der Submatrix SM1' zweigeteilt. Beispielsweise sind die Bitleitungspaare BL_0,R, BL_{0,R_} auf der linken Seite mit dem Leseverstärker SA0 verbunden, und die Bitleitungspaare BL_0,R, BL_{0,R_} auf der rechten Seite durch Leitungspaare ML₀, ML_{0_} der oberen Schicht, die auf einer Schicht ausgebildet sind, die sich oberhalb der Bitleitung befindet, mit dem Leseverstärker SA0 verbunden. HU₀, HU_{0_} sind Durchgangslöcher zum Verbinden der oberen Leitungspaare ML₀, ML_{0_} und der Leitungspaare BL_0,R, BL_{0,R_} auf der rechten Seite.
Bei den anderen Bitleitungspaaren ergibt sich derselbe Konstruktionstyp. Hierbei werden die Bitleitungen, die durch den Leiter der oberen Schicht mit dem Leseverstärker verbunden sind, als die erweiterten Bitleitungen EXBL bezeichnet, und die Bitleitungen, die direkt mit dem Leseverstärker verbunden sind, werden im Kontrast dazu als reguläre Bitleitungen bezeichnet. Auch dieser Konstruktionstyp wird als erweitertes Bitleitungssystem bezeichnet.
Der Leseverstärker ist durch Transfer-Gates mit den Bitleitungspaaren verbunden. Beispielsweise ist der Leseverstärker SA0 durch Transfer-Gates TG_0,a, TG_{0,a_} mit dem Bitleitungspaar BL_0,L, BL_{0,L_} verbunden und weiterhin durch Transfer-Gates TG_0,b, TG_{0,b_} mit dem erweiterten Bitleitungspaar BL_0,R, BL_{0,R_} verbunden. Die Transfer-Gates TG_0,a, TG_{0,a_} sind mit der Steuersignalleitung T4 verbunden, und die Transfer-Gates TG_0,b, TG_{0,b_} sind mit der Steuersignalleitung T3 verbunden. Die mit dem Leseverstärker SA0 verbundenen Bitleitungspaare werden durch Steuern des Spannungspegels der Steuersignalleitungen T3, T4 ausgewählt. Falls die Steuersignalleitung T3 beispielsweise auf dem niedrigen Pegel gehalten wird und die Steuersignalleitung T4 auf dem hohen Pegel gehalten wird, gelangen die Transfer-Gates TG_0,a, TG_{0,a_} in den Durchschaltzustand und die Transfer-Gates TG_0,b, TG_{0,b_} in den Sperrzustand, werden der Leseverstärker SA0 und das Bitleitungspaar BL_0,L, BL_{0,L_} verbunden und wird das Leiterpaar ML₀, ML₀ der oberen Schicht vom Leseverstärker SA0 getrennt.
Dies ist bei den anderen Leseverstärkern gleich. In 10 sind die Transfer-Gates und die Leseverstärker getrennt angeordnet, bei einer tatsächlichen Schaltung können die Transfer-Gates jedoch auch innerhalb des Leseverstärkers angeordnet werden. Wenngleich es nicht dargestellt ist, sind auch die Steuersignalleitungen T1 bis T8, die den Ein-/Ausschaltzustand der Transfer-Gates steuern, mit Feldsteuerschaltungen AC0 und dergleichen verbunden, wie in 1 dargestellt ist, und sie werden durch einen Decodierer X innerhalb der Feldsteuerschaltung AC0 gesteuert.
11 zeigt die Änderungen des Bitleitungspotentials während des Übersteuerns an der regulären Bitleitung BL und der erweiterten Bitleitung EXBL. Wie dargestellt ist, ist die Breite des zum Übersteuern verwendeten Impulses, der an die reguläre Bitleitung BL angelegt ist, auf T_R gelegt und die Breite des zum Übersteuern verwendeten Impulses, der an die erweiterte Bitleitung EXBL angelegt ist, auf T_E gelegt. Weil die erweiterte Bitleitung EXBL, wie vorstehend erwähnt wurde, durch den Leiter der oberen Schicht mit dem Leseverstärker verbunden ist, ist ihre Ladekapazität größer als diejenige der regulären Bitleitung BL, und wird während des Übersteuerns die Breite T_E für den zum Übersteuern verwendeten Impuls, der an die erweiterte Bitleitung EXBL angelegt wird, auf einen größeren Wert gelegt als die Breite T_R des zum Übersteuern der regulären Bitleitung BL verwendeten Impulses. Dadurch werden, wie in 11 dargestellt ist, nach dem Übersteuerungsvorgang sowohl die reguläre Bitleitung BL als auch die erweiterte Bitleitung EXBL auf die interne Betriebsspannung V_DL aufgeladen, und es wird die Änderung der Lesegeschwindigkeit, die sich aus der Differenz zwischen den Ladekapazitäten der regulären Bitleitung und der erweiterten Bitleitung ergibt, vermieden.
In 11 ist die gepunktete Linie eine Wellenform der Potentialänderungen der regulären Bitleitung BL für einen Fall, in dem keine zeitliche Anpassung für das Übersteuern zwischen der regulären Bitleitung BL und der erweiterten Bitleitung EXBL vorgenommen wurde und der Zeitablauf für das Übersteuern an der erweiterten Bitleitung EXBL festgelegt wurde.
Wenn das Steuerverfahren für das Übersteuern mit dieser Konvention auf ein Bauelement mit der vorstehend erwähnten abgestuften Bitleitungskonstruktion angewendet wird, ist es bei der in 3 dargestellten zum Übersteuern verwendeten Impulserzeugungsschaltung erforderlich, daß dafür gesorgt werden kann, daß der für das Übersteuern für die gleichen Leseverstärkerbänke verwendete Impuls auf zwei Einstellungen unter derjenigen, die für die gewöhnliche Bitleitung verwendet wird, und derjenigen, die für die erweiterte Bitleitung verwendet wird, gelegt wird. Wenngleich es nicht in Bezug auf eine spezifische Schaltungskonstruktion dargestellt ist, ist es einem Fachmann wahrscheinlich klar, daß sie ebenso wie die Beziehung zwischen den Breiten der zum Übersteuern der zwei in 3 dargestellten benachbarten Leseverstärkerbänke verwendeten Impulse annehmbar ist, solange es sich um eine Konstruktion handelt, die veranlaßt werden kann, einen zum Übersteuern der regulären Bitleitung verwendeten Impuls und einen für das Übersteuern der erweiterten Bitleitung verwendeten Impuls mit einer größeren Impulsbreite zu erzeugen.
Mit anderen Worten kann zusammen mit dem Ändern der Breite des für das Übersteuern zwischen jeder in 3 dargestellten Leseverstärkerbank verwendeten Impulses die Breite des zum Übersteuern zwischen dem regulären Bitleitungspaar und dem erweiterten Bitleitungspaar für dieselbe Leseverstärkerbank verwendeten Impulses geändert werden.
Wie vorstehend erklärt wurde, kann im Halbleiter-Speicherbauelement gemäß dieser Erfindung die sich aus dem Spannungsabfall im Leiter ergebende Leseverzögerung kompensiert werden, jede Bitleitung durch Übersteuern auf die optimale Spannung getrieben werden und das Erzeugen eines übermäßigen Übersteuerns für das nahe Ende verhindert werden, weil der Zeitpunkt für das Übersteuern ansprechend auf die Leiterlänge zwischen den Speicherzellenmatrizen und den Versorgungsspannungsleitungen gesteuert wird.

Claims

Halbleiter-Speicherbauelement, welches aufweist: einen ersten, einen zweiten und einen dritten Spannungsversorgungsknoten zum Bereitstellen einer ersten Spannung, einer zweiten Spannung, die höher ist als die erste Spannung, und einer dritten Spannung, die höher ist als die zweite Spannung, ein Speicherzellenfeld, bei dem die Speicherzellen an Schnittpunkten von Wortleitungen und Bitleitungspaaren angeordnet sind, wobei diese der ersten Spannung und der zweiten Spannung entsprechende Ladungen als Daten enthalten, Leseverstärkerblöcke, die mit den Bitleitungspaaren verbunden sind, welche Leseverstärker aufweisen, die ansprechend auf das Anlegen der ersten Spannung und der dritten Spannung während eines ersten Zeitraums des Lesens in den Speicherzellen gespeicherter Daten arbeiten und welche ansprechend auf das Anlegen der ersten Spannung und der zweiten Spannung während eines zweiten Zeitraums arbeiten, einen ersten, einen zweiten und einen dritten Leiter zum Zuführen der ersten, der zweiten bzw. der dritten Spannung zu den Leseverstärkerblöcken und eine Leseverstärker-Ansteuereinrichtung zum Regeln der Länge des ersten und des zweiten Zeitraums, dadurch gekennzeichnet, daß die Leseverstärker-Ansteuereinrichtung die Länge des ersten und des zweiten Zeitraums ansprechend auf die Länge der Leiter zwischen den vorstehend erwähnten Spannungsversorgungsknoten und dem Leseverstärkerblock regelt.
Halbleiter-Speicherbauelement nach Anspruch 1, wobei die Leseverstärker-Ansteuereinrichtung die Länge des ersten Zeitraums ansprechend der Länge des ersten Leiters steuert.
Halbleiter-Speicherbauelement nach Anspruch 1 oder 2, wobei die Leseverstärker-Ansteuereinrichtung eine Impulssignal-Erzeugungsschaltung zum Erzeugen eines Ansteuer-Impulssignals mit einer der Leiterlänge entsprechenden Breite enthält, wobei das Ansteuer-Impulssignal die Länge des ersten Zeitraums steuert.
Halbleiter-Speicherbauelement nach Anspruch 3, welches weiter aufweist: eine Verzögerungsschaltung zum Anwenden eines vorgeschriebenen Verzögerungszeitraums auf ein Referenzimpulssignal und eine Logikberechnungsschaltung zum Erzeugen des Ansteuer-Impulssignals durch Eingeben des Referenzimpulssignals und des Ausgangssignals der Verzögerungsschaltung.
Halbleiter-Speicherbauelement nach Anspruch 4, wobei der Verzögerungszeitraum des Verzögerungssignals auf einen der Leiterlänge entsprechenden Zeitraum gelegt ist.