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Die
vorliegende Erfindung betrifft ein Speichersystem, das einen Halbleiterspeicher
verwendet zum Konfigurieren eines SDRAM (Synchron-DRAN), welches
bei einer hohen Geschwindigkeit zu betreiben ist, und insbesondere
einen Taktzyklus-synchronen Hochgeschwindigkeitsspeicher.
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Diese
Anmeldung basiert auf der
japanischen
Patentanmeldung Nr. 10-124367 , angemeldet am 7. Mai 1998,
der
japanischen Patentanmeldung Nr.
10-203454 , angemeldet am 17. Juli 1998, und dem
US-Patent 5,973,991 , auf
die für
weitere Details als Bezugsquelle hingewiesen wird.
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SDRAM
hat Bänke,
die beispielsweise eine Vielzahl von Speicherzellen-Arrays (nachstehend
als Zellen-Array bezeichnet) umfassen. Eine Leseverstärkerzone
in jeder Bank wird durch zueinander benachbarte Zellen-Arrays geteilt.
Eine Konfiguration eines solchen Leseverstärkerbereichs darf einen durch
denselben belegten Bereich reduzieren. Auch kann eine Eingabe-/Ausgabedatenleitung
durch jedes Zellen-Array geteilt werden. Daten werden zu einem Puffer übertragen
zur Ausgabe von Datenbursts über
solche geteilten Datenleitungen.
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Wenn
auf Daten in einem beliebigen Zellen-Array zugegriffen wird, werden
alle Zellen-Arrays in der Bank, die das Zellen-Array, auf das zugegriffen wird, einschließt, alle
auf einmal gesteuert. Das heißt, eine
Wortleitung (WL) in einem beliebigen Zellen-Array (auf das zuzugreifen
ist) wird aktiviert, um auf einen aktiven Pegel zu kommen, und Daten
jeder Speicherzelle, die zu dieser WL gehört, werden temporär durch
den jeweiligen Leseverstärker
gespeichert.
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Daraufhin
werden beliebige Daten über
eine Eingabe-/Ausgabe-Datenleitung
ausgelesen. Daten der jeweiligen zu der oben erwähnten Wortleitung WL gehörenden Speicherzelle
werden neu gespeichert. Nachdem die WL auf einen inaktiven Pegel
gesetzt wird, werden eine Bitleitung und der Leseverstärker egalisiert
(ausgeglichen). Dann kann ein beliebiges Zellen-Array in der Bank der nächsten Aktivierung unterzogen
werden.
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14 ist
ein Zeitdiagramm zum Zeigen eines Beispiels von Datenzugriffsdesign
gemäß dem oben
beschriebenen Stand der Technik. Ein /RAS-Signal (Zeilenadressimpulssignal
bzw. Row Address Strobe Signal) (das vorangestellte "/" wird durch einen horizontalen Balken
in den Zeichnungen gekrönt)
verleiht einer Wortleitung eines ausgewählten Zellen-Arrays einen Aktivpegel
während "L" (Niederpegel). Als ein Ergebnis wird
es möglich,
auf Daten in jeder Speicherzelle, die zu dem ausgewählten WL gehört, zuzugreifen,
d. h., die Seitendaten.
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Ein
Adressenwert (Add) zu der Zeit wenn das /RAS-Signal auf "L" abfällt,
kennzeichnet ein Zellen-Array und eine auszuwählende Wortleitung (WL) (wie
durch (R) gekennzeichnet). Daraufhin wird jedes Mal, wenn das /CAS-Signal (Spaltenadressimpulssignal
bzw. Column Address Strobe Signal) (das vorangestellte "/" wird in Zeichnungen durch einen horizontalen
Balken gekrönt)
abfällt,
eine Seitenadresse bestimmt (wie durch (C1) bis (C4)). Demgemäß werden
Daten von einem Leseverstärker
in einer der Seitenadresse entsprechenden Spalte ausgegeben.
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Für den internen
Betrieb werden während
einer Periode bzw. Zeitdauer, in der /RAS auf "L" (Niederpegel)
gesetzt wird, Daten in der jeweiligen, zu der Wortleitung WL in
dem aktivierten Zellen-Array gehörenden
Speicherzelle in dem Zustand des Lesens, des Verstärktseins
(gespeicherte Bedingung) und des Wiederherstellungszustandes (S & R) beibehalten.
EQL ist ein egalisierender Betrieb von einer Bitleitung und einem
Leseverstärker.
EQL funktioniert, nachdem /RAS zu "H" (Hochpegel)
wird und die Wortleitung WL einen inaktiven Pegel erhält.
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Ein
solcher Datenzugriffsbetrieb ermöglicht einen
Hochgeschwindigkeitszugriff auf Daten in einer Speicherzelle, die
zu einer ausgewählten
Wortleitung WL gehört.
Jedoch kann ein solcher Hochgeschwindigkeitszugriff, wie er oben
erwähnt
worden ist, nicht beibehalten werden, wenn die Auswahl der WL sich regelmäßig ändert. Dies
ist, weil der Zugriff auf eine Spalte nicht durchgeführt werden
kann bis die Auswahl einer neuen Wortleitung möglich wird.
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Bezüglich des
Zugriffs auf Daten in Zellen-Arrays in derselben Bank sollte einer
Zeit vom Abschluss des Auswählens
einer Wortleitung WL1 bis es möglich
ist, eine andere Wortleitung WL2 auszuwählen, Beachtung geschenkt werden.
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Das
Auswählen
der Wortleitung WL2 wird verhindert bis EQL des Internbetriebs der 14 abgeschlossen
ist unabhängig
von der Speicherzelle, zu der die WL2 gehört. Hier bedeutet EQL eine
Egalisierung der Bitleitung und des Leseverstärkers in Bezug auf den vorangehenden
Datenzugriff auf die Wortleitung WL1. Demnach erfordert es immer
eine feste lange Zeit, von einer abweichenden Wortleitung in derselben
Bank zuzugreifen.
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Im
Allgemeinen, wie wohlbekannt ist, lesen DRAMs Daten durch Verwenden
eines Verhältnisses einer
Zellenkapazität
und einer Bitleitungskapazität zueinander.
Deshalb sollte beachtet werde, dass ein Speicher konfiguriert wird
zum Sicherstellen von einer Zellenkapazität für das Lesen von Zellendaten und
zum Bereitstellen einer Hochgeschwindigkeitsleseoperation. Es ist
vorzuziehen, die Anzahl der zu einer mit einem Leseverstärker verbundenen
Bitleitung gehörenden
Zellen so klein wie möglich
zu wählen. Und
es ist auch vorzuziehen, die Anzahl von mit einer Wortleitung verbundenen
Zellen zu reduzieren, um die RC-Verzögerungszeit, die als eine Anstiegszeit und
eine Abfall-Zeit einer Wortleitung erfordert wird, zu reduzieren.
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Mit
anderen Worten, im Hinblick auf die funktionelle Verbesserung eines
Speichers kann eine Größe eines
eine Vielzahl von Speicherzellen umfassenden Zellen-Arrays nicht so
groß gemacht
werden. Deshalb wird vorgezogen, einen Speicher in einer Anzahl
von Speicherzellen aufzuteilen.
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In
einem Speicherentwurf werden Leseverstärker durch benachbarte Zellen-Arrays
geteilt. Demnach wird der Bereich, der durch den Leseverstärker belegt
wird, halb so groß wie
in dem Fall, in dem sie nicht geteilt werden. Ein solcher geteilter
Leseverstärker
ermöglicht
jedoch nur einem der benachbarten Zellen-Arrays, diesen bei einem
Einzelzugriff zu verwenden.
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In
den letzten Jahren ist eine UMA (Unified Memory Architecture bzw.
vereinheitlichte Speicherarchitektur) verwendet worden, bei der
viele Ausrüstungen
auf Daten eines einzelnen Speichers zugegriffen wird. Durch Verwenden
einer UMA ist der Zugriff auf Wortleitungen regelmäßig geändert worden. Als
ein Ergebnis trat häufig
eine unnötige
Wartezeit während
Datenübermittlung
auf. Deshalb braucht ein solches konventionelles System eine Verbesserung in
Bezug auf die effiziente Nutzung der Speicherdaten.
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In
US-A-5,469,388 ist
eine Zeilenredundanzschaltung offenbart, die geeignet ist für hochdichte Halbleiterspeichervorrichtung.
eine Halbleiterspeichervorrichtung hat mehrere Speicherzellen-Arrays, von denen
jedes ein normales Zellen-Array und ein Ersatz-Zellen-Array hat.
Sicherungsschaltkreise sind programmierbar, um eine Ersatz-Zellen-Array-Wortleitung
als Ersatz für
eine defekte Wortleitung in irgendeinem normalen Zellen-Array einzusetzen.
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Im
Hinblick auf vorangehend beschriebene Überlegungen ist die vorliegende
Erfindung erlangt worden. Es ist demnach ein Ziel der Erfindung,
einen taktsynchronen Hochgeschwindigkeitszyklusspeicher und ein
Speichersystem bereitzustellen, die eine wirksame Datenübermittlung
ermöglichen,
welche einen Wortleitungszugriffszyklus schneller realisiert als
die in der konventionellen Technik.
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Gemäß der vorliegenden
Erfindung wird ein Speichersystem bereitgestellt, wie es im Anspruch
1 festgelegt ist.
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Die
Erfindung kann vollständiger
aus der folgenden detaillierten Beschreibung verstanden werden,
wenn betrachtet im Zusammenhang mit den beiliegenden Zeichnungen,
in denen zeigt:
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1A ein
Konzeptdiagramm des Speichersystems gemäß der vorliegenden Erfindung; 1B ein
Schaltungsblockdiagramm eines Hauptteils des SDRAMs gemäß der Erfindung;
und 1C ein Schaltungsdiagramm in Entsprechung zu dem
durch den Kasten 123 aus unterbrochenen Linien in 1B dargestellten
Bereich;
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2 ein
Zeitdiagramm einer Datenleseoperation des in 1A und 1B gezeigten
SDRAMs der Erfindung;
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3 ein
Zeitdiagramm einer Datenschreiboperation des in 1A und 1B gezeigten SDRAMs
der Erfindung;
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4A und 4B Diagramme,
die die Adresskonfigurationen von in einem 32M-Bitzellenblock enthaltenen
Zellen-Arrays darlegen,
welches Basiselemente der Speicherstruktur der Erfindung sind;
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5 ein
Schaltungsblockdiagramm eines Beispiels von Zellen-Array-Steuerschaltung
und Wortleitungsdecodern, die in 1A gezeigt
sind;
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6A und 6B Schaltungsdiagramme, die
jeweils ein Beispiel eines Array-Auswahldecoders zeigen, der in 5 gezeigt
ist;
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7A, 7B und 7C Schaltungsdiagramme,
die jeweils eine Schaltungsstruktur eines Beispiels einer in 5 gezeigten
Spaltenschaltauswahlsteuerung zeigen;
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8A bis 8D Schaltungsdiagramme einer
Schaltkreisstruktur eines in 5 gezeigten Wortleitungsdecoders;
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9 Schwingungsformdiagramme,
die eine Schaltungsoperation der Zellen-Array-Steuerschaltung und des Wortleitungsdecoders
zeigen, die in 5 gezeigt sind;
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10 ein
Entwurfsblockdiagramm eines einen aus 32M-Bitbasisblöcken bestehenden 512M-Bitspeicher
bildenden Zellen-Arrays in Übereinstimmung
mit der Erfindung;
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11 ein
Konzeptdiagramm einer Rolle von 25 Bit zum Identifizieren einer
Adresse in dem 512M-Bitspeicher;
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12A bis 12F Konzeptdiagramme, die
jeweils logische Zellen-Arrays zeigen, die gemäß eines defekten Zustands in
der Speicherzelle in Bezug auf Adressenkonfiguration festgelegt
werden;
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13A bis 13F Konzeptdiagramme, die
das Zuweisen von Zeilenadressen in Entsprechung zu 12A bis 12F jeweils
zeigen; und
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14 ein
Zeitdiagramm zum Zeigen eines Beispiels eines Datenzugriffsdesigns
in Übereinstimmung
mit einer konventionellen Technik.
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1A ist
ein Konzeptdiagramm eines Speichersystems gemäß der vorliegenden Erfindung, 1B ist
ein Schaltungsblockdiagramm eines Hauptteils eines SDRAMs gemäß Erfindung,
und 1C ist ein Schaltungsdiagramm in Entsprechung zu
dem durch eine Box aus einer unterbrochenen Linie 124 in 1B definierten
Bereichs, wobei es zwei Zellen-Arrays gibt und einen durch jene
beiden Zellen-Arrays geteilten Leseverstärker.
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In 1A wird
der Betrieb des Speicherabschnitts zum Speichern vorbestimmter Daten
und Ähnlichem
durch vorbestimmte Signale gesteuert, die von einem Speichersteuerabschnitt
(beispielsweise einer CPU) ausgegeben werden. Die vorbestimmten
Signale schließen
ein Taktsignal (CLK) zum Steuern einer Operation des jeweiligen
internen Schaltkreises in einem Speicherabschnitt ein, ein Takt-Latch-Zulässigkeitssignal
bzw. Clock-Latch-Enable (/CLE), d. h., ein Steuersignal zum Bestimmen, ob
oder nicht ein Befehl (hier in synonymer Weise auch Anweisung genannt)
in dem Speicherabschnitt bei einer Anstiegszeit des Taktes CLK angenommen werden
soll oder nicht, ein Adresssignal (beispielsweise eine Zeilenadresse,
eine Spaltenadresse und eine Array-Adresse) zum Auswählen einer
beliebigen Speicherzelle in dem Speicherabschnitt, und ein Signal
(repräsentiert
als befehlsbezogenes Signal), das erforderlich ist für einen
Befehl (z. B. Lesebefehl oder Schreibbefehl Write) oder Ähnliches
zum Spezifizieren des Betriebs des Speicherabschnitts.
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In
dem oben beschriebenen Speichersystem werden Signale wie z. B. das
Taktsignal, das Adresssignal und das Befehlssystemsignal von dem
Speichersteuerabschnitt zu dem Speicherabschnitt übermittelt.
In dem Fall des erfolgreichen Schreibbetriebs wird beispielsweise
eine vorbestimmte Speicherzelle in dem Speicherabschnitt in Übereinstimmung
mit den Zeilensystemadressen und Spaltensystemadressen ausgewählt, dann
werden Daten in die ausgewählte
Speicherzelle eingeschrieben. Danach wird die Bitleitung voraufgeladen
und egalisiert (wie nachstehend detailliert beschrieben). Danach übermittelt in
einem Fall, dass eine Neuschreibeoperation durchgeführt wird,
der Speichersteuerabschnitt nach einem vorbestimmten Zeitintervall
Signale wie ein Adressensignal und ein Befehlssignal synchron mit einem
Taktsignal zu dem Speicherabschnitt, und in dem Speicherabschnitt
wird eine Schreiboperation in ähnlicher
Weise wie die vorangehende oben beschriebene Operation ausgeführt.
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Das
Intervall zwischen oben erwähnten
Befehlen (als Befehlsintervall bezeichnet) bezieht sich konventionell
auf Befehlsintervalle zwischen einer Vielzahl von Zellen-Arrays
mit dem gemeinsamen Datenübertragungssystem,
nämlich
aufeinander folgende Zugriffsoperationen (z. B. aufeinander folgende
Schreiboperationen) in derselben Bank, und hat immer eine konstante
und lange Periodenzeit und ist festgelegt worden. Die Zeitperiode
ist in Übereinstimmung
mit dem Zeitintervall bestimmt worden, mit dem Daten aufeinander
folgend in Speicherzellen in demselben Zellen-Array geschrieben
werden. Dies ist Dasselbe wie bei aufeinander folgenden Datenleseoperationen.
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Das
Speichersystem gemäß der vorliegenden
Erfindung kann jedoch ein Befehlsintervall in Übereinstimmung mit den Arten
aufeinander folgender Zugriffe (d. h., einem Fall des Auswählens einer Speicherzelle
in demselben Zellen-Array nachfolgend auf den vorangehenden Zugriff,
einem Fall des Auswählens
einer Speicherzelle in einem benachbarten Zellen-Array nachfolgend auf den vorangehenden
Zugriff oder einem Fall des Auswählens
einer Speicherzelle in einem fernen Zellen-Array nachfolgend auf
den vorangehenden Zugriff) ändern.
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Spezieller
beurteilt der Speichersteuerabschnitt gemäß der Erfindung die Arten aufeinander folgender
Zugriffe durch Ändern
von Adresssignalen, die aufeinander folgend in den Speicherabschnitt
eingegeben werden. Hierdurch kann der Speichersteuerabschnitt das
Befehlsintervall, welches konventionell festgelegt worden ist, ändern und
demnach den Speicherabschnitt effizienter steuern.
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Um
einen solchen Hochgeschwindigkeitszugriffszyklus eines Speichers
zu erzielen, ist es für
jedes Zellen-Array wichtig, das Zellen-Array in Bezug auf Zugriff
zu steuern. Dies erfordert eine Verbesserung im Leseverstärker und
einen speziellen Entwurf in Bezug auf den Zugriff. Diese Punkte
werden nachstehend beschrieben.
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1B und 1C sind
Schaltungsblockdiagramme zum Zeigen eines Hauptteils eines SDRAM
gemäß der Erfindung.
Eine Schaltung in 1C zeigt ein Lesesystem für ein Bitleitungspaar (BL,
BBL) und eine Bestätigung
von Datenübertragung
von Zellen-Arrays.
Auch zeigt 1B einen Block eines Zellen-Array-Steuerschaltkreises
(CNTRLi) und zeigt auch einen Block eines Wortleitungsdecoders (DECi),
der im Zusammenhang mit dem Zellen-Array-Steuerschaltkreis CNTRLi
gesteuert wird.
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Ein
Synchrontaktsignal CLK und ein Zeitabstimmungs- bzw. Timing-Signal
/CLE zum Annehmen eines Befehls werden in einen Empfänger 52 des Takts über einen
Taktpuffer 51 eingegeben. Der Empfänger 52 gibt ein Synchronsteuersignal
zum Durchführen
einer Synchronsteuerung des Eingebens von Adressen (d. h., ein Zeilensignal,
ein Arraysignal oder ein Spaltensignal) ein, und eine betriebsmäßige Steuerung
eines Befehlsdecoders 53 und einer Steuersignalgeneratorschaltung 54.
In dem Befehlsdecoder 53 wird auch ein Steuersignal wie
z. B. /CS (Chip Select- bzw. Chip-Auswahl-Signal) eingegeben. Die Steuersignalgeneratorschaltung 54 steuert
den Speicherbetrieb synchron mit dem Taktsignal CLK durch ein Signal
von einem Befehlsdecoder 53.
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Es
sind eine Vielzahl von Speicherzellen-Arrays (die nachstehend als
Zellen-Arrays bezeichnet werden) angeordnet. Ein Leseverstärkerschaltungsabschnitt
S/A wird durch zwei benachbarte Zellen-Arrays (beispielsweise ARY1
und ARY2) geteilt.
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Eine
Speicherzelle MC in einem Zellen-Array umfasst einen Transistor
Q zur Übertragung
und einen Kondensator C zum Speichern von Daten. Für ein typisches
Beispiel wird eine Speicherzelle MC mit einer Bitleitung BL1 in
dem Zellen-Array ARY1 gezeigt. Die Speicherzelle MC entspricht beispielsweise
einer beliebigen mit einer Spalte (z. B. einer Bitleitung) verbundenen
Adresse, die zu einer Wortleitung WL gehört, welche eine beliebige Zeile
(Zeilenleitung) in dem Zellen-Array
ARY1 ist.
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Es
wird bestimmt, welches Bitleitungspaar von zwei benachbarten Zellen-Arrays
ARY1 und ARY2 durch Steuern eines Array-Schaltsignals ASW1, ASW2
mit dem Leseverstärkerschaltkreis
S/A zu verbinden ist.
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N-Kanal-MOSFET 31, 32 haben
jeweilige gemeinsam durch ein Array-Schaltsignal ASW1 gesteuerte
Gates. Der MOSFET 31 hat einen leitfähigen Pfad mit einer Bitleitung
BL1 an einem Ende verbunden und mit einem Leseverstärker BSAL
an dem anderen Ende.
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N-Kanal-MOSFETs 33, 34 haben
jeweilige gemeinsam durch ein Array-Schaltsignal ASW2 gesteuerte
Gates. Der MOSFET 33 hat einen leitfähigen Pfad oder Kanal mit einer
Bitleitung BBL2 an einem Ende und mit einer Leseleitung BSAL am
anderen Ende verbunden.
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Der
Leseverstärkerschaltungsabschnitt
S/A schließt
P Kanal MOSFETs 101, 102 ein, deren Source-Anschlüsse ein
Steuersignal SAP zugeführt
erhalten. MOSFETs 101, 102 haben jeweiligen Drain-Anschlüsse, die
mit den Leseleitungen SAL, BSAL jeweils verbunden sind. Der MOSFET 102 hat
einen Gate-Anschluss
mit der Leseleitung SAL verbunden und der MOSFET 101 hat
einen Gate-Anschluss mit der Leseleitung BSAL verbunden.
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Ferner
schließt
der Leseverstärkerschaltungsabschnitt
S/A N-Kanal-MOSFETs 103, 104 ein, deren
Source-Anschlüsse
mit Steuersignalen BSAP versorgt werden. MOSFETs 103, 104 haben
jeweilige Drain-Anschlüsse,
die mit den Leseleitungen SAL bzw. BSAL verbunden sind. Der MOSFET 104 hat
einen Gate-Anschluss
mit der Leseleitung SAL verbunden und der MOSFET 103 hat
einen Gate-Anschluss mit der Leseleitung BSAL verbunden.
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In
einem zugelassenen Zustand (enable) wird das Steuersignal SAP auf
eine Hochpotentialquelle des Leseverstärkerschaltungsabschnitts festgelegt
während
das Steuersignal BSAN auf eine Niederpotentialquelle (Massepotential)
des Leseverstärkerschaltungsabschnitts
festgelegt wird. Auch in einem gesperrten Zustand (disable) werden
die Steuersignale SAP, BSAN auf ein Zwischenpotential festgelegt,
das nicht höher
ist als die jeweiligen Spannungspegel der MOSFETs 101 bis 104.
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Ein
DQ-Gateschaltungsabschnitt 9, der eine Eingabe-/Ausgabe-Leitung (I/O) konfiguriert,
schließt eine
lokale DQ-Leitung ein und eine überlagerte DQ-Leitung,
die sich parallel zu der Bitleitung erstreckt. Die lokale DQ-Leitung
umfasst ein LDQ und eine Komplemantärleitung BLDQ, und die überlagerte
DQ-Leitung umfasst
ein ODQ und eine Komplementärleitung
BLDQ.
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Die
lokale DQ-Leitung LDQ ist elektrisch mit der Leseleitung SAL über den
leitfähigen
Pfad des N-Kanal-MOSFET 91 verbunden. Die lokale DQ-Leitung
BLDQ ist elektrisch mit dem Leseverstärker BSAL über den leitfähigen Pfad
des N-Kanal-MOSFET 92 verbunden.
MOSFETs 91, 92 haben jeweilige Gate-Anschlüsse, an
die die Zeilenauswahlleitung CSL verbunden ist.
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Die
darüberliegende
DQ-Leitung ODQ ist elektrisch zu der lokalen DQ-Leitung LDQ über den leitfähigen Pfad
des N-Kanal-MOSFET 92 verbunden.
Die darüberliegende
DQ-Leitung BODQ ist elektrisch mit einer lokalen DQ-Leitung BLDQ über den leitfähigen Pfad
eines N-Kanal-MOSFETs 94 verbunden. Der MOSFET 93 bzw. 94 hat
jeweils einen Gate-Anschluss, an den die Array-Auswahlleitung ASL
verbunden ist.
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Eine
Entzerrungs- bzw. Ausgleichsschaltung, die ein elektrisches Potential
zwischen einem Paar von Bitleitungen (Bitleitungspaar) egalisiert, wird
aufgeteilt in eine Entzerrerschaltung 10 des Leseverstärkerschaltungsabschnitts
S/A, eine Entzerrerschaltung 11 des Zellen-Arrays ARY1
und eine Entzerrerschaltung 12 des Zellen-Arrays ARY2.
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Die
Entzerrerschaltung 10 schließt einen N-Kanal-MOSFET 105 ein,
der durch ein S/AEQL-Signal Gate-gesteuert wird. Der MOSFET 105 hat
eine Struktur, in der ein Source-Anschluss und eine Drain-Anschluss
zwischen den Leseleitungen SAL und BSAL in dem Leseverstärkerschaltungsabschnitt S/A
verbunden sind.
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Die
Entzerrerschaltung 10 schließt P-Kanal-MOSFETs 111 bis 113 ein,
die Gate-gesteuert werden durch ein C/AEQL1-Signal. Der MOSFET 111 hat
einen leitfähigen
Pfad, der zwischen den Leseleitungen SAL und BSAL verbunden ist.
Der MOSFET 112 führt
ein Bitleitungs-Voraufladungspotential VBL zu der Leseleitung SAL über seinen
leitfähigen Pfad.
Der MOSFET 113 führt
ein Bitleitungs-Voraufladungspotential VBL zu der Leseleitung BSAL über seinen
leitenden Pfad.
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Die
Entzerrerschaltung 12 schließt P-Kanal-MOSFETs 121 bis 123 ein,
die durch ein C/AEQL2-Signal Gate-gesteuert werden. Der MOSFET 121 hat
einen leitfähigen
Pfad, der zwischen den Leseleitungen SAL und BSAL verbunden ist.
Der MOSFET 122 führt
ein Bitleitungs-Voraufladungspotential VBL zu der Leseleitung SAL über seinen
leitfähigen
Pfad. Der MOSFET 123 führt
ein Bitleitungs-Voraufladungspotential VBL zu der Leseleitung BSAL über seinen
leitfähigen
Pfad.
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Die
Egalisierung der Bitleitung und der Leseleitung vor dem Lesebetrieb
kann individuell und unabhängig
durch Steuern von Array-Schaltsignalen ASW1, ASW2 und Egalisierungssignalen
C/AEQL1, C/AEQL2 und S/AEQL vorgenommen werden.
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Die
Leseleitungen SAL, BSAL schließen
die Egalisierung rascher ab als die Bitleitungen BL, BBL, weil die vorangehenden
eine kleinere Kapazität
haben als die letzteren. Nach der Lese- und Neuspeicheroperation
des Zellen-Arrays ARY1 können
beispielsweise die Leseleitungen früher egalisiert werden als die
Bitleitungen, die für
die Lese- und Neuspeicheroperation des nachfolgenden Zellen-Arrays ARY2 verwendet
werden können.
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Es
sind Zellen-Array-Steuerschaltkreise CNTRLi vorgesehen, die ein
unabhängiges
Lese-Steuern für
jedes Zellen-Array ermöglichen.
Die Zellen-Array-Steuerschaltung CNTRLi gibt Array-Steuersignale
einschließlich
einer Zeilenadresse, einer Array-Adresse, einer Spaltenadresse und
ein einen eingegebenen Befehl angebendes Aktivierungssignal (ACT)
ein und führt
eine Steuerung zum Aktivieren der Wortleitung des Leseverstärkers (BSAN, SAP),
ein Steuern der Egalisierung der verschiedenen teile (typischerweise
von EQL), und zeilenbezogenes Steuern (CSL, ASL, ASW) durch.
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Eine
solche Anordnung dahingehend, dass die Lesesteuerung unabhängig für jedes
Zellen-Array ausgeführt
wird, sieht eine Konfiguration vor, bei der jedes Zellen-Array als
eine Bank gesteuert wird. Dies ermöglicht ein Verbessern eines
Entwurfs des Wortleitungszugriffes in jenen eines Zugriffszyklus
höherer
Hochgeschwindigkeit.
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Gemäß der Erfindung
ist es, wenn der Zugriff auf eine Speicherzelle, die zu einer Wortleitung
WL1 gehört,
umgeschaltet wird zu dem Zugriff auf eine andere Speicherzelle,
die zu einer anderen Wortleitung WL2 gehört, wichtig, einen Positionszusammenhang zwischen
den Wortleitungen WL1 und W2 zu beurteilen. Eine solche Beurteilung
ermöglicht
ein Minimieren des Zugriffszyklus der Wortleitung.
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Wenn
der Zugriff auf die Wortleitung WL1 in einem Zellen-Array umgeschaltet
wird zu dem Zugriff auf eine andere Wortleitung WL2, wird der mögliche Zusammenhang
zwischen WL1 und WL2 durch eine der folgenden Positionen angegeben:
- (1) WL2 ist in demselben Zellen-Array wie WL1 (Dasselbe
bzw. Same: S);
- (2) WL2 ist in einem Zellen-Array, das benachbart ist zu dem
WL1 einschließenden
Zellen-Array und teilt denselben Verstärker (Nachbar bzw. Neighbor:
N); und
- (3) WL2 ist in einem von dem Zellen-Array, das WL1 einschließt, weit
entfernten Zellen-Array und teilt nicht denselben Verstärker (Weit
weg bzw. Far: F).
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Die
Lesesteuervorgänge
werden unabhängig
für jedes
Zellen-Array ausgeführt. Daher
kann der Wortleitungszugriff an irgendeiner der obigen drei Positionen
ausgeführt
werden, selbst wenn noch nicht alle die Datenleitung teilenden Zellen-Arrays egalisiert
sind. Es wird jedoch eine gewisse Regel erforderlich sein zum Bestimmen
eines Zeitintervalls (Intervall Wac) zwischen Zugriffsanweisungen
einer Wortleitung WL1 und einer Wortleitung WL2.
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In
dem Fall des obigen Same (1), nämlich, wenn
die Wortleitung in demselben Zellen-Array ausgewählt wird, wird beispielsweise
die Bitleitung in dem Zellen-Array ARY1 gelesen und die Datenneuspeicherung
wird ausgeführt.
Daraufhin werden Steuerungen der Signale wie ein Antriebssignal
des Leseverstärkers
SAP, BSAN, ein Voraufladen und Egalisieren der Leseleitung SAL,
BSAL (S/AEQL-Signalsteuerung)
und ein Aufladen und Egalisieren der Bitleitung BL1, BBL1 (VBL,
C/AEQL1-Signalsteuerung) abgeschlossen, dann ein Auswählen der
Wortleitung für
die nachfolgende Leseoperation zulassend.
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In
diesem Fall schließt
ein Intervall Wac, das ein Zeitintervall zwischen Zugriffsanweisungen
einer Wortleitung WL1 und einer Wortleitung WL2 repräsentiert,
ein Zeitverstreichen von dem Abschließen des Voraufladens und Egalisierens
von SAP, BSAN, SAL, BSAL, BL1 und BBL1 bis zum Auswählen der Wortleitung
ein. Wenn dieses Wac 30 ns ist, wird es gleich drei Zyklen werden,
wenn der Taktzyklus 10 ns ist.
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In
dem Fall des obigen Neighbor (2), nämlich wenn die Wortleitung
des benachbarten Zellen-Arrays ausgewählt wird, wird beispielsweise
die Bitleitung in dem Zellen-Array ARY1 gelesen und die Datenneuspeicherung
wird ausgeführt.
Dann wird es nur, wenn Steuerungen von Signalen wie einem Antriebssignal
des Leseverstärkers
SAP, BSAN und einer Voraufladung der Leseleitung SAL, BSAL (S/AEQL-Signalsteuerung)
abgeschlossen sind, möglich, die
Wortleitung für
die nachfolgende Leseoperation in dem benachbarten Zellen-Array
ARY2 auszuwählen.
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In
diesem Fall schließt
das Intervall Wac, das ein Zeitintervall zwischen Zugriffsanweisung
der Wortleitung WL1 und der Wortleitung WL2 repräsentiert, ein Verstreichen
von Zeit vom Abschließen
des Voraufladens und Egalisierens von SAP, BSAN, SAL und BSAL bis
zum Auswählen
der Wortleitung hin ein. Wenn dieses Intervall Wac 20 ist, wird
es gleich zwei Zyklen werden, wenn der Taktzyklus 10 ns ist.
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In
dem Fall des obigen Far (3), nämlich
wenn die Wortleitung in der Ferne eines Zellen-Arrays ausgewählt wird,
ist es möglich,
die Wortleitung für
die nachfolgende Leseoperation in dem fernen Zellen-Array, das nicht
benachbart ist zu dem Zellen-Array ARY1 (beispielsweise ARY3) auszuwählen wann auch
immer es möglich
wird, irgendeine Zugriffsanweisung zu empfangen (wie z. B. eine
Lese- und Schreibanweisung). Wenn dieses Intervall Wac 10 ns ist,
wird es gleich einem Zyklus, wenn der Taktzyklus 10 ns ist.
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Zur
Vereinfachung der Beschreibung werden die Voraufladeoperation des
Leseverstärker-Antriebssignals
SAP, BSAN zum Egalisieren der beschriebenen Leseleitungen (SAL,
BSAL) und Vorauflade- und Egalisierungsoperationen der Bitleitungen (BL,
BBL) wenn nicht anderweitig angegeben, als Egalisierungsoperation
der Bitleitung beschrieben.
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Wenn
ein solches Intervall Wac eines Wortleitungszugriffs in seiner Spezifikation
definiert ist, kann ein Zugriff auf den internen Betrieb bewirkt
werden ohne einen Widerspruch zu veranlassen. In diesem Fall wird
jedoch die Adresseneingabe ohne Adressenmultiplexverfahren vorgenommen,
bei dem das Eingabetiming der Zeilenadresse von dem der Spaltenadresse
abweicht.
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Dies
bedeutet, dass es wichtig wird, diese physikalische Zahl von Adresseneingangssignalen koinzidierend
mit der von Zeilen und Spalten anzuordnen, und dass Zeilen und Spalten
simultan zu derselben Zykluszeit adressiert werden. Dies lässt das Sichern
einer Zeit für
eine gegebene Adressanweisung zu.
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Daher
macht eine solche Anordnung es unnötig, auf Adressanweisungen
für Spalten
zu warten, die von dem Adress-Multiplexverfahren
abweichen. Unmittelbar nachdem die Lesedaten des Leseverstärkers für den Betrieb
verfügbar
sind, wird eine Datenübertragung
zum Neuspeichern von Daten bei Zellen gestartet. Wenn das Neuspeichern
abgeschlossen ist, wird die Wortleitung deaktiviert und der Betrieb
des Voraufladens und Egalisierens wird gestartet.
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Wie
oben beschrieben, liegen die ersten Merkmale der vorliegenden Erfindung
darin, dass eine Systemzeilenadresse und Spaltenadresse simultan
zugeführt
werden. Das zweite Merkmal liegt darin, dass der Zugriff der Wortleitung
WL2 nachfolgend auf die Wortleitung WL1 in derselben Bank durch
Bestätigen,
wo WL2 positioniert ist, beurteilt werden kann; in demselben Zellen-Array
(Same) in einem angrenzenden Zellen-Array (Neighbor) oder in einem
fernen Zellen-Array. Drittens wird ansprechend auf diese Beurteilung
die Zahl der Taktzyklen (nämlich
die Zahl der Taktzyklen einer Zugriffsanweisung, die in die nächste Zugriffsanweisungseingabe eingegeben
wird) in solcher Weise definiert, dass der folgende Zusammenhang
für den
Taktzyklus erfüllt ist: "in demselben Zellen-Array ≥ zwischen
benachbarten Zellen-Arrays ≥ zwischen
fernen Zellen-Arrays".
Fälle des
Festlegens des Timings und der Internoperation, die unter dieser
Regel festgelegt werden, werden nachstehend angegeben:
-
2 ist
ein Zeitdiagramm zum Zeigen einer Leseoperation einer SDRAM mit
einer in 1B und 1C gezeigten
Konfiguration in Übereinstimmung mit
der vorliegenden Erfindung. CLK ist ein Synchrontaktsignal und hat
in diesem Beispiel einen Taktzyklus von 10 ns. Alle Operationen
des Speichers sind synchron mit diesem Takt CLK.
-
/CLE
(clock latch enable bzw. Taktzwischenspeichern möglich) ist ein Timing-Signal,
durch welches eine Anweisung bei einem Anstieg von CLK eingeholt
wird, wenn vor dem Anstieg von CLK "L" (Niedrigpegel)
vorliegt. Zum Zwecke der Spezifizierung einer Zykluszeit, bei der
ein Befehl synchron mit dem Takt CLK genommen wird, ist es wichtig,
einen gewissen Pegel in einer Zeitperiode beizubehalten vor mindestens
einer Hälfte
des Zyklus.
-
/CS
(chip select bzw. Chip-Auswahl) ist ein Anweisungssignal, welches "L" wird, wenn ein Speicher-Chip ausgewählt wird
und eine Anweisung für den
ausgewählten
Chip gültig
ist.
-
Add
ist ein Adress-Anweisungssignal, welches das Kombinieren von Zeilen-
und Spaltenadressen für
die führende
Adresse von Burst-Daten markiert.
-
Aa
gibt an, dass eine Zeile a eines Zellen-Arrays A markiert bzw. designiert
ist.
-
Ab
gibt an, dass eine Zeile b eines Zellen-Arrays A designiert ist.
-
A
+ c gibt an, dass eine Zeile c eines Zellen-Arrays, das zu einem
Zellen-Array A benachbart ist, designiert worden ist.
-
Bd
gibt an, dass eine Zeile d eines Zellen-Arrays B designiert worden
ist.
-
Ce
gibt an, dass eine Zeile e eines Zellen-Arrays C designiert worden
ist.
-
Ce#
gibt an, dass eine neue Spalte # für eine Zeile e eines Zellen-Arrays
C designiert worden ist.
-
Ce$
gibt an, dass eine neue Spalte $ für eine Zeile e eines Zellen-Arrays
C designiert worden ist.
-
Cf
gibt an, dass eine Zeile f eines Zellen-Arrays C designiert worden
ist.
-
/WE
ist ein Anweisungssignal zum Angeben, ob die gegebene Zugriffsoperation
eine Leseoperation oder eine Schreiboperation ist. Da in dieser
Figur die Zugriffsoperation die Leseoperation ist, sind alle Anweisungen "H" (Hochpegel).
-
/SW
(suspendierte (vorübergehend
ausgesetzte) Wortleitung bzw. suspended ward line) ist ein Anweisungssignal,
das angibt, dass eine Wortleitung nicht unmittelbar nach der Datenübertragung
deaktiviert wird und aktiv behalten wird bis die nächste Anweisung
kommt. /SW gibt das Aufrechterhalten eines aktivierten Zustands
der Wortleitung unter der Bedingung von "L" an.
-
DM/BS
(Datenmasken- oder Burst-Stopp bzw. data mask or burst stopp) ist
ein Timing-Signal in Bezug auf Datenein-/ausgabe. In einer Leseoperation,
wenn "H" eingeholt wird,
erhält
eine Burst-Ausgabe eine hohe Impedanz von der Datenausgabe nach
einem Zyklus, wie mit dem Pfeil 21 angegeben.
-
rCLK
ist ein Rück-Taktsignal,
mit dem Datenausgaben von einer Speicherzelle synchron sind. rCLK
ist ein Verzögerungssignal
von einem synchronen Takt CLK, der allgemein in dem Speichersystem zirkuliert
und dann neu eingegeben wird von außen (Rücktaktsystem).
-
In
dem Rücktaktsystem
ist die rCLK-Phase in Bezug auf CLK verzögert, aber hier ist sie in
derselben Phase dargestellt. Der Datenübertragungstyp ist ein sogenanntes
DDR-System (Doppeldatenratensystem), in welchem zwei Daten in einem
Zyklus übertragen
werden.
-
In
diesem Zeitdiagramm kennzeichnet D Eingangsdaten in einen Speicher
synchron mit dem Takt CLK, und Q kennzeichnet Ausgangsdaten von
einem Speicher synchron mit dem Takt rCLK. Diese Anordnung ist jedoch
hier nur aus Gründen
der Vereinfachung und Erläuterung
vorgenommen und tatsächlich
können
D und Q auf derselben Datenleitung unter Verwendung desselben Datenbusses
vorliegen.
-
Ein
Zusammenhang zwischen dem Anweisungszyklus und der Ausgabe der Burst-Daten
ist ein 2,5-Zyklus, wie durch einen Pfeil 22 gezeigt. Dies
bedeutet, dass die Zahl von Taktzyklen von der Anweisungseingabe
bis zur Datenausgabe, d. h., die Latenz, 2,5 ist.
-
In
dem in 2 gezeigten internen Betrieb ist WLact eine Anstiegszeitdauer
für eine
Wortleitung in dem Zellen-Array. Nachdem eine beliebige Wortleitung
in Entsprechung zu einer Eingabeadresse angestiegen ist, wird eine
Leseoperation unmittelbar durchgeführt, es hierdurch ermöglichend,
Daten aus den Zellen-Array zu lesen.
-
Wenn
eine Burst-Länge
von Daten (4 Bit in diesem Beispiel) von dem Zellen-Array zu einem
Puffer übertragen
wird, werden das Neuspeichern von Zellendaten und das Egalisieren
von Bitleitungen simultan gestartet (die Wortleitung ist zu der Zeit
der Egalisierung herabgestiegen). Diese Operationen werden mit RST & EQL gezeigt.
-
2 ist
ein Zeitdiagramm zum Zeigen einer Betriebsablaufsfolge; erst wird
aufeinander folgend zweimal auf ein Zellen-Array A zugegriffen,
und dann auf das Nachbar-Array
+A, und auf das Zellen-Array A und die fernen Zellen-Arrays B, C wird
zugegriffen, und dann wird ein weiterer Seitenzugriff in dem Zellen-Array
und ein abweichender Wortleitungszugriff in demselben Zellen-Array
C bewirkt.
-
Same:
In dem Zellen-Array von S (selbes Zellen-Array) wird eine Abfolge
von Betriebsabläufen von
WL und RST & EQL
niemals einander überlappen.
Das Intervall BAC zwischen Anweisungen ist 3 Zyklen, wie oben beschrieben.
-
Neighbor:
In dem Zellen-Array von N (Nachbarzellen-Arrays), können die
letzte Hälfte
von RST & EQL
und WL im Betrieb überlappen.
Das Intervall WAC zwischen Anweisungen ist zwei Zyklen, wie oben
beschrieben.
-
Far:
In dem Zellen-Array von F (ferne Zellen-Arrays) überlappt selbst die erste Hälfte von
RST & EQL im
Betrieb WL, da der WL-Betrieb gestartet werden kann, wenn auf die
Zugriffsanweisung zugegriffen werden kann. Das Intervall WAC zwischen
Anweisung ist wie oben beschrieben ein Zyklus.
-
3 ist
ein Zeitdiagramm zum Zeigen einer Datenschreiboperation eines SDRAM
mit einer Konfiguration der 1B und 1C in Übereinstimmung
mit der Erfindung. In einer Weise ähnlich der 2 zeigt
es eine Abfolge von Operationen; zuerst wird zweimal aufeinander
folgend auf das Zellen-Array A zugegriffen, und dann auf das Nachbar-Array +A,
und auf das Zellen-Array A und die fernen Zellen-Arrays B, C wird
zugegriffen, und ferner wird ein Seitenzuggriff in den Zellen-Arrays
und ein abweichender Wortleitungszugriff in demselben Zellen-Array
C bewirkt.
-
3 weicht
von 2 nur dahingehend ab, dass ein Timing des Ansteigens
der Wortleitungsauswahl verzögert
ist, wie in dem internen Betrieb gezeigt. Für diese Schreiboperation wird
es möglich, Daten
zu jedem Leseverstärker
zu übertragen
und dann die Daten in jede Speicherzelle zu schreiben nur nachdem
Burst-Daten in den Puffer aufgenommen worden sind.
-
Die
Latenz der Schreiboperation ist bei 2,5 festgelegt, was dieselbe
ist für
die Leseoperation. Die Schreiboperation wird drei Zyklen verzögert verglichen
mit der Leseoperation gestartet, so dass ein solcher interner Betrieb
startet, nachdem ein zwei Bit-Umfang an Burst-Daten empfangen worden
ist.
-
In
der Schreiboperation wird, wenn "H" eingeholt wird,
das DM/BS-Signal (data mask or burst stop signal) Burst-Daten einen
Zyklus später
maskieren und demnach das Schreiben der Daten in die entsprechende
Adresse verhindern, wie mit einem Pfeil 21 angegeben.
-
Da 3 die
Schreiboperation zeigt, wird das /WE-Signal von dem in 2 umgekehrt.
Daten werden zu dem Datenbus synchron mit dem Takt CLK wie durch
D angegeben, übertragen.
-
Ein
Beispiel, bei dem ein Speicher mit dem obigen Entwurf gesteuert
wird, wird nachstehend erläutert.
-
4A und 4B sind
Diagramme zum Zeigen einer Konfiguration von in einem 32 M-Bit-Zellenblock
enthaltenen Zellen-Arrays mit einem Grundelement einer Speicherstruktur
der Erfindung. Dieser Zellen-Arrayblock umfasst 32 Einheiten von 1M-Bit-Zellen-Arrays (MAC1
bis 32). 1M Bit-Zellen-Array schließen 521 Wortleitungen (512WL)
und 2k Spalten (2048 Spalten) ein.
-
Ein
Paar von DQ-Leitungen pro 16 Spalten wird gemeinsam von den jeweiligen
Zellen-Arrays geleitet. Dies bedeutet insgesamt 128 DQ-Paare sind zur
Datenübertragung
in jedem Zellen-Arrayblock vorgesehen. In dem Fall von 16 Bit I/O- Konfiguration sind
8 DQ-Paare pro Ein-/Ausgabeeinheit bzw. I/O-Einheit vorgesehen.
Mit dieser Anordnung von DQ-Leitungsblöcken werden
zu übertragende
Daten zu Burst-Daten von 8 Bit maximal.
-
In
dieser Struktur, unter Bezugnahme auf 1B und 1C,
sind für
eine überlagerte DQ-Leitung
(ODQ) 16 Spaltenauswahlleitung (CSL) in jeweiligen Zellen-Arrays
vorgesehen, die als Datenübertragungsschalter
für das Übertragen
von Daten von jedem der 16 Leseverstärker zur lokalen DQ-Leitung
(LDQ) dienen. Array-Auswahlleitung (ASL) wird zu einem Übertragungsschalter
zum Verbinden einer lokalen DQ-Leitung LDQ des ausgewählten Zellen-Arrays
mit einer überlagerten
DQ-Leitung ODQ, die gemeinsam für
alle Zellen-Arrays benutzt wird.
-
In 4A und 4B kann
die Adresse zum Auswählen
von Zellen-Arrays
MCA 1 bis 32 mit 5 Bit von Array-Adressen A16 bis A20 angegeben werden. 4A zeigt
ein Klassifizierungsverfahren (I), und 4B zeigt
ein Klassifizierungsverfahren (II).
-
Nun
wird das Klassifizierungsverfahren (I) erläutert. Bits A16 und A17 niedriger
Ordnung werden nachstehend jeweils als N, N-sup. bezeichnet. Eine Änderung
des Bits in N (A16) und N-sup. (A17) in der nachfolgenden Zugriffsanweisung
beobachtend, wird es möglich,
Same (dasselbe Zellen-Array), Neighbor (benachbarte Zellen-Arrays)
und Far (ferne Zellen-Arrays)
voneinander zu unterscheiden.
-
Für Same wird
nämlich
selbst eine Bitänderung
in den Array-Adressen
(A16, ..., A20) nicht gesehen.
-
Für Far, bei
unverändertem
N (hier A16) kann sich etwas ändern,
selbst wenn die von N abweichenden Array-Adressen ein Bit sind (beispielsweise
im Zusammenhang mit zwischen MCA2 und MCA4). Wenn N sich ändert aber
weder N noch N-sup., d. h. weder A16 noch A17 sich von 1 nach 0 oder
umgekehrt ändern, ändert sich
eine Bitordnung, die von N und N-sup. verschieden ist (beispielsweise im
Zusammenhang zwischen MCA2 und MCA5).
-
Für Neighbor
kann irgendeine Adressänderung,
die von jenen oben beschriebenen abweicht, gesehen werden. Es ändert sich
nämlich
nur N (hier A16) (beispielsweise im Zusammenhang zwischen MCA1 und
MCA2). Alternativ ändern
sich nur N und N-sup.,
d. h. A16 und A17, gleichzeitig (beispielsweise im Zusammenhang
zwischen MCA2 und MCA3). Andernfalls ändern sich sowohl N als auch
N-sup. von 1 nach 0 oder umgekehrt (beispielsweise im Zusammenhang
zwischen MCA4 und MCA5).
-
Nun
wird das Klassifizierungsverfahren (II) erläutert. Dieses Klassifizierungsverfahren
verwendet einen so genannten Gray-Code, einen Binärcode, bei dem sequentielle
Zahlen durch Binärausdrücke repräsentiert
werden, von denen jede sich von dem vorangehenden Ausdruck nur an
einer Stelle unterscheidet. Wenn sich zwischen A16 und A20 nur ein
Bit ändert,
kann es als Neighbor beurteilt werden wegen der obigen Art des Gray-Codes, dass es nur
eine Stelle gibt (oder ein Bit), das sich zwischen benachbarten
zwei Ausdrücken
unterscheidet. Mehr als zwei Bits Änderung bzw. keine Bit-Änderung
werden jeweils als Far bzw. Same beurteilt.
-
Hauptteile
der Zellen-Array-Steuerschaltung (CNTRLi und des Wortleitungsdecoders
DECi in 1B werden nachstehend beschrieben.
-
5 ist
ein Schaltungsdiagramm zum Zeigen eines Beispiels einer Zellen-Array-Steuerschaltung
CNTRLi und eines Wortleitungsdecoders DECi in 1B.
In dem Fall des Zellen-Arrays
einer 32M-Bit-Zellenblockstruktur in 4A und 4B sind
32 Einheiten dieser Zellen-Array-Steuerschaltung (CNTRLi und Wortleitungsdecoder
DECi vorgesehen. (i = 1 bis 32).
-
Ein
Array-Auswahldecoder 201 gibt eine Aktivierungssignal ACT,
das eine Array-Adresse und eine Anweisungseingabe angibt, ein und
gibt ein Komplementärsignal
von einem MATCHI-, /MATCHI- und BNKi-Signal aus.
-
Eine
Wortleitungssteuerung 202 und eine Lesesteuerung 203 werden
durch ein BNKi-Signal gesteuert. Die Wortleitungssteuerung 202 gibt
ein Steuersignal/RDPR, RDACT für
den Wortleitungsdecoder DECi aus. Die Lesesteuerung 203 gibt
ein Steuersignal CENBi für
eine Spaltenumschalt-Auswahlsteuerung 205 aus,
Steuersignale BSAN, SAP für
die Leseverstärkerschaltung
S/A und jeweilige Steuersignale EQL (die S/AEQL, C/AEQL1, C/AEQL2
repräsentieren)
für jeweilige
Entzerrerschaltungen 10, 11, 12.
-
Die
Spaltenumschaltauswahlsteuerschaltung 205 erzeugt Signale
CSL, ASL und ASW unter Verwendung einer Spaltenadresse, CENBi und
Komplementärsignale
von MATCHI, /MATCHI.
-
Der
Wortleitungsdecoder DECi steuert die Auswahl der Wortleitungen unter
Verwendung von Zeilenadress- und Steuersignalen /RDPRC, RDACT.
-
Eine
solche Zellen-Array-Steuerschaltung CNTRLi und ein solcher Wortleitungsdecoder
DECi werden zum automatischen Abschließen aufeinander folgender Operationen
mit einer gewissen Verzögerung
von einer Anweisung (command) gesteuert. Die aufeinander folgenden
Operationen schließen hier
ein: Adresse empfangen, Wortleitung auswählen, Wortleitung deaktivieren,
und spaltenbezogene Abschnitte egalisieren bzw. ausgleichen. Sicherlich werden
während
der Dauer, in der eine Wortleitung ausgewählt ist, das Übertragen
von durch den Leseverstärker
verstärkten
Daten und das Neuspeichern von Daten in Zellen bewirkt.
-
Bevorzugte
Ausführungsformen
der vorliegenden Erfindung für
die Hauptschaltungskonfiguration einer Zellen-Array-Steuerschaltung CNTRLi
und eines Wortleitungsdecoder DECi, die in dem Schaltungsblock angeordnet
sind, werden nachstehend beschrieben.
-
6A ist
ein Schaltungsdiagramm zum Zeigen eines Array-Auswahldecoders 201 in der
Zellen-Array-Steuerschaltung CNTRLi. Ein NAND-Gatter 301a gibt
ein aus Bits A16 bis A20 bestehende Array-Adresse repräsentierendes
Signal ein, wie in 4A und 4B gezeigt.
Das Verbinden zwischen dem NAND-Gatter 201a und
der Signal repräsentierenden
Adresse A16 bia A20 wird zur Vereinfachung der Erläuterung
mit der Verbindung G1 bezeichnet. Wie in 6B gezeigt,
sind 32 Verbindungswege bei jeweiligen Komplementärzeilen
von Adresse A16 bis A20 vorgesehen.
-
Jene
32 Verbindungswege sind den entsprechenden Zellen-Array-Steuerschaltungen
CNTRL 1 bis 32, die in den in 4A und 4B gezeigten Zellen-Arrays
NCA1 bis MCA32 angeordnet sind, vorgesehen. (Hier ist eine Verbindung
basierend auf dem Sortierverfahren (i) der 4 gezeigt).
-
In 6A ist
die Ausgangsgröße des NAND-Gatters 301a /MATCHI.
Die Ausgangsgröße des nachfolgenden
Invertierers 302a ist MATCHI. Das MATCHI-Signal und das
ACT-Signal, die einen Anweisungs- bzw. Befehls-enthaltenden Zyklus
angeben, werden in ein NAND-Gatter 305a eingegeben. Die
Ausgangsgröße des NAND-Gatters 305a wird
in ein NAND-Gatter 306a eingegeben, wo sie in den Setzeingang
eines Flip-Flops eingegeben wird. Die Ausgangsgröße des NAND-Gatters 306a ist
BNKi.
-
Das
BNKi-Signal wird über
ein Verzögerungselement 307 zu
einem PRCi-Signal. DAS PRCi-Signal wird in das NAND-Gatter 304a über den Invertierer 303a eingegeben,
wo es in den Rücksetzeingang
des Flip-Flops eingegeben wird.
-
Ein
solcher Array-Auswahldecoder 201, der synchron ist mit
dem ACT-Signal (Impulsssignal) wird auf ein Ansteigen des BNKi-Signals
in Entsprechung zu einem solchen Zellen-Array, bei dem das MATCHI-Signal "H" (Hochpegel) ist, zu "H", und wird "L" (Niederpegel)
auf ein Abfallen des BNKi-Signals mit einer gewissen Verzögerungszeit.
-
Daher
beginnt der Zustand, dass sowohl das ACT- als auch das MATCHI-Signal "H" sind, das ACT-Signal abzufallen, um
den Ausgang des NAND-Gatters 305a zu "H" zu
machen. Daraufhin wird die Ausgangsgröße des Flip-Flops bei "H" beibehalten bis eine Änderung
des BNKi-Signals von "L" zu "H" zu einer Änderung des PRCi-Signals, wobei eine
solche Änderung
durch das Verzögerungselement 307 verzögert wird,
eventuell die Ausgangsgröße des Invertierers 303a von "H" zu "L" ändert. Wenn die Ausgangsgröße des Invertierers 303a "L" wird, werden beide Ausgangsgrößen des
Flip-Flops bei dem NAND-Gatter 306a "H",
hierdurch das BNKi-Signal von "H" zu "L" ändernd.
-
7A bis 7C sind
Schaltungsdiagramme und zeigen jeweils eine in einer Spaltenumschaltauswahlsteuerung 205 in
der Zellen-Array-Steuerschaltung CNTRLi eingeschlossene Schaltungsstruktur,
in der ein Signal der Spaltenauswahlleitung CSL erzeugt wird.
-
In 4A und 4B sind
16 Spaltenauswahlleitungen (CSL) vorgesehen, die als Datenübertragungsumschaltung
zur Übertragung
von Daten von jedem der 16 Leseverstärker zu einer lokalen DQ-Leitung
LDQ dienen. Daher ermöglicht
dies das Zuordnen von 4 Bit Adressdaten für jede der Spaltenadressen.
Jene Adressen werden hier mit A3 bis a6 gekennzeichnet.
-
Nun
wird die Schaltung in 7A erläutert. Ein NAND-Gatter 501 gibt
irgendein Spaltenadresssignal A3 bis A6 ein. Es sind verzögerten Elemente 502 vor
dem Eingang des NAND-Gatters 501 vorgesehen. Die Ausgangsgröße des NAND-Gatters 501a wird
zu einem Signal YA (0; 15) über
den Invertierer 503.
-
(0;
15) bedeutet, dass es 16 YA Signale für jede Einheit zu erzeugen
gibt. Genauer gibt es 16 (die Anzahl der möglichen Kombinationen von vier
Bit A3 bis A6) Einheiten, die für
jeweilige Speicherzellen-Arrays vorgesehen sind, von denen jede
die Struktur hat wie sie in 7A gezeigt
ist.
-
Die
Verbindung zwischen Signalen A3 bis A6, die eine Adresse repräsentieren,
und dem NAND-Gatter 501, wird durch das Verbindungszeichen
G3 angegeben ähnlich
wie bei dem Verbindungszeichen G1 in 6A. Das
bedeutet, dass es 16 Verbindungskombinationen von Komplementärleitungen
der Signale A3 bis A6 gibt, die eine Adresse repräsentieren,
für jede
der 16 Einheiten mit der Struktur der 7A.
-
Nun
wird die in 7B gezeigte Schaltung erläutert. Das
NOR-Gatter (Nicht-ODER-Gatter) 505 gibt das /MATCHI-Signal
und das /CENBi-Signal (das Umkehrsignal von CENBi) ein. Das NOR-Gatter 506 gibt
das MATCHI-Signal und das /CENBi-Signal ein. Die Ausgangsgrößen des
NOR-Gatters 505 repräsentieren
eine der Eingangsgrößen des
NOR-Gatters 507. Die Ausgangsgröße der NOR-Gatters 506 repräsentiert
eine der Eingangsgrößen des NOR-Gatters 508.
-
Die
Ausgangsgröße des NOR-Gatters 508 repräsentiert
eine der Eingangsgrößen des NOR-Gatters 507.
Die Ausgangsgröße des NOR-Gatters 507 repräsentiert
eine der Eingangsgrößen des
NOR-Gatters 508. Zudem gibt das NOR-Gatter 508 das
/CENBi-Signal ein.
Die Ausgangsgröße des NOR-Gatters
repräsentiert
das SWONi-Signal.
-
Das
CENBi-Signal ist ein Signal von der Lesesteuerung 203,
die in der Schaltung der 5 angeordnet ist. Die Ausführungsform
der Lesesteuerung 503 ist in dieser Beschreibung nicht
gezeigt. Das CENBi-Signal ist ein Spaltenzulässigkeitssignal, das auf das
Empfangen des BNKi-Signals
zu erzeugen ist.
-
Das
heißt,
in der Schaltung der 7B wird das SWONi-Signal auf "H" festgelegt, wenn das CENBi-Signal bei "H" ist (/CENBi ist "L").
Wenn das CENBi-Signal bei "L" ist (/CENBi ist "H"), ist SWONi-Signal konform mit dem
MATCHI-Signal.
-
Nun
wird die in 7C gezeigten Schaltung erläutert werden.
Das OR-Gatter (ODER-Gatter) 511-1 gibt das Signal SWONi
und das Signal SWONi-1 ein. Das Signal SWONi-1 ist ein Signal, das
für ein
zu einem das Signal SWONi-verwendenden anderen Zellen-Array benachbartes
Zellen-Array verwendet wird. Das heißt, das Signal SWONi-1 wird
innerhalb der Zellen-Array-Steuerschaltung
CNTRLi-1 erzeugt.
-
Das
NAND-Gatter (NICHT-UND-Gatter) 512-1 gibt eine Ausgangsgröße des OR-Gatters 511-1 und
ein Signal YA (0; 7) ein. Die Ausgangsgröße des NAND-Gatters 512-1 erzeugt
ein Signal CSL (0; 7) über
einen Invertierer 513-1.
-
(0;
7) bedeutet, dass es 8 CSL-Signale gibt, die in Entsprechung zu
8 YA-Signalen (0; 7) zu erzeugen sind. Genauer, es werden 8 Schaltungseinheiten vorgesehen,
die jeweils 511-1, 512-1 und 513-1 umfassen.
-
Das
OR-Gatter 511-2 gibt ein Signal SWONi und ein Signal SWONi+1
ein. Hier bedeutet das Signal SWONi+1 ein Signal, das verwendet
wird für
eine auf der anderen Seite zu dem das Signal SWONi verwendenden
Zellen-Array benachbarten Zellen-Array. Das
heißt,
das Signal SWONi+1 wird innerhalb der Zellen-Array-Steuerschaltung
CNTRL+1 erzeugt.
-
Das
NAND-Gatter 512-2 gibt die Ausgangsgröße des OR-Gatters 511-2 und
das Signal YA (8; 15) ein. Die Ausgangsgröße des NAND-Gatters 512-2 erzeugt
ein Signal CSL (8; 15) über
einen Invertierer 513-2.
-
(8;
15) bedeutet, dass es 8 CSL-Signal zu erzeugen gibt in Entsprechung
zu 8 YA-Signalen (8; 15). Insbesondere werden 8 Schaltungseinheiten vorgesehen,
die jeweils 511-2, 512-2 und 513-2 umfassen.
-
8A bis 8D sind
Schaltungsdiagramme zum Zeigen eines Wortleitungsdekoders DECi. Wie
in 4A und 4B gezeigt,
umfasst jedes der Zellen-Arrays 512 Wortleitungen (512
WL). Demnach ermöglicht
dies ein Zuweisen von neuen Bitadressdaten für jede der Wortleitungen in
einem Zellen-Array. Jene Adressen werden hier mit A7 bis A15 bezeichnet.
-
Nun
wird die in 8A gezeigte Schaltung erläutert. Der
Knoten 40 wird auf ein hohes Potential (Vboot) durch das
Leiten des P-Kanal-MOSFETs 401 im Voraus voraufgeladen.
Während
des Bereitstellens von Massepotentialpegel durch ein Leitendmachen
des N-Kanal-MOSFET 405 gibt der Knoten 40 Signale
von irgendwelchen Adressen A7 bis A9 ein, um einen NAND-Logik vorzunehmen.
-
Dieses
Gate-Steuersignal /RDPRC, RDACT des MOSFET 401, 405 werden
von der Wortleitungssteuerung 202, die in 5 gezeigt
ist, zugeführt. Ausführungsformen
der Wortleitungssteuerung 202 werden in dieser Beschreibung
nicht erläutert.
Das Signal /RDPRC ist ein Voraufladesignal synchron mit beispielsweise
dem BNKi-Signal. Das Signal RDACT ist ein Steuersignal zum Bereitstellen
eines gegebenen Massesignals während
einer Decodierdauer.
-
Wenn
die N-Kanal-MOSFETs 402 bis 404 die Adresssignale
A7 bis A9 bei den jeweiligen Gates in Serie eingeben, wird infolge
hiervon der Potentialpegel des Knotens 40 zu Massepotential "L", wenn alle eingeschaltet sind, oder
er wird zum Hochpegel "H" von Vboot, wenn
mindestens einer ausgeschaltet ist.
-
Der
Pegel des Knotens 40 wird in der Latch-Schaltung gehalten.
Die Latch-Ausgangsgröße wird
zu dem Signal WLD (0; 7) über
zwei Invertierer IV1, IV2 und wird zu dem Signal
/WLDR (0; 7) über
den Invertierer IV1.
-
(0;
7) bedeutet, dass es acht Signale gibt, die jeweils aus WLD, /WLD
bestehen. Spezieller, es gibt 8 Einheiten mit der in 8A gezeigten
Struktur, d. h., die Anzahl an Kombinationen von Bits A7 bis A9, die
eine Adresse repräsentieren.
-
Die
Verbindung zwischen den jeweiligen Gate-Anschlüssen der MOSFETs 402 bis 404 und den
Adressen A7 bis A9 werden zum Zwecke der Einfachheit der Erläuterung
mit Verbindungszeichen G3 gekennzeichnet, die ähnlich den Verbindungszeichen
G1 in 6A sind. Dies bedeutet, dass
8 Verbindungskombinationen von Komplementärleitungen von Adressen A7
bis A9 für
jede der 8 Einheiten vorgesehen sind.
-
In
einer Schaltung der 8B werden die verbleibenden
Wortleitungsadressen A10 bis A15 verwendet. Ein NAND-Gatter 406a fasst
die NAND-Logik in Mustern von Adressen A10 und A11 zusammen. Die
Ausgangsgröße des NAND-Gatters 406a wird
PXA (0; 3) über
einen Invertierer IVa.
-
Ein
NAND-Gatter 406b fasst die NAND-Logik in Mustern der Adressen
A12 und A13 zusammen. Die Ausgangsgröße des NAND-Gatters 406b wird PBX (0; 3) über einen
Invertierer IVb.
-
Das
NAND-Gatter 406c fasst die NAND-Logik in Mustern von Adressen
A14 und A15 zusammen. Die Ausgangsgröße des NAND-Gatters 406a wird PXC (0; 3) über den
Invertierer IVc.
-
(0;
3) bedeutet, dass es vier Signale für jedes von PXA, PXB, PXC zu
erzeugen gibt. Insbesondere gibt es vier Einheiten, von denen jede
die in 8B gezeigte Struktur hat, d.
h., in Entsprechung zu der Anzahl von Kombinationen von die Adresse
repräsentierenden
Bits.
-
Eine
Verbindung zwischen dem NAND-Gatter 406a und den Adressen
A10 bis A11 wird mit dem Verbindungszeichen G4 angegeben, welches ähnlich dem
Verbindungszeichen G1 in 6A zum
Zwecke der Vereinfachung der Erläuterung
ist. Dies bedeutet, dass Verbindungskombinationen von Komplementärleitungen
der Adressen A10, A11 für
jeweilige vier Einheiten vorgesehen sind, von denen jede ein NAND-Gatter 406a und
den Invertierer IVa umfasst.
-
Ferner
werden die Verbindungszeichen G5 für das NAND-Gatter 406b und
Adressen A12 bis A13, und das Verbindungszeichen G6 für das NAND-Gatter 406c und
Adressen A14 bis A15 in ähnlicher
Weise zu dem von G4 aufgebaut.
-
Nun
wird die in 8C gezeigte Schaltung erläutert. Der
Knoten 41 wird bei einem hohen Potentialpegel (Vboot) durch
Leitenlassen des P-Kanal-MOSFET 407 im Voraus aufgeladen.
Während des
Vorsehens von Massepotentialpegel durch Leitenlassen des N-Kanal-MOSFET 411 hat
der Knoten 41 eine NAND-Logik in jeweiligen Signalmustern
von PXA (0; 3), PXB (0; 3), PXC (0; 3) zusammengefasst.
-
Das
Gate-Steuersignal /RDPRC, RDACT des MOSFET 407, 411 ist ähnlich jenem
in 8A erläuterten.
Das Signal /RDPRC ist ein Voraufladesignal synchron mit beispielsweise
dem BNLi-Signal. Das
Signal RDACT ist ein Steuersignal zum Bereitstellen eines Massepotentials
während
einer Periode des Decodierens in Bezug auf Adressen A7 bis A9.
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Wenn
die N-Kanal-MOSFETs 408 bis 411 durch Gate-Steuerungen
jeweiliger Signale PXA (0; 3), PXB (0; 3), PXC (0; 3) in Serie abgestimmt
werden, wird der Knoten 41 bei Massepotential "L" festgelegt und wenn es mindestens ein
Abschalten gibt, wird er zum Hochpegel "H" von
Vboot.
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Der
Pegel des Knoten 41 wird in der Latch-Schaltung gehalten.
Die Latch-Ausgangsgröße wird über den
Invertierer IV3 zu dem Signal /DRC (0; 63). (0; 63) bedeutet, dass
es 64 Signale von /DRC gibt. Insbesondere gibt es 64 Struktureinheiten in 8C,
d. h., die Anzahl an Kombinationen von Signalen PXA (0; 3), PXB
(0; 3), PXC (0; 3).
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Nun
wird die in 8D gezeigte Schaltung erläutert. Ein
P-Kanal-MOSFET 413 wird
an seinem Source-Anschluss mit dem Pegel des Signals WLDR (0; 7)
gespeist. Ein N-Kanal-MOSFET 414 wird an seinem Source-Anschluss
mit dem Massepotential versorgt.
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Die
MOSFET 413, 414 sind Gate-gesteuert durch das
Signal /RDC (0; 63). Es ist ein leitender Pfad des N-Kanal-MOSFET 415 vorgesehen,
der zwischen dem Verbindungsknoten 43 der Drain-Anschlüsse des
MOSFET 413 und 414 und einem Massepotential verbindet.
der MOSFET 415 hat einen Gate-Anschluss, an den der Pegel
des Signals /WLDR (0; 7) zugeführt
wird.
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Der
Pegel des Verbindungsknotens 43 wird zu dem Wortleitungsantriebssignal
(0; 511). (0; 511) bedeutet, dass es 512 Wortleitungsantriebssignale
in Entsprechung zu der Anzahl der Wortleitungen gibt. Insbesondere
gibt es 512 Einheiten, von denen jede die in 8D gezeigte
Struktur hat, d. h., die Anzahl an Kombinationen von Signalen /RDC
(0; 63), WLDR (0; 3) (/WLDR (0; 3) wird unilateral bestimmt).
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9 ist
ein Schwingungsformdiagramm zum Zeigen von Schaltungsbetriebsabläufen der
Zellen-Array-Steuerschaltung CNTRLi und des Wortleitungsdekoders
DECi. Hauptinternsignale, die in der Schaltungsstruktur in 6A bis 8D gezeigt werden,
werden auch gezeigt. Die Anweisung wird synchron zu dem Takt CLK
zugeführt
und ACT-Signale werden ausgegeben, und die Schaltung arbeitet in Übereinstimmung
mit der Adresse Ai (d. h. hier, Zeilenadresse, Array-Adresse, Spaltenadresse).
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Obwohl
die Signale von der Lesesteuerung 203 nicht detailliert
beschrieben werden, werde wie oben erwähnt BSAN, SAP gezeigt, welches
Aktivierungssignale für
den Leseverstärker
sind. Obwohl die jeweiligen Steuersignale EQL hier nicht gezeigt
werden, werden jedoch S/AEQL, C/AEQL1, C/AEQL2 beispielsweise mit
demselben Timing aktiv. Zumindest der Aktivierungszustand von S/AEQL
wird früher enden
als jener von C/AEQL1 und C/AEQL2, und wird für den nachfolgenden Zugriff
verwendet vor dem Verbunden sein mit der vorbestimmten Bitleitung.
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Zudem
ist die Zellen-Array-Steuerschaltung CNTRLj die, welche nicht benachbart
ist, sondern weit entfernt ist von der Zellen-Array-Steuerschaltung
CNTRLi. CNTRLj arbeitet folgend auf eine Schwingungsform ähnlich der
von CNTRLi, die später
kommt als die zweite Anweisung.
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10 ist
ein Layout-Blockdiagramm des einen 512M-Bit-Speicher bildenden Zellen-Arrays, welcher
32M Bit Basisblöcke
wie oben beschrieben umfasst. Der Speicher wird durch Anordnen von
16 Blöcken
von Zellen-Arrays, wie in 10 gezeigt,
angeordnet, wobei jeder Block aus einem 32M-Bit-Zellen-Array besteht, das in 4A und 4B gezeigt wird.
Eine 4-Bit-Adresse ist erforderlich zum Ausersehen eines der Blöcke.
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11 zeigt
eine Rolle von 25 Bits, die eine Adresse von 512M Bit bilden. Wie
in 4A und 4B erläutert, ist
jede Wortleitung mit 2k (2048) Spalten über jeweilige Speicherzellen
verbunden. Jene Spalten bilden eine Seite äquivalent zu 16 Bit Ein/Ausgabe
bzw. I/O. Das heißt,
alle 8DQ Paare von 128DQ-Paaren (Paare von lokalen DQ Leitungen) bilden
eine Ein/Ausgabeeinheit bzw. I/O.
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Eine
Spaltenadresse wird aus A0 bis A6 zusammengesetzt, d. h., aus insgesamt
7 Bit. Unter den 7 Bit repräsentieren
3 Bits A0 bis A2 eine Burst-Adresse. Da 8DQ-Paare eine I/O bilden,
wird ein 8 Bit Burst maximal erhalten. Die verbleibenden Bits A3
bis A6 bilden eine Seitenadresse.
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Nun
wird die Zeilenadresse erläutert.
Da das Zellen-Array sich in dieser Ausführungsform der Erfindung aus
512 Wortleitungen zusammensetzt, werden A7 bis A15, insgesamt 9
Bit, Adressenwortleitungen in demselben Zellen-Array Same zugewiesen.
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Die
Array-Adresse wird nun erläutert.
Insgesamt 5 Bits A16 bis A20 werden zugewiesen zum Diskriminieren
von Zellen-Arrays
in dem 32M-Bit-Zellen-Arrayblock. Unter jenen sind A15 und A17 wichtige
Bits zum Unterscheiden von Same (denselben Zellen-Arrays) Neighbor
(benachbarten Zellen-Arrays) und Far (entfernten Zellen-Arrays).
Der Adressenzusammenhang ist bereits unter Bezugnahme auf 4A und 4B erläutert worden.
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Die
verbleibenden Bits A18 und A20 sind jene, die sich auf Far beziehen.
Auch sind insgesamt 4 Bits A21 bis A24 eine Blockadresse, um einen
der 32M-Bitblöcke
des Blöcke
bildenden 512M-Bit-Speichers zu richten.
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Durch
Verwenden eines Gray-Codes für
A16 bis A20 wird die Tatsache, ob oder nicht eine Änderung
in einem der von den Blockadressenbits abweichenden Bits unter den
Zeilenadressenbits auftritt, verwendet zum Beurteilen von Neighbor.
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Soweit
sind alle Überlegungen
unter der Annahme entwickelt worden, dass eine Adresse auf einer
physikalischen Minimaleinheit eines einen 32M-Bit-Zellen-Arrayblock
bildenden Zellen-Arrays basieren sollte, d. h., einem physikalischen
Zellen-Array von 1M-Bit.
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Jedoch
kann ein logisches Zellen-Array in einem 32M-Zellen-Arrayblock abhängig davon,
wie ein Wortleitungsadressblock festgelegt ist in seiner Größe größer werden
als das physikalische Zellen-Array. Dies wird die Freiheit des Speichers
erhöhen.
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Ein
Fall, in dem Redundanz im Zellen-Array bereitgestellt wird, wird
unter Bezugnahme auf Zellen-Arrays der 4A, 4B oder 10 erläutert. Zusätzlich zu
512 Wortleitungen ist jedes Zellen-Array mit mehr als einer Ersatz-Wortleitung
versehen zum Ersetzen einer defekten Wortleitung, die als defekt
betrachtet wird (nachstehend als defekte Wortleitung bezeichnet).
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Angenommen,
dass eine solche defekte Wortleitung durch eine Ersatz-Wortleitung
ersetzt wird. Wenn die Benutzer solcher Ersatzleitungen auf jene
beschränkt
ist, die physikalisch in demselben Zellen-Array angeordnet sind,
zu dem die defekte Wortleitung gehört, ist der ersetzbare Flächenbereich von
Wortleitungen konsistent mit der physikalischen Struktur dahingehend,
dass ein 32M-Bit-Block 32 Einheiten von Zellen-Arrays hat, wie oben beschrieben.
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In
diesem Fall ist jedoch das Ersetzen defekter Wortleitungen auf ein
kleines physikalisches Zellen-Array beschränkt. Als ein Ergebnis kann
kein Austausch durch einen Ersatz vorgenommen werden, wenn eine
Anzahl von Defekten intensiv in einem Zellen-Array auftritt, was
die Redundanz weniger effizient macht.
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Andererseits,
wenn ein freies Ersetzen defekter Wortleitungen durch eine Ersatz-Wortleitung zwischen
benachbarten Zellen-Arrays
gegenseitig vorgenommen werden kann, wird die Freiheit beim Ersetzen
defekter Wortleitungen auf das Doppelte des vorangehenden Falls
erhöht,
hierdurch die Redundanz effizienter machend.
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Wenn
eine defekte Wortleitung in irgendeinem der Zellen-Arrays in einem 32M-Bit-Block
ersetzbar ist durch eine der Ersatz-Wortleitungen in irgendeinem
von allen Zellen-Arrays kann die maximale Effizienz der Redundanz
erzielt werden. Gemäß diesem
System kann ein Speichersystem realisiert werden durch selektives
Bestimmen eines Zellen-Arraybereichs, in dem Ersatz-Wortleitungen
ersetzbar sind abhängig
von den Bedingungen des Auftretens defekter Wortleitungen.
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Es
ist demnach möglich,
eine Speichervorrichtung bereitzustellen, die eine Zugriffszeit
zwischen unterschiedlichen Wortleitungen mit hoher Benutzungsrate
von Redundanz durch Anwenden der vorliegenden Erfindung bereitzustellen
mit einem Speichersystemkonzept, das den Zellen-Arraybereich (nachstehend
als logischer Zellenbereich bezeichnet), in dem Ersatz-Wortleitungen
ersetzt werden können,
variierbar ist in der Größe durch
Adresseneinstellung abhängig
von der Verwendungsrate der Redundanz.
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Mit
dieser Anordnung wird die Anzahl an in einem Block eingeschlossenen
logischen Zellen-Arrays maximal (was gleich der Anzahl der physikalischen
Zellen-Arrays in dem Block ist), wenn keine defekten Wortleitungen
gefunden werden. Wenn es irgendwelche defekten Wortleitungen gibt,
wird die Anzahl der in einem Block eingeschlossenen logischen Zellen-Arrays
abhängig
von der Anzahl defekter Wortleitungen reduziert. Dies ermöglicht das
Beibehalten der angemessenen Qualität der Speichervorrichtung.
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12A bis 12F sind
Diagramme, die jeweils logische Zellen-Arrays zeigen, die abhängig von
dem Defekt der Speicherzellen gebildet werden.
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12A zeigt einen Fall, in dem das Ersetzen defekter
Wortleitungen innerhalb eines physikalischen Zellen-Arrays stattfindet,
in dem die defekten Wortleitungen eingeschlossen sind. Ein logisches Zellen-Array
wird aus einem physikalischen Zellen-Array zusammengesetzt. Diese
Anordnung ist dieselbe wie die der 11.
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12B zeigt einen Fall, in dem das Ersetzen defekter
Wortleitungen frei zwischen zwei benachbarten physikalischen Zellen-Arrays
stattfindet, d. h., indem ein logisches Zellen-Array aus zwei benachbarten physikalischen
Zellen-Arrays gebildet wird. Wenn angenommen wird, dass eine Wortleitungsadresse
basierend auf dem physikalischen Zellen-Array festgelegt wird, wie in 12A gezeigt, ist es unmöglich zu bestimmen, zu welchem
Zellen-Array die als Ersatz genommene Ersatz-Wortleitung gehört, wenn
die Adresse herangezogen wird. In diesem Kontext ist es demnach
notwendig, ein Abbilden einer logischen Adresse derart vorzunehmen,
dass jedes benachbarte Paar physikalischer Zellen-Arrays, das in
den Zeichnungen graphisch durch diagonale Linien unterschieden wird,
einem logischen Zellen-Array
entspricht.
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12C zeigt einen Fall, in dem das Ersetzen defekter
Wortleitungs-Arrays frei zwischen vier benachbarten physikalischen
Zellen-Arrays stattfindet, d. h., in dem ein logisches Zellen-Array
aus vier benachbarten physikalischen Zellen-Arrays gebildet wird.
Wenn angenommen wird, dass eine Wortleitungsadresse basierend auf
dem physikalischen Zellen-Array
festgelegt wird, wie in 12A gezeigt,
ist es unmöglich,
nur durch eine Adresse zu bestimmen, zu welchem der vier miteinander
kombinierten Zellen-Arrays eine Ersatz-Wortleitung gehören sollte. Es ist demnach
notwendig, ein Abbilden von einer logischen Adresse derart vorzunehmen,
dass jedes der vier physikalischen Zellen-Arrays, die in den Zeichnungen
durch diagonale Linien graphisch unterschieden werden, einem logischen
Zellen-Array entspricht.
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12D zeigt einen Fall, in dem das Ersetzen defekter
Wortleitungen frei zwischen acht benachbarten physikalischen Zellen-Arrays
stattfindet, d. h., in dem ein logisches Zellen-Array aus acht benachbarten physikalischen
Zellen-Arrays gebildet wird. Wenn angenommen wird, dass eine Wortleitungsadresse
basierend auf dem physikalischen Zellen-Array festgelegt wird, wie in 12A gezeigt, ist es unmöglich, nur durch eine Adresse
zu bestimmen, zu welchem der acht miteinander kombinierten Zellen-Arrays
eine Ersatz-Wortleitung
gehören
sollte. Es ist demnach notwendig, ein Abbilden der logischen Adresse
derart vorzunehmen, dass jedes der acht physikalischen Zellen-Arrays,
die in den Zeichnungen graphisch durch diagonale Linien unterschieden werden,
einem logischen Zellen-Array entspricht.
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12E zeigt einen Fall, in dem das Ersetzen defekter
Wortleitungs-Arrays frei zwischen sechzehn benachbarten physikalischen
Zellen-Arrays stattfindet, d. h., in dem ein logisches Zellen-Array aus
sechzehn benachbarten physikalischen Zellen-Arrays gebildet wird.
Wenn angenommen wird, dass eine Wortleitungsadresse basierend auf
dem physikalischen Zellen-Array festgelegt wird, wie in 12A gezeigt, ist es unmöglich, nur durch eine Adresse
zu bestimmen, zu welchem der sechzehn miteinander kombinierten Zellen-Arrays
eine Ersatz-Wortleitung gehören
sollte. Es ist daher notwendig, eine Abbildung der logischen Adresse
derart vorzunehmen, dass jedes der sechzehn physikalischen Zellen-Arrays, die in den
Zeichnungen graphisch durch diagonale Linien unterschieden werden,
einem logischen Zellen-Array entspricht.
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12F zeigt einen Fall, in dem das Ersetzen defekter
Wortleitungen frei zwischen allen physikalischen Zellen-Arrays in einem gesamten 32M-Bit-Block
stattfindet. Wenn vorausgesetzt wird, dass eine Wortleitungsadresse
basierend auf dem physikalischen Zellen-Array festgelegt wird, wie
in 12A gezeigt, ist es unmöglich, nur durch eine Adresse
zu bestimmen, zu welchem der Zellen-Arrays eine Ersatz-Wortleitung gehören sollte.
Es ist demnach notwendig, eine Abbildung einer logischen Adresse
derart vorzunehmen, dass die physikalischen Zellen-Arrays des gesamten
Blocks dem logischen Zellen-Array entsprechen.
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13A bis 13F sind
Konzeptdiagramme zum Zeigen einer Zuweisung von Zeilenadressen.
Die Konfigurationen in 13A bis 13F entsprechen jeweils jenen in 12A bis 12F. Zur
bequemeren Erläuterung
sind die Spaltenadressen hier weggelassen.
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Jede
Adresse wird basierend auf dem in 12A bis 12F gezeigten physikalischen Zellen-Array festgelegt.
Um einen Hochgeschwindigkeitszyklus zu erreichen, können Unterscheidungsbits
von Same (demselben Zellen-Array), Neighbor (benachbarter Zellen-Arrays)
und Far (entfernter Zellen-Arrays) ebenfalls wenn notwendig entsprechend vorgesehen
werden.
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Es
sollte bemerkt werden, dass die Anzahl physikalischer Zellen-Arrays,
die ein logisches Zellen-Array bilden, in Übereinstimmung mit einem Übergang
von 12A bis 12F zunimmt.
Als Wirkung hiervon nimmt beim Übergang
von 13A bis 13F die
Anzahlen der Bits von Wortleitungsadressen in Same zu und demnach
verschiebt sich die Bit-Ordnung von N und N-sup. aufwärts. In 13F verschwindet ein Konzept von benachbarten
Zellen-Arrays.
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Wie
oben erwähnt,
suggeriert die Adressenzuweisung, wie die Zellen-Array-Konfiguration
mit den Speicherbetriebsabläufen
konform sein sollte. Ansprechend auf solche Adressenzuweisung modifiziert
der nicht gezeigte Speichersteuerabschnitt einen Bit-Bereich von
Array-Adressen, welcher das Unterscheiden von Same, Neighbor und
Far ermöglicht,
in Bezug auf Zellen-Arrays,
auf die zugegriffen werden sollte. Im Fall des Verwendens des Gray-Code
wird Neighbor gefunden, wenn eine Array-Adresse unter Ausschluss
der Blockadresse bei nur einem Bit geändert wird.
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Mit
der obigen Anordnung wird wenn eine Wortleitung defekt ist, die
Wortleitung, zu der eine gleichzeitig gelesene Zelle in einem Zellen-Array
gehört,
durch eine Ersatz-Wortleitung ersetzt. Dadurch dass das die Ersatz-Wortleitung
einschließende
Zellen-Array als neues Zellen-Array dient, ist es möglich, dasselbe
Zellen-Array, das benachbarte Zellen-Array und das ferne Zellen-Array zu
unterscheiden. Dies bedeutet, dass der Speicher basierend auf der
Entscheidung des Befehlszyklus in Übereinstimmung mit der vorliegenden
Erfindung betrieben werden kann, selbst wenn die Redundanz gegebenenfalls verwendet
wird oder nicht.
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Gemäß der vorliegenden
Erfindung ist es wie oben beschrieben möglich, die Anzahl der Zyklen zwischen
beliebigen Adresszuweisungen zu minimieren. Das System ermöglicht,
dass der Speichersteuerabschnitt (wie z. B. eine CPU) basierend
auf einer Änderung
einer gewissen Adresse bestimmen kann, wo er zugreifen sollte (d.
h., ein gegenseitiger Positionszusammenhang von Zellen-Arrays, ob
es innerhalb desselben Zellen-Arrays ist, in dem benachbarten Zellen-Array
oder in dem fernen Zellen-Array) und es wird demnach möglich, das
Timing des Eingebens von Zugriffsanweisungen mit der essentiell
minimalen Zykluszeit zu bestimmen. Als ein Ergebnis kann die Effizienz
der Datenübertragung stark
verbessert werden.
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Gemäß der vorliegenden
Erfindung wird der Positionszusammenhang von Zellen-Arrays, auf
die zuzugreifen ist, von einer Änderung
der Adresse beurteilt, welche die Zahl der Zyklen zwischen Anweisungen
auf das essentielle Minimum reduziert. Es ist demnach möglich, einen
taktsynchronen Hochgeschwindigkeitszyklusspeicher und ein Speichersystem
mit einer wesentlich verbesserten Effizienz der Datenübertragung
bereitzustellen.