KR20000011760A - 고속사이클클럭동기메모리 - Google Patents

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Abstract

복수 셀 어레이의 데이터에 관하여 상이한 워드선으로부터 액세스하기 위한 장시간을 최적화하여, 커맨드간의 사이클 수를 최소로 한다.
셀 어레이간에서 공유되는 센스 앰프 S/A와 셀 어레이의 액세스 동작 제어를 각각 독립적으로 행하는 셀 어레이 제어 회로 CNTRLi를 구비하고, 클럭에 동기하여 데이터, 커맨드의 송수신이 행해지며, 액세스 커맨드는 어드레스의 구성 비트 (행, 열)를 모두 동시에 제공하고, 액세스 어드레스를 구성하는 일부의 어드레스 비트의, 연속되는 액세스 커맨드간에서의 비트 변화로부터, 이번의 액세스가 동일 셀 어레이 내의 액세스(S)인지, 또는 인접 셀 어레이간의 액세스(N)인지, 또는 원격 셀 어레이간의 액세스(F)인지의 판별이 이루어지며, 상기 연속되는 액세스 커맨드의 클럭 사이클 수가 S≥N≥F의 대소 관계를 만족시킨다.

Description

고속 사이클 클럭 동기 메모리{A HIGH-SPEED CYCLE CLOCK-SYNCHRONOUS MEMORY}
본 발명은 특히 고속화가 요구되는 SDRAM(Synchronous DRAM)을 구축하는 반도체 메모리, 고속 사이클 클럭 동기 메모리 및 메모리 시스템에 관한 것이다.
SDRAM은 예를 들면 복수의 메모리 셀 어레이(셀 어레이라 칭함)에 의해 구성되는 뱅크를 갖는다. 뱅크 내에 관하여 센스 앰프 영역은 인접하는 셀 어레이와 공유하고 있다. 이러한 공유 센스 앰프의 구성은 센스 앰프의 점유 면적을 삭감한다. 또한, 입출력 데이터선도 각각의 셀 어레이 공통으로 한다. 이 데이터선을 통해, 출력 데이터의 버스트용 버퍼에 데이터가 전송된다.
임의의 셀 어레이 내의 데이터를 액세스할 때, 뱅크 내의 셀 어레이의 제어는 일제히 활성화된다. 즉, 액세스를 위한 임의의 셀 어레이의 워드선 WL이 화설 레벨이되고, 이 WL에 속하는 각 메모리 셀의 데이터는 각 센스 앰프에 의해 일시적으로 보유된다.
그 후, 임의의 데이터는 입출력 데이터선을 통해 판독된다. 또한, 상기 워드선 WL에 속하는 각 메모리 셀의 데이터는 복원된다. 상기 WL이 비활성 레벨로 된 후, 비트선과 센스 앰프가 이퀄라이즈된다. 이 시점에서, 새로이 뱅크 내의 다음 셀 어레이의 활성화가 가능해진다.
도 14는 상술한 종래 기술에서의 데이터 액세스 형태의 일례를 나타낸 타이밍도이다. /RAS(Row Address Strobe) 신호(선두의 /는 도면에서 위에 바(-)로 표기함)는 "L"(로우 레벨)인 동안, 선택된 셀 어레이의 워드선 WL을 활성 레벨로 한다. 이에 따라, WL에 속하는 각 메모리 셀의 데이터, 즉 페이지 데이터의 액세스가 가능하게 된다.
/RAS 신호가 "L"로 하강하는 시점에서의 어드레스 Add의 값은 선택되는 셀 어레이와 워드선 WL을 지정한다(R로 나타냄). 그 후에는, /CAS(Column Address Strobe) 신호(선두의 /는 도면에서 위에 바(-)를 표기함)가 하강할 때마다 페이지 어드레스가 확정된다(C1 ∼ C4로 나타냄). 이에 따라, 페이지 어드레스에 대응하는 컬럼의 센스 앰프로부터 데이터가 출력된다.
내부 동작으로서는, /RAS가 "L"인 기간, 활성화된 셀 어레이의 워드선 WL에 속하는 메모리 셀의 데이터의 센스, 증폭(보유 상태), 및 복원 상태(S & R)가 지속된다. EQL은 비트선과 센스 앰프의 이퀄라이즈 동작이다. EQL은 /RAS가 "H"(하이 레벨)로 되고, 워드선 WL이 비활성 레벨로 된 후에기능한다.
이러한 데이터 액세스 동작은 선택된 1개의 워드선 WL에 속하는 메모리 셀의 데이터를 고속으로 액세스할 수 있다. 그러나, 상기 WL의 선택이 빈번하게 변화할 경우에는, 상술한 바와 같은 고속 액세스는 계속될 수 없다. 새로운 워드선을 선택할 수 있게 될 때까지의 시간, 컬럼을 액세스할 수 없게 되기 때문이다.
여기서 주목해야 할 것은, 동일 뱅크 내의 셀 어레이의 데이터의 액세스에 관하여, 어떤 워드선 WL1을 선택하고 나서, 다음에 다른 워드선 WL2를 선택할 수 있게 될 때까지 걸리는 시간이다.
상기 워드선 WL2의 선택은, WL2가 어떤 셀 어레이에 있는 것으로 해도, 도 14에서의 내부 동작의 EQL의 완료까지 허가되지 않는다. 여기서 말하는 EQL이란 앞의 워드선 WL1의 액세스에 관계하는 비트선 및 센스 앰프의 이퀄라이즈이다. 이와 같이, 동일 뱅크에서의 다른 워드선으로부터의 액세스는 항상 일정하게 긴 시간을 필요로 한다.
일반적으로, DRAM에서는 주지한 바와 같이, 셀 용량과 비트선 용량의 비를 이용하여 셀의 데이터를 센스한다. 따라서, 메모리로서, 셀 데이터의 센스의 데이터량을 확보하고, 센스 동작으로 고속으로 하는 구성으로 하기 위해서는 다음과 같은 배려가 불가결하다. 1개의 센스 앰프에 연결되는 비트선에 접속되는 셀의 수는 가능한 한 적은 쪽이 좋다. 또한, 워드선의 상승, 하강의 RC 지연 시간을 작게 하기 위해, 워드선에 접속되는 셀의 수도 적은 쪽이 좋다.
즉, 메모리의 성능 향상을 고려하면, 복수의 메모리 셀에 의해 구성되는 셀 어레이 1개는 그다지 크게 될 수 없다. 따라서, 메모리는 많은 셀 어레이로 분활되게 된다.
센스 앰프는 인접하는 셀 어레이와 공유된다. 이에 따라, 센스 앰프의 점유 면적을 공유하지 않는 경우의 거의 반분으로 하고 있다. 그러나, 이러한 공유 센스 앰프는 1회의 액세스로 이웃하는 한쪽의 셀 어레이에서만 사용할 수 있다.
최근에는, 1개의 메모리에 대하여 많은 기기로부터 데이터를 액세스하는 UMA(Unified Memory Architecture)가 이용되게 되었다. UMA의 채용에 의해, 워드선으로의 액세스가 빈번하게 변화하게 되었다. 이 때문에, 상기 종래 기술에서는, 데이터 전송 동안에 여분의 대기 시간이 생기는 것이 많다. 따라서, 메모리의 데이터를 유효하게 이용하기에는 개선이 필요하다.
본 발명은 상기와 같은 사정을 고려하여 이루어진 것으로, 본 발명의 목적은 종래 기술의 워드선 액세스 사이클보다 고속의 액세스를 실현하는, 유효한 데이터 전송이 가능한 고속 사이클 클럭 동기 메모리 및 메모리 세스템을 제공함에 있다.
본 발명의 고속 사이클 클럭 동기 메모리의 메모리 시스템은, 복수의 메모리 셀로 이루어진 복수의 셀 어레이를 갖고 임의의 상기 메모리 셀을 지정하기 위해 동시에 행 및 열의 어드레스가 입력되고, 상기 복수의 셀 어레이마다 액세스 동작을 독립하여 제어하는 메모리부와; 클럭 신호에 동기하여 상기 메모리부 내의 임의의 메모리 셀을 선택하기 위한 어드레스 신호 및 상기 메모리부를 제어하기 위한 커맨드 신호를 동시에 상기 메모리부에 공급하는 메모리 컨트롤러부를 포함하되, 상기 메모리 컨트롤러부는 상기 메모리부로의 제1 커맨드에 따라 포착되는 어드레스 신호와, 연속되는 제2 커맨드에 따라 포착되는 어드레스 신호의 특정 비트의 변화에 의해, 상기 제1과 제2 커맨드 간의 클럭 사이클 수를 변화시키는 것을 특징으로 한다.
본 발명의 고속 사이클 클럭 동기 메모리는, 각각 복수의 메모리 셀로 이루어진 복수의 셀 어레이와; 상기 셀 어레이의 사이에서 공유되는 센스 앰프와; 임의의 상기 메모리 셀을 지정하기 위한 행 및 열의 어드레스가 동시에 입력되고, 상기 복수의 셀 어레이마다 액세스 동작을 각각 독립하여 제어하는 셀 어레이 제어 회로를 포함하되, 클럭에 동기하여 데이터, 커맨드의 송수신이 행해지는 것으로서, 액세스에 따른 상기 어드레스를 구성하는 일부의 비트 중, 연속되는 액세스 커맨드 사이에서의 변화로부터, 이번의 액세스가 동일 셀 어레이 내의 액세스, 또는 인접 셀 어레이 사이의 액세스, 또는 원격 셀 어레이 사이의 액세스로 되는지가 판별될 수 있고, 상기 연속되는 액세스 커맨드의 클럭 사이클 수가 동일 셀 어레이 내 ≥ 인접 셀 어레이 사이 ≥ 원격 셀 어레이 사이의 대소 관계를 만족하는 것을 특징으로 한다.
본 발명에서는, 공통의 데이터 전달계를 갖는 복수의 셀 어레이 사이의 액세스는 항상 일정한 긴 시간을 갖는 타이밍으로 제어된다는 동일 뱅크적인 개념을 배제하고, 복수의 셀 어레이를 각각 독립하여 제어하도록 셀 어레이 제어 회로가 설치된다. 이러한 구성에 의해, 다른 워드선 사이에서의 액세스 시간을 필요 최소한의 시간으로 최적화한다. 즉, 액세스되는 셀 어레이의 인접 관계를 어드레스의 변화로부터 판별하고, 이에 따라 커맨드 간의 사이클 수를 최소로 한다.
상기 어드레스의 변화를 판별하기 위해서는 메모리 컨트롤러부가 커맨드 포착 타이밍을 지시하는 신호를 제어한다.
도 1의 (a)는 본 발명에 따른 메모리 시스템의 개념도이고, 도 1의 (b)는 본 발명에 따른 SDRAM의 주요부를 도시한 회로 블럭도.
도 2는 본 발명에 따른 도 1의 구성의 SDRAM의 데이터의 판독 동작을 도시한 타이밍차트.
도 3은 본 발명에 따른 도 1의 구성의 SDRAM의 데이터의 기록 동작을 도시한 타이밍차트.
도 4는 본 발명에 따른 메모리 구성의 기본이 되는, 32 M비트 셀 블럭의 셀 어레이의 구성을 도시한 블럭도.
도 5는 도 1 중의 셀 어레이 제어 회로 및 워드선 디코더의 일 예를 도시한 회로 블럭도.
도 6은 도 5 내의 일부의 회로도.
도 7은 도 5 내의 일부의 회로도.
도 8은 도 5 내의 일부의 회로도.
도 9는 도 5의 구성의 회로 동작을 도시한 파형도.
도 10은 본 발명에 따른 32 M비트의 기본 블럭으로부터 512 M비트 메모리를 구성한 셀 어레이의 레이아웃 블럭도.
도 11은 512 M비트의 어드레스를 구성하는 25 비트의 역할을 도시한 개념도.
도 12의 (a)∼(f)는 각각 불량의 상태에 따라 설정되는 논리적 셀 어레이를 어드레스 구성으로 도시한 개념도.
도 13의 (a)∼(f)는 상기 도 12의 (a)∼(f) 각각에 대응시켜, 로우계 어드레스의 할당을 도시한 개념도.
도 14는 종래 기술에서의 데이터 액세스 사양의 일 예를 도시한 타이밍차트.
<도면의 주요 부분에 대한 부호의 설명>
9 : DQ 게이트 회로부
10, 11, 12 : 이퀄라이즈 회로
101, 102, 111, 112, 113, 121, 122, 123 : P 채널 MOSFET
31, 32, 33, 34, 93, 94, 103, 104, 105 : N 채널 MOSFET
51 : 클럭 버퍼
52 : 수신기
53 : 커맨드 디코더
54 : 제어 신호 발생 회로
S/A : 센스 앰프 회로부
CNTRLi : 셀 어레이 제어 회로
DECi : 워드선 디코더
LDQ, BLDQ : 로컬 DQ선
ODQ, BODQ : 오버레이드 DQ선
MC : 메모리 셀
도 1의 (a)는 본 발명에 따른 메모리 시스템의 개념도, 도 1의 (b)는 본 발명에 따른 SDRAM의 주요부를 나타낸 회로 블럭도이다.
도 1의 (a)에서, 소정 데이터 등을 기억하는 메모리부의 동작은 메모리 컨트롤러부(예를 들면 CPU 등)로부터의 소정의 신호에 의해 제어되고 있다. 이 소정의 신호에는, 메모리부 내의 각 회로의 동작을 제어하기 위한 클럭 신호 CLK, 이 클럭 CLK의 상승에서 메모리부 내로 커맨드를 포착하는지의 여부를 결정하기 위한 제어 신호 클럭 래치 인에이블 /CLE, 메모리부 내의 임의의 메모리 셀을 선택하기 위한 신호(예를 들면, 로우계 어드레스, 컬럼계 어드레스, 어레이계 어드레스), 메모리부의 동작을 지정하기 위한, 커맨드(예를 들면 Read 커맨드나 Write 커맨드 등)에 필요한 신호(커맨드계의 신호로 표시했음) 등이 포함되어 있다.
상술한 메모리 시스템에서는, 클럭 신호, 어드레스 신호, 커맨드계 신호 등이 메모리 컨트롤러부로부터 메모리로 전송된다. 예를 들면, 연속한 기록 동작의 경우, 메모리부의 내부에서는 로우계 어드레스 및 컬럼계 어드레스에 의해 소정의 메모리 셀이 선택되고, 선택된 메모리 셀에 데이터가 기록된다. 그 후, 비트선은 프리차지 및 이퀄라이즈된다(보다 상세는 후술함). 그 후, 재기록(복원)이 행해지는 경우, 소정의 간격 후에 클럭 신호에 동기하여 어드레스 신호, 커맨드계 신호 등이 메모리 컨트롤러부로부터 메모리부로 전송되고, 메모리부의 내부에서 상술한 바와 마찬가지의 기록 동작이 행해진다.
상기 커맨드 사이의 간격(커맨드 간격이라 칭함)은 종래, 공통의 데이터 전달계를 갖는 복수의 셀 어레이 사이, 즉 동일 뱅크 내의 연속한 액세스 동작(예를 들면, 연속한 기록 동작)에 관하여 항상 일정한 긴 시간을 갖고 있고, 고정이었다. 즉, 동일 셀 어레이 내의 메모리 셀에 데이터를 연속해서 기록하는 경우의 간격에 맞춰 결정되었다. 이는, 연속한 판독 동작에 대해서도 마찬가지였다.
그러나, 본 발명에 따른 메모리 시스템은 상술한 바와 같은 동일 뱅크적인 개념을 배제하고, 커맨드 간격을 연속 액세스의 종류(앞의 액세스에 연속하여 동일의 셀 어레이 내의 메모리 셀을 선택하는 경우이거나, 또는 앞의 액세스에 연속하여 이웃하는 셀 어레이 내의 메모리 셀을 선택하는 경우이거나, 또는 앞의 액세스에 연속하여 떨어진 셀 어레이 내의 메모리 셀을 선택하는 경우)에 따라 변화시킬 수 있다.
보다 구체적으로 설명하면, 본 발명에 따른 메모리 컨트롤러부는 메모리부로 연속하여 입력하는 어드레스 신호의 변화에 의해, 연속 액세스의 종류를 판별한다. 이에 따라, 메모리 컨트롤러부는 종래 일정했던 커맨드 간격을 변화시켜 보다 효율적으로 메모리부를 제어할 수 있다.
이러한 메모리의 고속 액세스 사이클을 실현하기 위해서는, 셀 어레이마다 액세스를 위한 셀 어레이를 제어하는 것이 중요하다. 그를 위해서는, 센스 앰프계의 연구와 액세스를 위한 특별한 사양이 필요하다. 이에 대해 이하 상세히 설명한다.
도 1의 (b)는 본 발명에 따른 SDRAM의 주요부를 나타낸 회로 블럭도이다. 도면의 회로는 고속 사이클을 실현하기 위한, 1개의 비트선쌍(BL,BBL)분의 센스계와 셀 어레이로부터의 데이터 전송계의 구성을 나타내고 있다. 또한, 셀 어레이 제어 회로의 블럭을 나타내고 있다(CNTRLi). 또한, 셀 어레이 제어 회로 CNTRLi에 관련하여 제어되는 워드선 디코더의 블럭을 나타내고 있다(DECi).
동기 클럭 신호 CLK, 및 커맨드 포착의 타이밍 신호 /CLE는 클럭 버퍼(51)를 통해 클럭의 수신기(52)에 입력된다. 수신기(52)로부터의 동기 제어 신호에 의해 어드레스(로우계, 어레이계, 컬럼계) 입력 등의 동기나 커맨드 디코더(53) 및 제어 신호 발생 회로(54)의 제어를 행한다. 커맨드 디코더(53)에는 /CS(칩 선택 신호) 등의 제어 신호도 입력된다. 커맨드 디코더(53)로부터의 신호에 의해, 제어 신호 발생 회로(54)는 클럭 신호 CLK에 동기하여 메모리 동작을 제어한다.
메모리 셀 어레이(이하, 셀 어레이라 칭함)는 복수개 배치되어 있다. 센스 앰프 회로부 S/A는 이웃하는 2개의 셀 어레이, 예를 들면 ARY1과 ARY2에서 공유된다.
셀 어레이내의 메모리 셀 MC는 트랜스퍼용 트랜지스터 Q와 데이터 축적용 캐패시터 C로 이루어진다. 셀 어레이 ARY1 내의 비트선 BL1에 접속되어 있는 메모리 셀 MC의 하나를 대표로 나타내었다. 메모리 셀 MC는 예를 들면 셀 어레이 ARY1 내의 임의의 로우(행)인 워드선 WL에 속하는, 어떤 컬럼(예; 비트선)에 접속된 임의의 어드레스에 대응하고 있다.
이웃하는 2개의 셀 어레이 ARY1, ARY2의 어떤 방향측의 비트선쌍이 센스 앰프 회로부 S/A와 접속되는지는 어레이 스위치 신호 ASW1, ASW2의 제어에 의해 결정된다.
N 채널 MOSFET(31, 32)은 각 게이트가 공통으로 어레이 스위치 신호 ASW1에 의해 제어된다. MOSFET(31)의 도전로의 일단은 비트선 BL1에 접속되고, 타단은 센스선 SAL에 접속되어 있다. MOSFET(32)의 도통로의 일단은 비트선 BBL1에 접속되고, 타단은 센스선 BSAL에 접속되어 있다.
N 채널 MOSFET(33, 34)은 각 게이트가 공통으로 어레이 스위치 신호 ASW2에 의해 제어된다. MOSFET(33)의 도통로의 일단은 비트선 BL2에 접속되고, 타단은 센스선 SAL에 접속되어 있다. MOSFET(34)의 도통로의 일단은 비트선 BBL2에 접속되고, 타단은 센스선 BSAL에 접속되어 있다.
센스 앰프 회로부 S/A는 제어 신호 SAP가 소스에 공급되는 P 채널 MOSFET(101, 102)을 포함한다. MOSFET(101, 102)의 드레인은 각각 센스선 SAL, BSAL에 접속되어 있다. MOSFET(102)의 게이트는 센스선 SAL에, MOSFET(101)의 게이트는 센스선 BSAL에 접속되어 있다.
또한, 센스 앰프 회로부 S/A는 제어 신호 BSAN이 소스에 공급되는 N 채널 MOSFET(103, 104)을 포함한다. MOSFET(103, 104)의 드레인은 각각 센스선 SAL, BSAL에 접속되어 있다. MOSFET(104)의 게이트는 센스선 SAL에, MOSFET(103)의 게이트는 센스선 BSAL에 접속되어 있다.
또한, 제어 신호 SAP는 인에이블시에는 센스 앰프의 고전위 전원, 제어 신호 BSAN은 인에이블시에는 센스 앰프의 저전위 전압(접지 전위)으로 설정된다. 또한, 제어 신호 SAP, BSAN은 디스에이블시에는 각 MOSFET(101∼104)의 임계 전압을 초과하지 않는 중간 전위로 설정된다.
데이터의 입출력선을 구성하는 DQ 게이트 회로부(9)는 로컬 DQ선 및 비트선 배열 방향과 같은 오버레이드 DQ선을 포함한다. 로컬 DQ선은 LDQ, BLDQ의 상보선, 오버레이드 DQ선은 ODQ, BODQ의 상보선으로 된다.
로컬 DQ선 LDQ는 N 채널 MOSFET(91)의 도통로를 통해 센스선 SAL과 전기적으로 접속된다. 로컬 DQ선 BLDQ는 N 채널 MOSFET(92)의 도통로를 통해 센스선 BSAL과 전기적으로 접속된다. MOSFET(91, 92)의 게이트에는 컬럼 선택선 CSL이 접속된다.
오버레이드 DQ선 ODQ는 N 채널 MOSFET(93)의 도통로를 통해 로컬 DQ선 LDQ와 전기적으로 접속된다. 오버레이드 DQ선 BODQ는 N 채널 MOSFET(94)의 도통로를 통해 로컬 DQ선 BLDQ와 전기적으로 접속된다. MOSFET(93, 94)의 게이트에는 어레이 선택선 ASL이 접속된다.
비트선쌍 사이의 전위를 균등화하는 이퀄라이즈 회로는 센스 앰프 회로부 S/A의 이퀄라이즈 회로(10)와, 센스 어레이 ARY1측의 이퀄라이즈 회로(11)와, 센스 어레이 ARY2측의 이퀄라이즈 회로(12)로 나눠져 있다.
이퀄라이즈 회로(10)는 S/AEQL 신호로 게이트 제어되는 N 채널 MOSFET(105)을 포함한다. MOSFET(105)은 센스 앰프 회로부 S/A의 센스선 SAL과 BSAL 사이에 소스, 드레인을 접속하는 구성으로 되어 있다.
이퀄라이즈 회로(11)는 C/AEQL1 신호로 게이트 제어되는 P 채널 MOSFET(111∼113)을 포함한다. MOSFET(111)의 도통로는 센스선 SAL과 BSAL 사이에 접속되어 있다. MOSFET(112)은 그 도통로를 통해 비트선 프라차지 전위 VBL을 센스선 SAL에 공급한다. MOSFET(113)은 그 도통로를 통해 비트선 프리차지 전위 VBL을 센스 BSAL에 공급한다.
이퀄라이즈 회로(12)는 C/AEQL2 신호로 게이트 제어되는 P 채널 MOSFET(121∼123)을 포함한다. MOSFET(121)의 도통로는 센스선 SAL과 BSAL 사이에 접속되어 있다. MOSFET(122)은 그 도통로를 통해 비트선 프리차지 전위 VBL을 센스선 SAL에 공급한다. MOSFET(123)은 그 도통로를 통해 비트선 프리차지 전위 VBL을 센스선 BSAL에 공급한다.
어레이 스위치 신호 ASW1, ASW2와 각 이퀄라이즈 신호 C/AEQL1, C/AEQL2, S/AEQL의 제어에 의해, 센스 동작 전의 비트선과 센스선의 이퀄라이즈 동작은 각각 독립하여 행할 수 있다.
센스선 SAL, BSAL은 비트선 BL, BBL에 비해 용량적으로 작기 때문에 고속으로 이퀄라이즈가 완료된다. 예를 들면, 셀 어레이 ARY1의 센스와 복원 후, 센스선을 비트선보다 빠르게 이퀄라이즈하여 둘 수 있다. 이에 따라, 다음의 셀 어레이 ARY2의 센스와 복원에 이용할 수 있다.
이러한 센스계의 제어를 셀 어레이마다 독립하여 행하도록 하기 위해, 각 셀 어레이 제어 회로 CNTRLi가 설치되어 있다. 셀 어레이 제어 회로 CNTRLi는 로우계 어드레스, 어레이계 어드레스, 컬럼계 어드레스, 및 커맨드 입력을 나타내는 활성화 신호(ACT)를 포함하는 어레이 제어 신호를 입력하고, 워드선의 활성화의 제어, 센스 앰프 활성화의 제어(BSAN, SAP), 각 이퀄라이즈계의 제어(EQL로 대표적으로 나타냈음), 컬럼계의 제어(CSL, ASL, ASW)를 행한다.
이와 같이 센스계의 제어를 셀 어레이마다 독립하여 행하는 구성으로 함으로써, 각 셀 어레이가 1개의 뱅크로서 제어되는 구성에 상당한다. 이에 따라, 워드선의 액세스의 사양을 종래보다 고속 액세스 사이클로 발전시킬 수 있다.
본 발명에서는, 어떤 워드선 WL1에 속하는 메모리 셀의 액세스로부터, 다른 워드선 WL2에 속하는 메모리 셀을 액세스하는 경우, 이 WL2가 WL1과 어떠한 위치 관계에 있는지를 판별하는 것이 중요하다. 이 판별에 따라, 워드선의 액세스의 사이클을 최소한으로 할 수 있다.
어떤 셀 어레이 내의 워드선 WL1에 액세스하고 있던 것을 다른 워드선 WL2로의 액세스로 전환한 경우, WL2와 WL1의 위치 관계는 다음의 (1)∼(3) 중 어느 하나이다.
(1) WL2는 WL1과 같은 셀 어레이 내에 있다(Same : S).
(2) WL2는 WL1을 포함하는 셀 어레이와 센스 앰프를 공유하고 있는 인접한 셀 어레이 내에 있다(Neighbor : N).
(3) WL2는 WL1을 포함하는 셀 어레이와 센스 앰프를 공유하지 않는 떨어진 곳의 셀 어레이 내에 있다(Far : F).
센스계의 제어는 셀 어레이마다 독립이다. 따라서, 워드선 액세스는, 상기 (1)∼(3) 중 어느 하나의 경우에도, 데이터선을 공유하고 있는 셀 어레이가 모두 이퀄라이즈 상태로 되지 않아도 가능하다. 그러나, 워드선 WL1과 다음의 워드선 WL2의 액세스 커맨드 사이의 시간(인터벌 Wac)에는 어떤 규정이 생긴다.
상기 (1)의 Same의 경우, 즉 동일 셀 어레이 내의 워드선을 선택하는 경우에는, 예를 들면 셀 어레이 ARY1의 비트선을 센스하고 데이터의 복원이 행해진다. 그 후, 센스 앰프의 구동 신호 SAP, BSAN 및 센스선 SAL, BSAL의 프리차지 및 이퀄라이즈(S/AEQL의 신호 제어), 또한 비트선 BL1, BBL1의 프리차지 및 이퀄라이즈(VBL, C/AEQL1의 신호 제어)가 종료하고 나서, 다음의 센스 동작을 위한 워드선 선택이 가능하다.
이 경우의 워드선 WL1과 다음의 워드선 WL2의 액세스 커맨드 간의 시간인 인터벌 Wac는 SAP, BSAN, SAL, BSAL, BL1, BBL1을 프리차지 및 이퀄라이즈하고 나서 워드선을 선택할 때까지의 시간이 포함된다. 이 인터벌 Wac을 예를 들면 30ns로 한다. 클럭 사이클이 10ns이면 3 사이클에 상당한다.
상기 (2)의 Neighbor, 즉 인접 셀 어레이 내의 워드선을 선택하는 경우에는, 예를 들면 셀 어레이 ARY1의 비트선을 센스하고 데이터의 복원이 행해진다. 그 후, 센스 앰프의 구동 신호 SAP, BSAN 및 센스선 SAL, BSAL의 프리차지 및 이퀄라이즈(S/AEQL의 신호 제어)되어 종료하면, 인접하는 셀 어레이 ARY2에서의 다음의 센스 동작을 위한 워드선 선택이 가능하다.
이 경우의 워드선 WL1과 다음의 워드선 WL2의 액세스 커맨드 간의 시간인 인터벌 Wac는 SAP, BSAN 및 SAL, BSAL을 프리차지 및 이퀄라이즈하고 나서 워드선을 선택할 때까지의 시간이 포함된다. 이 인터벌 Wac을 예를 들면 20ns로 한다. 클럭 사이클이 10ns이면 2 사이클에 상당한다.
상기 (3)의 Far, 즉 원격 셀 어레이 내의 워드선을 선택하는 경우에는, 액세스의 커맨드(여기서는, 예를 들면 판독 커맨드나 기록 커맨드)를 받아 들이게 되면 언제나 셀 어레이 ARY1에 인접하지 않는 원격 셀 어레이(예를 들면 ARY3)에서의 다음의 센스 동작을 위한 워드선 선택이 가능하다. 이 경우의 인터벌 Wac를 예를 들면 10ns로 한다. 클럭 사이클이 10ns이면 1상이클에 상당한다.
또한, 상기한 센스선(SAL, BSAL)의 이퀄라이즈에 따른 센스 앰프 구동 신호 SAP, BSAN의 프라차지나, 비트선(BL, BBL)의 프라차지 및 이퀄라이즈 동작은, 이하 특별하지 않는 한 편의상 단순히 비트선의 이퀄라이즈로서 설명한다.
이러한 워드선 액세스 사이의 인터벌 Wac를 사양으로 규정하면, 내부 동작에 모순없이 액세스를 유지할 수 있다. 단, 이 때의 어드레스 입력은 로우와 컬럼 어드레스의 입력 타이밍을 나눈 어드레스 멀티플렉스 방식을 이용하지 않는다.
즉, 어드레스의 입력 신호의 물리적인 개수는 로우와 컬럼 각각의 분만큼 설치되고, 로우와 컬럼의 어드레스를 같은 사이클의 타이밍으로 동시에 제공하는 것이 중요하다. 이에 따라, 어드레스 커맨드를 제공하는 시간을 절약한다.
즉, 어드레스 멀티플렉스 방식과 같이 컬럼의 어드레스 커맨드를 가질 필요가 없게 된다. 센스 앰프의 센스 데이터를 이용할 수 있도록 되어 있으면, 즉시 데이터 전송을 개시하고, 셀에 대해서는 데이터의 복원을 행한다. 복원이 종료되면 워드선을 비활성으로 하여 데이터 전송계의 프리차지 및 이퀄라이즈로 들어간다.
상술한 바로부터 본 발명의 주된 특징은, 제1로, 로우와 컬럼의 어드레스가 동시에 제공되는 시스템이다. 제2로, 동일 뱅크 내에서 워드선 WL1에 연속되는 워드선 WL2의 액세스가, 동일 셀 어레이 내(Same), 인접 셀 어레이 사이(Neighbor), 원격 셀 어레이 사이(Far) 중 어느 하나의 관계에 있는지를 판별할 수 있도록 한다. 제3으로, 이 판별에 따라, 액세스 커맨드의 클럭 사이클 수(즉, 어떤 액세스 커맨드가 입력되고 나서 그 다음의 액세스 커맨드가 입력될 때까지의 클럭 사이클 수)는 「동일 셀 어레이 내 ≥ 인접 셀 어레이 사이 ≥ 원격 셀 어레이 사이」라는 대소 관계를 만족하도록 규정되는 것이다. 이러한 규정에서의 타이밍 사양과 내부 동작의 예를 다음에 설명한다.
도 2는 본 발명에 따른 도 1의 (b)의 구성의 SDRAM의 데이터의 판독 동작을 나타내는 타이밍도이다. CLK는 동기 클럭 신호이고, 여기서는 10ns의 클럭 사이클을 갖는 것으로 한다. 메모리의 동작은 모두 이 클럭 CLK에 동기하고 있다.
/CLE(clock latch enable)는 CLK의 상승 전에 "L"(로우 레벨)이면, CLK의 상승에서 커맨드를 포착하도록 하는 타이밍 신호이다. 클럭 CLK에 동기하여 커맨드를 포착하는 사이클을 지정하기 때문에, 적어도 클럭의 반주기 전의 기간 일정 레벨을 계속해서 유지하는 것이 중요하다.
/CS(chip select)는 메모리 칩이 선택되고, 그 칩에 대하여 커맨드가 유효할 때 "L"로 되는 커맨드 신호이다.
Add는 어드레스 커맨드 신호이고, 로우와 컬럼의 어드레스를 합쳐서 버스트 데이터의 선두 어드레스를 지정한다.
Aa는 셀 어레이 A의 로우의 a가 지정된 것을 나타낸다.
Ab는 셀 어레이 A의 로우의 b가 지정된 것을 나타낸다.
A+c는 셀 어레이 A에 인접한 셀 어레이의 로우의 c가 지정된 것을 나타낸다.
Bd는 셀 어레이 B의 로우의 d가 지정된 것을 나타낸다.
Ce는 셀 어레이 C의 로우의 e가 지정된 것을 나타낸다.
Ce#은 셀 어레이 C의 로우e의 새로운 컬럼 #이 지정된 것을 나타낸다.
Ce$는 셀 어레이 C의 로우 e의 새로운 컬럼 $가 지정된 것을 나타낸다.
Cf는 셀 어레이 C의 로우의 f가 지정된 것을 나타낸다.
/WE는 이 액세스 동작이 판독인지, 기록인지를 지시하는 커맨드 신호이다. 이 도면에서는 판독 동작을 나타내는 것이므로, 커맨드 신호로서는 전부 "H"(하이 레벨)이다.
/SW(suspend wordline)은 데이터의 전송 후, 워드선을 즉시 비활성으로 하지 않고 다음의 커맨드까지의 상승한 상태를 유지하는 것을 지시하는 커맨드 신호이다. /SW는 "L" 상태로 워드선 활성 상태의 유지를 지시한다.
DM/BS(data mask or burst stop)는 데이터 입출력에 관한 타이밍 신호이다. 판독 동작에서는, "H"가 포착되면, 화살표(21)로 나타낸 바와 같이 1 사이클 후의 데이터 출력으로부터, 버스트 출력이 고 임피던스 상태로 된다.
rCLK는 리턴 클럭 신호이고, 메모리로부터의 데이터 출력은 이 클럭 rCLK에 동기하고 있다. rCLK는 일반적으로 동기 클럭 CLK가 메모리 시스템 내를 돌아 다시 외부로부터 입력되는 동기 클럭 CLK의 지연 신호이다(리턴 클럭 방식).
리턴 클럭 방식의 경우, rCLK의 위상은 CLK에 대하여 지연되지만, 여기서는 동일한 위상으로 나타내고 있다. 데이터의 전송은 1 클럭 사이클로 2 데이터의, 소위 DDR(double data rate) 방식이다.
또한, 이 타이밍도에서는, 클럭 CLK에 동기하는 메모리로의 입력 데이터 D로, 클럭 rCLK에 동기하는 메모리로부터의 출력 데이터를 Q로 표시하고 있다. 그러나, 이것은 설명의 편의상 용이하게 이해하게 하기 위한 것이며, 실제의 D와 Q는 동일한 데이터 버스를 사용하는 공통 데이터선으로 할 수 있다.
커맨드 사이클과, 버스트 데이터의 출력 관계는, 화살표 22로 표시한 바와 같이 2.5 사이클이다. 즉, 커맨드를 입력하고나서 데이터가 출력할 때까지의 클럭수, 즉 레이턴시가 2.5가 되어 있다.
도 2에 도시한 "내부 동작"에서, WLact는 셀 어레이 내의 워드선의 상승의 기간이다. 입력 어드레스에 따른 임의의 워드선이 상승한 후, 금방 센스 동작이 행해지며, 셀 어레이로부터 데이터를 판독시킬 수 있게 된다.
셀 어레이로부터 버스트 길이만큼의 데이터 (이 예에서는 4 비트)가 버퍼에 전송됨과 동시에 셀의 데이터의 복원와 비트선의 이퀄라이즈가 개시된다 (이 이퀄라이즈 시에는 당연히 워드선은 하강하고 있음). 이 동작을 RST&EQL로 표시하고 있다.
이 도 2의 타이밍차트에서는, 셀 어레이 A가 2회 연속하여 액세스되며, 다음에 인접 셀 어레이 A+, 이어서 셀 어레이 A와 원격의 셀 어레이 B, C, 그리고 셀 어레이 내의 페이지 액세스, 그리고 동일한 셀 어레이 C의 다른 워드선 액세스와 같은 일련의 동작을 나타내고 있다.
Same: S의 관계의 셀 어레이 (동일한 셀 어레이)에서는, WL과 RST&EQL의 일련의 동작은 결코 중첩되는 경우는 없으며, 상술한 바와 같이, 커맨드간의 인터벌 Wac는 3 사이클이 되고 있다.
Neighbor: N의 관계의 셀 어레이 (인접 셀 어레이)에서는, RST&EQL의 후반 부분과 WL의 동작이 중첩되어도 된다. 상술한 바와 같이, 커맨드간의 인터벌 Wac는 2 사이클이 되고 있다.
Far: F의 관계의 셀 어레이 (원격 셀 어레이)에서는, 액세스의 커맨드를 받게 되면, WL의 동작은 개시되므로, RST&EQL의 전반부터 WL의 동작이 중첩되게 된다. 상술한 바와 같이, 커맨드간의 인터벌 Wac는 1 사이클이 되고 있다.
도 3은 본 발명에 관한 도 1의 (b)의 구성의 SDRAM의 데이터의 기록 동작을 도시한 타이밍차트이다. 도 2와 마찬가지로, 셀 어레이 A가 2회 연속하여 액세스되며, 다음에 인접 셀 어레이 A+, 이어서 셀 어레이 A와 원격의 셀 어레이 B, C, 그리고 셀 어레이 내의 페이지 액세스, 그리고 동일한 셀 어레이 C의 다른 워드선 액세스와 같은 일련의 동작을 나타내고 있다.
도 2의 판독 동작의 타이밍차트에 비해 다른 점은, 도면에서, 내부 동작으로 도시한 바와 같이, 워드선 선택의 개시 타이밍이 지연되고 있다는 점뿐이다. 기록 동작에서는, 버스트 데이터를 버퍼에 포착하고 나서가 아니면, 각 센스 앰프에 데이터를 전송하고, 그리고 각 메모리 셀에 기록할 수 없기 때문이다.
기록 동작의 레이턴시는, 판독 동작과 동일한 2.5로 되어 있다. 버스트 데이터의 2 비트분을 수취하고나서 내부 동작을 행하도록, 판독 동작의 경우에 비해 3 사이클 지연되어 내부 동작이 개시된다.
또한, DM/BS(data mask or burst stop) 신호는, 기록 동작에서는, "H"가 포착되면, 화살표 21로 도시한 바와 같이 1 사이클 후의 버스트 데이터가 마스크되며, 대응하는 어드레스에 데이터는 기록되지 않는다.
또한, 기록 동작이므로 /WE 신호는 도 2와 역상이다. 데이터는, 물론 클럭 CLK에 동기하여 D에 도시한 바와 같이 데이터 버스에 전송된다.
이상과 같은 사양의 메모리를 구성하는 예를 이하에 설명한다.
도 4는, 본 발명에 관한 메모리 구성의 기본이 되는, 32 M비트 셀 블럭의 셀 어레이의 구성을 도시한 것이다. 1 M비트의 셀 어레이 32개로 구성된다 (MCA1∼32). 1 M비트 셀 어레이는 512 개의 워드선 (512 WL)과 2 k 컬럼 (2048 컬럼)으로 구성된다.
각각의 셀 어레이로부터는 16 컬럼에 1 페어의 DQ선이 공통으로 도출된다. 따라서, 셀 어레이 블럭으로부터는 전부 128 DQ 페어가 데이터 전송을 위해 존재하는 ×16 비트 I/O 구성을 고려한 경우, 하나의 I/O당 8 DQ 페어가 된다. 이 DQ선군의 구성에 의해, 전송되는 데이터가 최대 8 비트의 버스트 데이터가 된다.
이와 같은 구성의 경우, 도 1의 (b)를 참고로, 1 개의 오버레이드 DQ선 (ODQ) 근처에서 보면, 각 셀 어레이에는, 16 개의 컬럼 선택선(CSL)이 각각 16 개의 센스 앰프로부터 1 개의 로컬 DQ선(LDQ)로의 데이터 전송 스위치로서 존재하는 어레이 선택선(ASL)은, 선택된 셀 어레이의 로컬 DQ선(LDQ)로부터, 모든 셀 어레이에 공통의 오버레이드 DQ선(ODQ)으로의 접속을 행하는 전송 스위치가 된다.
도 4에서, 각 셀 어레이 MCA1∼32를 선택하기 위한 어드레스는, 예를 들면 어레이계의 어드레스 A16∼A20의 5 비트로 나타내는 것이 가능하다. 여기에서는, 도 4는 분류 방법 (ⅰ), (ⅱ)를 나타내고 있다.
분류 방법(ⅰ)에 대해 설명한다. 이로부터, 셀 어레이 선택의 하위 비트 A16를 N, A17을 N-sup.라고 한다. 계속되는 액세스 커맨드간에서, N(A16)과 N-sup.(A17)의 비트 변화에 주목함으로써, Same (동일 셀 어레이), Neighbor (인접 셀 어레이), Far (원격 셀 어레이)의 구별을 행할 수 있다.
즉, Same은 어레이계의 어드레스 (A16, …, A20)가 1 비트도 변화하지 않는다.
Far는 N (여기서는 A16)이 변화되지 않으며, N 이외의 어레이계의 어드레스가 1 비트라도 변화한다 (예를 들어 MCA2와 MCA4의 관계). 또한, N이 변화해도, N과 N-sup. 즉 A16과 A17이 함께 1에서 0 또는 0에서 1로 변화하지 않는 경우, N과 N-sup. 이외의 비트가 변화한다 (예를 들면 MCA2와 MCA5이 관계).
Neighbor는 상기 이외의 어레이계의 어드레스의 변화이다. 즉, N (여기서는 A16)만이 변화한다 (예를 들면 MCA1과 MCA2이 관계). 또는, N과 N-sup. 즉 A16과 A17만이 동시에 변화한다 (예를 들면 MCA2와 MCA3의 관계). 또는 N과 N-sup.가 함께 1에서 0 또는 0에서 1로 변화한다 (예를 들면 MCA4와 MCA5의 관계).
분류 방법 (ⅱ)에 대해 설명한다. 분류 방법 (ⅱ)에서는, 2진수로 표기된 연속한 수로 구성되는 코드에 있어서, 각각의 이진수 표기는 선행하는 것과 1 비트만 다른 그레이 코드를 이용한다. 인접하는 수 사이에서 1 비트밖에 변화하지 않는다는 그레이 코드의 성질에 의해, A16 내지 A20 중 1 비트만 변화하면 Neighbor라고 판정할 수 있다. 2 비트 이상의 변화는 Far가 된다. 당연히 1 비트도 변화하지 않으면 Same이 된다.
여기서, 상기 도 1의 (b)의 각 셀 어레이 제어 회로 CNTRLi 및 워드선 디코더 DECi에 대해 주요부를 설명한다.
도 5는 도 1의 (b) 중의 셀 어레이 제어 회로 CNTRLi 및 워드선 디코더 DECi의 일 예를 도시한 회로 블럭도이다. 도 4의 구성의 32 M비트 셀 블럭의 셀 어레이이면, 이 셀 어레이 제어 회로 CNTRLi 및 워드선 디코더 DECi는 각각 32개 구성된다 (i = 1∼32).
어레이 선택 디코더(201)는 어레이계 어드레스, 커맨드 입력을 나타내는 활성화 신호 ACT를 입력하고, Match1, /Matchi의 상보 신호 및 BNKi신호를 출력한다.
워드선 제어부(202) 및 센스 제어부(203)는 BNKi신호에 의해 제어된다. 워드선 제어부(202)는 워드선 디코더 DECi로의 제어 신호 /RDPRC, RDACT를 출력한다. 센스 제어부(203)는 컬럼 스위치 선택 제어부(205)로의 제어 신호(CENBi), 센스 앰프 회로부(S/A)의 BSAN, SAP, 각 이퀄라이즈 회로(10, 11, 12)의 제어 신호 EQL (S/AEQL.C/AEQL1.C/AEQL2를 대표적으로 EQL이라 함)을 출력한다.
컬럼 스위치 선택 제어 회로부(205)는 컬럼 어드레스와 CENBi 및 Matchi./Matchi의 상보 신호를 사용하여 CSL, ASL, ASW의 각 신호를 생성한다.
워드선 디코더(DECi)는 로우 어드레스와 제어 신호 /RDPRC, RDACT를 이용하여 각 워드선의 선택을 제어한다.
이와 같은 셀 어레이 제어 회로 CNTRLi 및 워드선 디코더 DECi는 커맨드로부터 어느 일정한 지연에서 일련의 동작이 자동적으로 완결되도록 제어된다. 여기서의 일련의 동작이란, 어드레스를 접수하고, 워드선을 선택하고, 그 후 워드선을 비활성으로 하고, 컬럼계 이퀄라이즈를 하는 동작이다. 물론, 워드선을 선택하고 있는 동안에 센스 앰프에서 센스 증폭된 데이터의 전송 및 셀에 대한 데이터의 복원을 행한다.
이하, 셀 어레이 제어 회로 CNTRLi 및 워드선 디코더 DECi의 회로 블럭 내의 주요한 회로 구성에 대해 구체예를 들어 설명한다.
도 6은 셀 어레이 제어 회로 CNTRLi 중의 어레이 선택 디코더(201)를 도시한 회로도이다. NAND 게이트(301a)는 도 4에서 도시한 어레이계의 어드레스 A16∼A20의 신호를 입력한다. NAND 게이트(301a)와 어드레스(A16∼A20)의 신호의 결선은 편의상, 결선 표시(G1)과 같이 도시하고 있다. 이 결선은, 실제로, 화살표 P로 도시한 바와 같이, 어드레스 A16∼A20의 각 상보선의 32 가지의 결선이 배치된다.
이 32 가지의 결선은, 도 4에 도시한 셀 어레이 MCA1∼MCA32에 설치되는 셀 어레이 제어 회로 CNTRL1∼32에 각각 대응시켜 배치된다 [여기서는, 도 4의 분류 방법 (ⅰ)에 따른 결선을 도시하였음).
도 6에서, NAND 게이트(301a)의 출력이 /Matchi이다. 다음 단의 인버터(302a)의 출력은 Matchi이다. Matchi 신호와, 커맨드가 도입된 사이클을 나타내는 ACT 신호는 NAND 게이트(305a)에 입력된다. NAND 게이트(305a)의 출력은, NAND 게이트(306a)에 입력되며, 플립플롭의 세트 입력이 된다. NAND 게이트(306a)의 출력은 BNKi이다.
또한, BNKi신호는, 지연 소자(307)를 거쳐 PRCi 신호가 된다. PRCi 신호는 인버터(303a)를 거쳐 NAND 게이트(304a)에 입력되며, 플립프롭의 리셋 입력이 된다.
이와 같은 어레이 선택 디코더(201)는 ACT 신호 (펄스 신호)에 동기하여, Matchi 신호가 "H" (하이 레벨)인 셀 어레이에 대응한 BNKi 신호가 상승하여 "H"가 되며, 일정한 지연 후에 BNKi 신호는 하강하여 "L" (로우 레벨)이 된다.
즉, ACT 신호와 Matchi 신호가 함께 "H"로부터, ACT 신호가 하강하여 NAND 게이트(305a)의 출력은 "H"가 되지면, 그 후, BNKi 신호의 "L"로부터 "H"로의 변화가 지연 소자(307)를 거쳐 지연되어 마찬가지로 변화하는 PRCi 신호에 의해 인버터(303a)의 출력이 "H"로부터 "L"로 변화할 때까지, 플립플롭의 출력은 "H"를 유지한다. 인버터(303a)의 출력이 "L"이 되면, 플립플롭의 NAND 게이트(306a)의 2 입력은 함께 "H"가 되므로, BNKi 신호는 "H"로부터 "L"로 변화한다.
도 7의 (a)∼(c)는 셀 어레이 제어 회로 CNTRLi 중의 컬럼 스위치 선택 제어부(205)의 일부를 구성하는 회로도이며, 컬럼 선택선(CSL)의 신호를 생성하는 회로 구성을 나타내고 있다.
상기 도 4에서는, 각각 16개의 센스 앰프로부터 1 개의 로컬 DQ선(LDQ)로의 데이터 전송 스위치로서 16 개의 컬럼 선택선 (CSL)을 설치하는 구성으로 되어 있다. 따라서, 4 비트로 16 개의 컬럼의 어드레스를 할당할 수 있다. 그 어드레스를 여기서는 A3 내지 A6으로 한다.
도 7의 (a)의 회로에 대해 설명한다. NAND 게이트(501)는 컬럼계 어드레스의 일부(A3∼A6)의 신호를 입력한다. NAND 게이트(501)의 입력 전단에는 각각 지연 소자(502)가 설치되어 있다. NAND 게이트(501a)의 출력은 인버터(503)를 거쳐 신호 YA(0: 15)가 된다.
또한, (0: 15)는 YA 신호가 각각 16 존재하는 것을 의미하고 있다. 즉, 도 7의 (a)의 구성의 유닛은, 하나의 메모리 셀 어레이마다, 어드레스 A3∼A6의 조합만큼, 즉 16 개 존재한다.
상기 NAND 게이트(501)와 어드레스 A3∼A6의 신호의 결선 표시(G2)는, 편의상, 상기 도 6의 결선 표시(G1)로 설명한 것과 동일하다. 즉, 어드레스 A3∼A6의 각 상보선의 16 가지의 조합의 결선이, 도 7의 (a)의 구성의 유닛 16 개에 대해 각각 배치된다.
도 7의 (b)의 회로에 대해 설명한다. NOR 게이트(505)는, /Matchi 신호와, /CENBi 신호 (CENBi의 반전 신호)를 입력한다. NOR 게이트(506)는 MAtchi 신호와, /CENBi 신호를 입력한다. NOR 게이트(505)의 출력은 NOR 게이트(507)의 하나의 입력이다. NOR 게이트(506)의 출력은 NOR 게이트(508)의 하나의 입력이다.
NOR 게이트(508)의 출력은 NOR 게이트(507)의 하나의 입력이다. NOR 게이트(507)의 출력은 NOR 게이트(508)의 하나의 입력이다. 그리고, NOR 게이트(508)는 /CENBi 신호를 입력한다. NOR 게이트(508)의 출력은 SWONi 신호이다.
CENBi 신호는, 상기 도 5의 회로에서의 센스 제어부(203)로부터의 신호이다. 센스 제어부(203)의 구체적인 회로예는 생략한다. CENBi 신호는 BNKi 신호를 받아 발생되는 컬럼의 이네이블 신호이다.
즉, 도 7의 (b)의 회로는, CENBi 신호가 "H" (/CENBi가 "L")이면, SWONi 신호는 "H"로 세트된다. 또한, CENBi 신호가 "L" (/CENBi가 "H")이면, SWONi 신호는 Matchi 신호에 따른다.
도 7의 (c)의 회로에 대해 설명한다. OR 게이트(511-1)는 신호 SWONi와 신호 SWONi-1를 입력한다. 여기서 말하는 신호 SWONi-1이란, 신호 SWONi를 이용하는 셀 어레이에 대해 한 쪽에 인접한 셀 어레이에 이용되는 신호이다. 즉, 신호 SWONi-1은 셀 어레이 제어 회로 CNTRLi-1 내에서 생성되는 신호이다.
NAND 게이트(512-1)는 OR 게이트(511-1)의 출력과, 신호 YA(0: 7)를 입력한다. NAND 게이트(512-1)의 출력은 인버터(513-1)을 거쳐 신호 CSL(0: 7)을 생성한다.
또, (0: 7)은 8 개의 신호 YA(0: 7)에 따라 8 개의 CSL 신호가 준비되는 것을 의미한다. 즉, 이 511-1, 512-1, 513-1로 이루어지는 회로 유닛이 8 개 설치된다.
OR 게이트(511-2)는 신호 SWONi와 신호 SWONi+1을 입력한다. 여기서의 신호 WONi+1이란, 신호 SWONi을 사용하는 셀 어레이에 대해 다른 쪽에 인접한 셀 어레이에 사용되는 신호이다. 즉, 신호 SWONi+1은 셀 어레이 제어 회로 CNTRLi+1 내에서 생성되는 신호이다.
NAND 게이트(512-2)는 OR 게이트(511-2)의 출력과, 신호 YA(8: 15)를 입력한다. NAND 게이트(512-2)의 출력은 인버터(513-2)를 거쳐 신호 CSL(8: 15)을 생성한다.
또, (8: 15)는 8 개의 신호 YA(8: 15)에 따라 8 개의 CSL 신호가 준비되는 것을 의미한다. 즉, 이 511-2, 512-2, 513-2로 이루어지는 회로 유닛이 8 개 설치된다.
도 8의 (a)∼(d)는 워드선 디코더(DECi)를 나타내는 회로도이다. 상기 도 4에 도시한 바와 같이, 각각의 셀 어레이는 512 개의 워드선 (512WL)으로 이루어진 것이다. 이에 의해, 9 비트로 하나의 셀 어레이 내의 각 워드선의 어드레스를 할당할 수 있다. 그 어드레스를 여기서는 A7 내지 A15로 한다.
도 8의 (a)의 회로에 대해 설명한다. 노드(40)는 P 채널 MOSFET(401)의 도통에 의해 밀 고전위 Vboot로 프리차지되어 있다. N 채널 MOSFET(405)의 도통에 의해 접지 전위가 제공될 때, 노드(40)는 워드선의 어드레스의 일부(A7∼A9)의 신호를 입력하고, NAND 논리를 얻는다.
MOSFET(401, 405)의 게이트 제어 신호 /RDPRC, RDACT는 도 5의 워드선 제어부(202)로부터 공급된다. 워드선 제어부(202)에 대해서는 구체예를 생략한다. 신호 /RDPRC는, 예를 들면 BNKi 신호에 동기한 프리차지 신호이다. 신호 RDACT는 어드레스 A7∼A9의 디코드의 기간, 접지 전위를 제공하는 제어 신호이다.
즉, 직렬 접속의 N 채널 MOSFET(402∼404)이 어드레스 A7∼A9의 신호를 각 게이트에 입력하고, 모두 온이면 접지 전위 "L", 하나라도 오프이면 고전위 Vboot의 "11"이 노드(40)의 레벨이 된다.
노드(40)의 레벨은 래치 회로에 래치된다. 래치 출력은 2 개의 인버터(IV1, IV2)를 거쳐 신호 WLDR(0: 7)이 되고, 상기 인버터(IV1)를 거쳐 신호 /WLDR(0: 7)이 된다.
또, (0: 7)은 WLDR 및 /WLDR 신호가 각각 8 개 존재하는 것을 의미하고 있다. 즉, 도 8의 (a)의 구성의 유닛은 어드레스 A7∼A9의 조합만큼, 즉 8개 존재한다.
상기 MOSFET(402∼404)의 각 게이트와 어드레스 A7∼A9의 신호의 결선 표시 G3는, 편의상, 상기 도 6의 결선 표시 G1에서 설명한 바와 동일하다. 즉, 어드레스 A7∼A9의 각 상보선의 8 가지의 조합의 결선이, 도 8의 (a)의 구성의 유닛 8 개에 대해 각각 배치된다.
도 8의 (b)의 회로에서, 나머지 워드선의 어드레스(A10∼A15)가 이용된다. NAND 게이트(406a)는 어드레스 A10과 A11의 패턴의 NAND 논리를 취한다. NAND 게이트(406a)의 출력은 인버터 IVa를 거쳐 PXA(0: 3)이 된다.
NAND 게이트(406b)는 어드레스 A12와 A13의 패턴의 NAND 논리를 취한다. NAND 게이트(406b)의 출력은 인버터(IVb)를 거쳐 PXB(0: 3)이 된다.
NAND 게이트(406c)는 어드레스 A14와 A15의 패턴의 NAND 논리를 취한다. NAND 게이트(406c)의 출력은 인버터(IVc)를 거쳐 PXC(0: 3)이 된다.
또, 각각의 (0: 3)은 PXA, PXB, PXC 신호가 각각 4개 존재하는 것을 의미하고 있다. 즉, 도 8의 (b)의 구성의 유닛은 어드레스의 조합만큼, 즉 4 개씩 존재한다.
즉, 상기 NAND 게이트(406a)와 어드레스 A10∼A11의 신호의 결선 표시 G4는, 편의상, 상기 도 6의 결선 표시 G1에서 설명한 바와 동일하다. 즉, 어드레스 A10, A11의 각 상보선의 4 가지의 조합의 결선이, NAND 게이트(406a) 및 인버터(IVa)의 구성의 유닛 4 개에 대해 각각 배치된다.
또, NAND 게이트(406b)와 어드레스 A12∼A13의 신호의 결선 표시 G5, NAND 게이트(406c)와 어드레스 A14∼A15의 신호의 결선 표시 G6에 관해서도, 상술한 결선 표시 G4의 설명과 마찬가지로 배치된다.
도 8의 (c)의 회로에 대해 설명한다. 노드(41)는 P 채널 MOSFET(407)의 도통에 의해 미리 고전위 Vboot로 프리차지되어 있다. N 채널 MOSFET(411)의 도통에 의해 접지 전위가 제공될 때, 노드(41)는 PXA(0: 3), PXB(0: 3), PXC(0: 3) 각 신호의 패턴의 NAND 논리를 취한다.
MOSFET(407, 411)의 게이트 제어 신호 /RDPRC, RDACT는 도 8의 (a)에서 설명한 바와 마찬가지의 신호이다. 즉, 신호 /RDPRC는, 예를 들면 BNKi 신호에 동기한 프리차지 신호이다. 신호 RDACT는 어드레스 A7∼A9의 디코드의 기간, 접지 전위를 제공하는 제어 신호이다.
즉, 직렬 접지의 N 채널 MOSFET(408∼411)이 PXA(0: 3), PXB(0: 3) 각 신호의 게이트 제어에 의해 모두 온되면 접지 전위 "L", 하나라도 오프되면 고전위 Vboot의 "H"가 노드(41)의 레벨이 된다.
노드(41)의 레벨은 래치 회로에 래치된다. 래치 출력은 인버터(IV3)를 거쳐 신호 /RDC(0: 63)이 된다. 또, (0: 63)은 /RDC 신호가 64 개 존재하는 것을 의미하고 있다. 즉, 도 8의 (c)의 구성의 유닛은 PXA(0: 3), PXB(0: 3), PXC(0: 3) 각 신호의 조합만큼, 즉 64 개 존재한다.
도 8의 (d)의 회로에 대해 설명한다. P 채널 MOSFET(413)은 그 소스에 신호 WLDR(0: 7)의 레벨이 공급된다. N 채널 MOSFET(414)은 그 소스에 접지 전위가 공급된다.
MOSFET(413, 414)은 함께 신호 /RDC(0: 63)에 의해 게이트 제어된다. MOSFET(413, 314)의 드레인의 접속 노드(43)와 접지 전위 간에, N 채널 MOSFET(415)의 도통 패스가 접속되어 있다. 이 MOSFET(415)의 게이트에는 신호 /WLDR(0: 7)의 레벨이 공급된다.
접속 노드(43)의 레벨은 워드선 구동 신호(0: 511)가 된다. 또, (0: 511)은 워드선 구동 신호가 워드선 개수만큼 512 개 존재하는 것을 의미하고 있다. 즉, 도 8의 (d)의 구성의 유닛은, /RDC(0: 63) WLDR(0: 3) [/WDLR(0: 3)은 일의적으로 결정됨]의 각 신호의 조합만큼, 즉 512개 존재한다.
도 9는 도 5에 도시한 셀 어레이 제어 회로 CNTRLi 및 워드선 디코더 DECi의 회로 동작을 도시한 파형도이다. 도 6 내지 도 8의 회로 구성에 도시한 주요 내부 신호도 도시하였다. 클럭 CLK에 동기하여 커맨드가 제공되며, ACT 신호가 발생되어 어드레스 Ai (여기서는, 로우 어드레스, 어레이계 어드레스, 컬럼계 어드레스)에 따라 회로 동작한다.
상술한 바와 같이 센스 제어부(203)로부터의 신호는 상세히 설명하지 않지만, 센스 앰프의 동작 활성화 신호인 BSAN, SAP를 도시하였다. 또, EQL의 각 제어 신호는 생략하였으나, 예를 들면 각 신호 S/AEQL, C/AEQL1, C/AEQL2가 액티브가 되는 개시 타이밍은 동일하게 한다. 그리고, 적어도 S/AEQL은 C/AEQL1, C/AEQL2보다 빠르게 액티브인 시간을 종료하고, 소정의 비트선과 이어지기 전에 다음의 액세스에 이용한다.
또한, 셀 어레이 제어 회로 CNTRLj는 셀 어레이 제어 회로 CNTRLi의 셀 어레이와는 인접하지 않으며, 원격의 셀 어레이의 셀 어레이 제어 회로이다. CNTRLj는 2 개째의 커맨드로부터 도시한 바와 같은 CNTRLi의 동작과 동일한 파형으로 동작한다.
도 10은, 이상과 같은 구성의 32 M비트의 기본 블럭으로부터, 512 M비트 메모리를 구성한 셀 어레이의 레이아웃 블럭도이다. 즉, 도 4에서 도시한 바와 같은 32M 비트 셀 어레이를 1 블럭으로 하여 도면과 같이 16 개 배치하여 구성된다. 각 블럭을 지정하는 데 있어서는, 4 비트의 어드레스가 필요하다.
도 11은 512 M비트의 어드레스를 구성하는 25 비트의 역할을 도시하고 있다. 도 4에서 설명한 바와 같이, 1 개의 워드선은, 메모리 셀 각각을 거쳐 2k (2048개)의 컬럼에 접속된다. 이들 컬럼이, 16 비트 I/O분의 페이지를 구성하게 된다. 즉, 128DQ 페어 (로컬 DQ선쌍) 중 8 DQ 페어가 하나의 I/O를 구성한다.
따라서, A0 내지 A6의 7 비트로 컬럼계 어드레스가 구성된다. 이 중, A0 내지 A2의 3 비트는 버스트 어드레스를 나타낸다. 8 DQ 페어가 하나의 I/O이므로, 최대 8 비트 버스트가 된다. 나머지 A3 내지 A6은 페이지 어드레스를 구성한다.
로우계의 어드레스를 설명한다. 이 예에서는, 셀 어레이는 512 개의 워드선으로 구성되므로, A7 내지 A15의 9 비트가 동일한 셀 어레이 Same 내의 워드선의 어드레스가 된다.
어레이계의 어드레스를 설명한다. A16 내지 A20의 5 비트는 32 M비트 셀 어레이 블럭 내의 셀 어레이를 식별하는 어드레스가 된다. 그 중에서, A16과 A17이, Same (동일 셀 어레이), Maighbor (인접 셀 어레이), Far (원격 셀 어레이)를 판정하기 위한 중심이 되는 비트이다. 이 어드레스의 관계는 도 4와 관련하여 설명한 대로 이다.
나머지 A18 내지 A20까지는, Far에 관한 비트이다. 또한, A21 내지 A24의 4 비트는, 512 M비트 메모리를 구성하는 중의 32 M비트 블럭의 하나를 지정하기 위한 블럭 어드레스이다.
이와 관련하여, A16 내지 A20에 그레이 코드를 채용하면, 어레이계의 어드레스 비트로부터 블럭 어드레스를 받은 나머지 비트의 1 비트의 변화의 유무를 Neighbor의 판정에 이용할 수 있다.
그런데, 이상의 셀 어레이의 구성에서는, 32 M 셀 어레이 블럭 (도 4)을 구성하는 물리적인 셀 어레이의 최소 단위, 즉 1 M 비트의 물리적인 셀 어레이에 준한 어드레스 설정을 하였다.
그러나, 워드선의 어드레스의 조합을 어떻게 설정하는 지에 따라, 32 M 셀 어레이 블럭 중의 논리적인 하나의 셀 어레이는, 논리적인 셀 어레이의 크기 이상이 된다. 이에 의해, 메모리의 자유도가 향상된다.
셀 어레이에 리던던시가 배치되어 있는 경우를 예로 들어 다음에 설명한다. 지금까지와 마찬가지로, 도 4 혹은 도 10의 구성의 셀 어레이를 사용하여 설명한다. 각 셀 어레이는, 512 개의 워드선 외에 불량 취급된 워드선 (이하, 불량 워드선이라 함)의 치환을 위한 스페어 워드선을 1개 이상 갖는다.
예를 들면 불량 워드선과 치환하는 경우, 스페어 워드선을 물리적인 최소의 셀 어레이 내에 한정하면, 지금까지 설명한 바와 같이, 32 M 비트 블럭 내에 32 개의 셀 어레이와 같은 물리적 구성과 일치한다.
상기한 경우, 불량 워드선의 치환이, 각각 작은 셀 어레이 내에 한정된다. 이 결과, 하나의 셀 어레이 내에 집중적으로 불량이 생긴 경우, 스페어의 치환이 불가능하여, 리던던시가 효율적으로 기능하지 않는다.
한편, 서로 이웃한 2 개의 셀 어레이간에 스페어 워드선과 불량 워드선의 치환을 자유롭게 행할 수 있도록 하면, 불량 워드선의 치환의 자유도는 상기의 배가 되어, 리던던시는 보다 효율적으로 기능한다.
따라서, 32 M비트 블럭의 셀 어레이 모든 워드선이, 어느 셀 어레이의 스페어 워드선과도 치환 가능한 시스템으로 하면, 리던던시의 기능은 최대가 된다. 이에 근거하면, 불량의 상태에 따라 어느 범위의 셀 어레이까지를 공통 스페어로서 치환할 지를 결정하면, 낭비없이 메모리 시스템을 실현할 수 있다.
즉, 리던던시의 사용 빈도에 따른 어드레스 설정에 의해, 논리적인 셀 어레이의 크기를 변화시킬 수 있는 메모리 시스템의 개념을 본 발명에 적용할 수 있다.
상기 구성에 의해, 셀 어레이의 수는 불량이 없으면 최대로 한다 (논리적인 셀 어레이와 일치시킴). 또한, 불량이 있는 경우는, 불량의 상태에 따라 논리적인 셀 어레이의 수를 감소시킨다. 이와 같이 하여 메모리 디바이스로서의 양품의 확보가 가능하다.
도 12의 (a)∼(f)는 각각 불량의 상태에 따라 설정되는 논리적 셀 어레이를 도시한 개념도이다.
도 12의 (a)는 모든 불량의 치환이 물리적인 셀 어레이 내에서 끝나 있는 경우이다. 논리적 셀 어레이와 물리적 셀 어레이가 일치하고 있다. 도 11의 구성과 동일하다.
도 12의 (b)는 2 개의 물리적 셀 어레이의 사이에서 불량의 치환을 자유롭게 행할 수 있는 경우를 나타낸다. 만일, 도 12의 (a)와 같은 물리적 셀 어레이에 따른 워드선의 어드레스를 설정하면, 2 개를 합친 물리적 셀 어레이 중, 어느 셀 어레이에 스페어 워드선을 귀속시킬 지는, 어드레스만으로는 결정되지 않는다. 따라서, 사선으로 구별한 각각 2 개의 물리적 셀 어레이가, 하나의 논리적 셀 어레이에 상당하도록, 논리적 어드레스의 매핑이 필요하다.
도 12의 (c)는 4 개의 물리적 셀 어레이간에서 불량의 치환을 자유롭게 행할 수 있는 경우를 도시한다. 만일, 도 12의 (a)와 같은 물리적 셀 어레이에 따른 워드선의 어드레스를 설정하면, 2 개를 합친 물리적 셀 어레이 중, 어느 셀 어레이에 스페어 워드선을 귀속시킬 지는, 어드레스만으로는 결정되지 않는다. 따라서, 사선으로 구별한 각각 2 개의 물리적 셀 어레이가, 하나의 논리적 셀 어레이에 상당하도록, 논리적 어드레스의 매핑이 필요하다.
도 12의 (d)는 8 개의 물리적 셀 어레이간에서 불량의 치환을 자유롭게 행할 수 있는 경우를 도시한다. 만일 도 12의 (a)와 같은 물리적 셀 어레이에 따른 워드선의 어드레스를 설정하면, 8 개 합친 물리적 셀 어레이 중, 어느 셀 어레이에 스페어 워드선을 귀속시킬 지는, 어드레스만으로는 결정되지 않는다. 따라서, 사선으로 구별한 각각 8 개의 물리적 셀 어레이가, 하나의 논리적 셀 어레이에 상당하도록, 논리적 어드레스의 매핑이 필요하다.
도 12의 (e)는 16 개의 물리적 셀 어레이간에서 불량의 치환을 자유롭게 행할 수 있는 경우를 도시한다. 만일 도 12의 (a)와 같은 물리적 셀 어레이에 따른 워드선의 어드레스를 설정하면, 16 개 합친 물리적 셀 어레이 중, 어느 셀 어레이에 스페어 워드선을 귀속시킬지는, 어드레스만으로는 결정되지 않는다. 따라서, 사선으로 구별한 각각 16 개의 물리적 셀 어레이가, 하나의 논리적 셀 어레이에 상당하도록, 논리적 어드레스의 매핑이 필요하다.
도 12의 (f)는 32 M비트 블럭 전체의 물리적 셀 어레이간에서 불량 치환을 자유롭게 행할 수 있는 경우를 도시한다. 만일 도 12의 (a)와 같은 물리적 셀 어레이에 따른 워드선의 어드레스를 설정하면, 블럭 전체의 물리적 셀 어레이 중, 어느 셀 어레이에 스페어 워드선을 귀속시킬지는, 어드레스만으로는 결정되지 않는다. 따라서, 블럭 전체의 물리적 셀 어레이가 하나의 논리적 셀 어레이에 상당하도록, 논리적 어드레스의 매핑이 필요하다.
도 13의 (a)∼(f)는 상기한 도 12의 (a)∼(f) 각각에 대응시켜, 로우계 어드레스의 할당을 도시한 개념도이다. 여기서의 설명 상, 컬럼계의 어드레스는 생략하고 있다.
각각, 상기 도 12의 (a)∼(f)에 도시된 각 논리적 셀 어레이에 따른 어드레스 설정이 이루어져 있다. 또한, 고속 사이클을 실현하기 위한, Same (동일 셀 어레이), Neighbor (인접 셀 어레이), Far (원격 셀 어레이)의 판정 비트도 필요에 따라 설치된다.
도 12의 (a) 내지 도 12의 (f)로의 변환에서, 하나의 논리적 셀 어레이를 구성하는 논리적 셀 어레이의 수가 증가해 간다는 점을 주목한다. 이 결과, 도 13의 (a) 내지 도 13의 (f)로의 변환에서는, 필연적으로, Same의 워드선 어드레스의 비트는 증가해 가고, N과 N-sup.의 비트가 보다 상위로 이동한다. 도 13의 (f)에 이르러서는, 인접 셀 어레이의 개념이 없어지게 된다.
이와 같이, 어드레스의 할당에 따라 메모리 동작에 대응하는 셀 어레이 구성을 알 수 있다. 이 어드레스의 할당에 따라 도시하지 않은 메모리 컨트롤러는 어레이계 어드레스의 비트 범위를 변경한다. 이에 의해, 액세스 대상의 셀 어레이에 관한 Same, Neighbor, Far의 판정이 가능하다. 또한, 그레이 코드를 이용하는 경우는, 블럭 어드레스를 제외한 어레이계 어드레스가 1 비트 변화한 경우만이 Neighbor가 된다.
상기 구성에 의하면, 셀 어레이 내에서 동시에 센스되는 셀이 속하는 워드선은, 불량이었을 때에 스페어 워드선으로 치환된다. 이 스페어 워드선을 포함하는 셀 어레이를 새로운 셀 어레이로서 동일 셀 어레이, 인접 셀 어레이, 원격 셀 어레이를 결정할 수 있다. 이에 의해, 리던던시가 사용되어도 혹은 사용되지 않아도, 본 발명이 제공하는 커맨드간의 사이클의 규정으로 메모리 동작시킬 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 임의의 어드레스 액세스의 커맨드간의 사이클 수는 최소로 할 수 있다. 메모리의 컨트롤러 (예를 들면 CPU 등) 측에서, 액세스되는 셀 어레이의 위치 관계 (동일 셀 어레이 간의 액세스인지, 인접 셀 어레이간의 액세스인지, 원격 셀 어레이간의 액세스인지)를 특정 어드레스의 변화로부터 판별시켜, 액세스 커맨드의 메모리 측에 도입되는 타이밍을 필요 최소한의 사이클로 규정하는 것이 가능해지기 때문이다. 이 때문에, 대폭적으로 데이터 전송 효율을 향상시킬 수 있다.
이상, 설명한 바와 같이, 본 발명에 의하면, 액세스하는 셀 어레이의 위치 관계를 어드레스의 변화로부터 판별하여 커맨드간의 사이클 수를 필요 최소한으로 최적화하므로, 대폭적으로 데이터 전송 효율이 향상되는 고속 사이클 클럭 동기 메모리 및 메모리 시스템을 제공할 수 있다.

Claims (29)

  1. 각각 복수의 메모리 셀로 이루어진 복수의 셀 어레이와;
    상기 셀 어레이의 사이에서 공유되는 센스 앰프 회로부와;
    임의의 상기 메모리 셀을 지정하기 위해 동시에 행 및 열의 어드레스가 입력되고, 상기 복수의 셀 어레이마다 액세스 동작을 독립하여 제어하는 셀 어레이 제어 회로와;
    제1 커맨드에 따라 포착된 상기 어드레스에 대하여, 연속되는 제2 커맨드에 따라 포착된 상기 어드레스 중 특정 비트의 변화의 유무에 따라, 상기 제1, 제2 커맨드에서의 각각의 액세스가 동일 셀 어레이 내의 액세스, 또는 인접 셀 어레이 사이의 액세스, 또는 원격 셀 어레이 사이의 액세스로 되는지가 판별될 수 있도록 한 상기 복수의 셀 어레이의 어드레스 구성
    을 포함하되,
    상기 제1, 제2 커맨드 사이의 클럭 사이클 수가 동일 셀 어레이 내 ≥ 인접 셀 어레이 사이 ≥ 원격 셀 어레이 사이의 대소 관계를 만족하는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리.
  2. 제1항에 있어서, 클럭에 동기하여 상기 커맨드를 포착하는 사이클을 지정하고, 적어도 그 클럭의 반주기 전의 기간에서 일정 레벨을 계속 유지하는 커맨드 포착 타이밍을 지시하는 신호를 갖는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리.
  3. 제1항에 있어서, 상기 커맨드에 의해 선두의 메모리 셀의 어드레스를 제공하면 연속되는 어드레스의 액세스가 가능한 버스트 액세스 동작을 갖는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리.
  4. 제1항에 있어서, 상기 커맨드를 제공하고 나서 데이터의 송수신을 행하는 클럭 사이클까지의 기간인 레이턴시가, 데이터 판독 동작과 데이터 기록 동작에서 동일한 것을 특징으로 하는 고속 사이클 클럭 동기 메모리.
  5. 제1항에 있어서, 상기 어드레스 구성은 상기 셀 어레이 각각의 물리적인 위치를 나타내고, 인접 셀 어레이 사이에서는 1 비트만의 변화로 되는 그레이 코드를 이용하여 코드화되어 있는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리.
  6. 제1항에 있어서, 상기 셀 어레이에서 상기 센스 앰프 회로부에서 동시에 센스되는 셀이 속하는 워드선이 불량 취급된 때에 치환되는 적어도 1개의 스페어 워드선을 갖고, 상기 어드레스 구성에 의해 임의의 스페어 워드선으로 치환되는 워드선의 셀 어레이를 새로운 셀 어레이로 하여 동일 셀 어레이, 인접 셀 어레이, 원격 셀 어레이를 결정하는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리.
  7. 각각 복수의 메모리 셀로 이루어진 복수의 셀 어레이와;
    상기 셀 어레이의 사이에서 공유되는 센스 앰프와;
    임의의 상기 메모리 셀을 지정하기 위해 동시에 행 및 열의 어드레스가 입력되고, 상기 복수의 셀 어레이마다 액세스 동작을 독립하여 제어하는 셀 어레이 제어 회로
    를 포함하되,
    클럭에 동기하여 커맨드를 포착하는 사이클을 지정하고, 적어도 그 클럭의 반주기 전의 기간에서 일정 레벨을 계속 유지하는 커맨드 취입 타이밍을 지시하는 신호가 이용되고, 선두의 메모리 셀의 어드레스를 제공하면 연속되는 어드레스의 액세스가 가능한 버스트 액세스 동작을 갖는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리.
  8. 제7항에 있어서, 상기 커맨드의 포착에 관하여, 제1 커맨드에 따라 포착된 어드레스에 대하여, 연속되는 제2 커맨드에 따라 포착된 어드레스 중 특정 비트의 변화의 유무에 따라, 상기 제1, 제2 커맨드에서의 각각의 액세스가 동일 셀 어레이 내의 액세스, 또는 인접 셀 어레이 사이의 액세스, 또는 원격 셀 어레이 사이의 액세스로 되는지가 판정될 수 있고, 상기 제1, 제2 커맨드 사이의 클럭 사이클 수가 동일 셀 어레이 내 ≥ 인접 셀 어레이 사이 ≥ 원격 셀 어레이 사이의 대소 관계를 만족하는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리.
  9. 제7항에 있어서, 액세스 커맨드를 제공하고 나서 데이터의 송수신을 행하는 클럭 사이클까지의 기간인 레이턴시가, 데이터 판독 동작과 데이터 기록 동작에서 동일한 것을 특징으로 하는 고속 사이클 클럭 동기 메모리.
  10. 제8항에 있어서, 상기 셀 어레이의 물리적인 위치를 나타내는 어드레스가 인접 셀 어레이 사이에서는 1 비트만의 변화로 되는 그레이 코드를 이용하여 코드화되어 있는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리.
  11. 제10항에 있어서, 상기 셀 어레이에서 상기 센스 앰프 회로부로 동시에 센스되는 셀이 속하는 워드선이 불량 취급된 때에 치환되는 적어도 1개의 스페어 워드선을 갖고, 어떤 스페어 워드선으로 치환되는 워드선의 셀 어레이를 새로운 셀 어레이로 하여 동일 셀 어레이, 인접 셀 어레이, 원격 셀 어레이를 결정하는 어드레스를 갖는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리.
  12. 복수의 메모리 셀로 이루어진 복수의 셀 어레이를 갖고 임의의 상기 메모리 셀을 지정하기 위해 동시에 행 및 열의 어드레스가 입력되고, 상기 복수의 셀 어레이마다 액세스 동작을 독립하여 제어하는 메모리부와;
    클럭 신호에 동기하여 상기 메모리부 내의 임의의 메모리 셀을 선택하기 위한 어드레스 신호 및 상기 메모리부를 제어하기 위한 커맨드 신호를 동시에 상기 메모리부에 공급하는 메모리 컨트롤러부
    를 포함하되,
    상기 메모리 컨트롤러부는 상기 메모리부로의 제1 커맨드에 따라 포착되는 어드레스 신호와, 연속되는 제2 커맨드에 따라 포착되는 어드레스 신호 중 특정 비트의 변화에 의해, 상기 제1과 제2 커맨드 간의 클럭 사이클 수를 변화시키는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리의 메모리 시스템.
  13. 제12항에 있어서, 상기 메모리 컨트롤러부는 상기 커맨드 신호를 상기 메모리부에 포착하는 사이클을 지정하기 위한, 커맨드 포착 타이밍을 지시하는 신호를 상기 메모리부에 공급하는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리의 메모리 시스템.
  14. 제13항에 있어서, 상기 메모리 컨트롤러부는 상기 제1, 제2 커맨드에서의 각각의 액세스가 동일 셀 어레이 내의 액세스, 또는 인접 셀 어레이 사이의 액세스, 또는 원격 셀 어레이 사이의 액세스로 되는지를 판별하고, 상기 제1, 제2 커맨드 사이의 클럭 사이클 수가 동일 셀 어레이 내 ≥ 인접 셀 어레이 사이 ≥ 원격 셀 어레이 사이의 대소 간계를 만족하도록, 상기 커맨드 포착 타이밍을 지시하는 신호를 제어하는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리의 메모리 시스템.
  15. 제12항 또는 제14항에 있어서, 상기 메모리 컨트롤러부는 상기 메모리부에 대하여 상기 커맨드에 의해 선두의 메모리 셀의 어드레스를 제공하면 연속되는 어드레스를 액세스하도록, 버스트 액세스 동작의 제어가 가능한 고속 사이클 클럭 동기 메모리의 메모리 시스템.
  16. 제12항에 있어서, 상기 메모리 컨트롤러부가 상기 메모리부에 대한 상기 커맨드의 부여로부터 데이터의 송수신을 행하는 클럭 사이클까지의 기간인 레이턴시가, 데이터 판독 동작과 데이터 기록 동작에서 동일하게 제어되는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리의 메모리 시스템.
  17. 제12항에 있어서, 상기 메모리부는 상기 셀 어레이의 물리적인 위치를 나타내는 어드레스가 인접 셀 어레이 사이에서는 1 비트만의 변화로 되는 그레이 코드를 이용하여 코드화되어 있는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리의 메모리 시스템.
  18. 제14항에 있어서, 상기 메모리부는 상기 셀 어레이에서 상기 센스 앰프 회로부에서 동시에 센스되는 셀이 속하는 워드선이 불량 취급된 때에 치환되는 적어도 1개의 스페어 워드선을 갖고, 상기 메모리 컨트롤러부는 상기 어드레스 신호에 의해 임의의 스페어 워드선으로 치환되는 워드선의 셀 어레이를 새로운 셀 어레이로 하여 동일 셀 어레이, 인접 셀 어레이, 원격 셀 어레이를 결정하는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리의 메모리 시스템.
  19. 제15항에 있어서, 상기 메모리부는 상기 셀 어레이에서 상기 센스 앰프 회로부에서 동시에 센스되는 셀이 속하는 워드선이 불량 취급된 때에, 상기 불량 취급되는 워드선을 치환하는 적어도 1개의 스페어 워드선을 갖고, 상기 메모리 컨트롤러부는 상기 어드레스 신호에 의해 임의의 스페어 워드선으로 치환되는 워드선의 셀 어레이를 새로운 셀 어레이로 하여, 상기 제1 커맨드와 상기 제2 커맨드 사이의 클럭 사이클 수를 결정하는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리의 메모리 시스템.
  20. 각각 복수의 메모리 셀로 이루어진 복수의 셀 어레이와;
    인접하는 셀 어레이에 의해 공유되는 센스 앰프 회로부와;
    상기 메모리 셀 중 소망의 것을 지정하기 위한 어드레스 정보 신호로서, 상기 어드레스 포맷에 따라 구성된 어드레스 정보 신호를 수신하고, 상기 어드레스 정보 신호에 따라 상기 센스 앰프 회로를 제어하는 셀 어레이 제어 회로
    를 포함하되,
    상기 복수의 셀 어레이는 복수의 비트로 이루어진 어드레스 포맷에 따라 위치 결정되어 있고,
    제1 커맨드와, 상기 제1 커맨드에 이어서 제2 커맨드가 상기 메모리에 제공된 때, 상기 어드레스 포맷의 소정 비트는 상기 제1 커맨드에 따라 제공된 제1 어드레스 정보 신호와 상기 제2 커맨드에 따라 제공된 제2 어드레스 정보 신호를 비교함으로써, 제1 어드레스 정보 신호에 대응하는 제1 셀 어레이와 제2 어드레스 정보 신호에 대응하는 제2 셀 어레이가 동일 셀 어레이인지, 공통의 센스 앰프부를 갖는 인접하는 셀 어레이인지, 공통의 센스 앰프부를 갖지 않는 원격된 셀 어레이인지를 식별하기 위한 정보를 제공하는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리.
  21. 제20항에 있어서, 상기 제1 셀 어레이와 상기 제2 셀 어레이가 동일 셀 어레이인지, 인접하는 셀 어레이인지, 원격된 셀 어레이인지에 의해, 상기 제1 어드레스 정보 신호에 대응하는 제1 커맨드가 입력된 후 상기 제2 어드레스 정보 신호에 대응하는 제2 커맨드가 공급될 때까지의 커맨드 사이클 수가 다른 것을 특징으로 하는 고속 사이클 클럭 동기 메모리.
  22. 제21항에 있어서, 상기 어드레스 포맷 중 소정의 비트는 원격 셀 어레이인지의 여부를 나타내는 적어도 1 비트로 이루어진 원격 셀 어레이 식별 비트와, 인접 셀 어레이인지의 여부를 나타내는 2 비트로 이루어진 인접 셀 어레이 식별 비트를 포함하는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리.
  23. 제22항에 있어서, 상기 어드레스 포맷은 그레이 코드를 이용하여 결정되는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리.
  24. 제23항에 있어서, 상기 제1 어드레스 정보 신호와 상기 제2 어드레스 정보 신호를 비교한 경우에 있어서, 상기 원격 셀 어레이 식별 비트 및 상기 인접 셀 어레이 식별 비트가 동일한 경우에는 상기 제1 셀 어레이와 상기 제2 셀 어레이는 동일 셀 어레이이고, 상기 원격 셀 어레이 식별 비트 및 상기 인접 셀 어레이 식별 비트 중 어느 1 비트만이 다른 경우에는 상기 제1 셀 어레이와 상기 제2 셀 어레이는 인접하는 셀 어레이이고, 상기 원격 셀 어레이 식별 비트 및 상기 인접 셀 어레이 식별 비트 중 적어도 2 비트가 다른 경우에는 상기 제1 셀 어레이와 상기 제2 셀 어레이는 원격된 셀 어레이인 것을 특징으로 하는 고속 사이클 클럭 동기 메모리.
  25. 제21항에 있어서, 상기 어드레스 포맷 중 소정 비트는 동일 셀 내의 워드선 중 어느 1개를 특정하기 위한 적어도 1 비트로 이루어진 워드선 식별 비트를 포함하고, 상기 복수의 메모리 셀 어레이 각각은 적어도 1개의 스페어 워드선을 갖고, 소정수의 인접하는 셀 어레이는 각각 1개의 논리적 셀 어레이를 구성하며, 상기 논리 셀 어레이 내의 불량 워드선은 상기 논리적 셀 어레이에 포함되는 어느 하나의 셀 어레이 중 어느 하나의 스페어 워드선으로도 치환 가능하고, 상기 원격 셀 어레이 식별 비트의 비트 수 및 상기 워드선 식별 비트는 상기 논리적 셀 어레이를 구성하는 셀 어레이 수에 따라 결정되는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리.
  26. 제25항에 있어서, 상기 셀 어레이 각각은 2L개의 워드선을 갖고, 상기 셀 어레이의 총수는 2M개이며, 상기 1개의 논리적 셀 어레이를 구성하는 셀 어레이의 수는 2N개일 때, 상기 원격 셀 어레이 식별 비트의 비트수는 2M-2-N개이고, 상기 워드선 식별 비트의 비트수는 2L+N개이고, 여기서 M≥4이고 N≥1인 것을 특징으로 하는 고속 사이클 클럭 동기 메모리.
  27. 제25항에 있어서, 상기 인접 셀 어레이 식별 비트를 구성하는 비트는 상기 워드선 식별 비트를 구성하는 비트보다 상위 비트이고, 상기 원격 셀 어레이 식별 비트를 구성하는 비트는 상기 인접 셀 어레이 식별 비트를 구성하는 비트보다 상위 비트인 것을 특징으로 하는 고속 사이클 클럭 동기 메모리.
  28. 적어도 1개의 청구항 제21항에 따른 고속 사이클 클럭 동기 메모리와,
    상기 적어도 1개의 청구항 제21항에 따른 고속 사이클 클럭 동기 메모리를 제어하기 위한 메모리 제어부
    를 포함하되,
    상기 메모리 제어부는 상기 어드레스 포맷 중 소정 비트에 의해 제공된 정보에 기초하여, 상기 제1 커맨드와 상기 제2 커맨드 사이의 커맨드 사이클을 결정하는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리의 메모리 시스템.
  29. 제28항에 있어서, 상기 제1 커맨드와 제2 커맨드 사이의 커맨드 사이클이,
    동일 셀 어레이가 액세스되는 경우의 커맨드 사이클 ≥ 인접 셀 어레이가 액세스되는 경우의 커맨드 사이클 ≥ 원격 셀 어레이가 액세스되는 경우의 커맨드 사이클
    의 관계를 만족하는 것을 특징으로 하는 고속 사이클 클럭 동기 메모리의 메모리 시스템.
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