CN111798888B - 用于感测放大器的补偿的设备及方法 - Google Patents

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Abstract

公开了用于感测放大器的补偿(例如，阈值电压补偿)的设备和方法。在确定存储器地址是否从主存储器重新映射到冗余存储器的同时，同时补偿用于访问所述主存储器的主存储器感测放大器和用于访问所述冗余存储器的冗余存储器感测放大器。在确定之后，对未被用于访问与所述存储器地址对应的所述存储器的感测放大器(例如，主存储器感测放大器和/或冗余存储器感测放大器)进行预充电。

Description

用于感测放大器的补偿的设备及方法
技术领域
本公开涉及一种用于感测放大器的补偿的设备和方法。
背景技术
存储装置被构造成具有至少在逻辑上以行和列排列的存储器单元的一或多个阵列。每个存储器单元将数据存储为电荷，所述电荷由与所述存储器单元关联的数字线访问。存储器单元被访问时，由于电荷而引起的数字线上的电压更改可以被感测放大器感测到和放大，以指示存储在存储器单元中的数据状态的值。
常规感测放大器通常被耦合到大量存储器单元(未示出)被连接到的一对互补数字线。在感测操作期间，在所述对数字线之间由被访问的存储器单元的电荷造成的电压差被感测放大器感测到和放大。然而，感测放大器的晶体管组件的随机阈值电压失配能够促使感测放大器错误地放大输入信号。
阈值电压补偿电路可与感测放大器被包含在一起以补偿在感测放大器的组件之间的阈值电压差。对感测放大器内的电路组件之间的阈值电压差的补偿可减轻在感测放大器的电路组件之间性能的小变化的影响(例如，由于工艺、电压和温度(PVT)变化)并且改进可靠性。
然而，补偿感测放大器通常在访问操作期间要求另外的时间。补偿感测放大器需要的另外的时间可以延迟访问时间并且减慢提供数据的速率，这可能是不希望的。
因此，希望的是可以改进用于包含感测放大器补偿的访问操作的访问时间。
发明内容
本公开的一些实施例提供一种设备，其包含：存储器阵列，包含主存储器和冗余存储器；用来访问主存储器的主存储器感测放大器；用来访问冗余存储器的冗余存储器感测放大器；冗余地址电路，被配置成将接收到的存储器地址与冗余存储器地址信息进行比较，所述冗余存储器地址信息标识从主存储器重新映射到冗余存储器的存储器地址；第一感测放大器补偿控制电路，被配置成控制对主存储器感测放大器的阈值电压补偿；以及第二感测放大器补偿控制电路，被配置成控制对冗余存储器感测放大器的阈值电压补偿，第一感测放大器补偿控制电路和第二感测放大器补偿控制电路控制阈值电压补偿以同时补偿主存储器感测放大器和所述冗余存储器感测放大器，并且基于由冗余地址电路进行的地址比较，对主存储器感测放大器或冗余存储器感测放大器进行预充电。
本公开的一些实施例提供一种设备，其包含：主存储器感测放大器，包含被配置成补偿主存储器感测放大器的阈值电压补偿电路；冗余存储器感测放大器，包含被配置成补偿冗余存储器感测放大器的阈值电压补偿电路；冗余地址电路，被配置成将存储器地址与有缺陷的存储器地址进行比较，以确定存储器地址是否已被重新映射到冗余存储器；以及感测放大器补偿控制电路，被配置成控制阈值电压补偿电路以在冗余地址电路已确定存储器地址是否已被重新映射到冗余存储器前同时补偿相应感测放大器，并且进一步被配置成在冗余地址电路已确定存储器地址是否已被重新映射到冗余存储器之后，促使主存储器感测放大器和冗余存储器感测放大器至少之一返回到被补偿之前的状态。
本公开的一些实施例提供一种方法，其包含：接收存储器地址；同时补偿主存储器感测放大器与冗余存储器感测放大器；将存储器地址与冗余存储器地址信息进行比较，以确定存储器地址是否与冗余存储器地址信息匹配；以及至少部分基于存储器地址与冗余存储器地址信息的比较，对冗余存储器感测放大器或主存储器感测放大器进行预充电。
附图说明
图1是根据本公开的实施例的半导体装置的示意性框图。
图2是根据本公开的实施例的感测放大器和一对互补数字线的示意图。
图3是根据本公开的实施例的冗余地址电路和感应放大器补偿控制电路的框图。
图4A和4B是根据本公开的实施例的用于示例操作的存储器单元阵列的一部分和几组感测放大器的图形。
图5A和5B是根据本公开的实施例的用于示例操作的存储器单元阵列的一部分和几组感测放大器的图形。
图6是根据本公开的实施例的用于示例操作的存储器单元阵列的一部分和几组感测放大器的图形。
具体实施方式
下面将参照附图，详细地解释在本公开的各种实施。以下详细描述参考了附图，附图以说明的方式示出了本公开的特定方面和实施例。所述详细描述包含充分的细节以使得本领域技术人员能够实践本公开的实施例。可以利用其它实施例，并且可以在不脱离本公开的范围的情况下进行结构、逻辑和电气更改。由于一些公开的实施例能够与一或多个其它公开的实施例组合以形成新的实施例，因此，本文中公开的各种实施例未必是相互排斥的。
图1是根据本公开的实施例的半导体装置100的示意性框图。半导体装置100可以包含时钟输入电路105、内部时钟生成器107、地址命令输入电路115、地址解码器120、命令解码器125、多个行(例如，第一访问线)解码器130、包含感测放大器150和传输门195的存储器单元阵列145、多个列(例如，第二访问线)解码器140、多个读取/写入放大器165、输入/输出(I/O)电路170及电压生成器190。半导体装置100可以包含多个外部端子，包含耦合到命令/地址总线110的地址和命令端子、时钟端子CK和/CK、数据端子DQ、DQS和DM及电力供应端子VDD、VSS、VDDQ和VSSQ。在一些示例中，与命令/地址总线110关联的端子和信号线可以包含被配置成接收命令信号的第一组端子和信号线和被配置成接收地址信号的单独的第二组端子和信号线。在其它示例中，与命令和地址总线110关联的端子和信号线可以包含被配置成接收命令信号和地址信号两者的共用端子和信号线。半导体装置可以被安装在例如存储器模块基板、母板或诸如此类的基板上。
存储器单元阵列145包含多个存储体BANK0-N，其中N是诸如3、7、15、31等的正整数。每个存储体BANK0-N可以包含多个字线WL、多个数字线DL和布置在多个字线WL和多个数字线DL的交叉点处的多个存储器单元MC。字线通常可以对应于存储器的行，并且数字线DL通常可以对应于存储器的列。存储器单元阵列145包含被指定为主存储器和被指定为冗余存储器的存储器。与主存储器对应的存储器地址可被重新映射到冗余存储器。例如，在主存储器有缺陷时，可以将用于有缺陷的主存储器的存储器地址重新映射到功能冗余存储器，由此修复有缺陷的主存储器。
用于每个存储体BANK0-N的字线WL的选择由对应行解码器130执行，并且数字线DL的选择由对应列解码器140执行。多个感测放大器150被耦合到对应数字线DL并且被耦合到至少一个相应的本地I/O线对LIOT/B。本地I/O线经由充当开关的传输门TG 195被耦合到至少两个主I/O线对MIOT/B中的相应一个。可以基于来自解码器电路的控制信号来操作感测放大器150和传输门TG 195，所述解码器电路可以包含命令解码器120、行解码器130、列解码器140、存储体BANK0-N的存储器单元阵列145的任何控制电路或其任何组合。
在一些示例中，多个感测放大器150可以包含补偿在感测放大器150的组件之间的阈值电压差的阈值电压补偿电路。随着电路组件变得更小，时钟速度变得更快，并且电压/功率消耗要求被降低，在感测放大器150的电路组件之间性能的小变化(例如，由于工艺、电压和温度(PVT)变化)可以降低半导体装置100的操作可靠性。为减轻这些变化的影响，补偿这些阈值电压Vt差中的一些可以包含在激活感测放大器150以感测数据以便准备访问操作(例如，读取操作、写入操作等)之前，使用感测放大器150的内部节点来偏置耦合到感测放大器150的数字线DL和DLb，所述内部节点被配置成将感测的数据提供到输出(例如，连线节点)。数字线DL和DLb的偏置可以是基于在感测放大器150的至少两个电路组件(例如，晶体管)之间的阈值差。同时，补偿在感测放大器150内的电路组件之间的阈值电压Vt差可改进可靠性。
感测放大器阈值电压补偿可以至少部分地由感测放大器补偿控制电路135控制。感测放大器补偿控制电路135可以控制用于补偿操作的电路。在本公开的一些实施例中，感测放大器补偿控制电路135可以控制补偿电路以同时补偿用于访问主存储器和用于访问冗余存储器的感测放大器。例如，在本公开的一些实施例中，感测放大器补偿控制电路135可以控制何时感测放大器补偿被启动以及何时感测放大器被返回到非活跃状态(例如，预充电)。
命令/地址输入电路115可以经由命令/地址总线110在命令/地址端子处从外部接收地址信号和存储体地址信号，并且将地址信号和存储体地址信号传送到地址解码器120。地址解码器120可以对从地址/命令输入电路115接收的地址信号进行解码，并且将行地址信号XADD提供到行解码器130和将列地址信号YADD提供到列解码器140。地址解码器120还可以接收存储体地址信号并且将存储体地址信号BADD提供到行解码器130和列解码器140。
命令/地址输入电路115可以经由命令/地址总线110在命令/地址端子处从外部(例如，存储器控制器105)接收命令信号，并且将命令信号提供到命令解码器125。命令解码器125可以解码命令信号并且生成各种内部命令信号。内部命令信号可以被用来控制半导体装置100的各种电路的操作和定时。例如，内部命令信号可以包含用以控制电路对选定字线和数字线执行访问操作的行和列命令信号，诸如读取命令或写入命令。
因此，在向半导体装置100发出行激活命令和及时为存储体地址和行地址供应激活命令，并且及时为列地址供应读取命令时，可以执行读取操作。评估行地址和列地址(例如，与存储的缺陷地址进行比较)以确定是访问主存储器还是冗余存储器。一旦确认，读取数据便从由行地址和列地址指定的存储器单元阵列145中的存储器单元被读取。读取/写入放大器165可以接收读数据DQ和将读取数据DQ提供到IO电路170。IO电路170可以经由数据端子DQ、DQS和DM将读取数据DQ与在DQS处的数据选通信号和在DM处的数据屏蔽信号一起提供到外部。类似地，在向半导体装置100发出行激活命令和及时地为存储体库地址和行地址供应激活命令，并且及时为列地址供应写入命令时，执行写入操作。评估行地址和列地址以确定是访问主存储器还是冗余存储器。输入/输出电路170可以在数据端子DQ、DQS、DM处接收写入数据及在DQS处的数据选通信号和在DM处的数据屏蔽信号，并且经由读取/写入放大器165将写入数据提供到存储器单元阵列145。写入数据可以在由行地址和列地址指定的存储器单元中被写入。
为帮助确保半导体装置100的可靠性，测试了存储器单元阵列145的存储器单元以检测有缺陷的单元。通常，为修复存储器的行或列(例如，主存储器的行或列)，存储器单元阵列145可以包含能够分别为存储器的有缺陷的行或列被交换的冗余存储器的行和列。为维持哪些行或列已被替换，半导体装置100可以包含冗余地址电路155。冗余地址电路155可以包含用于存储器单元阵列145的每个存储体的电路。
冗余地址电路155可以包含被配置成存储对应于已被确定为有缺陷的主存储器的行或列的行地址及列地址的电路。冗余地址电路155还可以包含将行地址XADD与存储的有缺陷的行地址进行比较(例如，和/或将列地址YADD与存储的有缺陷的列地址进行比较)以检测匹配的电路。冗余地址电路155可以响应于基于所述比较而检测到与行地址XADD关联的存储器行有缺陷而将活跃XMATCH信号提供到行解码器130，并且可以响应于基于所述比较而检测到与列地址YADD关联的存储器列有缺陷而将活跃YMATCH提供到列解码器140。
响应于活跃XMATCH信号，行解码器130可以在执行前面讨论的操作时，将行地址XADD重定向到与存储器单元阵列145中冗余存储器的行关联的替换行地址。类似地，响应于活跃YMATCH信号，列解码器140可以在执行前述操作时将列地址YADD重定向到与存储器单元阵列145中冗余存储器的列关联的替换列地址。
转到对包含在半导体装置100中的外部端子的解释，时钟端子CK和/CK可以分别接收外部时钟信号和互补外部时钟信号。可以将外部时钟信号(包含互补外部时钟信号)供应到时钟输入电路105。时钟输入电路105可以接收外部时钟信号并且生成内部时钟信号ICLK。时钟输入电路105可以将内部时钟信号ICLK提供到内部时钟生成器107。内部时钟生成器107可以基于接收到的内部时钟信号ICLK和来自地址/命令输入电路115的时钟使能信号CKE来生成相控内部时钟信号LCLK。虽然不限于此，但DLL电路可以被用作内部时钟生成器107。内部时钟生成器107可以将相控内部时钟信号LCLK提供到IO电路170。IO电路170可以使用相位控制器内部时钟信号LCLK作为用于确定读取数据的输出定时的定时信号。
电力供应端子可以接收电力供应电压VDD和VSS。这些电力供应电压VDD和VSS可以被供应到电压生成器电路190。电压生成器电路190可以基于电力供应电压VDD和VSS来生成各种内部电压VPP、VOD、VBLP、NSA_BIAS、VARY、VPERI及诸如此类。内部电压VPP主要在行解码器130中被使用，内部电压VOD、VBLP、NSA_BIAS和VARY主要在存储器单元阵列145中包含的感测放大器150中被使用，以及内部电压VPERI在许多其它电路块中被使用。IO电路170可以接收电力供应电压VDD和VSSQ。例如，电力供应电压VDDQ和VSSQ可以分别是与电力供应电压VDD和VSS相同的电压。然而，专用电力供应电压VDDQ和VSSQ可以被用于IO电路170。
图2是根据本公开的实施例，包含感测放大器210和一对互补数字线DL 220和DLb221的存储器200的一部分的示意图。如图2中所示出的，感测放大器210被耦合到一对真实和互补数字(或比特)线DL 220和DLb 221。存储器单元240(0)-(n)可以通过相应访问装置(例如，晶体管)251(0)-(N)被选择性地耦合到数字线DL 221，并且存储器单元241(0)-(N)可以通过相应访问装置(例如，晶体管)250(0)-(N)被选择性地耦合到数字线DLb 221。字线WL 260(0)-(N)可以通过控制相应访问装置250(0)-(N)的栅极来控制存储器单元240(0)-(N)中的哪一个被耦合到数字线DL 220。类似地，字线WL 261(0)-(N)可以通过控制相应访问装置251(0)-(N)的栅极来控制存储器单元241(0)-(N)中的哪一个被耦合到数字线DLb221。可以经由控制信号270来控制感测放大器210，所述控制信号经由解码器电路(诸如命令解码器(例如，图1的命令解码器125)、行解码器(例如，图1的行解码器130)、列解码器(例如，图1的列解码器140)、存储器阵列控制电路(例如，图1的存储器存储体BANK0-N的存储器单元阵列145的控制电路)或其任何组合的任何一项)接收。
在一些示例中，感测放大器210包含阈值电压补偿电路，其在阈值电压补偿阶段期间补偿在感测放大器210的组件之间的阈值电压失配。为执行阈值电压补偿，感测放大器210可以在阈值电压补偿阶段对数字线DL 220和DLb 221进行预充电或偏置，使得在数字线DL 220与DLb 221之间的电压差近似等于在感测放大器210的至少两个电路组件之间的阈值电压差。在一些示例中，阈值电压差可以是基于感测放大器210的晶体管的阈值电压。对感测放大器210内的电路组件之间的阈值电压Vt差的补偿可以改进可靠性。
可以将字线WL 260(0)-(N)和261(0)-(N)中的某个字线WL设置为活跃状态，并且作为响应，可以启用访问装置250(0)-(N)和251(0)-(N)中的某个访问装置以将存储器单元240(0)-(N)和241(0)-(N)中的一个相应存储器单元耦合到数字线DL 220和DLb 221之一。可以激活感测放大器210以执行感测操作来感测被耦合的存储器单元的数据状态。也就是说，在感测操作期间，由耦合的存储器单元存储的数据状态被感测放大器210感测到和放大，以将数字线DL 220或数字线DLb 221之一驱动到与感测的数据状态对应的高或低电压电平，并且在感测操作期间将数字线DL 220和DLb 221中的另一数字线驱动到互补电压电平。
类似地，存储器单元241(0)-(N)中的存储器单元响应于相应字线261(0)-(N)变为活跃而通过相应访问装置251(0)-(N)被耦合到数字线DLb 221。由存储器单元存储的数据状态由感测放大器210感测到和放大，以将数字线DLb 221驱动到与感测的数据状态对应的高或低电压电平。在感测操作期间，将另一数字线DL 220驱动到互补电压电平(例如，高电压电平与低电压电平互补和低电压电平与高电压电平互补)。
图3是冗余地址电路300和感测放大器补偿控制电路310和320的框图。在本公开的一些实施例中，冗余地址电路300和感测放大器补偿控制电路310和320可以分别被包含在半导体装置100的冗余地址电路155中和包含在半导体装置100的感测放大器补偿控制电路135中。
由冗余地址电路300和感测放大器补偿控制电路310和320同时接收存储器地址。例如，从地址解码器(例如，图1的地址解码器120)提供行地址和/或列地址。
补偿控制电路310和320激活补偿电路以便为被用来访问与接收到的存储器地址对应的存储器的感测放大器提供感测放大器阈值电压补偿。用于用来访问主存储器的感测放大器(例如，“主存储器”感测放大器)的补偿电路和用于用来访问冗余存储器的至少一部分的感测放大器(例如，“冗余存储器”感测放大器)的补偿电路由补偿控制电路310和320同时激活。因此，对用于访问主存储器的主存储器感测放大器和用于访问冗余存储器的冗余存储器感测放大器执行同时阈值电压补偿。在本公开的一些实施例中，为补偿感测放大器而激活的补偿电路是基于接收到的存储器地址和/或对应主存储器的物理位置。在本公开的一些实施例中，用于为所有冗余存储器补偿感测放大器的补偿电路与用于补偿主存储器感测放大器的补偿电路同时被激活。例如，在由一个群组的感测放大器访问的存储器的区段中包含冗余存储器的本公开的实施例中，用于所述群组的感测放大器的补偿电路可以与用于用来访问与接收到的存储器地址对应的存储器的感测放大器的补偿电路同时被激活，由此提供同时感测放大器补偿。
补偿控制电路310和320还可以促使感测放大器被预充电。感测放大器被预充电，以使它们为以后的访问操作做好准备。例如，可以对在准备访问操作中已被阈值电压补偿的感测放大器进行预充电，以实质上使感测放大器返回到被补偿之前的状态。
冗余地址电路300将接收到的存储器地址与冗余存储器地址信息进行比较，所述冗余存储器地址信息标识已从主存储器被重新映射到冗余存储器的存储器地址。在本公开的一些实施例中，地址信息被存储在非易失性存储器(例如，熔丝、反熔丝、非易失性存储器单元等)中，以便在不提供电力时保留重新映射的存储器地址。冗余存储器地址信息是由冗余地址电路300可访问的。在本公开的一些实施例中，地址信息可被存储在冗余地址电路中。在本公开的一些实施例中，地址信息被存储在由冗余地址电路300可访问的另一电路中。在对用以访问主存储器和冗余存储器的感测放大器进行感测放大器补偿的同时，冗余地址电路300可以将接收到的存储器地址与冗余存储器地址信息进行比较。
在将接收到的存储器地址与冗余存储器地址信息进行比较后，在接收到的地址与冗余存储器地址信息的任何一项不匹配时，冗余地址电路300提供不活跃信号MATCH(例如，低逻辑电平)，这指示尚未重新映射接收到的存储器地址到冗余存储器，并且应访问对应主存储器。与此相反，在接收到的地址与冗余存储器地址信息的任何一项匹配时，冗余地址电路300提供活跃信号MATCH(例如，高逻辑电平)，这指示已将接收到的存储器地址重新映射到冗余存储器，并且应访问接收到的地址已被映射到的冗余存储器。
冗余地址电路300进一步提供预充电信号PRE到补偿控制电路310和320。活跃预充电信号(例如，逻辑高电平)促使补偿控制电路310和/或320对可能已由感测放大器补偿操作补偿的感测放大器进行预充电。相反地，非活跃预充电信号(例如，逻辑低电平)促使补偿控制电路310和/或320不对感测放大器进行预充电。在本公开的一些实施例中，冗余地址电路300提供预充电信号PRE以独立地控制补偿控制电路310和320。例如，冗余地址电路300可以提供预充电信号PRE以促使补偿控制电路310对可能已经被补偿的感测放大器进行预充电(例如，对第一组感测放大器进行预充电)，而补偿控制电路320不对也可能已经被补偿的感测放大器进行预充电(例如，不对第二组感测放大器进行预充电)。冗余地址电路300还可以提供预充电信号PRE以促使补偿控制电路320对可能已经被补偿的感测放大器进行预充电(例如，对第二组感测放大器进行预充电)，而补偿控制电路310不对也可能已经被补偿的感测放大器进行预充电(例如，不对第二组感测放大器进行预充电)。
存储器地址也被提供到解码器电路330和到冗余存储器解码器电路340。解码器电路330接收存储器地址，并且在某个存储器地址未被重新映射到冗余存储器时，访问与所述存储器地址对应的主存储器。冗余存储器解码器电路340接收存储器地址，并且在某个存储器地址已被重新映射到冗余存储器时，访问与所述存储器地址对应的冗余存储器。MATCH信号被提供到解码器电路330和冗余存储器解码器电路340，以识别存储器地址是尚未被重新映射到冗余存储器(例如，非活跃MATCH信号)还是已被重新映射到冗余存储器(例如，活跃MATCH信号)。随后，相应地访问对应主存储器或冗余存储器。
在操作中，补偿控制电路310和320促使对主存储器感测放大器和冗余存储器感测放大器进行感测放大器补偿。在主存储器感测放大器和冗余存储器感测放大器被补偿的同时，冗余地址电路300将接收到的存储器地址与冗余存储器地址信息进行比较。冗余地址电路300确定接收到的地址是否与冗余存储器地址信息匹配。基于结果，冗余地址电路300提供活跃MATCH信号(例如，指示匹配)或非活跃MATCH信号(例如，指示不匹配)，以使得解码器电路330能够访问与接收到的存储器地址对应的主存储器，或者使得冗余存储器解码器电路340能够访问接收到的存储器地址被重新映射到的冗余存储器。
冗余地址电路300进一步提供预充电信号PRE到补偿控制电路310和320，以促使主存储器感测放大器进行预充电和/或促使冗余存储器感测放大器进行预充电。对哪些感测放大器进行预充电可以是基于接收到的存储器地址与冗余存储器地址信息的比较。例如，在接收到的存储器地址与冗余存储器地址信息的任何一项不匹配，指示未重新映射存储器地址和将访问主存储器时，冗余地址电路300提供预充电信号PRE，以促使补偿控制电路320对关联群组的感测放大器进行预充电。所述群组的感测放大器可以被预充电，因为由于主存储器将被访问，所述群组的感测放大器将不被用来针对所述存储器地址而访问存储器。在接收到的存储器地址确实与冗余存储器地址信息的任何一项匹配，指示存储器地址被重新映射到冗余存储器时，冗余地址电路300提供预充电信号PRE，以促使补偿控制电路310对关联群组的感测放大器进行预充电。所述群组的感测放大器组可以被预充电，因为由于冗余存储器将被访问，所述群组将不被用来针对所述存储器地址而访问存储器。
可以通过由冗余地址电路300同时执行感测放大器阈值补偿(例如，为主存储器感测放大器和冗余存储器感测放大器两者)和存储器地址比较来改进存储器访问定时。例如，在做出为接收到的存储器地址访问主存储器还是冗余存储器的确定前开始感测放大器补偿避免了在感测放大器补偿能够开始前必须等待，直至做出确定之后。虽然由于补偿最终可能未被用来访问存储器的感测放大器而可能消耗另外的功率，但使感测放大器补偿和存储器地址比较的操作重叠可以减少用于访问存储器的总时间和/或为完成操作提供更大的定时裕量，这可以改进性能。
图4A和4B是根据本公开的实施例的用于示例操作的存储器单元阵列的一部分和几组感测放大器的图形。在本公开的一些实施例中，存储器单元阵列可以被包含在图1的存储器单元阵列145中，并且几组感测放大器可以被包含在半导体装置100中。
存储器单元阵列被分成存储器单元子阵列(Mbit)410(0)-410(3)，其各自包含可以作为存储器的行和列被访问的存储器单元。Mbit 410的每一个包含主存储器和冗余存储器。
感测放大器组420(0)-420(4)由Mbit 410共享以访问存储器单元。例如，在访问Mbit 410(0)中的一些存储器单元和Mbit 410(1)中的一些存储器单元时，使用感测放大器420(1)，在访问Mbit 410(1)中的其它存储器单元和Mbit 410(2)中的一些存储器单元时，使用感测放大器420(2)，以及在访问Mbit 410(2)中的其它存储器单元和Mbit 410(3)中的一些存储器单元时，使用感测放大器420(3)。在访问Mbit 410(0)中的其它存储器单元时，使用感测放大器420(0)，并且在访问Mbit 410(3)中的其它存储器单元时，使用感测放大器420(4)。在本公开的一些实施例中，感测放大器可以具有开放数字线架构。也就是说，感测放大器可以被耦合到一对数字线，每个数字线延伸到不同的Mbit 410。在一些实施例中，一组感测放大器420包含主存储器感测放大器和冗余存储器感测放大器。
在本公开的一些实施例中，存储器地址被限制为被重新映射到与所述存储器地址对应的主存储器单元被包含在相同Mbit中的冗余存储器，或者到被包含在紧邻的Mbit中的冗余存储器。例如，参照图4A，用于Mbit 410(1)中存储器415和417的行的存储器地址已分别被重新映射到冗余存储器415R和417R。冗余存储器415R也是在Mbit 410(1)(例如，相同Mbit，在存储器415的行处)中，但冗余存储器417R是在Mbit 410(2)(例如，与Mbit 410(1)紧邻的Mbit)中。
图4A和4B中示出了对与Mbit 410(1)中的主存储器关联的存储器地址(具体地说与存储器417的行关联的存储器地址)的示例访问操作。也将参照图3描述示例访问操作。由于Mbit 410(1)包含已被重新映射到冗余存储器的存储器地址(例如，主存储器415或417的对应行的存储器地址)，因此可能的是，针对所述存储器地址而应被访问的存储器单元可以被包含在Mbit 410(1)和Mbit 410(2)中。
用于存储器417的行的存储器地址由冗余地址电路300和补偿控制电路310和320接收。假定如前面所述，可以访问Mbit 410(1)和Mbit 410(2)中的主和/冗余存储器，基于存储器地址，补偿控制电路310和320激活补偿电路以对感测放大器420(1)、420(2)和420(3)执行感测放大器补偿。感测放大器补偿的操作和冗余地址电路300将存储器地址与冗余存储器地址信息进行比较同时被执行以确定存储器地址是否已被重新映射到冗余存储器。
在存储器地址比较之后，冗余地址电路300提供预充电信号PRE到补偿控制电路310和320，以对未被用来针对存储器地址而访问存储器的感测放大器进行预充电。在本示例中，如前面所述，与存储器417的行关联的存储器地址已被重新映射到冗余存储器，具体地说到在Mbit 410(2)中包含的冗余存储器417R。因此，冗余地址电路300提供预充电信号PRE到补偿控制电路310和320，以对感测放大器420(1)进行预充电，并且继续感测放大器420(2)和420(3)的操作。由于针对存储器417的行的存储器地址而要被访问的存储器单元被包含在Mbit 410(2)中，因此，感测放大器420(1)可以被预充电(例如，返回到在被补偿之前的状态)。如前面所述，感测放大器420(2)和420(3)被用来访问Mbit 410(2)的存储器。使用感测放大器420(2)和/或420(3)来访问冗余存储器417R。
图5A和5B是根据本公开的实施例的用于示例操作的存储器单元阵列的一部分和几组感测放大器的图形。在本公开的一些实施例中，存储器单元阵列可以被包含在图1的存储器单元阵列145中，并且几组感测放大器可以被包含在半导体装置100中。
存储器单元阵列被分成存储器单元子阵列(Mbit)510(0)-510(4)，其各自包含可以作为存储器的行和列被访问的存储器单元。Mbit 510的每一个包含主存储器和冗余存储器。
几组感测放大器组520(0)-520(5)由Mbit 510共享以访问存储器单元。例如，在访问Mbit 510(0)中的一些存储器单元和Mbit 510(1)中的一些存储器单元时，使用感测放大器520(1)，在访问Mbit 510(1)中的其它存储器单元和Mbit 510(2)中的一些存储器单元时，使用感测放大器520(2)，在访问Mbit 510(2)中的其它存储器单元和Mbit 510(3)中的一些存储器单元时，使用感测放大器520(3)，以及在访问Mbit 510(3)中的其它存储器单元和Mbit 510(4)中的一些存储器单元时，使用感测放大器520(4)。在访问Mbit 510(0)中的其它存储器单元时，使用感测放大器520(0)，并且在访问Mbit 510(4)中的其它存储器单元时，使用感测放大器520(5)。在本公开的一些实施例中，感测放大器可以具有开放数字线架构。也就是说，感测放大器可以被耦合到一对数字线，每个数字线延伸到不同的Mbit 510。在一些实施例中，一组感测放大器520包含主存储器感测放大器和冗余存储器感测放大器。
在本公开的一些实施例中，存储器地址被限制为被重新映射到与所述存储器地址对应的主存储器单元被包含在相同Mbit中的冗余存储器，或者到被包含在两个相邻Mbit内的冗余存储器。例如，参照图5A，用于Mbit 510(1)中存储器515、517和519的行的存储器地址已分别被重新映射到冗余存储器515R、517R和519R。冗余存储器515R是在Mbit 510(1)(例如，相同Mbit，在存储器515的行处)中，冗余存储器517R是在Mbit 510(2)(例如，Mbit510(1)之上相距一的Mbit)中，以及冗余存储器519R是在Mbit 510(3)(例如，Mbit 510(1)之上相距二的Mbit)中。
图5A和5B中示出了对与Mbit 510(1)中的主存储器关联的存储器地址(具体地说与存储器517的行关联的存储器地址)的示例访问操作。也将参照图3描述示例访问操作。由于Mbit 510(1)包含已被重新映射到冗余存储器的存储器地址(例如，与主存储器515、517或519的行对应的存储器地址)，可能的是，针对所述存储器地址而应被访问的存储器单元可以被包含在Mbit 510(1)、Mbit 510(2)和Mbit 510(3)中。
用于存储器517的行的存储器地址由冗余地址电路300和补偿控制电路310和320接收。假定如前面所述，可以访问Mbit 510(1)、Mbit 510(2)和Mbit 510(3)中的主和/冗余存储器，基于存储器地址，补偿控制电路310和320激活补偿电路以对感测放大器520(1)、520(2)、520(3)和520(4)执行感测放大器补偿。感测放大器补偿的操作和冗余地址电路300将存储器地址与冗余存储器地址信息进行比较同时被执行以确定存储器地址是否已被重新映射到冗余存储器。
在存储器地址比较之后，冗余地址电路300提供预充电信号PRE到补偿控制电路310和320，以对未被用来针对存储器地址而访问存储器的感测放大器进行预充电。在本示例中，如前面所述，与存储器517的行关联的存储器地址已被重新映射到冗余存储器，具体地说到在Mbit 510(2)中包含的冗余存储器517R。因此，冗余地址电路300提供预充电信号PRE到补偿控制电路310和320，以对感测放大器520(1)和520(4)进行预充电，并且继续感测放大器520(2)和520(3)的操作。由于针对存储器517的行的存储器地址而要被访问的存储器单元被包含在Mbit 510(2)中，因此，感测放大器520(1)和520(4)可以被预充电(例如，返回到被补偿之前的状态)。如前面所述，感测放大器520(2)和520(3)被用来访问Mbit 510(2)的存储器。使用感测放大器520(2)和/或520(3)来访问冗余存储器517R的行。
如由参照图4A和4B和参照图5A和5B描述的示例操作所示出的，可以和存储器地址与冗余存储器地址信息的比较同时执行感测放大器补偿。另外，可同时补偿用来访问主存储器和也访问冗余存储器的几组感测放大器。由于一些感测放大器未被用来访问与存储器地址对应的存储器单元，因此，基于地址比较的结果，它们可以被预充电。
图6是根据本公开的实施例的用于示例操作的存储器单元阵列的一部分和几组感测放大器的图形。在本公开的一些实施例中，存储器单元阵列可以被包含在图1的存储器单元阵列145中，并且几组感测放大器可以被包含在半导体装置100中。
存储器单元阵列被分成存储器单元子阵列(Mbit)610(0)-610(5)，其各自包含可以作为存储器的行和列被访问的存储器单元。Mbit 610(0)-610(5)包含主存储器。在本公开的一些实施例中，Mbit 610(0)-610(5)还可以包含冗余存储器。存储器单元阵列进一步包含冗余存储器单元子阵列(Redun Mbit)630(0)和630(1)。Redun Mbit 630(0)和630(1)包含例如在与存储器地址对应的主存储器有缺陷时，存储器地址可以被映射到的冗余存储器。
几组感测放大器组620(0)-620(5)由Mbit 610共享以访问存储器单元。例如，在访问Mbit 610(0)中的一些存储器单元和Mbit 610(1)中的一些存储器单元时，使用感测放大器620(0)，在访问Mbit 610(1)中的其它存储器单元和Mbit 610(2)中的一些存储器单元时，使用感测放大器620(1)，在访问Mbit 610(2)中的其它存储器单元和Mbit 610(3)中的一些存储器单元时，使用感测放大器620(2)，在访问Mbit 610(3)中的其它存储器单元和Mbit 610(4)中的一些存储器单元时，使用感测放大器620(3)，在访问Mbit 610(4)中的其它存储器单元和Mbit 610(5)中的一些存储器单元时，使用感测放大器620(4)，以及在访问Mbit 610(5)中的其它存储器单元和Mbit 610(6)中的一些存储器单元时，使用感测放大器620(5)。在访问Mbit 610(0)中的其它存储器单元和访问Redun Mbit 630(0)中的冗余存储器单元时，使用感测放大器635(0)。在访问Mbit 610(6)中的其它存储器单元和访问RedunMbit 630(1)中的冗余存储器单元时，使用感测放大器635(1)。在本公开的一些实施例中，感测放大器可以具有开放数字线架构。也就是说，感测放大器可以被耦合到一对数字线，每个数字线延伸到不同的Mbit。在一些实施例中，一组感测放大器635包含主存储器感测放大器和冗余存储器感测放大器。
在本公开的一些实施例中，冗余存储器可以被合并成有限数量的Mbit，并且可以使用有限数量组感测放大器来访问。例如，在图6的实施例中，用于存储器单元阵列的冗余存储器被包含在能够分别使用感测放大器635(0)和感测放大器635(1)来访问的Mbit 630(0)和Mbit 630(1)中。因此，为访问与用于Mbit 610(0)-610(5)的任何存储器地址有关的存储器，可以同时补偿感测放大器635(0)和635(1)及将被用来访问包含与存储器地址关联的主存储器的Mbit 610的感测放大器620。另外，可以与冗余地址电路将存储器地址与冗余存储器地址信息进行比较同时补偿感测放大器620和635。
在具有如前面所述的合并的冗余存储器的实施例中，存储器地址可被限制为被映射到合并的冗余存储器。例如，参照图6，用于存储器615和617的行的存储器地址已被重新映射到包含在Redun Mbit 630(0)中的冗余存储器，并且用于存储器619的行的存储器地址已被重新映射到包含在Mbit 630(1)中的冗余存储器。
图6中示出了对与Mbit 610(2)中主存储器关联的存储器地址的示例访问操作。也将参照图3描述示例访问操作。由于Mbit 610(2)包含已被重新映射到冗余存储器的存储器地址(例如，存储器615、617和619的行的存储器单元)，因此可能的是，针对所述存储器地址而应被访问的存储器单元可以被包含在Mbit 610(2)并且也在Redun Mbit 630(0)和630(1)中。
用于存储器617的行的存储器地址由冗余地址电路300和补偿控制电路310和320接收。假定如前面所述，可以访问Mbit 610(2)和Redun Mbit 630(0)与630(1)中的存储器，基于存储器地址，补偿控制电路310和320激活补偿电路以对感测放大器620(1)、620(2)和635(0)和635(1)执行感测放大器补偿。感测放大器补偿的操作和冗余地址电路300将存储器地址与冗余存储器地址信息进行比较同时被执行以确定存储器地址是否已被重新映射到冗余存储器。
在存储器地址比较之后，冗余地址电路300提供预充电信号PRE到补偿控制电路310和320，以对未被用来针对存储器地址而访问存储器的感测放大器进行预充电。在本示例中，如前面所述，与存储器617的行关联的存储器地址已被重新映射到冗余存储器，具体地说到在Redun Mbit 630(0)中包含的冗余存储器。因此，冗余地址电路300提供预充电信号PRE到补偿控制电路310和320，以对感测放大器620(1)和620(2)及635(1)进行预充电，并且继续感测放大器635(0)的操作。感测放大器620(1)和620(2)及635(1)可以被预充电(例如，返回到在被补偿之前的状态)，因为针对存储器517的行的存储器地址而要被访问的存储器单元被包含在Redun Mbit 630(0)中。如前面所述，感测放大器635(0)被用来访问Redun Mbit 630(0)的冗余存储器。使用感测放大器635(0)来访问用于存储器517的行的存储器地址被映射到的Redun Mbit 630(0)中存储器的行。
在其中将冗余存储器合并为有限数量的Mbit(例如，Redun Mbits 630(0)和630(1))的本公开的实施例中，可以限制与用于访问主存储器的感测放大器同时被补偿的感测放大器组的数量(例如，感测放大器635(0)和635(1))。通过限制除用于访问主存储器的感测放大器外补偿的感测放大器的数量，与补偿更大数量组感测放大器相比较，可减少为同时感测放大器补偿消耗的另外功率。在本公开的一些实施例中，将冗余存储器合并为一个Mbit，并且除用于访问与存储器地址对应的主存储器的感测放大器之外，还可以补偿一个对应组感测放大器。
从前述内容将领会的是，虽然出于说明的目的而已在本文中描述了本公开的特定实施例，但在不脱离本发明的精神和范围的情况下可以进行各种修改。因此，本公开的范围不应被限于本文描述的任一特定实施例。

Claims (19)

1.一种设备，其包括：
存储器阵列，包含主存储器和冗余存储器；
用来访问所述主存储器的主存储器感测放大器；
用来访问所述冗余存储器的冗余存储器感测放大器；
冗余地址电路，被配置成将接收到的存储器地址与冗余存储器地址信息进行比较，所述冗余存储器地址信息识别从主存储器重新映射到冗余存储器的存储器地址；
第一感测放大器补偿控制电路，被配置成控制对所述主存储器感测放大器的阈值电压补偿；以及
第二感测放大器补偿控制电路，被配置成控制对所述冗余存储器感测放大器的阈值电压补偿，
其中，所述第一感测放大器补偿控制电路和所述第二感测放大器补偿控制电路控制阈值电压补偿以同时补偿所述主存储器感测放大器和所述冗余存储器感测放大器，并且基于由所述冗余地址电路进行的所述地址比较，对所述主存储器感测放大器或所述冗余存储器感测放大器进行预充电。
2.根据权利要求1所述的设备，其中所述第一感测放大器补偿控制电路和所述第二感测放大器补偿控制电路进一步控制阈值电压补偿，以基于由所述冗余地址电路进行的所述地址比较，对所述主存储器感测放大器或所述冗余存储器感测放大器进行预充电。
3.根据权利要求1所述的设备，其中所述存储器阵列包括多个存储器单元子阵列，所述多个存储器单元子阵列中的每一个包含主存储器和相应的冗余存储器。
4.根据权利要求3所述的设备，其中一组感测放大器包含主存储器感测放大器和冗余存储器感测放大器，并且所述组感测放大器由所述多个存储器单元子阵列的两个相邻存储器单元子阵列共享。
5.根据权利要求3所述的设备，其中与所述多个存储器单元子阵列的一个存储器单元子阵列的主存储器对应的存储器地址被限制为重新映射到相同存储器单元子阵列和紧邻的存储器单元子阵列的相应冗余存储器。
6.根据权利要求3所述的设备，其中与所述多个存储器单元子阵列的一个存储器单元子阵列的主存储器对应的存储器地址被限制为重新映射到相同存储器单元子阵列的相应冗余存储器和在两个相邻的存储器单元子阵列内的相应冗余存储器。
7.根据权利要求1所述的设备，其中所述存储器阵列包括多个主存储器单元子阵列，所述多个存储器单元子阵列中的每一个包含主存储器，所述存储器阵列进一步包括冗余存储器子阵列，所述冗余存储器子阵列包含所述冗余存储器。
8.根据权利要求1所述的设备，其中所述主存储器感测放大器和所述冗余存储器感测放大器具有开放数字线架构。
9.根据权利要求1所述的设备，其中所述冗余地址电路被配置成在接收到的存储器地址与所述冗余存储器地址信息匹配时提供具有第一逻辑电平的输出，并且在所述接收到的存储器地址与所述冗余存储器地址信息不匹配时提供具有第二逻辑电平的所述输出。
10.一种设备，其包括：
主存储器感测放大器，其包含被配置成补偿所述主存储器感测放大器的阈值电压补偿电路；
冗余存储器感测放大器，其包含被配置成补偿所述冗余存储器感测放大器的阈值电压补偿电路；
冗余地址电路，被配置成将存储器地址与有缺陷的存储器地址进行比较，以确定存储器地址是否已被重新映射到冗余存储器；以及
感测放大器补偿控制电路，被配置成控制所述阈值电压补偿电路以在所述冗余地址电路已确定所述存储器地址是否已被重新映射到冗余存储器前同时补偿相应的感测放大器，并且进一步被配置成在所述冗余地址电路已确定所述存储器地址是否已被重新映射到冗余存储器之后，促使所述主存储器感测放大器和所述冗余存储器感测放大器至少之一返回到被补偿之前的状态。
11.根据权利要求10所述的设备，其中在所述冗余地址电路将所述存储器地址与有缺陷的存储器地址进行比较期间，所述冗余存储器感测放大器的所述阈值电压补偿电路和所述主存储器感测放大器的所述阈值电压补偿电路补偿所述相应的感测放大器。
12.根据权利要求10所述的设备，其中所述感测放大器补偿控制电路被配置成在所述冗余地址电路确定所述存储器地址被重新映射到冗余存储器时使所述主存储器感测放大器返回到在被补偿之前的所述状态，并且其中所述感测放大器补偿控制电路被配置成在所述冗余地址电路确定所述存储器地址未被重新映射到冗余存储器时使所述冗余存储器感测放大器返回到在被补偿之前的所述状态。
13.根据权利要求10所述的设备，其中一组感测放大器包含所述主存储器感测放大器的一部分和所述冗余存储器感测放大器的一部分。
14.一种方法，其包括：
接收存储器地址；
同时补偿在主存储器感测放大器的组件之间的阈值电压差与在冗余存储器感测放大器的组件之间的阈值电压差；
将所述存储器地址与冗余存储器地址信息进行比较，以确定所述存储器地址是否与所述冗余存储器地址信息匹配；以及
至少部分基于所述存储器地址与冗余存储器地址信息的所述比较，对所述冗余存储器感测放大器或所述主存储器感测放大器进行预充电。
15.根据权利要求14所述的方法，其中与所述存储器地址对应的所述主存储器被包含在也包含冗余存储器的存储器单元子阵列中。
16.根据权利要求14所述的方法，其中补偿主存储器感测放大器包括补偿由多个存储器单元子阵列共享的多个主存储器感测放大器。
17.一种方法，其包括：
接收存储器地址；
同时补偿主存储器感测放大器与冗余存储器感测放大器；
将所述存储器地址与冗余存储器地址信息进行比较，以确定所述存储器地址是否与所述冗余存储器地址信息匹配；以及
至少部分基于所述存储器地址与冗余存储器地址信息的所述比较，对所述冗余存储器感测放大器或所述主存储器感测放大器进行预充电，其中对所述冗余存储器感测放大器进行预充电包括使所述冗余存储器感测放大器返回到非活跃状态，并且其中对所述主存储器感测放大器进行预充电包括使所述主存储器感测放大器返回到非活跃状态。
18.一种方法，其包括：
接收存储器地址；
同时补偿主存储器感测放大器与冗余存储器感测放大器；
将所述存储器地址与冗余存储器地址信息进行比较，以确定所述存储器地址是否与所述冗余存储器地址信息匹配；以及
响应于所述存储器地址与冗余存储器地址信息不匹配，对所述冗余存储器感测放大器进行预充电，以及响应于所述存储器地址与冗余存储器地址信息匹配，对所述主存储器感测放大器进行预充电。
19.一种方法，其包括：
接收存储器地址；
同时补偿主存储器感测放大器与冗余存储器感测放大器；
将所述存储器地址与冗余存储器地址信息进行比较，以确定所述存储器地址是否与所述冗余存储器地址信息匹配；
至少部分基于所述存储器地址与冗余存储器地址信息的所述比较，对所述冗余存储器感测放大器或所述主存储器感测放大器进行预充电；
响应于所述存储器地址与冗余存储器地址信息不匹配，访问与所述存储器地址对应的主存储器；以及
响应于所述存储器地址与冗余存储器地址信息匹配，访问所述存储器地址被映射到的冗余存储器。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11967356B2 (en) * 2021-06-17 2024-04-23 Micron Technology, Inc. Concurrent compensation in a memory system
US11942171B2 (en) 2021-12-29 2024-03-26 Micron Technology, Inc. Concurrent compensation in a memory system

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1366308A (zh) * 2001-01-17 2002-08-28 株式会社东芝 为优化测试技术和冗余技术而形成的半导体存储器件
US6570794B1 (en) * 2001-12-27 2003-05-27 Infineon Technologies North America Corp. Twisted bit-line compensation for DRAM having redundancy
CN102216913A (zh) * 2008-11-20 2011-10-12 美光科技公司 响应于外部地址来替代有缺陷存储器块
CN106611621A (zh) * 2015-10-27 2017-05-03 爱思开海力士有限公司 补偿电路和补偿方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208776A (en) * 1990-07-31 1993-05-04 Texas Instruments, Incorporated Pulse generation circuit
US6242936B1 (en) * 1998-08-11 2001-06-05 Texas Instruments Incorporated Circuit for driving conductive line and testing conductive line for current leakage
US6181621B1 (en) * 1999-12-10 2001-01-30 Cypress Semiconductor Corp. Threshold voltage mismatch compensated sense amplifier for SRAM memory arrays
US6762961B2 (en) * 2002-04-16 2004-07-13 Sun Microsystems, Inc. Variable delay compensation for data-dependent mismatch in characteristic of opposing devices of a sense amplifier
JP5248019B2 (ja) * 2007-01-09 2013-07-31 エルピーダメモリ株式会社 半導体記憶装置、及びそのセンスアンプ回路
US8351285B2 (en) * 2009-07-02 2013-01-08 Micron Technology, Inc. Systems, memories, and methods for repair in open digit memory architectures
US8213255B2 (en) * 2010-02-19 2012-07-03 Sandisk Technologies Inc. Non-volatile storage with temperature compensation based on neighbor state information
US8598912B2 (en) * 2010-06-14 2013-12-03 Micron Technology, Inc. Transistor voltage threshold mismatch compensated sense amplifiers and methods for precharging sense amplifiers
US8605521B2 (en) * 2011-05-12 2013-12-10 Micron Technology, Inc. Sense amplifiers, memories, and apparatuses and methods for sensing a data state of a memory cell
US9786383B2 (en) * 2015-02-25 2017-10-10 Ememory Technology Inc. One time programmable non-volatile memory and read sensing method thereof
US10127971B1 (en) * 2017-05-01 2018-11-13 Micron Technology, Inc. Systems and methods for memory cell array initialization
US10170162B2 (en) * 2017-05-23 2019-01-01 Sandisk Technologies Llc Sense amplifier calibration

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1366308A (zh) * 2001-01-17 2002-08-28 株式会社东芝 为优化测试技术和冗余技术而形成的半导体存储器件
US6570794B1 (en) * 2001-12-27 2003-05-27 Infineon Technologies North America Corp. Twisted bit-line compensation for DRAM having redundancy
CN102216913A (zh) * 2008-11-20 2011-10-12 美光科技公司 响应于外部地址来替代有缺陷存储器块
CN106611621A (zh) * 2015-10-27 2017-05-03 爱思开海力士有限公司 补偿电路和补偿方法

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