CN115497543A - 存储器系统中的四分之一匹配并行补偿 - Google Patents

存储器系统中的四分之一匹配并行补偿 Download PDF

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Abstract

本公开涉及存储器系统中的四分之一匹配并行补偿。实例设备可在具有分布式行冗余的存储器阵列中执行并行阈值电压补偿。所述实例设备可包含行解码器，所述行解码器经配置以响应于确定原始行地址匹配有缺陷的原始行地址，并行地发起对多个行区段中的第一行区段的存储器单元的相应多个原始行中对应于所述原始行地址的原始行与所述多个行区段中的第二行区段的相应冗余行两者的阈值电压补偿操作。所述行解码器可进一步经配置以基于来自所述第一或第二多个行区段的匹配信号的子集的比较而阻止与所述原始行相关联的存取操作继续进行。

Description

存储器系统中的四分之一匹配并行补偿
技术领域
本公开涉及存储器系统中的四分之一匹配并行补偿。
背景技术
高数据可靠性、高存储器存取速度和减小的芯片大小是半导体存储器所需要的特征。近年来，人们一直在努力在不牺牲可靠性的情况下进一步提高存储器的时钟速度，这对于固定数目的时钟循环来说会有效地减少可用于执行存储器操作的绝对时间周期。可能阻碍更快时钟速度的一个方面是在存储器存取操作期间对存取线充电和放电所花的时间。随着时钟速度增加，存取线的充电和放电可能会消耗越来越多的用以执行一些存储器存取操作的分配时间份额。帮助限定存储器内的总时延以在输出处提供来自存储器单元的数据的存储器存取操作的一个时间周期是最小行地址(RAS)到列地址(CAS)延迟，或tRCD。tRCD是激活一行存储器与存取耦合到经激活行的一列存储器单元中的存储器单元之间所需的最小时钟循环数。减少tRCD可为存储器装置提供更多余量。
发明内容
本公开的一方面涉及一种设备，其包括：第一多个缺陷行地址比较电路，每个缺陷行地址比较电路与存储器阵列的第一多个行区段中的相应行区段相关联且经配置以存储相应有缺陷的原始行地址，其中所述第一多个缺陷行地址比较电路中的每一者经配置以将所接收原始行地址与存储的相应有缺陷的原始行地址进行比较以提供相应匹配信号；第二多个缺陷行地址比较电路，每个缺陷行地址比较电路与所述存储器阵列的第二多个行区段中的相应行区段相关联且经配置以将所述所接收原始行地址与相应有缺陷的原始行地址进行比较以提供相应匹配信号；逻辑树，其经配置以比较来自第一多个行地址比较电路的相应命中信号以提供第一快速命中信号，且比较来自第二多个行地址比较电路的相应命中信号以提供第二快速命中信号，其中所述逻辑树进一步经配置以比较第一和第二快速命中信号以提供命中信号；行解码器，其包括与所述第一多个行区段相关联的第一预解码器和与所述第二多个行区段相关联的第二预解码器，其中在存取操作期间：所述第一预解码器经配置以响应于由所述第一多个缺陷行地址比较电路中的一者提供的所述相应命中信号指示原始行地址匹配所述相应有缺陷的原始行地址而使得在与所述相应命中信号相关联的所述第一多个行区段中的第一行区段的相应冗余行上发起第一阈值电压补偿操作；且所述第二预解码器经配置以在所述第二多个行区段中的第二行区段的原始行对应于所述原始行地址时与所述第一阈值电压补偿操作并行地使得在所述第二多个行区段中的所述第二行区段的所述原始行上发起第二阈值电压补偿操作，其中所述第二预解码器进一步经配置以响应于所述第一快速命中信号而防止与所述原始行相关联的存取操作继续进行。
本公开的另一方面涉及一种设备，其包括：第一多个熔丝锁存器和比较器电路，每个熔丝锁存器和比较器电路与第一多个行区段中的特定行区段相关联且经配置以存储相应缺陷行地址，其中所述第一多个熔丝锁存器和比较器电路中的个别熔丝锁存器和比较器电路各自经配置以响应于确定所接收原始行地址匹配所述相应缺陷行地址而提供相应匹配信号；第二多个熔丝锁存器和比较器电路，每个熔丝锁存器和比较器电路与第二多个行区段中的特定行区段相关联且经配置以存储相应缺陷行地址，其中所述第二多个熔丝锁存器和比较器电路中的个别熔丝锁存器和比较器电路各自经配置以响应于确定所接收原始行地址匹配所述相应缺陷行地址而提供相应匹配信号；逻辑树，其经配置以比较来自第一多个熔丝锁存器和比较器电路的所述相应匹配信号以提供第一快速命中信号，且比较来自第二多个熔丝锁存器和比较器电路的相应命中信号以提供第二快速命中信号，其中所述逻辑树进一步经配置以比较第一和第二快速命中信号以提供命中信号；第一预解码器，其耦合到所述第一多个熔丝锁存器和比较器电路以接收相应匹配信号且接收原始行地址，其中响应于相应匹配信号中的一者而使得在与所述第一多个熔丝锁存器和比较器电路相关联的第一冗余行上发起第一阈值电压补偿，其中响应于确定经解码原始行地址以所述第一多个行区段的第一原始行为目标而使得在所述第一原始行上发起第二阈值电压补偿操作，其中响应于所述第一或第二快速命中信号被设置，所述第一预解码器经配置以防止与所述第一原始行相关联的存取操作继续进行；以及第二预解码器，其耦合到所述第二多个熔丝锁存器和比较器电路，且经配置以接收第二匹配信号且接收所述原始行地址，其中响应于所述第一匹配信号而使得在与所述第二熔丝锁存器和比较器电路相关联的第二冗余行上发起第三阈值电压补偿，其中响应于确定经解码原始行地址以第二多个行区段的第二原始行为目标而使得在第二原始行上发起第四阈值电压补偿操作，其中所述第一或第三阈值电压补偿操作中的至少一者与所述第二或第四阈值电压补偿操作中的至少一者至少部分并行，其中响应于所述第一或第二快速命中信号被设置，所述第二预解码器经配置以防止与所述第二原始行相关联的存取操作继续进行。
本公开的又一方面涉及一种方法，其包括：在第一多个熔丝锁存器比较器电路、第二多个熔丝锁存器比较器电路、第一预解码器和第二预解码器处接收与存取操作相关联的原始行地址，其中所述第一多个熔丝锁存器和比较器电路中的每一者与第一多个行区段中的特定行区段相关联，且第二多个熔丝锁存器和比较器电路中的每一者与第二多个行区段中的特定行区段相关联；响应于确定所述原始行地址匹配相应缺陷行地址，经由所述第一多个熔丝锁存器比较器电路提供相应第一相应匹配信号；响应于确定所述原始行地址匹配相应缺陷行地址，经由所述第二多个熔丝锁存器比较器电路提供相应第二匹配信号；比较从所述第一多个熔丝锁存器比较器电路提供的相应匹配信号以提供第一快速命中信号；比较从所述第二多个熔丝锁存器比较器电路提供的相应匹配信号以提供第二快速命中信号；比较第一和第二快速命中信号以提供命中信号；以及并行地，响应于从所述第一多个熔丝锁存器比较器电路提供的相应匹配信号中的一者，使得经由所述第一预解码器在与所述第一多个熔丝锁存器比较器电路中的一者相关联的第一冗余行上发起第一阈值电压补偿；以及响应于确定所述原始行地址以所述第二多个行区段的第一原始行为目标，使得经由所述第二预解码器在所述第一原始行上发起第二阈值电压补偿操作；以及响应于第一或第二快速命中信号，防止与所述第一原始行相关联的存取操作继续进行。
附图说明
图1是根据本公开的实施例的半导体装置存储器系统的示意性框图。
图2是根据本公开的实施例的半导体装置的框图。
图3是根据本公开的实施例的在熔丝地址与行地址之间的熔丝锁存器电路和匹配比较器的框图。
图4是根据本公开的实施例的预解码器电路的一部分的框图。
图5是根据本公开的实施例的RXNOM树的框图。
图6是根据本公开的实施例的预解码器电路的一部分的框图。
图7是根据本公开的实施例的主字线驱动器电路的示意性框图。
图8是根据本公开的实施例的FX驱动器电路的示意性框图。
图9是根据本公开的实施例的描绘命中情况并行补偿操作的示例性定时图的图解说明。
具体实施方式
本公开描述用以在具有分布式行冗余的存储器系统中执行四分之一匹配并行补偿的系统的实例。在半导体存储器中，存储器阵列可划分成存储体，其中每个存储体进一步划分成各自具有共同数目的行的行区段。一些半导体装置存储器可包含存储器阵列内存储器单元的冗余或修复行，所述冗余或修复行可沿着所述行修复有缺陷的存储器。所述修复可通过将存储器块中的初始存储器位置的存储器地址重新映射到冗余存储器单元由此修复有缺陷的初始存储器位置来实现。在一些实例中，冗余行可跨阵列分布，使得一些或所有行区段具有至少一个修复行。在一些实例中，每个区段中的修复行或多个修复行可用以替换存储体内的任何行区段中的缺陷行。
当接收到存储器存取(例如，读取或写入)命令时，存储器可发起存储器存取操作以响应于所述命令。对于读取操作，存储器存取操作可包含事件链(例如，行地址(RAS)链)，以使存储器准备好从存储器阵列内的原始位置或目标位置检索请求的数据，且将请求的数据提供给数据端以通过数据总线传输。帮助限定存储器内的总时延以在输出处提供来自存储器单元的数据的存储器存取操作的一个时间周期是最小RAS到列地址(CAS)延迟，或tRCD。tRCD是激活一行存储器与存取耦合到经激活行的一列存储器单元中的存储器单元之间所需的最小时钟循环数。
在一些实例中，RAS链的部分可在用于感测存储器单元中存储的数据的感测放大器中执行阈值电压补偿。包含阈值电压补偿电路系统的感测放大器可补偿感测放大器的组件之间的阈值电压差。对感测放大器内的电路组件之间的阈值电压差的补偿可提高可靠性。然而，用于补偿阈值电压差的过程可能会增加tRCD，因为向感测操作添加补偿阶段可能会增加完成感测操作的总时间。
当接收到ACT命令(例如，发起读取操作)时，存储器可解码随着ACT命令接收到的对应原始行或目标行地址，且可确定原始行是否已用冗余行替换。如果是，则存储器可将ACT命令存取重新引导到与冗余行相关联的行地址(例如，冗余行地址)。为确定原始行是否已用冗余行替换，存储器可包含修复行逻辑树(例如，RXNOM)，所述修复行逻辑树包含经配置以比较存储在用于每个行区段的熔丝锁存器中的修复行地址的逻辑电路系统。确定行冗余的过程可能会延迟ACT存取操作。
为了减轻行冗余延迟，在确定行冗余的同时，存储器可发起针对原始行的存取操作，包含VtC补偿操作。另外，响应于对冗余行地址的初始检测(例如，命中或与原始行地址的匹配)但在RXNOM树已充分裁定冗余比较之前，存储器还可与针对原始行的VtC补偿并行地针对冗余行发起存取操作，包含VtC补偿操作。如果检测到命中，则RXNOM逻辑树的输出可使原始行处的感测操作暂停，以支持冗余行。
然而，在感测操作可继续进行之前，行进穿过RXNOM逻辑树的信号的时延仍可增加延迟。因此，为了进一步减少tRCD，可使用四分之一匹配RXNOM(例如，RXNOMFast)信号以在全RXNOM信号之前暂停原始行感测操作(例如，使行因子信号复位)。这可允许在等待全RXNOM信号完成之前开始字线的激活。
如果未检测到命中，则不发起冗余存取操作，且原始行感测操作继续。通过在尚未完全解决冗余时在原始行和用于替换行的冗余行两者中并行地发起VtC补偿且在检测到命中时暂停原始行，相比于等待到完成冗余确定之后才激活字线，存储器可减少存取操作的tRCD。另外，与始终执行并行VtC补偿相比，在未检测到冗余行时跳过并行VtC补偿可降低功耗。
图1是根据本公开的实施例的半导体装置100的示意性框图。举例来说，半导体装置100可包含芯片135。芯片135可包含时钟输入电路105、内部时钟发生器107、地址命令输入电路115、地址解码器120、命令解码器125、控制电路121、多个行解码器130、包含感测放大器150和传输门195的存储器单元阵列145、多个列解码器140、多个存储体控制电路128、多个读取/写入放大器165、输入/输出(I/O)电路170和电压发生器190。半导体装置100可包含多个外部端，其包含耦合到命令/地址总线110的地址和命令端、时钟端CK和/CK、数据端DQ、DQS和DM，以及电源端VDD、VSS、VDDQ和VSSQ。芯片135可安装在衬底上，例如，存储器模块衬底、母板或类似者上。
存储器单元阵列145包含多个存储体存储体0-N，每个存储体存储体0-N包含多个字线WL、多个位线BL和布置在多个字线WL和多个位线BL的相交处的多个存储器单元MC。数个存储体存储体0-N可包含2、4、8、16个或任何其它数目个存储体。存储体存储体0-N中的每一者可划分成两个或更多个存储器平面(例如，列平面)，所述存储器平面可由来自列解码器140的列选择CS信号选择。在一些实例中，存储体存储体0-N中的每一者可包含2、4、8、16、32等个列平面。对每个存储体的字线WL的选择由对应的行解码器130执行，且位线BL的选择由对应的列解码器140执行。多个感测放大器150针对其对应的位线BL定位，且耦合到至少一个相应的本地I/O线，所述本地I/O线进一步经由充当开关的传输门TG 195耦合到至少两个主I/O线对中的相应一者。在一些实例中，多个感测放大器150可包含补偿感测放大器的组件之间的阈值电压差的阈值电压补偿电路系统。
地址/命令输入电路115可经由命令/地址总线110在命令/地址端处接收来自外部的地址信号和存储体地址信号，且可将地址信号和存储体地址信号传输到地址解码器120。地址解码器120可解码从地址/命令输入电路115接收到的地址信号，且将行地址信号XADD提供到行解码器130，且将列地址信号YADD提供到列解码器140。地址解码器120还可接收存储体地址信号且将存储体地址信号BADD提供到行解码器130和列解码器140。
地址/命令输入电路115可经由命令/地址总线110从外部，例如从命令/地址端处的存储器控制器105接收命令信号，且将所述命令信号提供到命令解码器125。命令解码器125可对命令信号进行解码，且提供生成各种内部命令信号以提供给行解码器130、列解码器140和存储体控制电路128。存储体控制电路128可将行控制信号和列控制信号分别提供到行解码器130和列解码器140以控制RAS链的操作定时。来自存储体控制电路128的信号可包含用于选择字线的行命令信号、用于选择位线的列命令信号，例如读取命令或写入命令，等。
通常，当发出读取命令且适时向行地址和列地址供应激活和读取命令(ACT/RW)时，从存储器单元阵列145中由行地址和列地址指定的存储器单元读取读取数据。读取/写入放大器165可接收读取数据DQ且将读取数据DQ提供到IO电路170。IO电路170可经由数据端DQ将读取数据DQ连同在DQS处的数据选通信号和/或在DM处的数据掩码信号提供到外部。类似地，当发布写入命令且适时向行地址和列地址供应ACT和写入命令R/W时，且随后输入/输出电路170可接收数据端DQ处的写入数据、连同在DQS处的数据选通信号和/或在DM处的数据掩码信号，且经由读取/写入放大器165将写入数据提供到存储器单元阵列145。因此，写入数据可写入由行地址和列地址指定的存储器单元中。
在一些实例中，存储器单元阵列145的存储体0-N可划分成行区段，其中每个行区段具有共同数目的初始行。另外，存储器单元阵列145可进一步包含跨存储器单元阵列145的每个行区段分布的存储器单元的冗余或修复行，其可用于修复有缺陷的初始行。所述修复通过将初始行的存储器地址重新映射到冗余存储器单元来实现。在一些实例中，冗余行可跨存储器单元阵列145分布，使得一些或所有行区段具有至少一个修复行。在一些实例中，每个行区段中的冗余行或多个冗余行可用以替换另一行区段中的缺陷行。
因此，如上文所解释，当接收到存储器存取(例如，读取或写入)命令时，半导体装置可发起存储器存取操作以对所述命令作出响应。对于读取操作，存储器存取操作可包含事件链(例如，行地址(RAS)链)，以使半导体装置100准备好从存储器单元阵列145内的原始位置或目标位置检索请求的数据，且将请求的数据提供给数据端DQ以通过数据总线传输。帮助限定存储器内的总时延以在输出处提供来自存储器单元的数据的存储器存取操作的一个时间周期是最小RAS到列地址(CAS)延迟，或tRCD。tRCD是激活一行存储器与存取耦合到经激活行的一列存储器单元中的存储器单元之间所需的最小时钟循环数。
当接收到读取命令时，命令解码器125可将ACT命令提供到行解码器130、列解码器140，且提供到存储体控制电路128。作为响应，存储体控制电路128可将行控制信号和列控制信号分别提供到行解码器130和列解码器。行解码器130可包含经配置以对所接收原始行地址XADD进行解码以确定激活哪个字线的多个预解码器电路。所述多个预解码器中的每一者可与存储器存储体存储体0-N的行区段的子集相关联。
另外，行解码器130可包含经配置以存储从熔丝阵列129接收的缺陷行地址的熔丝锁存器。在一些实例中，熔丝阵列129可将包含缺陷行地址的熔丝阵列数据提供到行解码器130的熔丝锁存器以作为通电或重启/复位序列的部分。可为每个替换行分配一组熔丝锁存器。行解码器130可包含经配置以比较接收的对应原始行或目标行地址与读取命令以确定原始行是否已用冗余行替换的行冗余比较逻辑树(例如，RXNOM树)。如果是，则RXNOM树可使多个预解码器中的相应预解码器将读取命令存取重新引导到与冗余行相关联的行地址(例如，冗余行地址)。确定行冗余的过程可能会延迟读取存取操作。
因此，为了减轻行冗余延迟，在确定行冗余的同时，多个预解码器中的对应原始行预解码器可发起针对原始行的存取操作，包含VtC补偿操作。另外，响应于对冗余行地址的初始检测(例如，命中或与原始行地址的匹配)但在RXNOM树已充分裁定冗余比较之前，多个预解码器中的对应原始行预解码器还可与针对原始行的存取操作并行地针对冗余行发起存取操作，包含VtC补偿操作。如果检测到命中，则RXNOM逻辑树的输出可使原始行预解码器进行的存取操作暂停，以支持冗余行预解码器。在一些实例中，感测操作可在激活用于原始行字线的字线之前暂停。
然而，在感测操作可继续进行之前，行进穿过RXNOM逻辑树的信号的时延仍可增加延迟。因此，为了进一步减少tRCD，可使用四分之一匹配RXNOM(例如，RXNOMFast)信号以在全RXNOM信号之前暂停原始行感测操作(例如，使行因子信号复位)。这可允许在等待全RXNOM信号完成之前开始字线的激活。
如果未检测到命中，则可不针对冗余行发起激活操作，且原始行预解码器存取操作可继续。通过在尚未完全解决冗余时在原始行和用于替换行的冗余行两者中并行地发起VtC补偿且在检测到命中时暂停原始行，相比于等待到完成冗余确定之后才激活字线，存储器可减少存取操作的tRCD。另外，与始终执行并行VtC补偿相比，在未检测到冗余行时跳过并行VtC补偿可降低功耗。
转而解释包含于半导体装置100中的外部端，时钟端CK和/CK可分别接收外部时钟信号和互补外部时钟信号。外部时钟信号(包含互补外部时钟信号)可被供应到时钟输入电路105。时钟输入电路105可接收外部时钟信号，且生成内部时钟信号ICLK。时钟输入电路105可将内部时钟信号ICLK提供到内部时钟发生器107。内部时钟发生器107可基于接收到的内部时钟信号ICLK和来自地址/命令输入电路115的时钟启用信号CKE而生成相控内部时钟信号LCLK。虽然不限于此，但DLL电路可被用作内部时钟发生器107。内部时钟发生器107可将相控内部时钟信号LCLK提供到IO电路170。IO电路170可使用相控内部时钟信号LCLK作为定时信号以用于确定读取数据的输出定时。
电源端可接收电源电压VDD和VSS。这些电源电压VDD和VSS可被供应到电压发生器电路190。电压发生器电路190可基于电源电压VDD和VSS生成各种内部电压VPP、VOD、VARY、VPERI等。内部电压VPP主要在行解码器130中使用，内部电压VOD和VARY主要在包含在存储器单元阵列145中的感测放大器150中使用，且内部电压VPERI在许多其它电路块中使用。电源端还可接收电源电压VDDQ和VSSQ。IO电路170可接收电源电压VDDQ和VSSQ。举例来说，电源电压VDDQ和VSSQ可以是分别与电源电压VDD和VSS相同的电压。然而，专用电源电压VDDQ和VSSQ可用于IO电路170。
图2是根据本公开的实施例的半导体装置200的框图。半导体装置200可包含具有被划分为预解码器行区段群组212(0)-(4)的行区段0到52的存储器阵列垫210和行解码器(例如，包含熔丝锁存器和比较器214(0)-(52)、RXNOM树220、预解码器230(0)-(3)和x解码器250)。行解码器可耦合到主字线驱动器260和FX驱动器270。在一些实例中，图1的行解码器130可实施图2的行解码器。
存储器阵列垫210可包含存储器单元的53个行区段，其中每个行区段包含存储器单元的多个原始行。另外，53个行区段中的一些或全部可包含用于修复53个行区段中的任一者中的存储器单元的缺陷行的存储器单元的至少一个冗余行。53个行区段的相应一或多个冗余行各自可与熔丝锁存器和比较器214(0)-(52)中的相应一者相关联。熔丝锁存器和比较器214(0)-(52)可经配置以在所述区段中的冗余行已被分配以替换与缺陷行地址相关联的存储器单元的缺陷行时存储相应缺陷行地址，以及比较所接收行地址RA以确定目标行或原始行是否匹配缺陷行。当熔丝锁存器和比较器214(0)-(52)中的相应一者检测到匹配时，可提供S0-S52匹配信号。为了清楚起见，图2仅描绘了S0和S52匹配信号，但应理解，每个熔丝锁存器和比较器214(0)-(52)都可提供S0-S52匹配信号中的相应一者。
53个行区段的相应子集可一起分组在预解码器行区段群组212(0)-(4)中。举例来说，每个预解码器行区段群组212(0)-(4)可包含存储器阵列垫210的相应13或14个行。每个预解码器行区段群组212(0)-(4)可耦合到预解码器230(0)-(3)中的相应一者以提供S0-S52匹配信号。举例来说，预解码器行区段群组212(0)可耦合到预解码器230(0)，预解码器行区段群组212(1)可耦合到预解码器230(1)等。虽然图2中描绘了四个预解码器行区段群组212(0)-(3)和四个预解码器230(0)-(3)，但应了解，在存储器阵列垫210和行解码器中可存在多于或少于四个预解码器行区段群组和预解码器。
另外，每个预解码器行区段群组212(0)-(4)可耦合到RXNOM树220以提供S0-S52匹配信号。RXNOM树220可包含用于比较所有S0-S52匹配信号以向预解码器230(0)-(3)提供RXNOM信号的逻辑。RXNOM信号可指示是否存在关于行地址RA的替换行的命中或未命中。另外，RXNOM树220可经配置以向预解码器230(0)-(3)提供相应的四分之一匹配信号RXNOMFast0-3。每个RXNOMFast0-3信号表示S0-S52匹配信号的部分比较。举例来说，RXNOMFast0信号可表示S0-S12信号的比较，RXNOMFast1信号可表示S13-S25信号的比较，RXNOMFast2信号可表示S26-S38信号的比较，且RXNOMFast3信号可表示S39-S52信号的比较。
预解码器230(0)-(3)中的每一者都可接收指示存取操作的原始行或目标行的行地址RA、RXNOMFast0-3信号中的相应一者、RXNOM信号、S0-S52匹配信号的相应子集以及区段启用信号SecEn(例如，从例如图1的存储体控制电路128等存储体控制电路接收)。预解码器230(0)-(3)可经配置以对接收到的信号进行解码以设置行因子信号。举例来说，响应于SecEn信号，当预解码器230(0)-(3)中的相应一者(例如，原始行预解码器)检测到原始行地址RA以指派的预解码器行区段群组212(0)-(3)中的一行存储器单元为目标时，原始行预解码器可设置相应的行因子RF0-3信号以开始对存储器单元的原始行进行存取操作，所述存取操作以VtC补偿操作开始。另外，响应于SecEn信号，当预解码器230(0)-(3)的相应一者(例如，冗余行预解码器)接收到指示命中(例如，原始行有缺陷，且已用对应于S0-S52匹配信号的行区段中的冗余行替换)的S0-S52匹配信号中的相应一者时，指派的冗余行预解码器可设置相应的行因子RF0-3信号，以开始对存储器单元的冗余行进行存取操作，所述存取操作以VtC补偿操作开始。如果S0-S52匹配信号中没有一个指示命中，则预解码器230(0)-(3)可不发起冗余行存取操作。当S0-S52信号中的任一者指示命中时，命中信号可流过RXNOM树220，以在RXNOMFast0-3信号中的对应一者上和RXNOM信号上提供命中指示。响应于RXNOMFast0-3信号中的对应一者指示命中，相应预解码器230(0)-(3)可停止原始行存取操作，以支持与冗余行相关联的存取操作。另外，当RXNOM信号指示命中时，原始行预解码器可进一步停止原始行存取操作，以支持与冗余行相关联的存取操作。
x解码器250可接收行因子信号，且可向主字线驱动器260和FX驱动器270提供所述行因子信号和其它控制信号。响应于激活信号R1AC(例如，从例如图1的存储体控制电路128等存储体控制电路接收)，主字线驱动器260可经配置以激活与原始行和/或冗余行相关联的主字线。FX驱动器270可经配置以向与原始行和/或冗余行相关联的阵列区段提供控制信号。
在操作中，熔丝锁存器和比较器214(0)-(52)中的每一者可被分配给存储器单元的一个冗余行，所述冗余行可用于替换有缺陷的存储器单元原始行。在初始化序列期间(例如，作为通电或复位操作的部分)，熔丝阵列可向相应的一或多个熔丝锁存器和比较器214(0)-(52)提供熔丝数据，以指示相应有缺陷的存储器行的经指派替换。作为响应，一或多个熔丝锁存器和比较器214(0)-(52)可锁存接收到的有缺陷的原始行地址。
当接收到以存储器阵列垫210的原始行为目标的ACT命令时，将行地址RA提供给熔丝锁存器和比较器214(0)-(52)以及预解码器230(0)-(3)。预解码器电路230(0)-(3)可对原始行地址RA进行解码，且响应于SecEn信号，预解码器电路230(0)-(3)中与原始行地址RA相关联的相应一者(原始行预解码器)设置相应的RF0-3信号以发起存取操作，包含VtC补偿。
与预解码器230(0)-(3)对原始行地址RA的解码并行地，熔丝锁存器和比较器214(0)-(52)可将原始行地址RA与锁存的缺陷行地址进行比较。当检测到匹配或命中时，熔丝锁存器和比较器214(0)-(52)中的相应一者可向RXNOM树220和预解码器230(0)-(3)中的相关联预解码器(冗余行预解码器)提供指示命中的相应S0-S52匹配信号。响应于指示命中的相应S0-S52匹配信号，冗余行预解码器可设置相应RF0-3信号，以发起针对冗余行的存取操作，包含VtC补偿。
同样响应于相应S0-S52匹配信号指示命中，RXNOM树220可设置RXNOMFast0-3信号中的一者和RXNOM信号以指示命中。由于RXNOM包含逻辑树，因此S0-S52匹配信号中的一者上的命中指示可在预解码器230(0)-(3)处接收到指示命中的相应RXNOMFast0-3信号和指示命中的RXNOM信号之前到达冗余行预解码器230(0)-(3)。
当在原始行预解码器处接收到指示命中的RXNOMFast0-3信号时，原始行预解码器可使RF0-3信号中的某些信号复位以停止对原始行的存取操作，以支持与冗余行相关联的存取操作。另外，当在原始行预解码器处接收到指示命中的RXNOM信号时，原始行预解码器可复位其它RF0-3信号以停止对原始行的存取操作，以支持与冗余行相关联的存取操作。然而，由于在RXNOM信号上的命中指示之前已在预解码器230(0)-(3)处接收到RXNOMFast0-3信号上的命中指示，因此与依赖RXNOM信号相比，使用RXNOMFast0-3信号来停止对原始行的存取操作可减少tRCD。
如果熔丝锁存器和比较器214(0)-(52)未检测到命中，则预解码器230(0)-(3)可不开始冗余行存取操作，且RXNOM将指示未命中以允许与原始行相关联的存取操作继续进行。
x解码器250可接收RF0-3信号，且可向主字线驱动器260中的相应一者和FX驱动器270中的相应一者提供控制信号。响应于控制信号和R1AC信号，主字线驱动器260中的相应一者和FX驱动器270中的相应一者可执行存取操作。由于在命中情况下发生并行存取操作，因此R1AC信号可被延迟，直到RXNOM树220完全裁定S0-S52信号以检测命中，以便避免激活两个字线。通过正在确定冗余时在原始行和冗余行中并行发起VtC补偿，与等待到冗余确定完成之后才开始感测操作相比，半导体装置200可减少存取操作的tRCD。另外，与始终执行并行VtC补偿相比，在未检测到冗余行时跳过并行VtC补偿可降低功耗。
图3是根据本公开的实施例的在熔丝地址和行地址之间的熔丝锁存器电路和匹配比较器300的框图。熔丝地址和行地址之间的熔丝锁存器电路和匹配比较器300包含各自耦合到相应比较器320(0)-(m)的熔丝锁存器1-m 310(0)-(m)。在一些实例中，图1的行解码器130和/或图二的熔丝锁存器和比较器214(0)-(52)可实施熔丝地址和行地址之间的熔丝锁存器电路和匹配比较器300。
熔丝锁存器1-m 310(0)-(m)中的每一者可经配置以在对应行区段中的冗余行已被分配来替换与缺陷行地址相关联的存储器单元的缺陷行时存储相应缺陷行地址。在初始化序列期间(例如，作为通电或复位操作的部分)，可经由熔丝阵列数据1-m信号从熔丝阵列提供缺陷行地址。在存取操作期间，熔丝比较器1-m 320(0)-(m)中的每一者可将原始行地址RA与来自熔丝锁存器310(0)-(m)中的对应熔丝锁存器的锁存行地址进行比较。
熔丝比较器1-m 320(0)-(m)可基于比较而提供相应的S0-Sm匹配信号。举例来说，熔丝比较器1-m 320(0)-(m)可在检测到匹配(例如，命中)时提供具有第一值的相应S0-Sm匹配信号，且可在未检测到匹配(例如，未命中)时提供具有第二值的相应S0-Sm匹配信号。在一些实例中，可复位S0-Sm匹配信号以指示存取操作之间的未命中。在一些实例中，熔丝比较器1-m 320(0)-(m)可包含逐位XOR逻辑树以执行比较。可将S0--Sm匹配信号提供到RXNOM树和相应预解码器。
图4是根据本公开的实施例的预解码器电路400的一部分的框图。预解码器电路400的部分可包含RF345解码器电路410、RF678解码器电路420、RF910解码器电路430、RF1415解码器电路440和RF16解码器电路450。预解码器电路400的部分可经配置以提供行因子(RF)信号的子集。在一些实例中，图1的行解码器130和/或预解码器230(0)-(3)可各自实施预解码器电路400的部分。
RF1415解码器电路440可包含经配置以接收RXNOM信号、行地址RA<15:14>位和其它控制信号的解码逻辑442。响应于RXNOM信号、行地址RA<15:14>位和其它控制信号，解码逻辑442可提供行因子块启用信号RF1415BLKEN以指示目标存储器垫。在一些实例中，当在RXNOM信号(例如，逻辑低值)上指示命中时，解码逻辑442可停用RF1415BLKEN信号。RF1415解码器电路440可进一步包含经配置以响应于SecEn信号而控制将RF1415BLKEN信号释放到RF1415解码器电路440的输出的定时的NAND门444。RF1415BLKEN信号可由RF345解码器电路410、RF678解码器电路420、RF910解码器电路430和RF16解码器电路450使用。
RF345解码器电路410可包含经配置以接收RXNOM信号、行地址RA<5:3>位和RF1415BLKEN信号的解码逻辑412。响应于RXNOM信号、行地址RA<5:3>位、RF1415BLKEN信号，解码逻辑412可提供行因子345信号RF345以控制主字线驱动器(例如，图2的主字线驱动器260)。在一些实例中，当在RXNOM信号(例如，逻辑低值)上指示命中时，解码逻辑412可停用RF345信号。RF345解码器电路410可进一步包含经配置以响应于SecEn信号而控制将RF345信号释放到RF345解码器电路410的输出的NAND门414。
RF678解码器电路420可包含经配置以接收NAND门404的输出、行地址RA<8:6>位和RF1415BLKEN信号的解码逻辑422。NAND门404可接收反相RXNOM信号和RXNOMFast信号，且可应用NAND逻辑以提供输出。响应于NAND门404的输出、行地址RA<8:6>位和RF1415BLKEN信号，解码逻辑422可提供行因子678信号RF678以控制主字线驱动器(例如，图2的主字线驱动器260)。在一些实例中，当在RXNOM信号(例如，逻辑低值)上指示命中时，解码逻辑422可停用RF678信号。RF678解码器电路420可进一步包含经配置以响应于SecEn信号而控制将RF678信号释放到RF678解码器电路420的输出的NAND门424。
RF910解码器电路430可包含经配置以接收NAND门406的输出、行地址RA<10:9>位和RF1415BLKEN信号的解码逻辑432。NAND门406可接收反相RXNOM信号和RXNOMFast信号，且可应用NAND逻辑以提供输出。响应于NAND门406的输出、行地址RA<10:9>位和RF1415BLKEN信号，解码逻辑432可提供行因子910信号RF910以控制主字线驱动器(例如，图2的主字线驱动器260)。RF910解码器电路430可进一步包含经配置以响应于SecEn信号而控制将RF910信号释放到RF910解码器电路430的输出的NAND门434。
RF16解码器电路450可包含经配置以接收NAND门408的输出、行地址RA<16>位、RF1415BLKEN信号和其它控制信号的解码逻辑452。NAND门408可接收反相RXNOM信号和RXNOMFast信号，且可应用NAND逻辑以提供输出。响应于NAND门408的输出、行地址RA<16>位、RF1415BLKEN信号和其它控制信号，解码逻辑442可提供行因子16<1:0>信号RF16<1:0>以控制主字线驱动器(例如，图2的主字线驱动器260)。在一些实例中，当在RXNOM(例如，逻辑低值)或RXNOMFast(例如，逻辑高值)信号上指示命中时，解码逻辑452可停用RF16<1:0>信号。RF16解码器电路450可进一步包含经配置以响应于SecEn信号而控制将RF16<1:0>信号释放到RF16解码器电路450的输出的NAND门454和反相器456。
图5是根据本公开的实施例的RXNOM树500的框图。RXNOM树500可包含RXNOM比较树510、反相器512、锁存器520和多路复用器530。RXNOM树500可经配置以提供RXNOM信号。在一些实例中，图1的行解码器130和/或RXNOM树220可实施RXNOM树500。
RXNOM比较树510经配置以比较熔丝锁存器比较匹配信号S0-Sm匹配(例如，图2的S0-52匹配信号和/或图3的S0-Sm匹配信号)以提供RXNOM比较信号。RXNOM比较信号可指示S0-Sm匹配信号中的任一者是否指示有缺陷的原始行地址的替换的命中。在一些实例中，RXNOM比较树510可包含逐位XOR逻辑树以执行比较。可将(例如，经由反相器512)反相的RXNOM比较信号提供到锁存器520和多路复用器530中的每一者。锁存器520可经配置以响应于RXNOM时钟信号(例如，由例如图1的存储体控制电路128等存储体控制逻辑提供)而锁存RXNOM比较信号。锁存器520可经配置以响应于SecEn信号而复位输出。可将锁存器520的输出提供到多路复用器530。
多路复用器530可经配置以基于并行补偿启用信号而提供反相器512的输出或锁存器520的输出中的一者作为RXNOM信号。举例来说，当停用并行补偿时，多路复用器530可提供反相器512的输出作为RXNOM信号。当启用并行补偿时，多路复用器530可提供锁存器520的输出作为RXNOM信号。由于锁存器520的输出在经由SecEn信号开始新的存取操作时复位，因此可屏蔽来自上一存取操作的RXNOM比较树510的剩余输出，以避免在启用并行补偿时中断下一存取操作。
图6是根据本公开的实施例的预解码器电路600的一部分的框图。预解码器电路600的部分可包含耦合到原始或冗余区段多路复用器电路620的原始区段解码器电路610。预解码器电路600的部分可经配置以提供行因子313信号RP313。在一些实例中，图1的行解码器130和/或预解码器230(0)-(3)可各自实施预解码器电路600的部分。
原始区段解码器电路610可经配置以接收行地址位RA<13:3>且提供初始RP313信号RF313P。RP313P信号可指示原始行包含在由预解码器电路600管理的行的子集中。
原始或冗余区段多路复用器电路620可经配置以接收RP313P信号，连同RF1415BLKEN信号(例如，来自图4的RF1415解码器电路440)、Sx匹配信号(例如，来自图2的S0-S53匹配信号，和/或图3和5的S0-Sm匹配信号)以及SecEn信号。原始或冗余区段多路复用器电路620可包含NAND门622、NAND门624、NAND门626和NAND门628。NAND门622可经配置以将NAND逻辑应用于RP313P、R1415BLKE和RXNOM信号以将输出信号提供到NAND门626。因此，当未检测到缺陷行命中(例如，RXNOM具有指示未命中的逻辑高值)时，NAND门622的输出由RP313P和RF1415BLKEN信号控制。当RXNOM信号指示命中(例如，具有逻辑低值)时，将RP313P和RF1415BLKEN信号覆盖。NAND门624可经配置以将NAND逻辑应用于Sx匹配信号和高电源电压信号以将输出信号提供到NAND门626。
NAND门626可经配置以将NAND逻辑应用于NAND门622和NAND门624的输出以将输出提供到NAND门628。因此，当NAND门622(例如，未检测到缺陷行的原始行)和NAND门624(例如，检测到缺陷行)中的任一者或两者的输出为低时，可迫使NAND门626的输出为高。否则，NAND门626的输出可设置为低。即，NAND门626的输出可指示预解码器电路600是否应开始对原始行和/或冗余行进行存取操作。
NAND门628和反相器629的组合可将AND逻辑应用于NAND门626的输出和SecEn信号以提供RP313信号。因此，响应于SecEn信号被设置，从NAND门628和反相器629提供的RP313信号可反映NAND门626的输出(例如，预解码器电路600是否应开始对原始行和/或冗余行进行存取操作)。
图7是根据本公开的实施例的主字线驱动器电路700的示意性框图。主字线驱动器电路700可包含耦合到冗余主字线驱动器720和原始主字线驱动器730的初始激活级(例如，NAND门710、延迟和反相器电路712、延迟/驱动器电路714和延迟/驱动器电路716)。在一些实例中，图1的行解码器130和/或图2的主字线驱动器260可实施主字线驱动器电路700。
NAND门710可经配置以将NAND逻辑应用于RP313信号(例如，从图6的原始或冗余区段多路复用器电路620提供)和R1AC激活信号(例如，来自图1的存储体控制电路128)以将启用信号提供到延迟和反相器电路712。延迟和反相器电路712可对NAND门710的输出进行延迟和反相以将输出信号提供到可提供冗余主字线启用信号RMWLEN的延迟/驱动器电路714，且提供到可提供主字线启用信号MWLEN的延迟/驱动器电路716(经由延迟和反相器电路712以及延迟/驱动器电路714)。
冗余主字线驱动器720可基于RMWLEN信号、RF345信号(例如，来自图1的RF345解码器电路410)、RF678信号(例如，来自图4的RF678解码器电路420)和RF910信号(例如，来自图4的RF910解码器电路430)而提供冗余arm MWL信号RARMWLRF。原始主字线驱动器730可基于RMWLEN信号、RF345信号(例如，来自图1的RF345解码器电路410)、RF678信号(例如，来自图4的RF678解码器电路420)、RF910信号(例如，来自图4的RF910解码器电路430)提供原始armMWL信号ARMWLRF。冗余主字线驱动器720和原始主字线驱动器730可包含相同电路系统。因此，为了清楚和简明起见，仅描绘和描述原始主字线驱动器730的详细电路系统。应了解，冗余主字线驱动器720的电路系统可与原始主字线驱动器730中所描绘的相同，且将以相同方式操作。
原始主字线驱动器730可包含经配置以接收MWLEN信号的反相器732，其中下拉由晶体管733a、733b和733c控制。晶体管733a、733b和733c可分别由RF345、RF678和RF910信号控制。因此，对于原始区段，当检测到缺陷行时，RF313、RF678和RF910信号可防止反相器732的输出下拉。原始主字线驱动器730可进一步包含由晶体管735和736形成的反相器以接收反相器732的输出且提供ARMWLP信号。原始主字线驱动器730可进一步包含晶体管734，所述晶体管具有耦合到由晶体管735和736形成的反相器的输出的栅极、耦合到由晶体管735和736形成的反相器的输入的漏极，以及耦合到高电压的源极。当由晶体管735和736形成的反相器的输出变低时，晶体管734可使由晶体管735和736形成的反相器的输出变回为高。反相器738可经配置以对由晶体管735和736形成的反相器的输出进行反相，以提供ARMWLRF信号。
图8是根据本公开的实施例的FX驱动器电路800的示意性框图。FX驱动器电路800可包含初始激活级(例如，NAND门810、NAND门812和反相器/延迟电路814)、FX驱动器第一级820和FX驱动器第二级860。FX驱动器电路800可经配置以控制子字线驱动器和其它电路系统以促进存取操作。在一些实例中，图1的行解码器130和/或图2的FX驱动器270可实施FX驱动器电路800。
NAND门810可经配置以将NAND逻辑应用于低电平有效FX选择0和1信号FXSEL0F和FXSEL1F以提供FXSet信号。NAND门812可经配置到FXSet信号和R1AC激活信号以将输出提供到反相器/延迟电路814。反相器/延迟电路814可经配置以对NAND门812的输出进行延迟和反相，以将R1CP信号提供到FX驱动器第一级820。
FX驱动器第一级820可包含第一区段840和第二区段850。第一区段840和第二区段850的电路系统可相同，不同之处在于，基于RF16<0>信号进一步控制第一区段840，且基于RF16<1>信号进一步控制第二区段850。RF16<1:0>信号可由预解码器行因子电路系统(例如，图4的RF16解码器电路450)提供。
第一区段840可包含经配置以接收R1ACP信号的反相器842，其中下拉由晶体管843控制。晶体管843可由RF16<0>信号控制。因此，对于原始区段，当检测到缺陷行时，RF16<0>信号可防止反相器842的输出下拉。第一区段840可进一步包含由与反相器848串联耦合的晶体管845和846形成的反相器。由与反相器848串联耦合的晶体管845和846形成的反相器可用以接收反相器842的输出且提供RF16PF<0>信号。第一区段840可进一步包含晶体管844，所述晶体管具有耦合到由晶体管845和846形成的反相器的输出的栅极、耦合到由晶体管845和846形成的反相器的输入的漏极，以及耦合到高电压的源极。当由晶体管845和846形成的反相器的输出变低时，晶体管844可使由晶体管845和846形成的反相器的输出变回为高。
第二区段850可包含经配置以接收R1ACP信号的反相器852，其中下拉由晶体管853控制。晶体管853可由RF16<1>信号控制。因此，对于原始区段，当检测到缺陷行时，RF16<1>信号可防止反相器852的输出下拉。第二区段850可进一步包含由与反相器858串联耦合的晶体管855和856形成的反相器。由与反相器858串联耦合的晶体管855和856形成的反相器可用以接收反相器852的输出且提供RF16PF<1>信号。第二区段850可进一步包含晶体管854，所述晶体管具有耦合到由晶体管855和856形成的反相器的输出的栅极、耦合到由晶体管855和856形成的反相器的输入的漏极，以及耦合到高电压的源极。当由晶体管855和856形成的反相器的输出变低时，晶体管854可使由晶体管855和856形成的反相器的输出变回为高。
响应于RF16PF<1:0>信号，FX驱动器第二级860可驱动控制信号以促进存储器阵列中的存取操作。
图9是根据本公开的实施例的描绘命中情况并行补偿操作的示例性定时图900的图解说明。定时图900可主要说明存储体逻辑控制电路系统(例如，图1的128)和行解码器电路系统(例如，图1的行解码器130、图2的半导体装置200、图3的熔丝地址和行地址之间的熔丝锁存器电路和匹配比较器300、图4的预解码器电路400、图5的RXNOM树500、图6的预解码器电路600或其任何组合)的操作。Sx匹配信号可对应于图2的S0-S52匹配信号中的任一者、图3的S0-Sm匹配信号中的任一者或图6的Sx匹配信号。RXNOMFast信号可对应于图2的RXNOMFast信号或图4的RXNOMFast信号中的任一者。RXNOM信号可对应于图2、4、5和6中的任一图中的RXNOM信号。冗余和原始RP313信号可对应于图6或7中的任一图中的RP313信号。RF信号可对应于图2的RF0-3信号、图4或7中的任一图中的RF345和/或RF678信号、图4和6的RF1415BLKEN信号、图4或8中的任一图中的RF16<1:0>，或其任何组合。R1AC信号可对应于图4、7或8中的任一图中的R1AC信号。
在时间T0之前，可接收到存取命令。在时间T0，响应于存取命令，激活命令信号ACT可变为高以开始存取操作。响应于存取命令，熔丝锁存器(例如，图2的熔丝锁存器和比较器214(0)-(52)和/或图3的熔丝地址和行地址之间的熔丝锁存器电路和匹配比较器300可开始比较原始行地址与存储在熔丝锁存器处的锁存的缺陷行地址。
在时间T1，Sx匹配信号可变为高，指示缺陷地址与原始行地址之间的匹配。就在时间T2之前，SecEn信号可变为高。作为响应，在时间T2，可开始对原始行的补偿操作，包含在时间T3与T4之间设置原始区段行因子信号RF。
另外在时间T2，响应于SecEn信号和Sx匹配信号上的命中指示，可在冗余行上发起补偿操作。另外在时间T3，RXNOMFast信号可基于Sx匹配信号而从未命中指示变到命中指示。为了响应指示命中的RXNOMFast信号的变换，一些RF信号可变换以反映命中指示，且一些原始行RF信号可复位以防止当冗余行处于不同的行区段(例如，图2的另一行区段0-53)时激活原始行字线。如果原始行和冗余行在同一行区段中，则原始行和冗余行都将只有一个RP313信号，且将保持为高。
在时间T4，R1AC信号可基于RF信号而变换以发起字线的激活。在时间T5，RFNOM可基于Sx匹配信号和RXNOMFast信号而从未命中指示变到命中指示。作为响应，当原始区段不同于冗余区段时，原始区段RP313信号可变为低。
定时图900为示例性的，用于说明各种所描述实施例的操作。虽然定时图900描绘所包含信号的信号变换的特定布置，但所属领域的技术人员应了解，可在不脱离本公开的范围的情况下在不同情境中包含额外或不同变换。此外，定时图900中表示的信号的量值的描述并非旨在按比例绘制，且代表性定时是定时特性的说明性实例。
虽然具体实施方式描述了某些优选实施例和实例，但所属领域的技术人员应理解，本公开的范围从具体公开的实施例扩展到其它替代性实施例和/或所述实施例和其显而易见的修改和等同物的使用。另外，在本公开的范围内的其它修改对于所属领域的技术人员将是显而易见的。还预期可进行实施例的特定特征和方面的各种组合或子组合，且仍处于本公开的范围内。因此，应理解，所公开的实施例的各种特征和方面可彼此组合或相互取代以便形成所公开实施例的变化模式。因此，希望本公开的至少一些内容的范围不应受限于上文所描述的特定公开实施例。

Claims (21)

1.一种设备，其包括：
第一多个缺陷行地址比较电路，其各自与存储器阵列的第一多个行区段中的相应行区段相关联且经配置以存储相应有缺陷的原始行地址，其中所述第一多个缺陷行地址比较电路中的每一者经配置以将所接收原始行地址与存储的相应有缺陷的原始行地址进行比较以提供相应匹配信号；
第二多个缺陷行地址比较电路，其各自与所述存储器阵列的第二多个行区段中的相应行区段相关联且经配置以将所述所接收原始行地址与相应有缺陷的原始行地址进行比较以提供相应匹配信号；
逻辑树，其经配置以比较来自第一多个行地址比较电路的相应命中信号以提供第一快速命中信号，且比较来自第二多个行地址比较电路的相应命中信号以提供第二快速命中信号，其中所述逻辑树进一步经配置以比较所述第一和第二快速命中信号以提供命中信号；
行解码器，其包括与所述第一多个行区段相关联的第一预解码器和与所述第二多个行区段相关联的第二预解码器，其中在存取操作期间：
所述第一预解码器经配置以响应于由所述第一多个缺陷行地址比较电路中的一者提供的所述相应命中信号指示原始行地址匹配所述相应有缺陷的原始行地址而使得在与所述相应命中信号相关联的所述第一多个行区段中的第一行区段的相应冗余行上发起第一阈值电压补偿操作；且
所述第二预解码器经配置以在所述第二多个行区段中的第二行区段的原始行对应于所述原始行地址时与所述第一阈值电压补偿操作并行地使得在所述第二多个行区段中的所述第二行区段的所述原始行上发起第二阈值电压补偿操作，其中所述第二预解码器进一步经配置以响应于所述第一快速命中信号而防止与所述原始行相关联的存取操作继续进行。
2.根据权利要求1所述的设备，其进一步包括第一和第二多个缺陷行地址锁存器电路，所述第一和第二多个缺陷行地址锁存器电路各自分别与所述第一和第二多个行区段中的相应行区段相关联且经配置以锁存所述相应有缺陷的原始行地址。
3.根据权利要求1所述的设备，其中所述第二预解码器经配置以响应于所述命中信号而停止与所述原始行相关联的所述存取操作。
4.根据权利要求3所述的设备，其中所述逻辑树使所述第一快速命中信号指示所述命中信号之前的命中。
5.根据权利要求1所述的设备，其中所述第二预解码器经配置以响应于所述第一快速命中信号而防止激活耦合到所述原始行的字线。
6.根据权利要求1所述的设备，其进一步包括主字线驱动器，所述主字线驱动器经配置以从所述第二预解码器接收信号以控制耦合到所述字线的主字线的激活。
7.根据权利要求1所述的设备，其进一步包括子字线驱动器电路，所述子字线驱动器电路经配置以从所述第二预解码器接收信号以控制所述字线的激活。
8.根据权利要求1所述的设备，其中所述第二预解码器经配置以响应于由所述第二多个缺陷行地址比较电路中的一者提供的所述相应命中信号指示所述原始行地址匹配所述相应有缺陷的原始行地址而使得在与所述相应命中信号相关联的所述第二多个行区段中的第三行区段的相应冗余行上发起所述第一阈值电压补偿操作。
9.根据权利要求1所述的设备，其中在所述存取操作期间，所述第一预解码器经配置以响应于所述第一多个缺陷行地址比较电路中的每一者的所述相应命中信号指示未命中而防止在所述第一多个行区段中的任一者的任何相应冗余行上发起所述第一阈值电压补偿操作。
10.根据权利要求1所述的设备，其中在所述存取操作期间，所述第一预解码器经配置以在所述第一多个行区段中的第三行区段的原始行对应于所述原始行地址时使得在所述第一多个行区段中的所述第三行区段的所述原始行上发起所述第二阈值电压补偿操作。
11.一种设备，其包括：
第一多个熔丝锁存器和比较器电路，其各自与第一多个行区段中的特定行区段相关联且经配置以存储相应缺陷行地址，其中所述第一多个熔丝锁存器和比较器电路中的个别熔丝锁存器和比较器电路各自经配置以响应于确定所接收原始行地址匹配所述相应缺陷行地址而提供相应匹配信号；
第二多个熔丝锁存器和比较器电路，其各自与第二多个行区段中的特定行区段相关联且经配置以存储相应缺陷行地址，其中所述第二多个熔丝锁存器和比较器电路中的个别熔丝锁存器和比较器电路各自经配置以响应于确定所接收原始行地址匹配所述相应缺陷行地址而提供相应匹配信号；
逻辑树，其经配置以比较来自所述第一多个熔丝锁存器和比较器电路的所述相应匹配信号以提供第一快速命中信号，且比较来自所述第二多个熔丝锁存器和比较器电路的相应命中信号以提供第二快速命中信号，其中所述逻辑树进一步经配置以比较所述第一和第二快速命中信号以提供命中信号；
第一预解码器，其耦合到所述第一多个熔丝锁存器和比较器电路以接收所述相应匹配信号且接收所述原始行地址，其中响应于所述相应匹配信号中的一者而使得在与所述第一多个熔丝锁存器和比较器电路相关联的第一冗余行上发起第一阈值电压补偿，其中响应于确定经解码原始行地址以所述第一多个行区段的第一原始行为目标而使得在所述第一原始行上发起第二阈值电压补偿操作，其中响应于所述第一或第二快速命中信号被设置，所述第一预解码器经配置以防止与所述第一原始行相关联的存取操作继续进行；以及
第二预解码器，其耦合到所述第二多个熔丝锁存器和比较器电路，且经配置以接收第二匹配信号且接收所述原始行地址，其中响应于所述第一匹配信号而使得在与所述第二熔丝锁存器和比较器电路相关联的第二冗余行上发起第三阈值电压补偿，其中响应于确定经解码原始行地址以所述第二多个行区段的第二原始行为目标而使得在所述第二原始行上发起第四阈值电压补偿操作，其中所述第一或第三阈值电压补偿操作中的至少一者与所述第二或第四阈值电压补偿操作中的至少一者至少部分并行，其中响应于所述第一或第二快速命中信号被设置，所述第二预解码器经配置以防止与所述第二原始行相关联的存取操作继续进行。
12.根据权利要求11所述的设备，其进一步包括存储器阵列垫，所述存储器阵列垫包含所述第一和第二多个行区段。
13.根据权利要求11所述的设备，其中响应于所述命中信号，所述第一预解码器经配置以停止所述第一原始行上的所述第二并行阈值电压补偿操作，其中响应于所述命中信号，所述第二预解码器经配置以停止所述第二原始行上的所述第二并行阈值电压补偿操作。
14.根据权利要求11所述的设备，其中由所述逻辑树提供的所述命中信号相对于所述第一和第二快速命中信号延迟。
15.根据权利要求11所述的设备，其中所述第一多个熔丝锁存器和比较器电路各自包含相应熔丝锁存器，所述相应熔丝锁存器经配置以存储从熔丝阵列接收的相应检测原始地址。
16.根据权利要求15所述的设备，其中所述第一预解码器经配置以在从所述第一多个熔丝锁存器和比较器电路提供的第一匹配信号指示所述原始行地址不同于所述相应缺陷行地址时跳过第一阈值电压补偿操作的发起。
17.一种方法，其包括：
在第一多个熔丝锁存器比较器电路、第二多个熔丝锁存器比较器电路、第一预解码器和第二预解码器处接收与存取操作相关联的原始行地址，其中所述第一多个熔丝锁存器和比较器电路中的每一者与第一多个行区段中的特定行区段相关联，且所述第二多个熔丝锁存器和比较器电路中的每一者与第二多个行区段中的特定行区段相关联；
响应于确定所述原始行地址匹配相应缺陷行地址，经由所述第一多个熔丝锁存器比较器电路提供相应第一相应匹配信号；
响应于确定所述原始行地址匹配相应缺陷行地址，经由所述第二多个熔丝锁存器比较器电路提供相应第二匹配信号；
比较从所述第一多个熔丝锁存器比较器电路提供的相应匹配信号以提供第一快速命中信号；
比较从所述第二多个熔丝锁存器比较器电路提供的相应匹配信号以提供第二快速命中信号；
比较所述第一和第二快速命中信号以提供命中信号；以及
并行地：
响应于从所述第一多个熔丝锁存器比较器电路提供的所述相应匹配信号中的一者，使得经由所述第一预解码器在与所述第一多个熔丝锁存器比较器电路中的一者相关联的第一冗余行上发起第一阈值电压补偿；以及
响应于确定所述原始行地址以所述第二多个行区段的第一原始行为目标，使得经由所述第二预解码器在所述第一原始行上发起第二阈值电压补偿操作；以及
响应于所述第一或第二快速命中信号，防止与所述第一原始行相关联的存取操作继续进行。
18.根据权利要求17所述的方法，其进一步包括响应于所述命中信号，停止对所述第一原始行的所述第二并行阈值电压补偿操作。
19.根据权利要求18所述的方法，其中所述命中信号相对于所述第一和第二快速命中信号延迟。
20.根据权利要求17所述的方法，其进一步包括使用XOR门比较从所述第一多个熔丝锁存器比较器电路提供的所述相应匹配信号以提供所述第一快速命中信号。
21.根据权利要求17所述的方法，其进一步包括并行地：
响应于从所述第二多个熔丝锁存器比较器电路提供的所述相应匹配信号中的一者，使得经由所述第二预解码器在与所述第二多个熔丝锁存器比较器电路中的一者相关联的第二冗余行上发起第三阈值电压补偿；以及
响应于确定所述原始行地址以所述第一多个行区段的第二原始行为目标，使得经由所述第一预解码器在所述第二原始行上发起第四阈值电压补偿操作。
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