JPH11126477A - マルチバンクｄｒａｍ用の階層カラム選択ライン・アーキテクチャ - Google Patents
マルチバンクｄｒａｍ用の階層カラム選択ライン・アーキテクチャInfo
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- JPH11126477A JPH11126477A JP10231891A JP23189198A JPH11126477A JP H11126477 A JPH11126477 A JP H11126477A JP 10231891 A JP10231891 A JP 10231891A JP 23189198 A JP23189198 A JP 23189198A JP H11126477 A JPH11126477 A JP H11126477A
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Abstract
(57)【要約】
【課題】 階層カラム選択ライン・アーキテクチャを有
するマルチバンクＤＲＡＭを提供する。 【解決手段】 ＤＲＡＭには少なくとも２つのバンク
Ａ、Ｂに編成された複数のメモリ・セルが設けられてい
る。バンクの各々はロウおよびカラムに配列されたメモ
リ・セルを含んでいる。メモリ・セルは少なくとも１つ
のビット・ライン５０３および少なくとも１つのデータ
・ライン５０５によって与えられるデータを記憶する。
ＤＲＡＭは、２つのバンクのうち１つを選択する第１の
スイッチ５０７と、第１のスイッチに接続され、カラム
の１つを選択する第２のスイッチ５０８とを含んでお
り、第１および第２のスイッチがビット・ラインの１つ
をデータ・ラインの１つに結合し、データを選択したバ
ンクに、また選択したカラムに対して共通のメモリ・セ
ルに対するデータの書き込み、または読み取りを可能と
する。
するマルチバンクＤＲＡＭを提供する。 【解決手段】 ＤＲＡＭには少なくとも２つのバンク
Ａ、Ｂに編成された複数のメモリ・セルが設けられてい
る。バンクの各々はロウおよびカラムに配列されたメモ
リ・セルを含んでいる。メモリ・セルは少なくとも１つ
のビット・ライン５０３および少なくとも１つのデータ
・ライン５０５によって与えられるデータを記憶する。
ＤＲＡＭは、２つのバンクのうち１つを選択する第１の
スイッチ５０７と、第１のスイッチに接続され、カラム
の１つを選択する第２のスイッチ５０８とを含んでお
り、第１および第２のスイッチがビット・ラインの１つ
をデータ・ラインの１つに結合し、データを選択したバ
ンクに、また選択したカラムに対して共通のメモリ・セ
ルに対するデータの書き込み、または読み取りを可能と
する。
Description
【０００１】
【発明の属する技術分野】本発明は総括的に半導体メモ
リ・デバイスに関し、詳細にいえば、階層カラム選択ラ
イン・アーキテクチャを有するマルチバンク・ダイナミ
ック・ランダム・アクセス・メモリに関する。
リ・デバイスに関し、詳細にいえば、階層カラム選択ラ
イン・アーキテクチャを有するマルチバンク・ダイナミ
ック・ランダム・アクセス・メモリに関する。
【０００２】
【従来の技術】ＣＭＯＳ技術が発展して、コンピュータ
・マーケットが広い範囲の消費者に急速に開かれるよう
になった。今日のマルチメディア・アプリケーションは
少なくとも８ＭＢ、好ましくは１６ＭＢものメモリを必
要としており、これはコンピュータ内のメモリ・システ
ムの相対的なコストを引き上げる。近い将来、３２ＭＢ
および６４ＭＢのコンピュータが普通のものとなると思
われ、これは２５６Ｍｂ以上のＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）が必要とされる可能性
を示唆している。さらに、開発段階においては、ギガビ
ットの範囲のＤＲＡＭがすでに進行中である。
・マーケットが広い範囲の消費者に急速に開かれるよう
になった。今日のマルチメディア・アプリケーションは
少なくとも８ＭＢ、好ましくは１６ＭＢものメモリを必
要としており、これはコンピュータ内のメモリ・システ
ムの相対的なコストを引き上げる。近い将来、３２ＭＢ
および６４ＭＢのコンピュータが普通のものとなると思
われ、これは２５６Ｍｂ以上のＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）が必要とされる可能性
を示唆している。さらに、開発段階においては、ギガビ
ットの範囲のＤＲＡＭがすでに進行中である。
【０００３】ＤＲＡＭアーキテクチャは何年にもわたっ
て、より大きいメモリ容量を必要とするシステム要件に
よって推進され、発展してきた。しかしながら、ランダ
ム・アクセス時間（ｔＲＡＣ）およびランダム・アクセ
ス・サイクル時間（ｔＲＣ）を特徴とするＤＲＡＭ速度
は、同様な態様では改善されなかった。ＣＰＵのクロッ
ク速度が時間をかけて一貫して向上してきたため、これ
はＤＲＡＭと、特にＣＰＵの間に大きな速度ギャップを
生じる。この問題を解決するために、ハイエンドのワー
クステーションだけでなく、マルチメディア・コンピュ
ータにおいても、キャッシュが現在一般的に使用されて
いる。しかしながら、キャッシュは高速で高価なＳＲＡ
Ｍを必要とし、システム・コストを引き上げる。さら
に、この高価で複雑なキャッシュを使用しても、システ
ム・パフォーマンス、特に高密度メモリでのパフォーマ
ンスは、キャッシュ・ミスの可能性が高くなることか
ら、大幅に改善することができない。したがって、ＤＲ
ＡＭの速度（すなわち、ｔＲＡＣおよびｔＲＣ）がＳＲ
ＡＭのものに近づいた場合に、キャッシュ・オーバヘッ
ドを少なくし、好ましくは終局的に排除することが重要
となる。
て、より大きいメモリ容量を必要とするシステム要件に
よって推進され、発展してきた。しかしながら、ランダ
ム・アクセス時間（ｔＲＡＣ）およびランダム・アクセ
ス・サイクル時間（ｔＲＣ）を特徴とするＤＲＡＭ速度
は、同様な態様では改善されなかった。ＣＰＵのクロッ
ク速度が時間をかけて一貫して向上してきたため、これ
はＤＲＡＭと、特にＣＰＵの間に大きな速度ギャップを
生じる。この問題を解決するために、ハイエンドのワー
クステーションだけでなく、マルチメディア・コンピュ
ータにおいても、キャッシュが現在一般的に使用されて
いる。しかしながら、キャッシュは高速で高価なＳＲＡ
Ｍを必要とし、システム・コストを引き上げる。さら
に、この高価で複雑なキャッシュを使用しても、システ
ム・パフォーマンス、特に高密度メモリでのパフォーマ
ンスは、キャッシュ・ミスの可能性が高くなることか
ら、大幅に改善することができない。したがって、ＤＲ
ＡＭの速度（すなわち、ｔＲＡＣおよびｔＲＣ）がＳＲ
ＡＭのものに近づいた場合に、キャッシュ・オーバヘッ
ドを少なくし、好ましくは終局的に排除することが重要
となる。
【０００４】ＤＲＡＭのｔＲＡＣおよびｔＲＣは基本的
に、ＳＲＡＭよりも低速である。これはＤＲＡＭセルに
記憶されるデータの量がＳＲＡＭに記憶されるものに比
較して、少ないためである。したがって、ＤＲＡＭの特
徴である小さい信号を増幅する必要があり、これはｔＲ
ＡＣを遅くすることとなる。さらに、ＤＲＡＭに読み込
まれたデータは破壊されるので、次の読取りまたは書込
み操作を開始するためには復元しなければならず、これ
によりｔＲＣが遅くなる。
に、ＳＲＡＭよりも低速である。これはＤＲＡＭセルに
記憶されるデータの量がＳＲＡＭに記憶されるものに比
較して、少ないためである。したがって、ＤＲＡＭの特
徴である小さい信号を増幅する必要があり、これはｔＲ
ＡＣを遅くすることとなる。さらに、ＤＲＡＭに読み込
まれたデータは破壊されるので、次の読取りまたは書込
み操作を開始するためには復元しなければならず、これ
によりｔＲＣが遅くなる。
【０００５】いくつかの独立して制御可能なアレイをチ
ップ内に収めているマルチバンクＤＲＡＭは、パイプラ
イン手法を使用して次の動作を開始できるようにする。
この方法はｔＲＣを増強するのに理想的なものである。
たとえば、チップに２つのバンクを設けることによっ
て、ｔＲＣを半分にすることができる。２つの連続した
ランダム・アクセス動作のｔＲＡＣは前の動作に対して
透過性であるが、これは次の動作が前の動作が完了する
前に始まるからである。チップにマルチバンクを導入す
るという概念が、現在および将来のシステムにとってこ
のように重要なのは、これらを考慮するからである。こ
のようなアーキテクチャは、ＳＤＲＡＭ、ＲＤＲＡＭお
よびＭＤＲＡＭなどのいくつかのマルチバンクＤＲＡＭ
にすでに使用されている。しかしながら、単一のチップ
にマルチバンクを設計することは、単一バンクＤＲＡＭ
には見られない階層カラム選択ライン（ＣＳＬ）にこの
概念を実施する場合、特別な処理を必要とする。
ップ内に収めているマルチバンクＤＲＡＭは、パイプラ
イン手法を使用して次の動作を開始できるようにする。
この方法はｔＲＣを増強するのに理想的なものである。
たとえば、チップに２つのバンクを設けることによっ
て、ｔＲＣを半分にすることができる。２つの連続した
ランダム・アクセス動作のｔＲＡＣは前の動作に対して
透過性であるが、これは次の動作が前の動作が完了する
前に始まるからである。チップにマルチバンクを導入す
るという概念が、現在および将来のシステムにとってこ
のように重要なのは、これらを考慮するからである。こ
のようなアーキテクチャは、ＳＤＲＡＭ、ＲＤＲＡＭお
よびＭＤＲＡＭなどのいくつかのマルチバンクＤＲＡＭ
にすでに使用されている。しかしながら、単一のチップ
にマルチバンクを設計することは、単一バンクＤＲＡＭ
には見られない階層カラム選択ライン（ＣＳＬ）にこの
概念を実施する場合、特別な処理を必要とする。
【０００６】たとえば、図１を参照すると、小さいシリ
コン面積のオーバヘッドで、広いＩ／Ｏ編成を可能とす
る、２５６Ｍｂ ＤＲＡＭのマスタＤＱ（ＭＤＱ）アー
キテクチャが示されている。このアーキテクチャの詳細
は、ＩＥＥＥ Ｊｏｕｒｎａｌ ｆｏｒ Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔ、Ｖｏｌ．３１、Ｎｏ．
４、ｐｐ．５６７−５７４で発表されたＹ．Ｗａｔａｎ
ａｂｅ他の「Ａ ２８６ｍｍ2 ２５６ Ｍｂ ＤＲＡＭ
ｗｉｔｈ ｘ３２ ｂｏｔｈ−ｅｎｄｓ ＤＱ」とい
う論文に記載されている。ＤＲＡＭは「シングル・バン
ク」アーキテクチャとして構成されている（バンクは独
立して制御できるアレイとして定義される。具体的にい
うと、異なるバンクにおける次のワードラインを活動化
する必要がある次の「ランダム・アクセス・モード」を、
以前の「ランダム・アクセス・モード」が完了する前
に、開始することができることである）。
コン面積のオーバヘッドで、広いＩ／Ｏ編成を可能とす
る、２５６Ｍｂ ＤＲＡＭのマスタＤＱ（ＭＤＱ）アー
キテクチャが示されている。このアーキテクチャの詳細
は、ＩＥＥＥ Ｊｏｕｒｎａｌ ｆｏｒ Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔ、Ｖｏｌ．３１、Ｎｏ．
４、ｐｐ．５６７−５７４で発表されたＹ．Ｗａｔａｎ
ａｂｅ他の「Ａ ２８６ｍｍ2 ２５６ Ｍｂ ＤＲＡＭ
ｗｉｔｈ ｘ３２ ｂｏｔｈ−ｅｎｄｓ ＤＱ」とい
う論文に記載されている。ＤＲＡＭは「シングル・バン
ク」アーキテクチャとして構成されている（バンクは独
立して制御できるアレイとして定義される。具体的にい
うと、異なるバンクにおける次のワードラインを活動化
する必要がある次の「ランダム・アクセス・モード」を、
以前の「ランダム・アクセス・モード」が完了する前
に、開始することができることである）。
【０００７】図１に示すチップ１０は１６の１６Ｍｂユ
ニット１００を含んでおり、各々は１６の１Ｍｂブロッ
ク１０１からなっている。各１Ｍｂブロック１０１は水
平方向に広がっている５１２本のワードライン（ＷＬ）
１０３と、垂直方法に広がっている２０４８対のビット
ライン対（ＢＬ）１０４を含んでいる。単純化するため
に、ロウ・デコーダ（ＲＤＥＣ）１０８が各１６Ｍｂユ
ニット１００の左側に配置されている。カラム・デコー
ダ（ＣＤＥＣ）１０９と第２のセンス増幅器（ＳＳＡ）
１１０が各１６Ｍｂユニット１００の底部に配置されて
いる。カラム方向については、１６Ｍｂユニット１００
は１６の１Ｍｂセグメント１０２からなっている。３２
本のカラム選択ラインＣＳＬ１０７と、ローカルＤＱ
（ＬＤＱ）１０５および４個のマスタＤＱ（ＭＤＱ）１
０６を有する４本の階層データ・ラインが、各１Ｍｂセ
グメント１０２上に配置されている。１Ｍｂブロック１
０１と１Ｍｂセグメント１０２の交点は６４Ｋｂアレイ
１０８を含んでいる。要約すると、１ＭＢブロック１０
１は１６個の６４Ｋｂアレイ１０８を含んでおり、１Ｍ
ｂセグメントは１６個の６４Ｋｂアレイ１０８からなっ
ている。
ニット１００を含んでおり、各々は１６の１Ｍｂブロッ
ク１０１からなっている。各１Ｍｂブロック１０１は水
平方向に広がっている５１２本のワードライン（ＷＬ）
１０３と、垂直方法に広がっている２０４８対のビット
ライン対（ＢＬ）１０４を含んでいる。単純化するため
に、ロウ・デコーダ（ＲＤＥＣ）１０８が各１６Ｍｂユ
ニット１００の左側に配置されている。カラム・デコー
ダ（ＣＤＥＣ）１０９と第２のセンス増幅器（ＳＳＡ）
１１０が各１６Ｍｂユニット１００の底部に配置されて
いる。カラム方向については、１６Ｍｂユニット１００
は１６の１Ｍｂセグメント１０２からなっている。３２
本のカラム選択ラインＣＳＬ１０７と、ローカルＤＱ
（ＬＤＱ）１０５および４個のマスタＤＱ（ＭＤＱ）１
０６を有する４本の階層データ・ラインが、各１Ｍｂセ
グメント１０２上に配置されている。１Ｍｂブロック１
０１と１Ｍｂセグメント１０２の交点は６４Ｋｂアレイ
１０８を含んでいる。要約すると、１ＭＢブロック１０
１は１６個の６４Ｋｂアレイ１０８を含んでおり、１Ｍ
ｂセグメントは１６個の６４Ｋｂアレイ１０８からなっ
ている。
【０００８】明確にし、単純とするために、本明細書の
以下の説明では、１６個の１Ｍｂブロック１０１のうち
１つだけが所与の時点で活動状態であり、そのデータが
ＬＤＱおよびＭＤＱによって対応する１Ｍｂセグメント
１０２へ転送されるものと想定する。
以下の説明では、１６個の１Ｍｂブロック１０１のうち
１つだけが所与の時点で活動状態であり、そのデータが
ＬＤＱおよびＭＤＱによって対応する１Ｍｂセグメント
１０２へ転送されるものと想定する。
【０００９】図２は図１に示した１ＭＢセグメント１０
２の詳細図であり、１６個のうち２個の６４Ｋｂアレイ
２００Ａおよび２００Ｂが示されている。２００Ａおよ
び２００Ｂはそれぞれ、ブロック１０１Ａとセグメント
１０２の間の交差領域であり、ブロック１０１Ｂとセグ
メント１０２の間の交差領域である（図１）。６４Ｋｂ
アレイは５１２本のＷＬ２０２と１２８対のＢＬ対２０
３からなっている。上述したように、３２のＣＳＬ２１
３，４つのＬＤＱ対２１１および４つのＭＤＱ対２１２
が１Ｍｂセグメント上に配置されている。（単純とする
ため、図２はこの構成を構成しているフィーチャＢＬ、
ＬＤＱおよびＭＤＱの各々４つのうち１つだけを含んで
いるように示されている。）３２のＣＳＬ２１３のうち
１つが活動化された場合、１２８のＢＬ対２０３のうち
４つが対応する４つのＬＤＱ対２１１および４つのＭＤ
Ｑ対２１２に結合される。シングル・バンクＤＲＡＭの
詳細な動作およびマルチバンクＤＲＡＭに関連した問題
を次に説明する。
２の詳細図であり、１６個のうち２個の６４Ｋｂアレイ
２００Ａおよび２００Ｂが示されている。２００Ａおよ
び２００Ｂはそれぞれ、ブロック１０１Ａとセグメント
１０２の間の交差領域であり、ブロック１０１Ｂとセグ
メント１０２の間の交差領域である（図１）。６４Ｋｂ
アレイは５１２本のＷＬ２０２と１２８対のＢＬ対２０
３からなっている。上述したように、３２のＣＳＬ２１
３，４つのＬＤＱ対２１１および４つのＭＤＱ対２１２
が１Ｍｂセグメント上に配置されている。（単純とする
ため、図２はこの構成を構成しているフィーチャＢＬ、
ＬＤＱおよびＭＤＱの各々４つのうち１つだけを含んで
いるように示されている。）３２のＣＳＬ２１３のうち
１つが活動化された場合、１２８のＢＬ対２０３のうち
４つが対応する４つのＬＤＱ対２１１および４つのＭＤ
Ｑ対２１２に結合される。シングル・バンクＤＲＡＭの
詳細な動作およびマルチバンクＤＲＡＭに関連した問題
を次に説明する。
【００１０】スタンバイ・モードになっている場合（す
なわち、ＷＬ２０２もＣＳＬ２１３も活動しておらず、
メモリに対してデータの書込みまたは読取りが行われて
いない場合）、すべてのＢＬ２０３およびＬＤＱ２１１
は電源Ｖｄｄの半分の値にプリチャージされている。Ｍ
ＤＱ２１２はＶｄｄレベルへプリチャージされる。１Ｍ
ｂブロックＡを選択した場合、ＢＬイコライザ２０７お
よびＭＤＱイコライザ２０８がまず使用不能とされる。
ＭＤＱライン２１２はＭＤＱトランジスタ２０６を介し
てＬＤＱ２１１へ結合される。これにより、ＬＤＱ２１
１をＶｄｄの値へプリチャージすることが可能となる。
ＷＬ２０２はこのとき高レベルとなり、セル２０１から
データを読み出す。センス増幅器（ＳＡ）２０４が活動
化されるのは、信号がＢＬ２０３上で十分に（通常は９
０％）展開されてからだけである。ＣＳＬ２１３は高レ
ベルとなって、読取りモード（書込みモードと逆の）
で、選択したＢＬ対２０３からそれぞれの対ＬＤＱ２１
１およびＭＤＱ２１２へデータを転送する。ＢＬおよび
ＬＤＱイコライザが「ｏｎ」であり、ＭＤＱイコライザ
２０６が「ｏｆｆ」のままであるから、選択されなかっ
た１ＭＢブロックＢのＢＬおよびＬＤＱはＶｄｄの半分
のプリチャージ・レベルに維持される。この編成はＣＳ
Ｌ２１３を１ＭＢブロックＡとＢの間で共用することを
可能とし、必要なものは各１６Ｍｂユニットに１つ、好
ましくは各１６Ｍｂユニットの底部に配置されたカラム
・デコーダだけである。
なわち、ＷＬ２０２もＣＳＬ２１３も活動しておらず、
メモリに対してデータの書込みまたは読取りが行われて
いない場合）、すべてのＢＬ２０３およびＬＤＱ２１１
は電源Ｖｄｄの半分の値にプリチャージされている。Ｍ
ＤＱ２１２はＶｄｄレベルへプリチャージされる。１Ｍ
ｂブロックＡを選択した場合、ＢＬイコライザ２０７お
よびＭＤＱイコライザ２０８がまず使用不能とされる。
ＭＤＱライン２１２はＭＤＱトランジスタ２０６を介し
てＬＤＱ２１１へ結合される。これにより、ＬＤＱ２１
１をＶｄｄの値へプリチャージすることが可能となる。
ＷＬ２０２はこのとき高レベルとなり、セル２０１から
データを読み出す。センス増幅器（ＳＡ）２０４が活動
化されるのは、信号がＢＬ２０３上で十分に（通常は９
０％）展開されてからだけである。ＣＳＬ２１３は高レ
ベルとなって、読取りモード（書込みモードと逆の）
で、選択したＢＬ対２０３からそれぞれの対ＬＤＱ２１
１およびＭＤＱ２１２へデータを転送する。ＢＬおよび
ＬＤＱイコライザが「ｏｎ」であり、ＭＤＱイコライザ
２０６が「ｏｆｆ」のままであるから、選択されなかっ
た１ＭＢブロックＢのＢＬおよびＬＤＱはＶｄｄの半分
のプリチャージ・レベルに維持される。この編成はＣＳ
Ｌ２１３を１ＭＢブロックＡとＢの間で共用することを
可能とし、必要なものは各１６Ｍｂユニットに１つ、好
ましくは各１６Ｍｂユニットの底部に配置されたカラム
・デコーダだけである。
【００１１】ＡおよびＢの１Ｍｂバンクが２つの別々の
エンティティとして動作した場合、ＭＤＱアーキテクチ
ャには根本的な問題がある。たとえば、１Ｍｂブロック
Ａが「信号展開モード」である場合（すなわち、データ
をメモリ・セルから読み取り、ビットラインへ転送する
場合）、１ＭｂブロックＢは「カラム・アクセス・モー
ド」になる（すなわち、データをセルから読み取り、ま
たは書き込むのにかかる時間）。ＣＳＬがバンクＡおよ
びＢの間で共用されているため、アレイ２００Ａ内の、
信号展開フェーズになっているカラム・スイッチ・トラ
ンジスタ２０５も活動化され、アレイ２００Ａのセル２
０１内のデータを破壊する。信号展開モード中、カラム
・スイッチ・トランジスタ２０５はｏｆｆ状態となり、
データを破壊しないようにしなければならない。信号展
開フェーズが始まる正確なタイミングおよびカラム・ト
ランジスタ・フェーズが開くタイミングは、これらがシ
ステム設計者もしくは顧客の制約事項によって外部で管
理されるものであるため、内部で予測することはできな
い。この問題を克服するため、最近のアーキテクチャで
具体化されており、以下で説明する３つのソリューショ
ンが発展してきた。
エンティティとして動作した場合、ＭＤＱアーキテクチ
ャには根本的な問題がある。たとえば、１Ｍｂブロック
Ａが「信号展開モード」である場合（すなわち、データ
をメモリ・セルから読み取り、ビットラインへ転送する
場合）、１ＭｂブロックＢは「カラム・アクセス・モー
ド」になる（すなわち、データをセルから読み取り、ま
たは書き込むのにかかる時間）。ＣＳＬがバンクＡおよ
びＢの間で共用されているため、アレイ２００Ａ内の、
信号展開フェーズになっているカラム・スイッチ・トラ
ンジスタ２０５も活動化され、アレイ２００Ａのセル２
０１内のデータを破壊する。信号展開モード中、カラム
・スイッチ・トランジスタ２０５はｏｆｆ状態となり、
データを破壊しないようにしなければならない。信号展
開フェーズが始まる正確なタイミングおよびカラム・ト
ランジスタ・フェーズが開くタイミングは、これらがシ
ステム設計者もしくは顧客の制約事項によって外部で管
理されるものであるため、内部で予測することはできな
い。この問題を克服するため、最近のアーキテクチャで
具体化されており、以下で説明する３つのソリューショ
ンが発展してきた。
【００１２】Ｔ．Ｓａｅｋｉ他による「Ａ ２．５ ｎ
ｓ Ｃｌｏｃｋ Ａｃｃｅｓｓ，２５０ ＭＨｚ，２５
６ Ｍｂ ＳＤＲＡＭ ｗｉｔｈ Ｓｙｎｃｈｒｏｎｏ
ｕｓＭｉｒｒｏｒ Ｄｅｌａｙ」という題名のＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ−Ｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓ、Ｖｏｌ．３１、Ｎｏ．１１，ｐｐ．１６
５６−１６６８に発表された第１のソリューション（図
示せず）においては、各々がそれ自体の独立したカラム
・デコーダによって制御される４つのユニットを有する
４つのバンクが構成される。ＣＳＬが各種のバンクの間
で共用されないため、上述の問題は迂回される。しかし
ながら、チップに構成されるバンクの数は存在している
ユニットの数によって制限され、このユニットの数は、
１Ｇｂ ＤＲＡＭデザインに必要とされる１６以上のバ
ンクの構成には適切なものではない。
ｓ Ｃｌｏｃｋ Ａｃｃｅｓｓ，２５０ ＭＨｚ，２５
６ Ｍｂ ＳＤＲＡＭ ｗｉｔｈ Ｓｙｎｃｈｒｏｎｏ
ｕｓＭｉｒｒｏｒ Ｄｅｌａｙ」という題名のＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ−Ｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓ、Ｖｏｌ．３１、Ｎｏ．１１，ｐｐ．１６
５６−１６６８に発表された第１のソリューション（図
示せず）においては、各々がそれ自体の独立したカラム
・デコーダによって制御される４つのユニットを有する
４つのバンクが構成される。ＣＳＬが各種のバンクの間
で共用されないため、上述の問題は迂回される。しかし
ながら、チップに構成されるバンクの数は存在している
ユニットの数によって制限され、このユニットの数は、
１Ｇｂ ＤＲＡＭデザインに必要とされる１６以上のバ
ンクの構成には適切なものではない。
【００１３】図３に示す第２のソリューションでは、そ
れぞれがバンクＡおよびＢを制御する２つのカラム・デ
コーダ３００Ａおよび３００Ｂが示されている。具体的
にいうと、対応するバンクのＣＳＬがフル・カラム・デ
コーダ３００Ａおよび３００Ｂによって独立して制御さ
れる。しかしながら、フル・カラム・デコーダの数が重
複することにより、付加的なチップ資産の負担がかなり
のものとなり、たとえば、２つのバンクＡおよびＢに対
してほぼ１５０μｍ（各追加バンクに対して１５０μ
ｍ）だけ、１６Ｍｂユニットの高さを高くしなければな
らないなど、設計者に負担がかかる。
れぞれがバンクＡおよびＢを制御する２つのカラム・デ
コーダ３００Ａおよび３００Ｂが示されている。具体的
にいうと、対応するバンクのＣＳＬがフル・カラム・デ
コーダ３００Ａおよび３００Ｂによって独立して制御さ
れる。しかしながら、フル・カラム・デコーダの数が重
複することにより、付加的なチップ資産の負担がかなり
のものとなり、たとえば、２つのバンクＡおよびＢに対
してほぼ１５０μｍ（各追加バンクに対して１５０μ
ｍ）だけ、１６Ｍｂユニットの高さを高くしなければな
らないなど、設計者に負担がかかる。
【００１４】ＭＤＱアーキテクチャに関する上述の問題
に対する、一般に「組合せバンク・アーキテクチャ（Ｍ
ＢＡ）」といわれる第３のソリューションが図４に示さ
れている。バンクＡおよびＢの各々に対してフル・カラ
ム・デコーダ４１０を使用するのではなく、部分的なロ
ーカル・カラム・デコーダ４００Ａおよび４００Ｂが付
け加えられている。部分的なローカル・カラム・デコー
ダ４００Ａはグローバル・カラム・デコーダ４１０によ
って駆動される。部分的なカラム・デコーダ（４００Ａ
および４００Ｂ）がフル・カラム・デコーダよりも小さ
いため、面積の負担がかなり少なくなる。しかしなが
ら、この手法はグローバルＣＳＬ４０１およびローカル
ＣＳＬ４０２に対して余分な相互接続ワイヤを必要とし
（すなわち、２倍の）、これを利用可能な限定された空
間に適合させるのは困難である。このアーキテクチャの
詳細は、Ｊｅｉ−Ｈｗａｎ Ｙｏｏ他による「Ａ ３２
−Ｂａｎｋ １Ｇｂ Ｓｅｌｆ−Ｓｔｒｏｂｉｎｇ Ｓ
ｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ ｗｉｔｈ １ＧＢｙ
ｔｅ／ｓ Ｂａｎｄｗｉｄｔｈ」という題名のＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ、Ｖｏｌ．３１、Ｎｏ．１１、ｐｐ．１
６３５−１６４４に発表された論文に記載されている。
に対する、一般に「組合せバンク・アーキテクチャ（Ｍ
ＢＡ）」といわれる第３のソリューションが図４に示さ
れている。バンクＡおよびＢの各々に対してフル・カラ
ム・デコーダ４１０を使用するのではなく、部分的なロ
ーカル・カラム・デコーダ４００Ａおよび４００Ｂが付
け加えられている。部分的なローカル・カラム・デコー
ダ４００Ａはグローバル・カラム・デコーダ４１０によ
って駆動される。部分的なカラム・デコーダ（４００Ａ
および４００Ｂ）がフル・カラム・デコーダよりも小さ
いため、面積の負担がかなり少なくなる。しかしなが
ら、この手法はグローバルＣＳＬ４０１およびローカル
ＣＳＬ４０２に対して余分な相互接続ワイヤを必要とし
（すなわち、２倍の）、これを利用可能な限定された空
間に適合させるのは困難である。このアーキテクチャの
詳細は、Ｊｅｉ−Ｈｗａｎ Ｙｏｏ他による「Ａ ３２
−Ｂａｎｋ １Ｇｂ Ｓｅｌｆ−Ｓｔｒｏｂｉｎｇ Ｓ
ｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ ｗｉｔｈ １ＧＢｙ
ｔｅ／ｓ Ｂａｎｄｗｉｄｔｈ」という題名のＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ、Ｖｏｌ．３１、Ｎｏ．１１、ｐｐ．１
６３５−１６４４に発表された論文に記載されている。
【００１５】
【発明が解決しようとする課題】したがって、本発明の
目的は、ＤＲＡＭを形成するユニット内に、回路が最小
限の量の少なくとも２つのバンクを有するＤＲＡＭを構
築することである。
目的は、ＤＲＡＭを形成するユニット内に、回路が最小
限の量の少なくとも２つのバンクを有するＤＲＡＭを構
築することである。
【００１６】本発明の他の目的は、ＤＲＡＭを形成する
各ユニット内に複数のバンクを構成することによってＤ
ＲＡＭを設計することである。
各ユニット内に複数のバンクを構成することによってＤ
ＲＡＭを設計することである。
【００１７】本発明の他の目的は、少なくとも２つのバ
ンクを有するＤＲＡＭがマスタＤＱアーキテクチャを利
用するようにするとともに、このような設計を達成する
回路の量を最小限とするようにすることである。
ンクを有するＤＲＡＭがマスタＤＱアーキテクチャを利
用するようにするとともに、このような設計を達成する
回路の量を最小限とするようにすることである。
【００１８】本発明のさらに他の目的は、マスタＤＱア
ーキテクチャを有するマルチバンクＤＲＡＭがセルに記
憶されたデータを破壊することから保護することであ
る。
ーキテクチャを有するマルチバンクＤＲＡＭがセルに記
憶されたデータを破壊することから保護することであ
る。
【００１９】本発明のさらにまた他の目的は、マルチバ
ンクＤＲＡＭに少なくとも１つのグローバルＣＳＬライ
ンおよび複数のバンクＣＳＬを設けることである。
ンクＤＲＡＭに少なくとも１つのグローバルＣＳＬライ
ンおよび複数のバンクＣＳＬを設けることである。
【００２０】本発明のさらに特定の目的は、マルチバン
クＤＲＡＭにＣＳＬアーキテクチャを設け、バンクＣＳ
Ｌラインがバンクのいくつかによって共用されるが、他
のものによっては共用されず、グローバルＣＳＬがすべ
てのバンクによって共用されるようにすることである。
クＤＲＡＭにＣＳＬアーキテクチャを設け、バンクＣＳ
Ｌラインがバンクのいくつかによって共用されるが、他
のものによっては共用されず、グローバルＣＳＬがすべ
てのバンクによって共用されるようにすることである。
【００２１】本発明のさらにまた他の目的は、相互接続
ワイヤの数が最小限のマルチバンクＣＳＬ指向ＭＤＱア
ーキテクチャＤＲＡＭの設計を得ることである。
ワイヤの数が最小限のマルチバンクＣＳＬ指向ＭＤＱア
ーキテクチャＤＲＡＭの設計を得ることである。
【００２２】本発明のさらにまた他の目的は、マルチバ
ンクＤＲＡＭに、グローバル・カラム・デコーダによ
り、またバンク・カラム・デコーダによって制御される
ＣＳＬアーキテクチャを設けることである。
ンクＤＲＡＭに、グローバル・カラム・デコーダによ
り、またバンク・カラム・デコーダによって制御される
ＣＳＬアーキテクチャを設けることである。
【００２３】本発明のさらにまた他の目的は、マルチバ
ンクＤＲＡＭをシングル・カラム・デコーダ・ブロック
によって制御することである。
ンクＤＲＡＭをシングル・カラム・デコーダ・ブロック
によって制御することである。
【００２４】
【課題を解決するための手段】少なくとも１つのグロー
バルＣＳＬラインおよび複数のバンクＣＳＬを有するマ
ルチバンクＤＲＡＭアーキテクチャを設けることによ
り、従来の技術の欠点が解決され、付加的な利点が実現
される。ＤＲＡＭには、バンクＣＳＬラインがいくつか
のバンクによって共用されるが、他のものによっては共
用されず、グローバルＣＳＬがすべてのバンクによって
共用されるＣＳＬアーキテクチャが設けられる。ＤＲＡ
ＭのＣＳＬアーキテクチャはグローバル・カラム・デコ
ーダにより、またバンク・カラム・デコーダによって制
御される。
バルＣＳＬラインおよび複数のバンクＣＳＬを有するマ
ルチバンクＤＲＡＭアーキテクチャを設けることによ
り、従来の技術の欠点が解決され、付加的な利点が実現
される。ＤＲＡＭには、バンクＣＳＬラインがいくつか
のバンクによって共用されるが、他のものによっては共
用されず、グローバルＣＳＬがすべてのバンクによって
共用されるＣＳＬアーキテクチャが設けられる。ＤＲＡ
ＭのＣＳＬアーキテクチャはグローバル・カラム・デコ
ーダにより、またバンク・カラム・デコーダによって制
御される。
【００２５】本発明の他の態様において、マルチバンク
ＣＳＬ指向ＭＤＱアーキテクチャＤＲＡＭの設計は、グ
ローバル・カラム・デコーダおよびローカル・カラム・
デコーダからなるシングル・カラム・デコーダ・ブロッ
クによって制御される。
ＣＳＬ指向ＭＤＱアーキテクチャＤＲＡＭの設計は、グ
ローバル・カラム・デコーダおよびローカル・カラム・
デコーダからなるシングル・カラム・デコーダ・ブロッ
クによって制御される。
【００２６】実施の形態の１つによれば、ＤＲＡＭには
少なくとも２つのバンクに編成された複数のメモリ・セ
ルが設けられている。バンクの各々はロウおよびカラム
に配列されたメモリ・セルからなっている。メモリ・セ
ルは少なくとも１つのビット・ラインおよび少なくとも
１つのデータ・ラインによって与えられるデータを記憶
する。本発明のＤＲＡＭは、２つのバンクのうち１つを
選択する第１のスイッチと、第１のスイッチに接続さ
れ、カラムの１つを選択する第２のスイッチを含んでお
り、第１および第２のスイッチがビット・ラインの１つ
をデータ・ラインの１つに結合し、データを選択したバ
ンクおよび選択したカラムに対して共通のメモリ・セル
に対するデータの書き込み、または読み取りを可能とす
る。
少なくとも２つのバンクに編成された複数のメモリ・セ
ルが設けられている。バンクの各々はロウおよびカラム
に配列されたメモリ・セルからなっている。メモリ・セ
ルは少なくとも１つのビット・ラインおよび少なくとも
１つのデータ・ラインによって与えられるデータを記憶
する。本発明のＤＲＡＭは、２つのバンクのうち１つを
選択する第１のスイッチと、第１のスイッチに接続さ
れ、カラムの１つを選択する第２のスイッチを含んでお
り、第１および第２のスイッチがビット・ラインの１つ
をデータ・ラインの１つに結合し、データを選択したバ
ンクおよび選択したカラムに対して共通のメモリ・セル
に対するデータの書き込み、または読み取りを可能とす
る。
【００２７】第２の実施の形態において、ＤＲＡＭは少
なくとも２つのバンクからなっている。２つのバンクの
各々は複数のブロックを含んでいる。ブロックの各々は
ロウおよびカラムに配列されたメモリ・セルによって形
成されている。メモリ・セルは少なくとも１つのビット
・ラインおよび少なくとも１つのデータ・ラインによっ
て与えられるデータを記憶する。ＤＲＡＭは、少なくと
も２つのバンクのうち１つを選択する第１のスイッチ
と、第１のスイッチに接続され、カラムの１つを選択す
る第２のスイッチと、第２のスイッチに接続され、少な
くとも２つのブロックの各々のブロックの１つを選択す
る第３のスイッチとを含んでおり、第１、第２および第
３のスイッチがビット・ラインの１つをデータ・ライン
の１つに結合し、データを選択したバンクおよび選択し
たカラムに対して共通のメモリ・セルに対するデータの
書き込み、または読み取りを可能とする。
なくとも２つのバンクからなっている。２つのバンクの
各々は複数のブロックを含んでいる。ブロックの各々は
ロウおよびカラムに配列されたメモリ・セルによって形
成されている。メモリ・セルは少なくとも１つのビット
・ラインおよび少なくとも１つのデータ・ラインによっ
て与えられるデータを記憶する。ＤＲＡＭは、少なくと
も２つのバンクのうち１つを選択する第１のスイッチ
と、第１のスイッチに接続され、カラムの１つを選択す
る第２のスイッチと、第２のスイッチに接続され、少な
くとも２つのブロックの各々のブロックの１つを選択す
る第３のスイッチとを含んでおり、第１、第２および第
３のスイッチがビット・ラインの１つをデータ・ライン
の１つに結合し、データを選択したバンクおよび選択し
たカラムに対して共通のメモリ・セルに対するデータの
書き込み、または読み取りを可能とする。
【００２８】第３の実施の形態において、ＤＲＡＭは少
なくとも２つのバンクからなっている。バンクの各々は
ロウおよびカラムに配列されたメモリ・セルによって形
成されている。メモリ・セルは少なくとも１つのビット
・ラインおよび少なくとも１つのデータ・ラインによっ
て与えられるデータを記憶する。ＤＲＡＭは、少なくと
も２つのバンクのうち第１のバンク内のカラムの１つを
選択し、第１のバンク内のビット・ラインの１つをデー
タ・ラインの１つに結合する第１のスイッチと、少なく
とも２つのバンクのうちの第２のバンク内のカラムの１
つを選択し、第２のバンク内のビット・ラインの１つを
データ・ラインの１つの結合する第２のスイッチを含ん
でおり、第１および第２のスイッチが２つの独立したカ
ラム選択ラインによって制御され、２つのカラム選択ラ
インのうち第１のものがバンクの両方に及んでおり、２
つのカラム選択ラインの第２のものが少なくとも２つの
バンクの一方に及んでいる。
なくとも２つのバンクからなっている。バンクの各々は
ロウおよびカラムに配列されたメモリ・セルによって形
成されている。メモリ・セルは少なくとも１つのビット
・ラインおよび少なくとも１つのデータ・ラインによっ
て与えられるデータを記憶する。ＤＲＡＭは、少なくと
も２つのバンクのうち第１のバンク内のカラムの１つを
選択し、第１のバンク内のビット・ラインの１つをデー
タ・ラインの１つに結合する第１のスイッチと、少なく
とも２つのバンクのうちの第２のバンク内のカラムの１
つを選択し、第２のバンク内のビット・ラインの１つを
データ・ラインの１つの結合する第２のスイッチを含ん
でおり、第１および第２のスイッチが２つの独立したカ
ラム選択ラインによって制御され、２つのカラム選択ラ
インのうち第１のものがバンクの両方に及んでおり、２
つのカラム選択ラインの第２のものが少なくとも２つの
バンクの一方に及んでいる。
【００２９】本発明の他の実施の形態および態様につい
て、詳細に説明するが、これらは特許請求の範囲に記載
の発明の一部と考えられる。
て、詳細に説明するが、これらは特許請求の範囲に記載
の発明の一部と考えられる。
【００３０】
【発明の実施の形態】当技術分野において、信号が発生
されている途中で、カラム・スイッチ・トランジスタが
開かれると、データがセル内で破壊されることが知られ
ている。これはＣＳＬがいくつかのバンクの間で共用さ
れている、マスタＤＱアーキテクチャを備えたマルチバ
ンクＤＲＡＭデザインの根本的な問題である。本発明は
グローバルＣＳＬ（ＧＣＳＬ）およびバンクＣＳＬ（Ｂ
ＣＳＬ）によってこの問題を解決し、ギガビット・スケ
ールのＤＲＡＭおよび組込み型ＤＲＡＭマクロに有望な
アーキテクチャを提供する。
されている途中で、カラム・スイッチ・トランジスタが
開かれると、データがセル内で破壊されることが知られ
ている。これはＣＳＬがいくつかのバンクの間で共用さ
れている、マスタＤＱアーキテクチャを備えたマルチバ
ンクＤＲＡＭデザインの根本的な問題である。本発明は
グローバルＣＳＬ（ＧＣＳＬ）およびバンクＣＳＬ（Ｂ
ＣＳＬ）によってこの問題を解決し、ギガビット・スケ
ールのＤＲＡＭおよび組込み型ＤＲＡＭマクロに有望な
アーキテクチャを提供する。
【００３１】図５を参照すると、本発明によるＣＳＬア
ーキテクチャが示されており、これはメモリが１６Ｍｂ
ユニット内に４つのバンクを有しており、単純化を目的
として、そのうちの２つだけが示されていることを示し
ている。１つのセグメント１０２に３２のＣＳＬを使用
する代わりに（図１に示したように）、８つのグローバ
ル・カラム選択ライン（ＧＣＳＬ）５１４および４つの
バンク・カラム選択ライン（ＢＣＳＬ）５１３の４群
（合計１６のＢＣＳＬ）が、各セグメントに割り当てら
れている。第１の対のＮＭＯＳ（あるいは、ＰＭＯＳ）
トランジスタ５０７が各ＢＬ対５０３をサブローカルＤ
Ｑ５０４（すなわち、ＳＬＤＱ５０４）へ結合し、第１
段のカラム・スイッチを形成している。第２の対のＮＭ
ＯＳトランジスタ５０８がＳＬＤＱ５０４をローカルＤ
Ｑ５０５（すなわち、ＬＤＱ５０５）に結合し、第２段
のカラム・スイッチを形成している。第１の対のＮＭＯ
Ｓトランジスタ５０７は対応する４組の４つのバンクＣ
ＳＬ５１３（すなわち、ＢＣＳＬ５１３、合計１６）に
よって制御される。第３の対のＮＭＯＳトランジスタ５
０９はＬＤＱ５０５をマスタＤＱ５０６（すなわち、Ｍ
ＤＱ５０６）に結合して、ＭＤＱスイッチを形成してい
る。ＢＣＳＬ５１３は同一のバンク内では共用される
が、他のバンクとは共用されない。同様に、第２の対の
ＮＭＯＳトランジスタ５０８は対応する８ＧＣＳＬ５１
４のうちの１つによって制御される。ＧＣＳＬはすべて
のバンクによって共用される。所与のバンクにおいて、
ＢＣＳＬ５１３を個別に制御して、ＧＣＳＬが異なるバ
ンクのカラム操作に使用可能とされていても、カラム・
スイッチを使用不能とすることができる。ＧＣＳＬおよ
びＢＣＳＬの総数は次式に等しい。８ ＧＣＳＬ ＋
１６ ＢＣＳＬ／セグメントこれは従来のＭＤＱアーキ
テクチャが必要とするもの（すなわち、３２ＣＳＬ／セ
グメント）よりもかなり少ないものである。これによ
り、ＧＣＳＬ５１４およびＢＣＳＬ５１３をアレイ上
に、従来のＭＤＱアーキテクチャにおけるのと同じ態様
でレイアウトできるとともに、ピッチを２５％緩和する
ことができる。
ーキテクチャが示されており、これはメモリが１６Ｍｂ
ユニット内に４つのバンクを有しており、単純化を目的
として、そのうちの２つだけが示されていることを示し
ている。１つのセグメント１０２に３２のＣＳＬを使用
する代わりに（図１に示したように）、８つのグローバ
ル・カラム選択ライン（ＧＣＳＬ）５１４および４つの
バンク・カラム選択ライン（ＢＣＳＬ）５１３の４群
（合計１６のＢＣＳＬ）が、各セグメントに割り当てら
れている。第１の対のＮＭＯＳ（あるいは、ＰＭＯＳ）
トランジスタ５０７が各ＢＬ対５０３をサブローカルＤ
Ｑ５０４（すなわち、ＳＬＤＱ５０４）へ結合し、第１
段のカラム・スイッチを形成している。第２の対のＮＭ
ＯＳトランジスタ５０８がＳＬＤＱ５０４をローカルＤ
Ｑ５０５（すなわち、ＬＤＱ５０５）に結合し、第２段
のカラム・スイッチを形成している。第１の対のＮＭＯ
Ｓトランジスタ５０７は対応する４組の４つのバンクＣ
ＳＬ５１３（すなわち、ＢＣＳＬ５１３、合計１６）に
よって制御される。第３の対のＮＭＯＳトランジスタ５
０９はＬＤＱ５０５をマスタＤＱ５０６（すなわち、Ｍ
ＤＱ５０６）に結合して、ＭＤＱスイッチを形成してい
る。ＢＣＳＬ５１３は同一のバンク内では共用される
が、他のバンクとは共用されない。同様に、第２の対の
ＮＭＯＳトランジスタ５０８は対応する８ＧＣＳＬ５１
４のうちの１つによって制御される。ＧＣＳＬはすべて
のバンクによって共用される。所与のバンクにおいて、
ＢＣＳＬ５１３を個別に制御して、ＧＣＳＬが異なるバ
ンクのカラム操作に使用可能とされていても、カラム・
スイッチを使用不能とすることができる。ＧＣＳＬおよ
びＢＣＳＬの総数は次式に等しい。８ ＧＣＳＬ ＋
１６ ＢＣＳＬ／セグメントこれは従来のＭＤＱアーキ
テクチャが必要とするもの（すなわち、３２ＣＳＬ／セ
グメント）よりもかなり少ないものである。これによ
り、ＧＣＳＬ５１４およびＢＣＳＬ５１３をアレイ上
に、従来のＭＤＱアーキテクチャにおけるのと同じ態様
でレイアウトできるとともに、ピッチを２５％緩和する
ことができる。
【００３２】図５に示した構成の詳細な動作をここで検
討する。
討する。
【００３３】まず、バンクＡがスタンバイ・モードにな
っており、バンクＢがカラム・アクセス・モードになっ
ていると想定する。バンクＡはスタンバイ・モードにな
っていると、すべてのＢＬ５０３およびＬＤＱ５０５
（バンクＡの）はＶｄｄの半分の値にプリチャージされ
ている。バンクＡが使用可能とされると（すなわち、信
号展開モードになると）、ＢＬイコライザ５１０および
ＭＤＱイコライザ５１１がまず、従来の態様で使用不能
とされる。ＭＤＱトランジスタ５０９が開かれ、ＬＤＱ
がＭＤＱ電圧に追随するようにする。バンクＢがカラム
・アクセス・モードとなっている場合、ＭＤＱおよびＧ
ＣＳＬがバンクＢによって使用されていることに留意さ
れたい。ＷＬ２０２はこのとき高レベルとなり、セル５
０１からデータを読み出す。
っており、バンクＢがカラム・アクセス・モードになっ
ていると想定する。バンクＡはスタンバイ・モードにな
っていると、すべてのＢＬ５０３およびＬＤＱ５０５
（バンクＡの）はＶｄｄの半分の値にプリチャージされ
ている。バンクＡが使用可能とされると（すなわち、信
号展開モードになると）、ＢＬイコライザ５１０および
ＭＤＱイコライザ５１１がまず、従来の態様で使用不能
とされる。ＭＤＱトランジスタ５０９が開かれ、ＬＤＱ
がＭＤＱ電圧に追随するようにする。バンクＢがカラム
・アクセス・モードとなっている場合、ＭＤＱおよびＧ
ＣＳＬがバンクＢによって使用されていることに留意さ
れたい。ＷＬ２０２はこのとき高レベルとなり、セル５
０１からデータを読み出す。
【００３４】バンク信号展開モードの完了時に（すなわ
ち、セルからビットライン５０３へのデータが、転送さ
れた後）、センス増幅器（ＳＡ）５１５が活動化され
る。カラム・アクセス・モードがバンクＡに対して開始
されるまで、バンクＡのＢＣＳＬ５１３は低いままであ
り、これによって、バンクＢがカラム・アクセス・モー
ドとなっている間に、バンクＢに対してＧＣＳＬ５１４
が活動化されたとしても、データの破壊が回避される。
ち、セルからビットライン５０３へのデータが、転送さ
れた後）、センス増幅器（ＳＡ）５１５が活動化され
る。カラム・アクセス・モードがバンクＡに対して開始
されるまで、バンクＡのＢＣＳＬ５１３は低いままであ
り、これによって、バンクＢがカラム・アクセス・モー
ドとなっている間に、バンクＢに対してＧＣＳＬ５１４
が活動化されたとしても、データの破壊が回避される。
【００３５】カラム・アクセス・モードがバンクＡに対
して使用可能とされた場合、バンクＡに結合された４つ
のＢＣＳＬ５１３の１つが使用可能とされる。ＭＤＱ５
０６およびＧＣＳＬ５１４がここでバンクＡに対して使
用されていて、読取りモードにおいては、バンクＡ内の
増幅されたセル・データ５０１を、サブＬＤＱ（ＳＬＤ
Ｑ）５０４、ＬＤＱ５０５、およびＭＤＱ５０６を介し
て転送でき、書込みモードにおいては、この逆に転送で
きるようになることに留意されたい。バンクＡがカラム
・アクセス・モードになっている際には、バンクＢのＢ
ＣＳＬ５１３は低いままである。
して使用可能とされた場合、バンクＡに結合された４つ
のＢＣＳＬ５１３の１つが使用可能とされる。ＭＤＱ５
０６およびＧＣＳＬ５１４がここでバンクＡに対して使
用されていて、読取りモードにおいては、バンクＡ内の
増幅されたセル・データ５０１を、サブＬＤＱ（ＳＬＤ
Ｑ）５０４、ＬＤＱ５０５、およびＭＤＱ５０６を介し
て転送でき、書込みモードにおいては、この逆に転送で
きるようになることに留意されたい。バンクＡがカラム
・アクセス・モードになっている際には、バンクＢのＢ
ＣＳＬ５１３は低いままである。
【００３６】このアーキテクチャにより、ＧＣＳＬ５１
３を各種のバンクの間で共用することができるようにな
り、必要なカラム・デコーダ／１６Ｍｂユニットは１つ
だけとなる。ＧＣＳＬおよびＢＣＳＬを生成するカラム
・デコーダは、シリコン面積の負担を最小限とするため
に、ユニットの底部にレイアウトするのが好ましい。Ｌ
ＤＱに接続されるＮＭＯＳ５０８の数は従来のＭＤＱア
ーキテクチャのものの１／４であり、これによりＬＤＱ
キャパシタンスがかなり低くなる。実際には、ＳＬＤＱ
５０４のキャパシタンスは約１０ｆＦにすぎず、これは
１つのセンス増幅器（ＳＡ）によって簡単に駆動するこ
とができ、ＢＬおよびＳＬＤＱの間で共用される電荷に
よるデータ破壊の可能性をなくする。
３を各種のバンクの間で共用することができるようにな
り、必要なカラム・デコーダ／１６Ｍｂユニットは１つ
だけとなる。ＧＣＳＬおよびＢＣＳＬを生成するカラム
・デコーダは、シリコン面積の負担を最小限とするため
に、ユニットの底部にレイアウトするのが好ましい。Ｌ
ＤＱに接続されるＮＭＯＳ５０８の数は従来のＭＤＱア
ーキテクチャのものの１／４であり、これによりＬＤＱ
キャパシタンスがかなり低くなる。実際には、ＳＬＤＱ
５０４のキャパシタンスは約１０ｆＦにすぎず、これは
１つのセンス増幅器（ＳＡ）によって簡単に駆動するこ
とができ、ＢＬおよびＳＬＤＱの間で共用される電荷に
よるデータ破壊の可能性をなくする。
【００３７】任意選択で、ＬＤＱ５０５をＭＤＱ５０６
へ直接結合することによって、ＭＤＱスイッチ５０９を
省くことができるが、ＢＣＳＬ５１３を同じバンク内の
他の１Ｍｂブロック５００と共用しないことが条件とな
る。この場合、ＢＣＳＬ５１３は、好ましくはユニット
の底部に配置されたカラム・デコーダによって全部が制
御される対応する１Ｍｂブロック５００に対して完全に
独立して制御される。
へ直接結合することによって、ＭＤＱスイッチ５０９を
省くことができるが、ＢＣＳＬ５１３を同じバンク内の
他の１Ｍｂブロック５００と共用しないことが条件とな
る。この場合、ＢＣＳＬ５１３は、好ましくはユニット
の底部に配置されたカラム・デコーダによって全部が制
御される対応する１Ｍｂブロック５００に対して完全に
独立して制御される。
【００３８】本発明の第２の実施の形態を図６に示す。
ＢＣＳＬ４０２を図５に示すように垂直に割り振るので
はなく、ＢＣＳＬ６０２は水平に分散される。２系列の
ＮＭＯＳトランジスタ６００および６０１を使用して、
前の実施の形態で説明したものと類似した構成で、ＢＬ
６２０セルとＭＤＱ６３０の間のデータの読み書きを行
うが、ＳＬＤＱおよびＬＤＱを完全に省くこともでき
る。ＮＭＯＳ６０１は以前の場合とまったく同様に、グ
ローバルに共用されるＣＳＬ（ＧＣＳＬ）によって制御
される。
ＢＣＳＬ４０２を図５に示すように垂直に割り振るので
はなく、ＢＣＳＬ６０２は水平に分散される。２系列の
ＮＭＯＳトランジスタ６００および６０１を使用して、
前の実施の形態で説明したものと類似した構成で、ＢＬ
６２０セルとＭＤＱ６３０の間のデータの読み書きを行
うが、ＳＬＤＱおよびＬＤＱを完全に省くこともでき
る。ＮＭＯＳ６０１は以前の場合とまったく同様に、グ
ローバルに共用されるＣＳＬ（ＧＣＳＬ）によって制御
される。
【００３９】ＢＣＳＬの復号された信号はバンク・アド
レス６０６およびブロック選択信号６０５によって判断
される。ＢＣＳＬが活動化されるのは、ブロックおよび
バンクの両方が選択された場合だけである。信号展開フ
ェーズが完了し、ＭＭＯＳ６００が使用不能となるま
で、ブロック選択は使用可能とされない。これにより、
バンクＢはカラム・アクセス・モードのままとなり、バ
ンクＡは信号展開モードのままとなる。任意選択で、復
号された信号を、カラム・アドレス、バンク・アドレス
およびブロック選択を復号するバンク選択信号に使用す
ることができる。前の実施の形態に比較した場合のこの
実施の形態の短所は、ＢＣＳＬのキャパシタンス負荷が
かなり大きくなり、動作が遅くなることである。
レス６０６およびブロック選択信号６０５によって判断
される。ＢＣＳＬが活動化されるのは、ブロックおよび
バンクの両方が選択された場合だけである。信号展開フ
ェーズが完了し、ＭＭＯＳ６００が使用不能となるま
で、ブロック選択は使用可能とされない。これにより、
バンクＢはカラム・アクセス・モードのままとなり、バ
ンクＡは信号展開モードのままとなる。任意選択で、復
号された信号を、カラム・アドレス、バンク・アドレス
およびブロック選択を復号するバンク選択信号に使用す
ることができる。前の実施の形態に比較した場合のこの
実施の形態の短所は、ＢＣＳＬのキャパシタンス負荷が
かなり大きくなり、動作が遅くなることである。
【００４０】図７は本発明の第３の実施の形態を示す。
この実施の形態においては、ＧＣＳＬを設ける必要がな
い。各バンクにおいて、すべてのＢＣＳＬ７００は他の
バンクに配置されているＢＣＳＬとは無関係である。図
２に示す従来技術のアーキテクチャとは異なり、すべて
のカラム・デコーダはユニットの底部にレイアウトされ
るのが好ましい。ＮＭＯＳ７１０はバンク独立ＣＳＬに
よって制御され、バンクＡが信号展開モードになるとと
もに、バンクＢがカラム・アクセス・モードになること
を可能とする。しかしながら、この実施の形態はＢＣＳ
Ｌに独立して適合するために、かなりより多くの相互接
続ワイヤを必要とする。当分野の技術者には、追加の金
属を使用して、上部アレイのＢＣＳＬを迂回し、これに
よって所与のスペース内にレイアウトを収めることが可
能となることが認識されよう。
この実施の形態においては、ＧＣＳＬを設ける必要がな
い。各バンクにおいて、すべてのＢＣＳＬ７００は他の
バンクに配置されているＢＣＳＬとは無関係である。図
２に示す従来技術のアーキテクチャとは異なり、すべて
のカラム・デコーダはユニットの底部にレイアウトされ
るのが好ましい。ＮＭＯＳ７１０はバンク独立ＣＳＬに
よって制御され、バンクＡが信号展開モードになるとと
もに、バンクＢがカラム・アクセス・モードになること
を可能とする。しかしながら、この実施の形態はＢＣＳ
Ｌに独立して適合するために、かなりより多くの相互接
続ワイヤを必要とする。当分野の技術者には、追加の金
属を使用して、上部アレイのＢＣＳＬを迂回し、これに
よって所与のスペース内にレイアウトを収めることが可
能となることが認識されよう。
【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４２】（１）少なくとも２つのバンクを含んでお
り、該バンクの各々がロウおよびカラムに配列されたメ
モリ・セルを含んでおり、該メモリ・セルが少なくとも
１つのビット・ラインにより、また少なくとも１つのデ
ータ・ラインによって与えられるデータを記憶するダイ
ナミック・ランダム・アクセス・メモリにおいて、前記
少なくとも２つのバンクの一方を選択する第１のスイッ
チング手段と、前記第１のスイッチング手段に接続さ
れ、前記カラムの１つを選択する第２のスイッチング手
段とを備えており、前記第１および第２のスイッチング
手段が前記ビット・ラインの１つを前記データ・ライン
の１つに結合し、前記の選択したバンクに、また前記の
選択したカラムに共通なメモリ・セルに対してデータの
読取りおよび書込みを行うことを可能とするダイナミッ
ク・ランダム・アクセス・メモリ。 （２）前記第１のスイッチング手段がバンク・カラム選
択ラインによって制御される、上記（１）に記載のダイ
ナミック・ランダム・アクセス・メモリ。 （３）前記バンク・カラム選択ラインが、前記の少なく
とも２つのバンクの１つにおけるアドレスをデコードす
るデコーダ手段によって生成される、上記（２）に記載
のダイナミック・ランダム・アクセス・メモリ。 （４）前記の少なくとも２つのバンクの１つにおけるア
ドレスをデコードする前記デコーダ手段が、前記バンク
・アドレスに無関係な他のアドレスもデコードする、上
記（３）に記載のダイナミック・ランダム・アクセス・
メモリ。 （５）前記バンク・カラム選択ラインが前記２つのバン
クの少なくとも１つの上で、前記ロウに沿って垂直に配
列されている、上記（３）に記載のダイナミック・ラン
ダム・アクセス・メモリ。 （６）前記バンク・カラム選択ラインが前記２つのバン
クの少なくとも１つの上で、前記カラムに沿って水平に
配列されている、上記（３）に記載のダイナミック・ラ
ンダム・アクセス・メモリ。 （７）前記第２のスイッチング手段がグローバル・カラ
ム選択ラインによって制御される、上記（３）に記載の
ダイナミック・ランダム・アクセス・メモリ。 （８）前記グローバル・カラム選択ラインが、前記のカ
ラムの１つにおけるアドレスをデコードするデコーダ手
段によって生成される、上記（７）に記載のダイナミッ
ク・ランダム・アクセス・メモリ。 （９）前記グローバル・カラム選択ラインが前記２つの
バンクの少なくとも１つの上で、前記ロウに沿って垂直
に配列されている、上記（７）に記載のダイナミック・
ランダム・アクセス・メモリ。 （１０）前記グローバル・カラム選択ラインが前記２つ
のバンクの少なくとも１つの上で、前記カラムに沿って
水平に配列されている、上記（７）に記載のダイナミッ
ク・ランダム・アクセス・メモリ。 （１１）前記第１および第２のスイッチング手段がＮＭ
ＯＳデバイスとＰＭＯＳデバイスからなる群から選択さ
れる、上記（１）に記載のダイナミック・ランダム・ア
クセス・メモリ。 （１２）前記第１のスイッチング手段を形成する前記Ｎ
ＭＯＳまたはＰＭＯＳデバイスが、前記バンク・カラム
選択ラインへ結合されたゲートを有している、上記（１
１）に記載のダイナミック・ランダム・アクセス・メモ
リ。 （１３）前記第２のスイッチング手段を形成する前記Ｎ
ＭＯＳまたはＰＭＯＳデバイスが、前記グローバル・カ
ラム選択ラインへ結合されたゲートを有している、上記
（１１）に記載のダイナミック・ランダム・アクセス・
メモリ。 （１４）少なくとも２つのバンクを含んでおり、該２つ
のバンクの各々が複数のブロックを含んでおり、該ブロ
ックの各々がロウおよびカラムに配列されたメモリ・セ
ルを含んでおり、該メモリ・セルが少なくとも１つのビ
ット・ラインおよび少なくとも１つのデータ・ラインに
よって与えられるデータを記憶するダイナミック・ラン
ダム・アクセス・メモリにおいて、前記少なくとも２つ
のバンクの一方を選択する第１のスイッチング手段と、
前記第１のスイッチング手段に接続され、前記カラムの
１つを選択する第２のスイッチング手段と、前記第２の
スイッチング手段に接続され、前記の少なくとも２つの
バンクの各々の前記ブロックの１つを選択する第３のス
イッチング手段と、前記第１、第２および第３のスイッ
チング手段が前記ビット・ラインの１つを前記データ・
ラインの１つに結合し、前記の選択したバンクに、また
前記の選択したカラムに共通なメモリ・セルに対してデ
ータの読取りおよび書込みを行うことを可能とするダイ
ナミック・ランダム・アクセス・メモリ。 （１５）前記第１のスイッチング手段がバンク・カラム
選択ラインによって制御される、上記（１４）に記載の
ダイナミック・ランダム・アクセス・メモリ。 （１６）前記バンク・カラム選択ラインが、前記の少な
くとも２つのバンクの１つにおけるアドレスをデコード
するデコーダ手段によって生成される、上記（１５）に
記載のダイナミック・ランダム・アクセス・メモリ。 （１７）前記の少なくとも２つのバンクの１つにおける
アドレスをデコードする前記デコーダ手段が、前記バン
ク・アドレスに無関係な他のアドレスもデコードする、
上記（１６）に記載のダイナミック・ランダム・アクセ
ス・メモリ。 （１８）前記第２のスイッチング手段がグローバル・カ
ラム選択ラインによって制御される、上記（１６）に記
載のダイナミック・ランダム・アクセス・メモリ。 （１９）前記グローバル・カラム選択ラインが、前記の
カラムの１つにおけるアドレスをデコードするデコーダ
によって生成される、上記（１８）に記載のダイナミッ
ク・ランダム・アクセス・メモリ。 （２０）前記第３のスイッチング手段がブロック選択ラ
インによって制御される、上記（１４）に記載のダイナ
ミック・ランダム・アクセス・メモリ。 （２１）前記ブロック選択ラインが、前記少なくとも２
つのバンクの各々内で前記のブロックの１つにおけるア
ドレスをデコードするデコーダによって生成される、上
記（２０）に記載のダイナミック・ランダム・アクセス
・メモリ。 （２２）前記のブロックの１つにおけるアドレスをデコ
ードする前記デコーダが、前記ブロック・アドレスに無
関係な他のアドレスもデコードする、上記（２１）に記
載のダイナミック・ランダム・アクセス・メモリ。 （２３）少なくとも２つのバンクを含んでおり、該バン
クの各々がロウおよびカラムに配列されたメモリ・セル
を含んでおり、該メモリ・セルが少なくとも１つのビッ
ト・ラインおよび少なくとも１つのデータ・ラインによ
って与えられるデータを記憶するダイナミック・ランダ
ム・アクセス・メモリにおいて、少なくとも２つのバン
クの前記第１のバンク内の前記カラムの１つを選択し、
前記第１のバンク内の前記ビット・ラインの１つを前記
データ・ラインの１つに結合する第１のスイッチング手
段と、少なくとも２つのバンクの前記第２のバンク内の
前記カラムの１つを選択し、前記第２のバンク内の前記
ビット・ラインの１つを前記データ・ラインの１つに結
合する第２のスイッチング手段とを備えており、前記第
１および第２のスイッチング手段が２つの独立したカラ
ム選択ラインによって制御され、前記２つのカラム選択
ラインの第１のものが前記バンクの両方に及んでおり、
前記２つのカラム選択ラインの第２のものが前記の少な
くとも２つのバンクの一方に及んでいるダイナミック・
ランダム・アクセス・メモリ。 （２４）前記２つの独立したカラム選択ラインの第１の
ものが前記の少なくとも２つのバンクの一方におけるア
ドレスをデコードする第１のデコーダによって生成さ
れ、前記２つの独立したカラム選択ラインの第２のもの
が前記少なくとも２つのバンクの第２のものにおけるア
ドレスをデコードする第２のデコーダによって生成され
る、上記（２３）に記載のダイナミック・ランダム・ア
クセス・メモリ。 （２５）前記２つの独立したカラム選択ラインが前記の
少なくとも２つのバンク上で前記カラムに平行に配置さ
れている、上記（２４）に記載のダイナミック・ランダ
ム・アクセス・メモリ。 （２６）前記２つの独立したカラム選択ラインが前記の
少なくとも２つのバンク上で前記カラムに直角に配置さ
れている、上記（２４）に記載のダイナミック・ランダ
ム・アクセス・メモリ。 （２７）前記第１および第２のデコーダが互いに隣り合
っている、上記（２４）に記載のダイナミック・ランダ
ム・アクセス・メモリ。 （２８）少なくとも２つのバンクであって、その各々が
少なくとも１つのブロックであって、該ブロックがロウ
およびカラムに配列された複数のメモリ・セルを含んで
おり、該メモリ・セルの各々が少なくとも１つのカラム
・ラインによってアクセスされ、前記メモリ・セルが少
なくとも１つのビット・ラインおよび少なくとも１つの
データ・ラインによって与えられるデータを記憶する少
なくとも１つのブロックを備えている少なくとも２つの
バンクと、前記メモリ・セルのロウを選択するためロウ
・アドレスに応答するロウ選択手段であって、前記ビッ
ト・ラインが前記の選択されたロウ・メモリ・セルのデ
ータの読取りまたは書込みを行うロウ選択手段と、カラ
ム・メモリ・セルを選択するカラム選択手段であって、
カラム・アドレスに応答し、前記バンクの少なくとも一
方の第１のアドレスをデコードする第１のスイッチング
手段、および前記第１のスイッチング手段に結合され、
前記バンクの少なくとも１つにおける第２のアドレスを
デコードする第２のスイッチング手段を含んでいるカラ
ム選択手段とを備えており、前記第１および第２のスイ
ッチング手段が前記ビット・ラインの１つを前記データ
・ラインの１つに結合し、前記メモリ・セルに対する書
込みまたは読取りを行うことを可能とするダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）。 （２９）ｎ個のバンク（ただし、ｎは３以上の正の整数
である）を含んでおり、該バンクの各々がロウおよびカ
ラムに配列されたメモリ・セルを含んでおり、該メモリ
・セルが少なくとも１つのビット・ラインおよび少なく
とも１つのデータ・ラインによって与えられるデータを
記憶するダイナミック・ランダム・アクセス・メモリに
おいて、前記ｎ個のバンクの１つを選択する第１のスイ
ッチング手段と、前記第１のスイッチング手段に接続さ
れ、前記カラムの１つを選択する第２のスイッチング手
段とを備えており、前記第１および第２のスイッチング
手段が前記ビット・ラインの１つを前記データ・ライン
の１つに結合し、前記の選択したバンクに、また前記の
選択したカラムに共通なメモリ・セルに対してデータの
読取りおよび書込みを行うことを可能とするダイナミッ
ク・ランダム・アクセス・メモリ。 （３０）少なくとも２つのバンクを含んでおり、該バン
クの各々がロウおよびカラムに配列されたメモリ・セル
を含んでおり、該メモリ・セルが少なくとも１つのビッ
ト・ラインおよび少なくとも１つのデータ・ラインによ
って与えられるデータを記憶するダイナミック・ランダ
ム・アクセス・メモリのアーキテクチャにおいて、ダイ
ナミック・ランダム・アクセス・メモリが前記少なくと
も２つのバンクの一方を選択する第１のスイッチング手
段と、前記第１のスイッチング手段に接続され、前記カ
ラムの１つを選択する第２のスイッチング手段とを備え
ており、前記第１および第２のスイッチング手段が前記
ビット・ラインの１つを前記データ・ラインの１つに結
合し、前記の選択したバンクに、また前記の選択したカ
ラムに共通なメモリ・セルに対してデータの読取りおよ
び書込みを行うことを可能とするダイナミック・ランダ
ム・アクセス・メモリのアーキテクチャ。 （３１）少なくとも２つのバンクを有しており、該バン
クの各々がロウおよびカラムに配列されたメモリ・セル
を含んでおり、該メモリ・セルが少なくとも１つのビッ
ト・ラインにより、また少なくとも１つのデータ・ライ
ンによって与えられるデータを記憶するダイナミック・
ランダム・アクセス・メモリを構築する方法において、
前記の少なくとも２つのバンクのうち１つを選択するス
テップと、前記カラムの１つを選択し、前記ビット・ラ
インの１つを前記データ・ラインの１つに結合し、これ
により前記の選択したバンクに、また前記の選択したカ
ラムに共通なメモリ・セルに対してデータの読取りおよ
び書込みを行うことを可能とするステップを含む方法。 （３２）前記の選択された少なくとも２つのバンクが第
１のスイッチング手段によって制御され、前記の選択さ
れたカラムがバンク・カラム選択ラインによって制御さ
れ、該バンク・カラム選択ラインが第２のスイッチング
手段によって制御される、上記（３１）に記載の方法。 （３３）少なくとも２つのバンクを有しており、該２つ
のバンクの各々が複数のブロックを含んでおり、該ブロ
ックの各々がロウおよびカラムに配列されたメモリ・セ
ルを含んでおり、該メモリ・セルが少なくとも１つのビ
ット・ラインおよび少なくとも１つのデータ・ラインに
よって与えられるデータを記憶するダイナミック・ラン
ダム・アクセス・メモリを構築する方法において、前記
の少なくとも２つのバンクのうち１つを選択するステッ
プと、前記カラムの１つを選択するステップと、前記少
なくとも２つのバンクの各々の前記ブロックの１つを選
択し、前記ビット・ラインの１つを前記データ・ライン
の１つに結合し、これにより前記の選択したバンクに、
また前記の選択したカラムに共通なメモリ・セルに対し
てデータの読取りおよび書込みを行うことを可能とする
ステップを含む方法。 （３４）前記の少なくとも２つのバンクの１つを選択す
るステップが第１のスイッチング手段によって制御さ
れ、該スイッチング手段がバンク・カラム選択ラインに
よって制御される、上記（３３）に記載の方法。 （３５）前記の少なくとも２つのバンクの各々の前記ブ
ロックの１つを選択する前記ステップが、第３のスイッ
チング手段によって制御され、該スイッチング手段がブ
ロック選択ラインによって制御される、上記（３３）に
記載の方法。 （３６）少なくとも２つのバンクを有しており、該バン
クの各々がロウおよびカラムに配列されたメモリ・セル
を含んでおり、該メモリ・セルが少なくとも１つのビッ
ト・ラインおよび少なくとも１つのデータ・ラインによ
って与えられるデータを記憶するダイナミック・ランダ
ム・アクセス・メモリを構築する方法において、少なく
とも２つのバンクの前記第１のバンク内の前記カラムの
１つを選択し、前記第１のバンク内の前記ビット・ライ
ンの１つを前記データ・ラインの１つに結合するステッ
プと、少なくとも２つのバンクの前記第２のバンク内の
前記カラムの１つを選択し、前記第２のバンク内の前記
ビット・ラインの１つを前記データ・ラインの１つに結
合するステップとを備えており、前記の選択がそれぞれ
２つの独立したカラム選択ラインによって制御され、前
記２つのカラム選択ラインの第１のものが前記バンクの
両方に及んでおり、前記２つのカラム選択ラインの第２
のものが前記の少なくとも２つのバンクの一方に及んで
いる方法。 （３７）前記２つの独立したカラム選択ラインの第１の
ものが前記の少なくとも２つのバンクの一方におけるア
ドレスを復号する第１のデコーダによって生成され、前
記２つの独立したカラム選択ラインの第２のものが前記
少なくとも２つのバンクの第２のものにおけるアドレス
を復号する第２のデコーダによって生成される、上記
（３６）に記載の方法。 （３８）少なくとも２つのバンクであって、各々が少な
くとも１つのブロックであって、該ブロックがロウおよ
びカラムに配列された複数のメモリ・セルを含んでお
り、該メモリ・セルの各々が少なくとも１つのカラム・
ラインによってアクセスされ、前記メモリ・セルが少な
くとも１つのビット・ラインおよび少なくとも１つのデ
ータ・ラインによって与えられるデータを記憶する少な
くとも１つのブロックを備えている少なくとも２つのバ
ンクを設けるステップと、前記メモリ・セルのロウを選
択するステップであって、前記ビット・ラインが前記の
選択されたロウ・メモリ・セルのデータの読取りまたは
書込みを行うステップと、メモリセルのカラムを選択す
るステップとを備えており、該カラム選択ステップが前
記バンクの少なくとも１つの第１のアドレスを復号する
ステップと、前記バンクの前記少なくとも１つの第２の
アドレスを復号し、前記ビット・ラインの１つを前記デ
ータ・ラインの１つに結合し、これにより前記メモリ・
セルに対するデータの書込みまたは読取りを可能とする
ステップとを含んでいるダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）を構築する方法。 （３９）ｎ個のバンク（ただし、ｎは３以上の正の整数
である）を有しており、該バンクの各々がロウおよびカ
ラムに配列されたメモリ・セルを含んでおり、該メモリ
・セルが少なくとも１つのビット・ラインおよび少なく
とも１つのデータ・ラインによって与えられるデータを
記憶するダイナミック・ランダム・アクセス・メモリを
構築する方法において、前記ｎ個のバンクの１つを選択
するステップと、前記カラムの１つを選択し、前記ビッ
ト・ラインの１つを前記データ・ラインの１つに結合
し、これにより前記の選択したバンクに、また前記の選
択したカラムに共通なメモリ・セルに対してデータの読
取りおよび書込みを行うことを可能とするステップを含
む方法。 （４０）少なくとも２つのバンクを有しており、該バン
クの各々がロウおよびカラムに配列されたメモリ・セル
を含んでおり、該メモリ・セルが少なくとも１つのビッ
ト・ラインおよび少なくとも１つのデータ・ラインによ
って与えられるデータを記憶するダイナミック・ランダ
ム・アクセス・メモリのアーキテクチャを構成する方法
において、前記の少なくとも２つのバンクのうち１つを
選択するステップと、前記カラムの１つを選択し、前記
ビット・ラインの１つを前記データ・ラインの１つに結
合し、これにより前記の選択したバンクに、また前記の
選択したカラムに共通なメモリ・セルに対してデータの
読取りおよび書込みを行うことを可能とするステップを
含む方法。
り、該バンクの各々がロウおよびカラムに配列されたメ
モリ・セルを含んでおり、該メモリ・セルが少なくとも
１つのビット・ラインにより、また少なくとも１つのデ
ータ・ラインによって与えられるデータを記憶するダイ
ナミック・ランダム・アクセス・メモリにおいて、前記
少なくとも２つのバンクの一方を選択する第１のスイッ
チング手段と、前記第１のスイッチング手段に接続さ
れ、前記カラムの１つを選択する第２のスイッチング手
段とを備えており、前記第１および第２のスイッチング
手段が前記ビット・ラインの１つを前記データ・ライン
の１つに結合し、前記の選択したバンクに、また前記の
選択したカラムに共通なメモリ・セルに対してデータの
読取りおよび書込みを行うことを可能とするダイナミッ
ク・ランダム・アクセス・メモリ。 （２）前記第１のスイッチング手段がバンク・カラム選
択ラインによって制御される、上記（１）に記載のダイ
ナミック・ランダム・アクセス・メモリ。 （３）前記バンク・カラム選択ラインが、前記の少なく
とも２つのバンクの１つにおけるアドレスをデコードす
るデコーダ手段によって生成される、上記（２）に記載
のダイナミック・ランダム・アクセス・メモリ。 （４）前記の少なくとも２つのバンクの１つにおけるア
ドレスをデコードする前記デコーダ手段が、前記バンク
・アドレスに無関係な他のアドレスもデコードする、上
記（３）に記載のダイナミック・ランダム・アクセス・
メモリ。 （５）前記バンク・カラム選択ラインが前記２つのバン
クの少なくとも１つの上で、前記ロウに沿って垂直に配
列されている、上記（３）に記載のダイナミック・ラン
ダム・アクセス・メモリ。 （６）前記バンク・カラム選択ラインが前記２つのバン
クの少なくとも１つの上で、前記カラムに沿って水平に
配列されている、上記（３）に記載のダイナミック・ラ
ンダム・アクセス・メモリ。 （７）前記第２のスイッチング手段がグローバル・カラ
ム選択ラインによって制御される、上記（３）に記載の
ダイナミック・ランダム・アクセス・メモリ。 （８）前記グローバル・カラム選択ラインが、前記のカ
ラムの１つにおけるアドレスをデコードするデコーダ手
段によって生成される、上記（７）に記載のダイナミッ
ク・ランダム・アクセス・メモリ。 （９）前記グローバル・カラム選択ラインが前記２つの
バンクの少なくとも１つの上で、前記ロウに沿って垂直
に配列されている、上記（７）に記載のダイナミック・
ランダム・アクセス・メモリ。 （１０）前記グローバル・カラム選択ラインが前記２つ
のバンクの少なくとも１つの上で、前記カラムに沿って
水平に配列されている、上記（７）に記載のダイナミッ
ク・ランダム・アクセス・メモリ。 （１１）前記第１および第２のスイッチング手段がＮＭ
ＯＳデバイスとＰＭＯＳデバイスからなる群から選択さ
れる、上記（１）に記載のダイナミック・ランダム・ア
クセス・メモリ。 （１２）前記第１のスイッチング手段を形成する前記Ｎ
ＭＯＳまたはＰＭＯＳデバイスが、前記バンク・カラム
選択ラインへ結合されたゲートを有している、上記（１
１）に記載のダイナミック・ランダム・アクセス・メモ
リ。 （１３）前記第２のスイッチング手段を形成する前記Ｎ
ＭＯＳまたはＰＭＯＳデバイスが、前記グローバル・カ
ラム選択ラインへ結合されたゲートを有している、上記
（１１）に記載のダイナミック・ランダム・アクセス・
メモリ。 （１４）少なくとも２つのバンクを含んでおり、該２つ
のバンクの各々が複数のブロックを含んでおり、該ブロ
ックの各々がロウおよびカラムに配列されたメモリ・セ
ルを含んでおり、該メモリ・セルが少なくとも１つのビ
ット・ラインおよび少なくとも１つのデータ・ラインに
よって与えられるデータを記憶するダイナミック・ラン
ダム・アクセス・メモリにおいて、前記少なくとも２つ
のバンクの一方を選択する第１のスイッチング手段と、
前記第１のスイッチング手段に接続され、前記カラムの
１つを選択する第２のスイッチング手段と、前記第２の
スイッチング手段に接続され、前記の少なくとも２つの
バンクの各々の前記ブロックの１つを選択する第３のス
イッチング手段と、前記第１、第２および第３のスイッ
チング手段が前記ビット・ラインの１つを前記データ・
ラインの１つに結合し、前記の選択したバンクに、また
前記の選択したカラムに共通なメモリ・セルに対してデ
ータの読取りおよび書込みを行うことを可能とするダイ
ナミック・ランダム・アクセス・メモリ。 （１５）前記第１のスイッチング手段がバンク・カラム
選択ラインによって制御される、上記（１４）に記載の
ダイナミック・ランダム・アクセス・メモリ。 （１６）前記バンク・カラム選択ラインが、前記の少な
くとも２つのバンクの１つにおけるアドレスをデコード
するデコーダ手段によって生成される、上記（１５）に
記載のダイナミック・ランダム・アクセス・メモリ。 （１７）前記の少なくとも２つのバンクの１つにおける
アドレスをデコードする前記デコーダ手段が、前記バン
ク・アドレスに無関係な他のアドレスもデコードする、
上記（１６）に記載のダイナミック・ランダム・アクセ
ス・メモリ。 （１８）前記第２のスイッチング手段がグローバル・カ
ラム選択ラインによって制御される、上記（１６）に記
載のダイナミック・ランダム・アクセス・メモリ。 （１９）前記グローバル・カラム選択ラインが、前記の
カラムの１つにおけるアドレスをデコードするデコーダ
によって生成される、上記（１８）に記載のダイナミッ
ク・ランダム・アクセス・メモリ。 （２０）前記第３のスイッチング手段がブロック選択ラ
インによって制御される、上記（１４）に記載のダイナ
ミック・ランダム・アクセス・メモリ。 （２１）前記ブロック選択ラインが、前記少なくとも２
つのバンクの各々内で前記のブロックの１つにおけるア
ドレスをデコードするデコーダによって生成される、上
記（２０）に記載のダイナミック・ランダム・アクセス
・メモリ。 （２２）前記のブロックの１つにおけるアドレスをデコ
ードする前記デコーダが、前記ブロック・アドレスに無
関係な他のアドレスもデコードする、上記（２１）に記
載のダイナミック・ランダム・アクセス・メモリ。 （２３）少なくとも２つのバンクを含んでおり、該バン
クの各々がロウおよびカラムに配列されたメモリ・セル
を含んでおり、該メモリ・セルが少なくとも１つのビッ
ト・ラインおよび少なくとも１つのデータ・ラインによ
って与えられるデータを記憶するダイナミック・ランダ
ム・アクセス・メモリにおいて、少なくとも２つのバン
クの前記第１のバンク内の前記カラムの１つを選択し、
前記第１のバンク内の前記ビット・ラインの１つを前記
データ・ラインの１つに結合する第１のスイッチング手
段と、少なくとも２つのバンクの前記第２のバンク内の
前記カラムの１つを選択し、前記第２のバンク内の前記
ビット・ラインの１つを前記データ・ラインの１つに結
合する第２のスイッチング手段とを備えており、前記第
１および第２のスイッチング手段が２つの独立したカラ
ム選択ラインによって制御され、前記２つのカラム選択
ラインの第１のものが前記バンクの両方に及んでおり、
前記２つのカラム選択ラインの第２のものが前記の少な
くとも２つのバンクの一方に及んでいるダイナミック・
ランダム・アクセス・メモリ。 （２４）前記２つの独立したカラム選択ラインの第１の
ものが前記の少なくとも２つのバンクの一方におけるア
ドレスをデコードする第１のデコーダによって生成さ
れ、前記２つの独立したカラム選択ラインの第２のもの
が前記少なくとも２つのバンクの第２のものにおけるア
ドレスをデコードする第２のデコーダによって生成され
る、上記（２３）に記載のダイナミック・ランダム・ア
クセス・メモリ。 （２５）前記２つの独立したカラム選択ラインが前記の
少なくとも２つのバンク上で前記カラムに平行に配置さ
れている、上記（２４）に記載のダイナミック・ランダ
ム・アクセス・メモリ。 （２６）前記２つの独立したカラム選択ラインが前記の
少なくとも２つのバンク上で前記カラムに直角に配置さ
れている、上記（２４）に記載のダイナミック・ランダ
ム・アクセス・メモリ。 （２７）前記第１および第２のデコーダが互いに隣り合
っている、上記（２４）に記載のダイナミック・ランダ
ム・アクセス・メモリ。 （２８）少なくとも２つのバンクであって、その各々が
少なくとも１つのブロックであって、該ブロックがロウ
およびカラムに配列された複数のメモリ・セルを含んで
おり、該メモリ・セルの各々が少なくとも１つのカラム
・ラインによってアクセスされ、前記メモリ・セルが少
なくとも１つのビット・ラインおよび少なくとも１つの
データ・ラインによって与えられるデータを記憶する少
なくとも１つのブロックを備えている少なくとも２つの
バンクと、前記メモリ・セルのロウを選択するためロウ
・アドレスに応答するロウ選択手段であって、前記ビッ
ト・ラインが前記の選択されたロウ・メモリ・セルのデ
ータの読取りまたは書込みを行うロウ選択手段と、カラ
ム・メモリ・セルを選択するカラム選択手段であって、
カラム・アドレスに応答し、前記バンクの少なくとも一
方の第１のアドレスをデコードする第１のスイッチング
手段、および前記第１のスイッチング手段に結合され、
前記バンクの少なくとも１つにおける第２のアドレスを
デコードする第２のスイッチング手段を含んでいるカラ
ム選択手段とを備えており、前記第１および第２のスイ
ッチング手段が前記ビット・ラインの１つを前記データ
・ラインの１つに結合し、前記メモリ・セルに対する書
込みまたは読取りを行うことを可能とするダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）。 （２９）ｎ個のバンク（ただし、ｎは３以上の正の整数
である）を含んでおり、該バンクの各々がロウおよびカ
ラムに配列されたメモリ・セルを含んでおり、該メモリ
・セルが少なくとも１つのビット・ラインおよび少なく
とも１つのデータ・ラインによって与えられるデータを
記憶するダイナミック・ランダム・アクセス・メモリに
おいて、前記ｎ個のバンクの１つを選択する第１のスイ
ッチング手段と、前記第１のスイッチング手段に接続さ
れ、前記カラムの１つを選択する第２のスイッチング手
段とを備えており、前記第１および第２のスイッチング
手段が前記ビット・ラインの１つを前記データ・ライン
の１つに結合し、前記の選択したバンクに、また前記の
選択したカラムに共通なメモリ・セルに対してデータの
読取りおよび書込みを行うことを可能とするダイナミッ
ク・ランダム・アクセス・メモリ。 （３０）少なくとも２つのバンクを含んでおり、該バン
クの各々がロウおよびカラムに配列されたメモリ・セル
を含んでおり、該メモリ・セルが少なくとも１つのビッ
ト・ラインおよび少なくとも１つのデータ・ラインによ
って与えられるデータを記憶するダイナミック・ランダ
ム・アクセス・メモリのアーキテクチャにおいて、ダイ
ナミック・ランダム・アクセス・メモリが前記少なくと
も２つのバンクの一方を選択する第１のスイッチング手
段と、前記第１のスイッチング手段に接続され、前記カ
ラムの１つを選択する第２のスイッチング手段とを備え
ており、前記第１および第２のスイッチング手段が前記
ビット・ラインの１つを前記データ・ラインの１つに結
合し、前記の選択したバンクに、また前記の選択したカ
ラムに共通なメモリ・セルに対してデータの読取りおよ
び書込みを行うことを可能とするダイナミック・ランダ
ム・アクセス・メモリのアーキテクチャ。 （３１）少なくとも２つのバンクを有しており、該バン
クの各々がロウおよびカラムに配列されたメモリ・セル
を含んでおり、該メモリ・セルが少なくとも１つのビッ
ト・ラインにより、また少なくとも１つのデータ・ライ
ンによって与えられるデータを記憶するダイナミック・
ランダム・アクセス・メモリを構築する方法において、
前記の少なくとも２つのバンクのうち１つを選択するス
テップと、前記カラムの１つを選択し、前記ビット・ラ
インの１つを前記データ・ラインの１つに結合し、これ
により前記の選択したバンクに、また前記の選択したカ
ラムに共通なメモリ・セルに対してデータの読取りおよ
び書込みを行うことを可能とするステップを含む方法。 （３２）前記の選択された少なくとも２つのバンクが第
１のスイッチング手段によって制御され、前記の選択さ
れたカラムがバンク・カラム選択ラインによって制御さ
れ、該バンク・カラム選択ラインが第２のスイッチング
手段によって制御される、上記（３１）に記載の方法。 （３３）少なくとも２つのバンクを有しており、該２つ
のバンクの各々が複数のブロックを含んでおり、該ブロ
ックの各々がロウおよびカラムに配列されたメモリ・セ
ルを含んでおり、該メモリ・セルが少なくとも１つのビ
ット・ラインおよび少なくとも１つのデータ・ラインに
よって与えられるデータを記憶するダイナミック・ラン
ダム・アクセス・メモリを構築する方法において、前記
の少なくとも２つのバンクのうち１つを選択するステッ
プと、前記カラムの１つを選択するステップと、前記少
なくとも２つのバンクの各々の前記ブロックの１つを選
択し、前記ビット・ラインの１つを前記データ・ライン
の１つに結合し、これにより前記の選択したバンクに、
また前記の選択したカラムに共通なメモリ・セルに対し
てデータの読取りおよび書込みを行うことを可能とする
ステップを含む方法。 （３４）前記の少なくとも２つのバンクの１つを選択す
るステップが第１のスイッチング手段によって制御さ
れ、該スイッチング手段がバンク・カラム選択ラインに
よって制御される、上記（３３）に記載の方法。 （３５）前記の少なくとも２つのバンクの各々の前記ブ
ロックの１つを選択する前記ステップが、第３のスイッ
チング手段によって制御され、該スイッチング手段がブ
ロック選択ラインによって制御される、上記（３３）に
記載の方法。 （３６）少なくとも２つのバンクを有しており、該バン
クの各々がロウおよびカラムに配列されたメモリ・セル
を含んでおり、該メモリ・セルが少なくとも１つのビッ
ト・ラインおよび少なくとも１つのデータ・ラインによ
って与えられるデータを記憶するダイナミック・ランダ
ム・アクセス・メモリを構築する方法において、少なく
とも２つのバンクの前記第１のバンク内の前記カラムの
１つを選択し、前記第１のバンク内の前記ビット・ライ
ンの１つを前記データ・ラインの１つに結合するステッ
プと、少なくとも２つのバンクの前記第２のバンク内の
前記カラムの１つを選択し、前記第２のバンク内の前記
ビット・ラインの１つを前記データ・ラインの１つに結
合するステップとを備えており、前記の選択がそれぞれ
２つの独立したカラム選択ラインによって制御され、前
記２つのカラム選択ラインの第１のものが前記バンクの
両方に及んでおり、前記２つのカラム選択ラインの第２
のものが前記の少なくとも２つのバンクの一方に及んで
いる方法。 （３７）前記２つの独立したカラム選択ラインの第１の
ものが前記の少なくとも２つのバンクの一方におけるア
ドレスを復号する第１のデコーダによって生成され、前
記２つの独立したカラム選択ラインの第２のものが前記
少なくとも２つのバンクの第２のものにおけるアドレス
を復号する第２のデコーダによって生成される、上記
（３６）に記載の方法。 （３８）少なくとも２つのバンクであって、各々が少な
くとも１つのブロックであって、該ブロックがロウおよ
びカラムに配列された複数のメモリ・セルを含んでお
り、該メモリ・セルの各々が少なくとも１つのカラム・
ラインによってアクセスされ、前記メモリ・セルが少な
くとも１つのビット・ラインおよび少なくとも１つのデ
ータ・ラインによって与えられるデータを記憶する少な
くとも１つのブロックを備えている少なくとも２つのバ
ンクを設けるステップと、前記メモリ・セルのロウを選
択するステップであって、前記ビット・ラインが前記の
選択されたロウ・メモリ・セルのデータの読取りまたは
書込みを行うステップと、メモリセルのカラムを選択す
るステップとを備えており、該カラム選択ステップが前
記バンクの少なくとも１つの第１のアドレスを復号する
ステップと、前記バンクの前記少なくとも１つの第２の
アドレスを復号し、前記ビット・ラインの１つを前記デ
ータ・ラインの１つに結合し、これにより前記メモリ・
セルに対するデータの書込みまたは読取りを可能とする
ステップとを含んでいるダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）を構築する方法。 （３９）ｎ個のバンク（ただし、ｎは３以上の正の整数
である）を有しており、該バンクの各々がロウおよびカ
ラムに配列されたメモリ・セルを含んでおり、該メモリ
・セルが少なくとも１つのビット・ラインおよび少なく
とも１つのデータ・ラインによって与えられるデータを
記憶するダイナミック・ランダム・アクセス・メモリを
構築する方法において、前記ｎ個のバンクの１つを選択
するステップと、前記カラムの１つを選択し、前記ビッ
ト・ラインの１つを前記データ・ラインの１つに結合
し、これにより前記の選択したバンクに、また前記の選
択したカラムに共通なメモリ・セルに対してデータの読
取りおよび書込みを行うことを可能とするステップを含
む方法。 （４０）少なくとも２つのバンクを有しており、該バン
クの各々がロウおよびカラムに配列されたメモリ・セル
を含んでおり、該メモリ・セルが少なくとも１つのビッ
ト・ラインおよび少なくとも１つのデータ・ラインによ
って与えられるデータを記憶するダイナミック・ランダ
ム・アクセス・メモリのアーキテクチャを構成する方法
において、前記の少なくとも２つのバンクのうち１つを
選択するステップと、前記カラムの１つを選択し、前記
ビット・ラインの１つを前記データ・ラインの１つに結
合し、これにより前記の選択したバンクに、また前記の
選択したカラムに共通なメモリ・セルに対してデータの
読取りおよび書込みを行うことを可能とするステップを
含む方法。
【図面の簡単な説明】
【図１】カラム方向に１６の１Ｍｂセグメントに分割さ
れ、対応するビットライン対を備えている１６の１６Ｍ
ｂユニットからなる、従来技術のシングル・バンク２５
６Ｍｂ ＤＲＡＭの略図である。
れ、対応するビットライン対を備えている１６の１６Ｍ
ｂユニットからなる、従来技術のシングル・バンク２５
６Ｍｂ ＤＲＡＭの略図である。
【図２】１６の６４Ｋｂアレイのうち、２つのブロック
ＡおよびＢを表す２つを示している、シングル・バンク
ＤＲＡＭ用の従来技術のＣＳＬアーキテクチャの詳細図
である。
ＡおよびＢを表す２つを示している、シングル・バンク
ＤＲＡＭ用の従来技術のＣＳＬアーキテクチャの詳細図
である。
【図３】それぞれがバンクＡおよびＢを制御する、マル
チバンクＤＲＡＭ用の２つの独立したフル・カラム・デ
コーダを有する従来技術のＣＳＬアーキテクチャを示す
図である。
チバンクＤＲＡＭ用の２つの独立したフル・カラム・デ
コーダを有する従来技術のＣＳＬアーキテクチャを示す
図である。
【図４】（ＭＢＡ）ＤＲＡＭチップ用の従来技術の組合
せバンク・アーキテクチャの略図である。
せバンク・アーキテクチャの略図である。
【図５】本発明の第１の実施の形態による、バンクＣＳ
Ｌが垂直に割り振られている、１６Ｍｂユニット内の４
つのバンクに適用できる階層ＣＳＬアーキテクチャの略
図である。
Ｌが垂直に割り振られている、１６Ｍｂユニット内の４
つのバンクに適用できる階層ＣＳＬアーキテクチャの略
図である。
【図６】本発明の第２の実施の形態による、バンクＣＳ
Ｌが水平に割り振られている、１６Ｍｂユニット内の４
つのバンクに適用できる階層ＣＳＬアーキテクチャの略
図である。
Ｌが水平に割り振られている、１６Ｍｂユニット内の４
つのバンクに適用できる階層ＣＳＬアーキテクチャの略
図である。
【図７】本発明の第３の実施の形態による、グローバル
ＣＳＬがまったく必要なく、各対応するバンク内のすべ
てのバンクＣＳＬが互いに独立して作用する、１６Ｍｂ
ユニット内の４つのバンクに適用できるＣＳＬアーキテ
クチャの略図である。
ＣＳＬがまったく必要なく、各対応するバンク内のすべ
てのバンクＣＳＬが互いに独立して作用する、１６Ｍｂ
ユニット内の４つのバンクに適用できるＣＳＬアーキテ
クチャの略図である。
１０ チップ １００ １６Ｍｂユニット １０１ １Ｍｂブロック １０１Ａ、１０１Ｂ ブロック １０２ セグメント １０３ ワードライン（ＷＬ） １０４ ビットライン対（ＢＬ） １０５ ローカルＤＱ（ＬＤＱ） １０６ マスタＤＱ（ＭＤＱ） １０７ カラム選択ラインＣＳＬ １０８ ロウ・デコーダ（ＲＤＥＣ） １０９ カラム・デコーダ（ＣＤＥＣ） １１０ センス増幅器（ＳＳＡ） ２００Ａ、２００Ｂ ６４Ｋｂアレイ ２０１ セル ２０２ ＷＬ ２０３ ＢＬ対 ２０４ センス増幅器（ＳＡ） ２０５ カラム・スイッチ・トランジスタ ２０６ ＭＤＱイコライザ ２０６ ＭＤＱトランジスタ ２０７ ＢＬイコライザ ２０８ ＭＤＱイコライザ ２１１ ＬＤＱ対 ２１２ ＭＤＱ対 ２１３ ＣＳＬ ３００Ａ、３００Ｂ カラム・デコーダ ４００Ａおよび４００Ｂ ローカル・カラム・デコーダ ４０１ グローバルＣＳＬ ４０２ ローカルＣＳＬ ４１０ グローバル・カラム・デコーダ ４１０ フル・カラム・デコーダ ５００ １Ｍｂブロック ５０１ セル・データ ５０３ ビットライン ５０４ サブローカルＤＱ ５０５ ローカルＤＱ ５０６ マスタＤＱ ５０７ ＮＭＯＳトランジスタ ５０８ ＮＭＯＳトランジスタ ５０９ ＮＭＯＳトランジスタ ５０９ ＭＤＱスイッチ ５１０ ＢＬイコライザ ５１１ ＭＤＱイコライザ ５１３ バンク・カラム選択ライン（ＢＣＳＬ） ５１４ グローバル・カラム選択ライン（ＧＣＳＬ） ５１５ センス増幅器（ＳＡ） ６００、６０１ ＮＭＯＳトランジスタ ６０２ ＢＣＳＬ ６０５ ブロック選択信号 ６０６ バンク・アドレス ６３０ ＭＤＱ ７００ ＢＣＳＬ ７１０ ＮＭＯＳ
Claims (30)
- 【請求項１】少なくとも２つのバンクを含んでおり、該
バンクの各々がロウおよびカラムに配列されたメモリ・
セルを含んでおり、該メモリ・セルが少なくとも１つの
ビット・ラインにより、また少なくとも１つのデータ・
ラインによって与えられるデータを記憶するダイナミッ
ク・ランダム・アクセス・メモリにおいて、 前記少なくとも２つのバンクの一方を選択する第１のス
イッチング手段と、 前記第１のスイッチング手段に接続され、前記カラムの
１つを選択する第２のスイッチング手段とを備えてお
り、前記第１および第２のスイッチング手段が前記ビッ
ト・ラインの１つを前記データ・ラインの１つに結合
し、前記の選択したバンクに、また前記の選択したカラ
ムに共通なメモリ・セルに対してデータの読取りおよび
書込みを行うことを可能とするダイナミック・ランダム
・アクセス・メモリ。 - 【請求項２】前記第１のスイッチング手段がバンク・カ
ラム選択ラインによって制御される、請求項１に記載の
ダイナミック・ランダム・アクセス・メモリ。 - 【請求項３】前記バンク・カラム選択ラインが、前記の
少なくとも２つのバンクの１つにおけるアドレスをデコ
ードするデコーダ手段によって生成される、請求項２に
記載のダイナミック・ランダム・アクセス・メモリ。 - 【請求項４】前記の少なくとも２つのバンクの１つにお
けるアドレスをデコードする前記デコーダ手段が、前記
バンク・アドレスに無関係な他のアドレスもデコードす
る、請求項３に記載のダイナミック・ランダム・アクセ
ス・メモリ。 - 【請求項５】前記バンク・カラム選択ラインが前記２つ
のバンクの少なくとも１つの上で、前記ロウに沿って垂
直に配列されている、請求項３に記載のダイナミック・
ランダム・アクセス・メモリ。 - 【請求項６】前記バンク・カラム選択ラインが前記２つ
のバンクの少なくとも１つの上で、前記カラムに沿って
水平に配列されている、請求項３に記載のダイナミック
・ランダム・アクセス・メモリ。 - 【請求項７】前記第２のスイッチング手段がグローバル
・カラム選択ラインによって制御される、請求項３に記
載のダイナミック・ランダム・アクセス・メモリ。 - 【請求項８】前記グローバル・カラム選択ラインが、前
記のカラムの１つにおけるアドレスをデコードするデコ
ーダ手段によって生成される、請求項７に記載のダイナ
ミック・ランダム・アクセス・メモリ。 - 【請求項９】前記グローバル・カラム選択ラインが前記
２つのバンクの少なくとも１つの上で、前記ロウに沿っ
て垂直に配列されている、請求項７に記載のダイナミッ
ク・ランダム・アクセス・メモリ。 - 【請求項１０】前記グローバル・カラム選択ラインが前
記２つのバンクの少なくとも１つの上で、前記カラムに
沿って水平に配列されている、請求項７に記載のダイナ
ミック・ランダム・アクセス・メモリ。 - 【請求項１１】前記第１および第２のスイッチング手段
がＮＭＯＳデバイスとＰＭＯＳデバイスからなる群から
選択される、請求項１に記載のダイナミック・ランダム
・アクセス・メモリ。 - 【請求項１２】前記第１のスイッチング手段を形成する
前記ＮＭＯＳまたはＰＭＯＳデバイスが、前記バンク・
カラム選択ラインへ結合されたゲートを有している、請
求項１１に記載のダイナミック・ランダム・アクセス・
メモリ。 - 【請求項１３】前記第２のスイッチング手段を形成する
前記ＮＭＯＳまたはＰＭＯＳデバイスが、前記グローバ
ル・カラム選択ラインへ結合されたゲートを有してい
る、請求項１１に記載のダイナミック・ランダム・アク
セス・メモリ。 - 【請求項１４】少なくとも２つのバンクを含んでおり、
該２つのバンクの各々が複数のブロックを含んでおり、
該ブロックの各々がロウおよびカラムに配列されたメモ
リ・セルを含んでおり、該メモリ・セルが少なくとも１
つのビット・ラインおよび少なくとも１つのデータ・ラ
インによって与えられるデータを記憶するダイナミック
・ランダム・アクセス・メモリにおいて、 前記少なくとも２つのバンクの一方を選択する第１のス
イッチング手段と、 前記第１のスイッチング手段に接続され、前記カラムの
１つを選択する第２のスイッチング手段と、 前記第２のスイッチング手段に接続され、前記の少なく
とも２つのバンクの各々の前記ブロックの１つを選択す
る第３のスイッチング手段と、 前記第１、第２および第３のスイッチング手段が前記ビ
ット・ラインの１つを前記データ・ラインの１つに結合
し、前記の選択したバンクに、また前記の選択したカラ
ムに共通なメモリ・セルに対してデータの読取りおよび
書込みを行うことを可能とするダイナミック・ランダム
・アクセス・メモリ。 - 【請求項１５】前記第１のスイッチング手段がバンク・
カラム選択ラインによって制御される、請求項１４に記
載のダイナミック・ランダム・アクセス・メモリ。 - 【請求項１６】前記バンク・カラム選択ラインが、前記
の少なくとも２つのバンクの１つにおけるアドレスをデ
コードするデコーダ手段によって生成される、請求項１
５に記載のダイナミック・ランダム・アクセス・メモ
リ。 - 【請求項１７】前記の少なくとも２つのバンクの１つに
おけるアドレスをデコードする前記デコーダ手段が、前
記バンク・アドレスに無関係な他のアドレスもデコード
する、請求項１６に記載のダイナミック・ランダム・ア
クセス・メモリ。 - 【請求項１８】前記第２のスイッチング手段がグローバ
ル・カラム選択ラインによって制御される、請求項１６
に記載のダイナミック・ランダム・アクセス・メモリ。 - 【請求項１９】前記グローバル・カラム選択ラインが、
前記のカラムの１つにおけるアドレスをデコードするデ
コーダによって生成される、請求項１８に記載のダイナ
ミック・ランダム・アクセス・メモリ。 - 【請求項２０】前記第３のスイッチング手段がブロック
選択ラインによって制御される、請求項１４に記載のダ
イナミック・ランダム・アクセス・メモリ。 - 【請求項２１】前記ブロック選択ラインが、前記少なく
とも２つのバンクの各々内で前記のブロックの１つにお
けるアドレスをデコードするデコーダによって生成され
る、請求項２０に記載のダイナミック・ランダム・アク
セス・メモリ。 - 【請求項２２】前記のブロックの１つにおけるアドレス
をデコードする前記デコーダが、前記ブロック・アドレ
スに無関係な他のアドレスもデコードする、請求項２１
に記載のダイナミック・ランダム・アクセス・メモリ。 - 【請求項２３】少なくとも２つのバンクを含んでおり、
該バンクの各々がロウおよびカラムに配列されたメモリ
・セルを含んでおり、該メモリ・セルが少なくとも１つ
のビット・ラインおよび少なくとも１つのデータ・ライ
ンによって与えられるデータを記憶するダイナミック・
ランダム・アクセス・メモリにおいて、 少なくとも２つのバンクの前記第１のバンク内の前記カ
ラムの１つを選択し、前記第１のバンク内の前記ビット
・ラインの１つを前記データ・ラインの１つに結合する
第１のスイッチング手段と、 少なくとも２つのバンクの前記第２のバンク内の前記カ
ラムの１つを選択し、前記第２のバンク内の前記ビット
・ラインの１つを前記データ・ラインの１つに結合する
第２のスイッチング手段とを備えており、前記第１およ
び第２のスイッチング手段が２つの独立したカラム選択
ラインによって制御され、前記２つのカラム選択ライン
の第１のものが前記バンクの両方に及んでおり、前記２
つのカラム選択ラインの第２のものが前記の少なくとも
２つのバンクの一方に及んでいるダイナミック・ランダ
ム・アクセス・メモリ。 - 【請求項２４】前記２つの独立したカラム選択ラインの
第１のものが前記の少なくとも２つのバンクの一方にお
けるアドレスをデコードする第１のデコーダによって生
成され、前記２つの独立したカラム選択ラインの第２の
ものが前記少なくとも２つのバンクの第２のものにおけ
るアドレスをデコードする第２のデコーダによって生成
される、請求項２３に記載のダイナミック・ランダム・
アクセス・メモリ。 - 【請求項２５】前記２つの独立したカラム選択ラインが
前記の少なくとも２つのバンク上で前記カラムに平行に
配置されている、請求項２４に記載のダイナミック・ラ
ンダム・アクセス・メモリ。 - 【請求項２６】前記２つの独立したカラム選択ラインが
前記の少なくとも２つのバンク上で前記カラムに直角に
配置されている、請求項２４に記載のダイナミック・ラ
ンダム・アクセス・メモリ。 - 【請求項２７】前記第１および第２のデコーダが互いに
隣り合っている、請求項２４に記載のダイナミック・ラ
ンダム・アクセス・メモリ。 - 【請求項２８】少なくとも２つのバンクであって、その
各々が少なくとも１つのブロックであって、該ブロック
がロウおよびカラムに配列された複数のメモリ・セルを
含んでおり、該メモリ・セルの各々が少なくとも１つの
カラム・ラインによってアクセスされ、前記メモリ・セ
ルが少なくとも１つのビット・ラインおよび少なくとも
１つのデータ・ラインによって与えられるデータを記憶
する少なくとも１つのブロックを備えている少なくとも
２つのバンクと、 前記メモリ・セルのロウを選択するためロウ・アドレス
に応答するロウ選択手段であって、前記ビット・ライン
が前記の選択されたロウ・メモリ・セルのデータの読取
りまたは書込みを行うロウ選択手段と、 カラム・メモリ・セルを選択するカラム選択手段であっ
て、カラム・アドレスに応答し、 前記バンクの少なくとも一方の第１のアドレスをデコー
ドする第１のスイッチング手段、および前記第１のスイ
ッチング手段に結合され、前記バンクの少なくとも１つ
における第２のアドレスをデコードする第２のスイッチ
ング手段を含んでいるカラム選択手段とを備えており、 前記第１および第２のスイッチング手段が前記ビット・
ラインの１つを前記データ・ラインの１つに結合し、前
記メモリ・セルに対する書込みまたは読取りを行うこと
を可能とするダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）。 - 【請求項２９】ｎ個のバンク（ただし、ｎは３以上の正
の整数である）を含んでおり、該バンクの各々がロウお
よびカラムに配列されたメモリ・セルを含んでおり、該
メモリ・セルが少なくとも１つのビット・ラインおよび
少なくとも１つのデータ・ラインによって与えられるデ
ータを記憶するダイナミック・ランダム・アクセス・メ
モリにおいて、 前記ｎ個のバンクの１つを選択する第１のスイッチング
手段と、 前記第１のスイッチング手段に接続され、前記カラムの
１つを選択する第２のスイッチング手段とを備えてお
り、 前記第１および第２のスイッチング手段が前記ビット・
ラインの１つを前記データ・ラインの１つに結合し、前
記の選択したバンクに、また前記の選択したカラムに共
通なメモリ・セルに対してデータの読取りおよび書込み
を行うことを可能とするダイナミック・ランダム・アク
セス・メモリ。 - 【請求項３０】少なくとも２つのバンクを含んでおり、
該バンクの各々がロウおよびカラムに配列されたメモリ
・セルを含んでおり、該メモリ・セルが少なくとも１つ
のビット・ラインおよび少なくとも１つのデータ・ライ
ンによって与えられるデータを記憶するダイナミック・
ランダム・アクセス・メモリのアーキテクチャにおい
て、ダイナミック・ランダム・アクセス・メモリが前記
少なくとも２つのバンクの一方を選択する第１のスイッ
チング手段と、 前記第１のスイッチング手段に接続され、前記カラムの
１つを選択する第２のスイッチング手段とを備えてお
り、前記第１および第２のスイッチング手段が前記ビッ
ト・ラインの１つを前記データ・ラインの１つに結合
し、前記の選択したバンクに、また前記の選択したカラ
ムに共通なメモリ・セルに対してデータの読取りおよび
書込みを行うことを可能とするダイナミック・ランダム
・アクセス・メモリのアーキテクチャ。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/927,160 US5949732A (en) | 1997-09-11 | 1997-09-11 | Method of structuring a multi-bank DRAM into a hierarchical column select line architecture |
| US08/927160 | 1997-09-11 | ||
| US08/927,158 US5822268A (en) | 1997-09-11 | 1997-09-11 | Hierarchical column select line architecture for multi-bank DRAMs |
| US08/927158 | 1997-09-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11126477A true JPH11126477A (ja) | 1999-05-11 |
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|---|---|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404695B1 (en) | 2001-02-02 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including a plurality of memory blocks arranged in rows and columns |
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-
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- 1998-08-24 DE DE69823601T patent/DE69823601T2/de not_active Expired - Fee Related
- 1998-09-10 KR KR1019980037300A patent/KR100305937B1/ko not_active IP Right Cessation
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