KR19990029677A - 동적 랜덤 액세스 메모리 및 그 구성 방법 - Google Patents

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Abstract

계층적 열 선택 라인 아키텍처를 갖는 다중-뱅크 DRAM과, 계층적 열 선택 라인 아키텍처로 다중-뱅크 DRAM을 구성하는 방법이 개시되어 있다. 이 DRAM은 적어도 두 개의 뱅크로 조직된 다수의 메모리 셀을 구비한다. 뱅크 각각은 행 및 열로 배열되는 메모리 셀을 포함한다. 메모리 셀은 적어도 하나의 비트 라인 및 적어도 하나의 데이터 라인에 의해 제공되는 데이터를 저장한다. 이 DRAM은, 두 개의 뱅크중 하나를 선택하는 제 1 스위치와, 이 제 1 스위치에 접속되며 열중 하나를 선택하는 제 2 스위치를 포함하며, 여기서 제 1 및 제 2 스위치는 비트 라인중 하나를 데이터 라인중 하나에 접속시켜, 선택된 뱅크 및 선택된 열에 공통인 메모리 셀에 데이터를 기록하거나 메모리 셀로부터 데이터를 판독할 수 있도록 한다. 제 1 스위치는 다수의 뱅크 CSL(BCSL)에 의해 제어되며, BCSL은 동일한 뱅크내의 몇몇 블럭(다른 뱅크내의 임의의 블럭은 아님)에 의해 공유된다. 제 2 스위치는 다수의 글로벌 CSL(GCSL)에 의해 제어되며, GCSL은 유닛내의 남아 있는 모든 뱅크에 의해 공유된다. BCSL 및 GCSL은 뱅크 열 디코더 및 글로벌 열 디코더에 의해 제어된다.

Description

동적 랜덤 액세스 메모리 및 그 구성 방법
본 발명은 전반적으로, 반도체 기억 장치에 관한 것으로, 보다 구체적으로는 계층적 열 선택 라인 아키텍처(hierarchical column select line architecture)를 갖는 다중 뱅크(multi-bank) DRAM에 관한 것이다.
또한 본 발명은 전반적으로, 동적 랜덤 액세스 메모리를 구성하는 방법에 관한 것으로, 보다 구체적으로는 계층적 열 선택 라인 아키텍처로 다중-뱅크 DRAM을 구성하는 방법에 관한 것이다.
CMOS 기술이 점점 발전됨에 따라, 컴퓨터를 사용하는 사람들이 급속하게 증가하게 되었다. 최근, 멀티미디어 애플리케이션은 적어도 8MB 메모리, 바람직하게는 심지어 16MB 메모리까지도 요구하고 있으며, 이는 컴퓨터내의 메모리 시스템의 상대적인 코스트를 증가시킨다. 머지않아, 32MB 및 64MB 컴퓨터가 통상적으로 사용될 수 있으며, 이는 256MB 이상의 DRAM에 대한 잠재적인 수요를 암시한다. 기가 비트급의 DRAM은 아직 개발 단계에 있긴 하지만, 벌써 진행중이다.
DRAM 아키텍처는, 더 큰 메모리 용량을 필요로 하는 시스템 요구 사항에 따라 수 년에 걸쳐 발전되어 왔다. 그러나, 임의 접근 시간(tRAC) 및 임의 접근 사이클 시간(tRC)에 의해 특징지워지는 DRAM의 속도는 동일하게 향상된 것은 아니다. 이로 인해 DRAM 및 CPU간의 큰 속도 차가 발생하게 되는데, 그 이유는 특히 CPU의 클럭 속도가 시간에 따라 꾸준히 향상되어 왔기 때문이다. 이 문제를 해결하기 위해, 현재 통상적으로 고속-단말 워크스테이션 뿐만 아니라, 멀티미디어 컴퓨터에 캐시가 사용되고 있다. 그러나, 캐시는 빠르고 고가의 SRAM을 필요로 하기 때문에, 시스템 코스트를 증가시키게 된다. 또한, 이러한 고가의 복잡한 캐시에도 불구하고, 특히 고밀도의 메모리를 갖는 시스템의 성능은 높은 캐시 미스(cache miss)의 가능성으로 인해 현저하게 향상될 수 없다. 따라서, DRAM 속도(즉, tRAC 및 tRC)가 SRAM 속도에 근접할 경우, 캐시 오버헤드를 감소시키거나 혹은 바람직하게는 궁극적으로 제거하는 것이 중요하다.
DRAM의 tRAC 및 tRC는 근본적으로 SRAM의 tRAC 및 tRC보다 느리다. 이는 DRAM 셀에 저장된 데이터의 양이 SRAM에 저장된 데이터의 양보다 작기 때문이다. 따라서, DRAM의 특징인 소신호는 증폭될 필요가 있으며, 이로 인해 tRAC가 느리게 된다. 또한, 다음 판독 또는 기록 동작을 개시하기 위해 DRAM에서 판독되는 데이터는 파괴된 후 복구되어야 하며, 이에 따라 tRC가 느리게 된다.
칩내에 여러 개의 독립적으로 제어가능한 어레이를 포함하고 있는 다중 뱅크 DRAM은 파이프라인 방안을 이용하여 다음 동작을 개시할 수 있도록 해준다. 이 방안은 tRC를 증가시키는데 적당하다. 예로서, 칩내에 두 개의 뱅크를 가짐으로써 tRC가 절반으로 감소된다. 두 개의 연속적인 임의 접근 동작의 tRAC는, 다음 동작이 이전의 동작이 완료되기 전에 개시될 수 있기 때문에, 이전 동작과는 관계가 없다. 이들을 고려해 보면, 칩내에 다중 뱅크를 도입하는 개념이 현재 및 미래 시스템에서 매우 중요하게 된다. 이러한 아키텍처는, SDRAM, RDRAM, 및 MDRAM과 같은 여러 다중 뱅크 DRAM 제품에 이미 사용되어 왔다. 그러나, 단일 칩내에 다중 뱅크를 설계하는 것은, 이 개념을 계층적 열 선택 라인(Column Select Line : CSL) 아키텍처(이는 단일-뱅크 DRAM에는 없음)에서 구현할 때 특별한 조작을 필요로 한다.
예로서, 도 1a를 참조하면, 256 Mb DRAM의 마스터-DQ(MDQ) 아키텍처가 도시되어 있는데, 이는 작은 실리콘 영역 오버헤드로 광폭 I/O 구성을 가능하게 한다. 이 아키텍처에 대해서는 와이 와타나베(Y. Watanabe) 등의 A 286mm2256 Mb DRAM with x32 both-ends DQ인 문헌(고체 회로에 대한 IEEE 저널, Vol.31, No. 4, pp. 567-574)에 더욱 자세하게 기술되어 있다. 이 DRAM은 단일 뱅크 아키텍처로서 구성되어 있다(뱅크는, 독립적으로 제어될 수 있으며, 특히 다음 임의 접근 모드에서, 다른 뱅크내의 다음 워드 라인이 활성화될 필요가 있는 경우 이전의 임의 접근 모드가 완료되기 전에 개시될 수 있는 어레이로서 정의된다).
도 1a에 도시된 칩(10)은, 각각이 16개의 1Mb 블럭(101)으로 구성되어 있는 16개의 16Mb 유닛(100)을 포함한다. 1Mb 블럭(101) 각각은 수평 방향으로 배열되는 512개의 워드 라인(WL)(103)과, 수직 방향으로 배열되는 2048개의 비트 라인 쌍(BL)(104)을 포함한다. 간략하게 도시하기 위해, 각 16Mb 유닛(100)의 왼쪽에 행 디코더(RDEC)(108)를 위치시킨다. 열 디코더(CDEC)(109) 및 제 2 센스 증폭기(SSA)(110)는 각 16Mb 유닛의 하부에 위치한다. 열 방향에 대해, 16Mb 유닛(100)은 16개의 1Mb 세그먼트(102)로 구성된다. 32개의 열 선택 라인 CSL(107) 및 로컬-DQ(LDQ)(105)와 4개의 마스터-DQ(MDQ)(106)를 갖는 4개의 계층적 데이터 라인이 1Mb 세그먼트(102) 각각의 위에 배열된다. 1Mb 블럭(101) 및 1Mb 세그먼트(102)의 교차부에는 64Kb 어레이(108)가 위치되어 있다. 요약하면, 1Mb 블럭(101)은 16개의 64Kb 어레이(108)를 포함하며, 1Mb 세그먼트는 16개의 64Kb 어레이(108)로 구성되어 있다.
분명하고 간략하게 나타내기 위해, 이하에서는 소정의 시각에서 16개의 1Mb 블럭(101)중 오직 하나만이 활성 상태로 되며, 이들의 데이터는 LDQ 및 MDQ를 통해 대응하는 1Mb 세그먼트(102)로 전송된다.
도 1b는 도 1a에 도시된 1Mb 세그먼트(102)를 좀 더 상세히 나타낸 도면으로서, 16개중 두 개의 64Kb 어레이(16개)(200A, 200B)를 도시하고 있다. 어레이(200A, 200B)는 각각 블럭(101A) 및 세그먼트(102)사이의 교차 영역과, 블럭(101B) 및 세그먼트(102)사이의 교차 영역이다(도 1a 참조). 64Kb 어레이는 512개의 WL(202) 및 128개의 BL 쌍(203)으로 구성된다. 전술한 바와 같이, 이 1Mb 세그먼트의 위에, 32개의 CSL(213), 4개의 LDQ 쌍(211), 및 4개의 MDQ 쌍(212)이 배열된다. (간단히 도시하기 위해, 도 1b에는 이 배열을 포함하여 BL, LDQ, 및 MDQ 각각의 4개중 오직 하나만을 포함하는 것으로 도시되어 있다.) 32개의 CSL(213)중 하나가 활성화될 때, 128개의 BL 쌍(203)중 4개가 대응하는 4개의 LDQ 쌍(211) 및 4개의 MDQ 쌍(212)에 연결된다. 단일 뱅크 DRAM의 상세한 동작 및 다중 뱅크 DRAM에 관련된 문제점에 대해 이하 기술하기로 한다.
스탠바이 모드일 때(즉, WL(202) 및 CSL(213) 모두가 활성 상태가 아니어서 메모리에 어떠한 데이터도 기록되거나 판독되지 않을 때), 모든 BL(203) 및 LDQ(211)가 전원 Vdd 값의 1/2로 사전충전된다. MDQ(212)는 Vdd 레벨로 사전충전된다. 1Mb 블럭 A가 선택될 때, 우선 BL 등화기(207) 및 MDQ 등화기(208)가 디스에이블된다. MDQ 라인(212)은 MDQ 트랜지스터(206)를 통해 LDQ(211)에 연결된다. 이로 인해 LDQ(211)가 Vdd 값으로 사전충전될 수 있게 된다. 그 후, WL(202)은 셀(201)로부터 데이터를 판독하도록 활성화된다. 센스 증폭기(SA)(204)는 신호가 BL(203)상에서 충분히 전개된 후(전형적으로 90%)에만 활성화된다. CSL(213)은 판독 모드 동안(혹은 역으로, 기록 모드 동안), 선택된 BL(203) 쌍으로부터 각각의 쌍, LDQ(211) 및 MDQ(212)로 데이터를 전송하도록 활성화된다. MDQ 트랜지스터(206)가 오프로 유지되는 동안 BL 및 LDQ 등화기가 온으로 되기 때문에, 선택되지 않은 1Mb 블럭 B내의 BL 및 LDQ는 1/2 Vdd의 사전충전된 레벨로 유지된다. 이렇게 구성하면, 1Mb 블럭 A 및 B간에 CSL(213)을 공유할 수 있게 되어, 16Mb 유닛 각각에 대해 오직 하나의 열 디코더만을 필요로 하게 되며, 이 열 디코더는 각 16Mb 유닛의 하부에 위치하는 것이 바람직하다.
MDQ 아키텍처에는, A 및 B 1Mb 뱅크가 두 개의 별개의 개체로서 동작될 때 근본적인 결함이 발생한다. 예로서, 1Mb 블럭 A가 신호 전개 모드에 있을 경우(즉, 데이터가 메모리 셀로부터 판독되고 비트 라인으로 전송될 때), 1Mb 블럭 B는 열 접근 모드(column access mode)(즉, 셀의 데이터를 판독하거나 셀에 데이터를 기록할 때)에 있을 수 있다. CSL이 뱅크 A 및 B간에 공유되기 때문에, 이제 신호 전개 단계에 있는, 어레이(200A)의 열 스위치 트랜지스터(205)도 또한 활성화되어, 어레이(200A)의 셀(201)내의 데이터가 파괴된다. 열 스위치 트랜지스터(205)는, 데이터를 파괴하지 않도록 하기 위해 신호 전개 모드 동안 오프 상태로 유지되어야 한다. 신호 전개 단계가 개시되고 열 트랜지스터 단계가 시작되는 정확한 타이밍은, 이들이 시스템 설계자 및/또는 고객 제약 조건에 의해 외부적으로 제어되기 때문에 내부적으로 예측될 수 없다. 이러한 문제를 해결하기 위해, 이하 기술될 좀 더 개선된 아키텍처내에 구현된 3가지 해결책이 제시되었다.
티 사에키(T. Saeki) 등에 의한 명칭이 A 2.5ns Clock Access, 250MHz, 256 Mb SDRAM with Synchronous Mirror Delay인 고체 회로에 대한 IEEE 저널에서 발행된 문헌(vol. 31, No. 11, pp. 1656-1668)에 개시된 첫 번째 해결책(도면에 도시하지 않음)에서는, 각각이 자신의 독립적인 열 디코더에 의해 제어되는, 4개의 유닛을 갖는 4개의 뱅크가 구성되어 있다. CSL은 여러 뱅크간에 공유되지 않기 때문에, 이전에 기술된 문제점은 피할 수 있게 된다. 그러나, 칩내에 구성된 뱅크의 수는 존재하는 유닛 수에 의해 제한되며, 이는 1Gb DRAM 설계에 요구되는 16개 이상의 뱅크의 구성에 부적합하다.
도 1c에 도시한 두 번째 해결책에서는, 두 개의 열 디코더(300A, 300B)가 도시되어 있으며, 이들은 각각 뱅크 A 및 B를 제어한다. 좀 더 상세히 설명하면, 대응하는 뱅크내의 CSL은 완전(full) 열 디코더(300A, 300B)에 의해 독립적으로 제어된다. 그러나, 완전 열 디코더의 수를 두 배로 늘림으로써, 예컨대 두 개의 뱅크 A 및 B에 대해 ～150μm(각 부가적인 뱅크에 대해서는 150μm)만큼 16Mb 유닛의 높이를 증가시키는 것과 같은 부가된 칩 구성물(real estate)에 있어서의 실질적인 불이익이 설계자에게 가해지게 된다.
MDQ 아키텍처에 관련된 전술한 문제점에 대한 세 번째 해결책은 도 1d에 도시되어 있으며, 이는 통상 병합된 뱅크 아키텍처(merged bank architecture)(MBA)로 칭해진다. 뱅크 A 및 B 각각에 대해 완전 열 디코더(410)를 사용하는 대신에, 부분적인 로컬 열 디코더(400A, 400B)가 부가된다. 부분적인 로컬 열 디코더(400A)는 글로벌(global) 열 디코더(410)에 의해 구동된다. 부분적인 열 디코더(400A, 400B)는 완전 열 디코더보다 작기 때문에, 영역상의 불이익이 실질적으로 감소될 수 있다. 그러나, 이 방안은 글로벌 CSL(401) 및 로컬 CSL(402)에 대한 부가적인 상호접속 배선(즉, 두 배의 배선)을 필요로 하며, 이는 사용이 제한되어 있는 공간내에 수용되기에 어렵다. 이 아키텍처에 대한 상세한 사항은, 유 제환(Jei-Hwan Yoo) 등에 의한 명칭이 A 32-Bank 1Gb Self-Strobing Synchronous DRAM with 1GByte/s Bandwidth인 고체 회로에 대한 IEEE 저널에서 발간된 문헌(Vol. 31, No. 11, pp. 1635-1644)에 개시되어 있다.
따라서, 본 발명의 목적은 최소의 회로를 갖는 DRAM을 형성하는 유닛내에 적어도 두 개의 뱅크를 갖는 DRAM을 구축하는 것이다.
본 발명의 다른 목적은 DRAM을 형성하는 각 유닛내에 다수의 뱅크를 구성함으로써 DRAM을 설계하는 것이다.
본 발명의 또다른 목적은 마스터 DQ 아키텍처를 사용하는 적어도 두 개의 뱅크를 구비한 DRAM을, 이러한 설계를 달성하기 위한 회로의 수를 최소화하면서 제공하는 것이다.
본 발명의 또다른 목적은 DRAM을 형성하는 유닛내에 적어도 두 개의 뱅크를 갖는 DRAM을 최소수의 회로로써 구축하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 DRAM을 형성하는 각 유닛내에 다수의 뱅크를 구성함으로써 DRAM을 설계하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 마스터 DQ 아키텍처를 사용하면서, 이러한 설계를 달성하는데 필요한 회로의 수를 최소화하도록, 적어도 두 개의 뱅크를 갖는 DRAM을 구축하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 셀내에 저장된 데이터를 파괴하는 것으로부터, 마스터 DQ 아키텍처를 갖는 다중 뱅크 DRAM을 보호하는 것이다.
본 발명의 또다른 목적은 적어도 하나의 글로벌 CSL 라인 및 다수의 뱅크 CSL을 구비한 다중 뱅크 DRAM을 제공하는 것이다.
본 발명의 좀 더 특별한 목적은 CSL 아키텍처를 구비한 다중 뱅크 DRAM을 제공하는 것으로서, 여기서 뱅크 CSL 라인은 몇몇 뱅크에 의해서만 공유되며, 글로벌 CSL은 모든 뱅크에 공유된다.
본 발명의 또다른 목적은 최소의 상호접속 배선을 갖는 다중 뱅크 CSL 지향 MDQ 아키텍처 DRAM의 설계를 제공하는 것이다.
본 발명의 또다른 목적은 글로벌 열 디코더 및 뱅크 열 디코더에 의해 제어될 CSL 아키텍처를 구비한 다중 뱅크 DRAM을 제공하는 것이다.
본 발명의 또다른 목적은 단일 열 디코더 블럭에 의해 제어되는 다중 뱅크 DRAM을 제공하는 것이다.
도 1a는 대응하는 비트 라인 쌍을 가지며, 열 방향으로 16개의 1Mb 세그먼트로 분할되는 16개의 16Mb 유닛으로 구성되는 종래 기술의 단일 뱅크 256Mb DRAM을 개략적으로 도시한 도면,
도 1b는 단일 뱅크 DRAM에 대한 종래 기술의 CSL 아키텍처를 도시하는 개략도로서, 두 개의 블럭 A 및 B를 나타내는 16개의 64Kb 어레이중 두 개를 도시한 도면,
도 1c는 각각 뱅크 A 및 B를 제어하는, 다중-뱅크 DRAM에 대한 두 개의 독립적인 완전 열 디코더를 갖는 종래 기술의 CSL 아키텍처를 도시한 도면,
도 1d는 (MBA) DRAM 칩에 대한 종래 기술의 병합된 뱅크 아키텍처를 개략적으로 도시한 도면,
도 2는 본 발명의 제 1 실시예에 따른, 16Mb 유닛내의 4개의 뱅크에 적용가능한 계층적 CSL 아키텍처를 개략적으로 도시한 도면으로서, 뱅크 CSL이 수직으로 할당되는 도면,
도 3은 본 발명의 제 2 실시예에 따른, 16Mb 유닛내의 4개의 뱅크에 적용가능한 계층적 CSL 아키텍처를 개략적으로 도시한 도면으로서, 뱅크 CSL이 수평으로 할당되는 도면,
도 4는 본 발명의 제 3 실시예에 따른, 16Mb 유닛내의 4개의 뱅크에 적용가능한 CSL 아키텍처를 개략적으로 도시한 도면으로서, 글로벌 CSL이 모두 요구되지 않으며 각 대응 뱅크내의 모든 뱅크 CSL이 서로 독립적으로 동작하는 도면.
도면의 주요 부분에 대한 부호의 설명
503 : BL 쌍 504 : 서브-로컬 DQ
505 : 로컬 DQ 506 : 마스터 DQ
507, 508, 509 : NMOS 트랜지스터 쌍
513 : 뱅크 열 선택 라인 514 : 글로벌 열 선택 라인
본 발명에 따르면 적어도 하나의 글로벌 CSL 라인 및 다수의 뱅크 CSL을 갖는 다중 뱅크 DRAM 아키텍처와 그 제공 방법에 의해 종래 기술의 단점을 극복하고 부가적인 이점을 실현할 수 있게 된다. 이 DRAM은 CSL 아키텍처를 구비하며, 여기서 뱅크 CSL 라인은 몇몇 뱅크에 의해서만 공유되며, 글로벌 CSL은 모든 뱅크에 의해 공유된다. DRAM의 CSL 아키텍처는 글로벌 열 디코더 및 뱅크 열 디코더에 의해 제어된다.
본 발명의 다른 관점에 따르면, 다중 뱅크 CSL 지향 MDQ 아키텍처 DRAM의 설계 방법은, 글로벌 열 디코더 및 로컬 열 디코더로 구성되는 단일 열 디코더 블럭에 의해 제어된다.
본 발명의 제 1 실시예에서, DRAM은 적어도 두 개의 뱅크로 조직되는 다수의 메모리 셀을 구비한다. 또한 이 DRAM을 구성하는 방법을 제공한다. 이들 뱅크 각각은 행 및 열로 배열되는 메모리 셀로 구성된다. 메모리 셀은 적어도 하나의 비트 라인 및 적어도 하나의 데이터 라인에 의해 제공되는 데이터를 저장한다. 본 발명의 DRAM은, 두 개의 뱅크중 하나를 선택하는 제 1 스위치와, 제 1 스위치에 접속되며 열중 하나를 선택하는 제 2 스위치를 포함하며, 여기서 제 1 및 제 2 스위치는 비트 라인중 하나를 데이터 라인중 하나에 접속시켜, 선택된 뱅크 및 선택된 열에 공통인 메모리 셀에 데이터를 기록하거나 이 메모리 셀로부터 데이터를 판독해 낼 수 있도록 해준다. 또한 본 발명의 방법은, 적어도 두 개의 뱅크중 하나를 선택하는 단계와, 열중 하나를 선택하는 단계를 포함하며, 여기서 비트 라인중 하나를 데이터 라인중 하나에 접속시켜서, 선택된 뱅크 및 선택된 열에 공통인 메모리 셀에 데이터를 기록하거나 이 메모리 셀로부터 데이터를 판독해 낼 수 있도록 해준다.
본 발명의 제 2 실시예에서, DRAM은 적어도 두 개의 뱅크로 구성된다. 또한 이 DRAM을 구성하는 방법을 제공한다. 두 개의 뱅크 각각은 다수의 블럭을 포함한다. 블럭 각각은 행 및 열로 배열되는 메모리 셀에 의해 형성된다. 메모리 셀은 적어도 하나의 비트 라인 및 적어도 하나의 데이터 라인에 의해 제공되는 데이터를 저장한다. 이 DRAM은, 적어도 두 개의 뱅크중 하나를 선택하는 제 1 스위치와, 이 제 1 스위치에 접속되며 열중 하나를 선택하는 제 2 스위치와, 이 제 2 스위치에 접속되며 적어도 두 개의 뱅크중 각 뱅크내의 블럭중 하나를 선택하는 제 3 스위치를 포함하며, 여기서 제 1, 제 2, 및 제 3 스위치는 비트 라인중 하나를 데이터 라인중 하나에 접속시켜, 선택된 뱅크 및 선택된 열에 공통인 메모리 셀에 데이터를 기록하거나 이 메모리 셀로부터 데이터를 판독해 낼 수 있도록 해준다. 또한 본 발명의 방법은, 적어도 두 개의 뱅크중 하나를 선택하는 단계와, 열중 하나를 선택하는 단계와, 적어도 두 개의 뱅크중 각 뱅크내의 블럭중 하나를 선택하는 단계를 포함하며, 여기서 비트 라인중 하나를 데이터 라인중 하나에 접속시켜, 선택된 뱅크 및 선택된 열에 공통인 메모리 셀에 데이터를 기록하거나 이 메모리 셀로부터 데이터를 판독해 낼 수 있도록 해준다.
본 발명의 제 3 실시예에서, DRAM은 적어도 두 개의 뱅크로 구성된다. 또한 이 DRAM을 구성하는 방법을 제공한다. 이들 뱅크 각각은 행 및 열로 배열되는 메모리 셀에 의해 형성된다. 메모리 셀은 적어도 하나의 비트 라인 및 적어도 하나의 데이터 라인에 의해 제공되는 데이터를 저장한다. DRAM은, 적어도 두 개의 뱅크중 제 1 뱅크내의 열중 하나를 선택하고 제 1 뱅크내의 비트 라인중 하나를 데이터 라인중 하나에 접속시키는 제 1 스위치와, 적어도 두 개의 뱅크중 제 2 뱅크내의 열중 하나를 선택하고 제 2 뱅크내의 비트 라인중 하나를 데이터 라인중 하나에 접속시키는 제 2 스위치를 포함하며, 여기서 제 1 및 제 2 스위치는 두 개의 독립적인 열 선택 라인에 의해 제어되며, 두 개의 열 선택 라인중 제 1 열 선택 라인은 양 뱅크 위에 놓여 있으며, 두 개의 열 선택 라인중 제 2 열 선택 라인은 적어도 두 개의 뱅크중 하나의 뱅크 위에 놓여 있다. 또한 본 발명의 방법은, 적어도 두 개의 뱅크중 제 1 뱅크내의 열중 하나를 선택하고 제 1 뱅크내의 비트 라인중 하나를 데이터 라인중 하나에 접속시키는 단계와, 적어도 두 개의 뱅크중 제 2 뱅크내의 열중 하나를 선택하고 제 2 뱅크내의 비트 라인중 하나를 데이터 라인중 하나에 접속시키는 단계를 포함한다. 이 선택은 각각 두 개의 독립적인 열 선택 라인에 의해 제어된다. 두 개의 열 선택 라인중 제 1 열 선택 라인은 양 뱅크 위에 놓여 있으며, 두 개의 열 선택 라인중 제 2 열 선택 라인은 적어도 두 개의 뱅크중 하나의 뱅크 위에 놓여 있다.
본 발명의 그 밖의 다른 실시예 및 관점은 본 명세서에 자세히 기술되며, 특허청구된 본 발명의 일부로서 간주된다.
본 발명의 요지는 본 명세서의 결론부에 있는 특허청구범위에서 특히 지적되며 명확하게 특허청구된다. 본 발명의 전술한 목적, 특징, 이점 및 그 밖의 다른 목적, 특징, 이점은 첨부된 도면과 결부하여 상세히 기술된 이하의 설명으로부터 명백해질 것이다.
신호가 발생되는 과정에 있는 동안 열 스위치 트랜지스터가 오픈될 경우, 셀내의 데이터가 파괴될 수 있음은 본 기술 분야에 공지의 사실이다. 이는 CSL이 여러 뱅크간에 공유되는 마스터-DQ 아키텍처를 갖는 다중 뱅크 DRAM 설계의 근본적인 문제이다. 본 발명은 기가비트 규모의 DRAM 및 내장된 DRAM 매크로에 대한 신뢰성있는 아키텍처를 제공함으로써 글로벌 CSL(GCSL) 및 뱅크 CSL(BCSL)이 갖는 문제점을 해결한다.
도 2를 참조하면, 본 발명에 따른 CSL 아키텍처가 도시되어 있으며, 여기에는 16Mb 유닛내에 4개의 뱅크를 갖는 메모리가 예시되어 있으며, 간략성을 위해 오직 두 개만을 도시한다. (도 1a에 도시된 바와 같이) 하나의 세그먼트(102)내에 32개의 CSL을 사용하는 대신에, 각 세그먼트에 8개의 글로벌 열 선택 라인(GCSL)(514) 및 (전체 16개의 BCSL에 대해) 4개의 뱅크 열 선택 라인(BCSL)(513)의 4개의 그룹이 할당된다. 첫 번째 NMOS(또는, 선택적으로 PMOS) 트랜지스터 쌍(507)은 각 BL 쌍(503)을 서브-로컬 DQ(504)(또는 SLDQ(504))에 접속시켜, 제 1 단 열 스위치를 형성한다. 두 번째 NMOS 트랜지스터 쌍(508)은 SLDQ(504)를 로컬 DQ(또는 LDQ)(505)에 접속시켜, 제 2 단 열 스위치를 형성한다. 첫 번째 NMOS 트랜지스터 쌍(507)은 전체 16개에 대해, 각각 4개의 뱅크 CSL(또는 BCSL)(513)로 이루어진 대응하는 4개의 세트에 의해 제어된다. 세 번째 NMOS 트랜지스터 쌍(509)은 LDQ(505)를 마스터 DQ(또는 MDQ)(506)에 접속시켜서 MDQ 스위치를 형성한다. BCSL(513)은 동일 뱅크내에서 공유된다(다른 뱅크에는 공유되지 않음). 마찬가지로, 두 번째 NMOS 트랜지스터 쌍(508)은 8개의 GCSL(514)중 대응하는 하나의 GCSL에 의해 제어된다. GCSL은 모든 뱅크에 의해 공유된다. 임의의 뱅크에서, BCSL(513)은 독립적으로 제어될 수 있어서, GCSL이 상이한 뱅크의 열 동작에 대해 인에이블될 때에도 열 스위치를 디스에이블시킨다. GCSL 및 BCSL의 총 수는 세그먼트당 8GCSL+16BCSL로서, 이는 실질적으로 전형적인 MDQ 아키텍처에 의해 획득되는 것(즉, 세그먼트당 32 CSL)보다 작다. 이는, 피치를 25%정도 완화하면서 동시에, GCSL(514) 및 BCSL(513)이 통상적인 MDQ 아키텍처와 동일한 방식으로 어레이상에 배치될 수 있도록 해준다.
이하, 도 2에 도시된 구성의 상세한 동작에 대해 기술한다.
처음에, 뱅크 A는 스탠바이 모드에 있으며, 뱅크 B는 열 액세스 모드에 있는 것으로 가정한다. 뱅크 A가 스탠바이 모드에 있는 동안, (뱅크 A내의) 모든 BL(503) 및 LDQ(505)는 Vdd의 1/2값으로 사전충전된다. 뱅크 A가 인에이블될 때(즉, 신호 전개 모드로 될 때), 우선 BL 등화기(510) 및 MDQ 등화기(511)가 통상적인 방식으로 디스에이블된다. MDQ 트랜지스터(509)는 오픈되어, LDQ가 MDQ 전압을 따르게 한다. 뱅크 B가 열 액세스 모드에 있을 때 이제 뱅크 B가 MDQ 및 GCSL을 사용함을 유의하자. 그 후, WL(202)은 셀(501)로부터 데이터를 판독하도록 활성화된다.
뱅크 신호 전개 모드가 완료되면(즉, 데이터가 셀로부터 비트 라인(503)으로 전송된 후), 센스 증폭기(SA)(515)가 활성화된다. 열 액세스 모드가 뱅크 A에 대해 초기화될 때까지, 뱅크 A의 BCSL(513)은 로우 상태로 유지되며, 이로 인해 뱅크 B가 열 액세스 모드에 있는 동안 뱅크 B에 대해 GCSL(514)이 활성화되더라도, 데이터가 파괴되는 것을 방지하게 된다.
열 액세스 모드가 뱅크 A에 대해 인에이블될 때, 뱅크 A에 접속된 4개의 BCSL(513)중 하나가 인에이블된다. 이제 MDQ(506) 및 GCSL(514)이 뱅크 A에 대해 사용되어서, 판독 모드 또는 기록 모드에 있을 때 뱅크 A내의 증폭된 셀 데이터(501)가 서브-LDQ(SLDQ)(504), LDQ(505), 및 MDQ(506)를 통해 전송될 수 있도록 해준다. 뱅크 A가 열 액세스 모드에 있는 동안, 뱅크 B내의 BCSL(513)은 로우 상태를 유지한다.
이 아키텍처에서는, GCSL(514)이 여러 뱅크간에 공유될 수 있어서, 16Mb 유닛당 오직 하나의 열 디코더만을 필요로 하게 된다. GCSL 및 BCSL을 발생시키는 열 디코더는 실리콘 영역상의 불이익을 최소화하기 위해 유닛의 하부에 배치되는 것이 바람직하다. LDQ에 연결된 NMOS(508)의 수는 전형적인 MDQ 아키텍처의 NMOS의 수의 1/4이며, 이에 따라 LDQ 캐패시턴스가 실질적으로 감소된다. 실제로, SLDQ(504)의 캐패시턴스는 단지 약 10fF이며, 이는 하나의 센스 증폭기(SA)에 의해 용이하게 구동될 수 있어서, BL 및 SLDQ간의 전하 공유로 인한 임의의 잠재적인 데이터 파괴를 해결하게 된다.
선택적으로, BCSL(513)이 동일 뱅크내의 다른 1Mb 블럭(500)과 공유되지 않을 경우, MDQ 스위치(509)는 LDQ(505)를 MDQ(506)에 직접 접속시킴으로써 제거될 수 있다. 이 경우, BCSL(513)은 대응하는 1Mb 블럭(500)에 대해 완전히 독립적으로 제어되며, 이들 모두는 열 디코더에 의해 제어되는데, 이 열 디코더는 유닛의 하부에 위치되는 것이 바람직하다.
도 3에는 본 발명의 제 2 실시예가 도시되어 있다. 도 2에는 BCSL(402)을 수직으로 할당하였지만, 도 3에는 BCSL(602)을 수평으로 할당한다. 전술한 실시예에서 기술한 것과 유사한 구성(SLDQ 및 LDQ가 없을 수도 있음)으로, 데이터를 BL(620) 셀로부터 MDQ(630)로 판독/기록하는 데에 두 개의 직렬 연결된 NMOS 트랜지스터(600, 601)가 사용된다. NMOS(601)는 전술한 경우와 동일하게, 전체적으로 공유된 CSL(GCSL)에 의해 제어된다.
BCSL내의 디코딩된 신호는 뱅크 어드레스(606) 및 블럭 선택 신호(605)에 의해 결정된다. BCSL은 블럭 및 뱅크 둘 모두가 선택될 때에만 활성화된다. 신호 전개 단계가 완료될 때까지 블럭 선택이 인에이블되지 않아서, NMOS(600)를 디스에이블시킨다. 이로 인해, 뱅크 B가 열 액세스 모드로 유지되고 뱅크 A가 신호 전개 모드로 유지될 수 있게 된다. 선택적으로, 디코딩된 신호가 뱅크 선택 신호로 사용될 수 있으며, 이는 열 어드레스, 뱅크 어드레스, 및 블럭 선택을 디코딩한다. 이전의 실시예에 비해 이 실시예의 단점은, BCSL의 캐패시턴스 부하가 실질적으로 더 커서, 동작이 더 느리게 된다는 점이다.
도 4는 본 발명의 제 3 실시예를 나타내는 도면이다. 이 실시예에서는, GCSL을 필요로 하지 않는다. 각 뱅크에서, 모든 BCSL(700)은 다른 뱅크내에 위치한 BCSL에 대해 독립적이다. 도 1b에 도시된 종래 기술의 아키텍처와는 달리, 모든 열 디코더는 유닛의 하부에 배치되는 것이 바람직하다. NMOS(710)는 뱅크 독립형 CSL에 의해 제어되어, 뱅크 A가 신호 전개 모드에, 뱅크 B가 열 액세스 모드에 있게 해준다. 그러나, 이 실시예는 BCSL을 독립적으로 수용하기 위해 실질적으로 더 많은 상호접속 배선을 필요로 한다. 본 기술 분야의 실제 기술자라면, 금속을 추가로 사용하면 상부 어레이의 BCSL을 피할(bypass) 수 있고, 이로써 주어진 공간내에 그 레이아웃을 포함하는 것이 가능함을 충분히 이해할 것이다.
본 발명을 바람직한 실시예를 통해 기술하였지만, 본 기술 분야에 통상의 지식을 가진 자라면 특허청구된 본 발명의 사상을 벗어나지 않고서 여러 변경 및 수정을 행할 수 있음을 알아야 한다. 청구항의 범위는 본 발명의 사상에 해당되는 이들 변경 및 수정을 포함하는 것으로 간주된다.
본 발명에 따르면, 최소의 회로를 갖는 DRAM을 형성하는 유닛내에 적어도 두 개의 뱅크를 갖는 DRAM을 구축하며, 또한 DRAM을 형성하는 각 유닛내에 다수의 뱅크를 구성함으로써 DRAM을 설계하며, 또한 마스터 DQ 아키텍처를 사용하는 적어도 두 개의 뱅크를 구비한 DRAM을, 이러한 설계를 달성하기 위한 회로의 수를 최소화하면서 제공하며, 또한 셀내에 저장된 데이터를 파괴하는 것으로부터 마스터 DQ 아키텍처를 갖는 다중 뱅크 DRAM을 보호하고, 또한 적어도 하나의 글로벌 CSL 라인 및 다수의 뱅크 CSL을 구비한 다중 뱅크 DRAM을 제공하며, 또한 CSL 아키텍처를 구비한 다중 뱅크 DRAM을 제공하는 것으로서, 여기서 뱅크 CSL 라인은 몇몇 뱅크에 의해서만 공유되며, 글로벌 CSL은 모든 뱅크에 공유되고, 또한 최소의 상호접속 배선을 갖는 다중 뱅크 CSL 지향 MDQ 아키텍처 DRAM의 설계를 제공하며, 또한 글로벌 열 디코더 및 뱅크 열 디코더에 의해 제어될 CSL 아키텍처를 구비한 다중 뱅크 DRAM을 제공하고, 또한 단일 열 디코더 블럭에 의해 제어되는 다중 뱅크 DRAM을 제공한다.

Claims (60)

  1. 적어도 두 개의 뱅크를 포함하는 동적 랜덤 액세스 메모리(DRAM) ― 상기 뱅크 각각은 행 및 열로 배열된 메모리 셀을 포함하며, 상기 메모리 셀은 적어도 하나의 비트 라인 및 적어도 하나의 데이터 라인에 의해 제공되는 데이터를 저장함 ― 에 있어서,
    ① 상기 적어도 두 개의 뱅크중 하나를 선택하는 제 1 스위칭 수단과,
    ② 상기 제 1 스위칭 수단에 접속되며, 상기 열중 하나를 선택하는 제 2 스위칭 수단 ― 상기 제 1 및 제 2 스위칭 수단은 상기 비트 라인중 하나를 상기 데이터 라인중 하나에 접속시켜, 상기 선택된 뱅크 및 상기 선택된 열에 공통인 메모리 셀에 데이터가 기록되거나 메모리 셀로부터 데이터가 판독되도록 함 ― 을 포함하는 동적 랜덤 액세스 메모리.
  2. 제 1 항에 있어서,
    상기 제 1 스위칭 수단은 뱅크 열 선택 라인에 의해 제어되는 동적 랜덤 액세스 메모리.
  3. 제 2 항에 있어서,
    상기 뱅크 열 선택 라인은 상기 적어도 두 개의 뱅크중 하나의 뱅크에서 어드레스를 디코딩하는 디코딩 수단에 의해 발생되는 동적 랜덤 액세스 메모리.
  4. 제 3 항에 있어서,
    상기 적어도 두 개의 뱅크중 하나의 뱅크에서 어드레스를 디코딩하는 상기 디코딩 수단은 상기 뱅크 어드레스에 연관되지 않은 다른 어드레스를 또한 디코딩하는 동적 랜덤 액세스 메모리.
  5. 제 3 항에 있어서,
    상기 뱅크 열 선택 라인은 상기 행을 따라 상기 두 개의 뱅크중 적어도 하나의 뱅크 위에 수직으로 배열되는 동적 랜덤 액세스 메모리.
  6. 제 3 항에 있어서,
    상기 뱅크 열 선택 라인은 상기 열을 따라 상기 두 개의 뱅크중 적어도 하나의 뱅크 위에 수평으로 배열되는 동적 랜덤 액세스 메모리.
  7. 제 3 항에 있어서,
    상기 제 2 스위칭 수단은 글로벌 열 선택 라인(a global column select line)에 의해 제어되는 동적 랜덤 액세스 메모리.
  8. 제 7 항에 있어서,
    상기 글로벌 열 선택 라인은 상기 열중 하나의 열내에서 어드레스를 디코딩하는 디코딩 수단에 의해 발생되는 동적 랜덤 액세스 메모리.
  9. 제 7 항에 있어서,
    상기 글로벌 열 선택 라인은 상기 행을 따라 상기 두 개의 뱅크중 적어도 하나의 뱅크 위에 수직으로 배열되는 동적 랜덤 액세스 메모리.
  10. 제 7 항에 있어서,
    상기 글로벌 열 선택 라인은 상기 열을 따라 상기 두 개의 뱅크중 적어도 하나의 뱅크 위에 수평으로 배열되는 동적 랜덤 액세스 메모리.
  11. 제 1 항에 있어서,
    상기 제 1 및 제 2 스위칭 수단은 NMOS 소자 및 PMOS 소자로 구성되는 그룹으로부터 선택되는 동적 랜덤 액세스 메모리.
  12. 제 11 항에 있어서,
    상기 제 1 스위칭 수단을 형성하는 상기 NMOS 또는 PMOS 소자는 상기 뱅크 열 선택 라인에 접속되는 게이트를 갖는 동적 랜덤 액세스 메모리.
  13. 제 11 항에 있어서,
    상기 제 2 스위칭 수단을 형성하는 상기 NMOS 또는 PMOS 소자는 상기 글로벌 열 선택 라인에 접속되는 게이트를 갖는 동적 랜덤 액세스 메모리.
  14. 적어도 두 개의 뱅크를 포함하는 동적 랜덤 액세스 메모리 ― 상기 두 개의 뱅크 각각은 다수의 블럭을 포함하며, 상기 블럭 각각은 행 및 열로 배열된 메모리 셀을 포함하고, 상기 메모리 셀은 적어도 하나의 비트 라인 및 적어도 하나의 데이터 라인에 의해 제공되는 데이터를 저장함 ― 에 있어서,
    ① 상기 적어도 두 개의 뱅크중 하나를 선택하는 제 1 스위칭 수단과,
    ② 상기 제 1 스위칭 수단에 접속되며 상기 열중 하나를 선택하는 제 2 스위칭 수단과,
    ③ 상기 제 2 스위칭 수단에 접속되며 상기 적어도 두 개의 뱅크중 각 뱅크내의 상기 블럭중 하나를 선택하는 제 3 스위칭 수단 ― 상기 제 1, 제 2, 및 제 3 스위칭 수단은 상기 비트 라인중 하나를 상기 데이터 라인중 하나에 접속시켜, 상기 선택된 뱅크 및 상기 선택된 열에 공통인 메모리 셀에 데이터가 기록되거나 메모리 셀로부터 데이터가 판독되도록 함 ― 을 포함하는 동적 랜덤 액세스 메모리.
  15. 제 14 항에 있어서,
    상기 제 1 스위칭 수단은 뱅크 열 선택 라인에 의해 제어되는 동적 랜덤 액세스 메모리.
  16. 제 15 항에 있어서,
    상기 뱅크 열 선택 라인은 상기 적어도 두 개의 뱅크중 하나의 뱅크에서 어드레스를 디코딩하는 디코딩 수단에 의해 발생되는 동적 랜덤 액세스 메모리.
  17. 제 16 항에 있어서,
    상기 적어도 두 개의 뱅크중 하나의 뱅크에서 어드레스를 디코딩하는 상기 디코딩 수단은, 상기 뱅크 어드레스에 연관되지 않은 다른 어드레스를 또한 디코딩하는 동적 랜덤 액세스 메모리.
  18. 제 16 항에 있어서,
    상기 제 2 스위칭 수단은 글로벌 열 선택 라인에 의해 제어되는 동적 랜덤 액세스 메모리.
  19. 제 18 항에 있어서,
    상기 글로벌 열 선택 라인은 상기 열중 하나의 열내에서 어드레스를 디코딩하는 디코더에 의해 발생되는 동적 랜덤 액세스 메모리.
  20. 제 14 항에 있어서,
    상기 제 3 스위칭 수단은 블럭 선택 라인에 의해 제어되는 동적 랜덤 액세스 메모리.
  21. 제 20 항에 있어서,
    상기 블럭 선택 라인은 상기 적어도 두 개의 뱅크중 각 뱅크내의 상기 블럭중 하나의 블럭에서 어드레스를 디코딩하는 디코더에 의해 발생되는 동적 랜덤 액세스 메모리.
  22. 제 21 항에 있어서,
    상기 블럭들중 하나의 블럭에서 어드레스를 디코딩하는 상기 디코더는 상기 블럭 어드레스와 연관되지 않은 다른 어드레스를 또한 디코딩하는 동적 랜덤 액세스 메모리.
  23. 적어도 두 개의 뱅크를 포함하는 동적 랜덤 액세스 메모리 ― 상기 뱅크 각각은 행 및 열로 배열된 메모리 셀을 포함하며, 상기 메모리 셀은 적어도 하나의 비트 라인 및 적어도 하나의 데이터 라인에 의해 제공되는 데이터를 저장함 ― 에 있어서,
    ① 상기 적어도 두 개의 뱅크중 제 1 뱅크내의 상기 열중 하나를 선택하고, 상기 제 1 뱅크내의 상기 비트 라인중 하나를 상기 데이터 라인중 하나에 접속시키는 제 1 스위칭 수단과,
    ② 상기 적어도 두 개의 뱅크중 제 2 뱅크내의 상기 열중 하나를 선택하고, 상기 제 2 뱅크내의 상기 비트 라인중 하나를 상기 데이터 라인중 하나에 접속시키는 제 2 스위칭 수단 ― 상기 제 1 및 상기 제 2 스위칭 수단은 두 개의 독립적인 열 선택 라인에 의해 제어되며, 상기 두 개의 열 선택 라인중 제 1 열 선택 라인은 상기 양 뱅크 위에 놓여 있고, 상기 두 개의 열 선택 라인중 제 2 열 선택 라인은 상기 적어도 두 개의 뱅크중 하나 위에 놓여 있음 ― 을 포함하는 동적 랜덤 액세스 메모리.
  24. 제 23 항에 있어서,
    상기 두 개의 독립적인 열 선택 라인중 제 1 열 선택 라인은 상기 적어도 두 개의 뱅크중 하나의 뱅크에서 어드레스를 디코딩하는 제 1 디코더에 의해 발생되며, 상기 두 개의 독립적인 열 선택 라인중 제 2 열 선택 라인은 상기 적어도 두 개의 뱅크중 제 2 뱅크에서 어드레스를 디코딩하는 제 2 디코더에 의해 발생되는 동적 랜덤 액세스 메모리.
  25. 제 24 항에 있어서,
    상기 두 개의 독립적인 열 선택 라인은 상기 적어도 두 개의 뱅크 위에 상기 열과 평행하게 위치하는 동적 랜덤 액세스 메모리.
  26. 제 24 항에 있어서,
    상기 두 개의 독립적인 열 선택 라인은 상기 적어도 두 개의 뱅크 위에 상기 열과 수직으로 위치하는 동적 랜덤 액세스 메모리.
  27. 제 24 항에 있어서,
    상기 제 1 및 제 2 디코더는 서로 인접하여 위치하는 동적 랜덤 액세스 메모리.
  28. 동적 랜덤 액세스 메모리(DRAM)에 있어서,
    적어도 두 개의 뱅크 ― 상기 뱅크 각각은 적어도 하나의 블럭을 포함하며, 상기 블럭은 행 및 열로 배열된 다수의 메모리 셀을 포함하고, 상기 메모리 셀 각각은 적어도 하나의 열 라인에 의해 액세스되며, 상기 메모리 셀은 적어도 하나의 비트 라인 및 적어도 하나의 데이터 라인에 의해 제공되는 데이터를 저장함 ― 와,
    행 어드레스에 응답하여, 상기 메모리 셀의 소정의 행을 선택하는 행 선택 수단 ― 상기 비트 라인은 상기 선택된 행 메모리 셀 내의 데이터를 판독하거나 기록함 ― 과,
    열 어드레스에 응답하여 열 메모리 셀을 선택하는 열 선택 수단 ― 상기 열 선택 수단은, 상기 뱅크들중 적어도 하나의 뱅크의 제 1 어드레스를 디코딩하는 제 1 스위칭 수단과, 상기 제 1 스위칭 수단에 접속되며 상기 뱅크들중 상기 적어도 하나의 뱅크의 제 2 어드레스를 디코딩하는 제 2 스위칭 수단을 포함함 ― 을 포함하며,
    상기 제 1 및 제 2 스위칭 수단은 상기 비트 라인중 하나를 상기 데이터 라인중 하나에 접속시켜, 데이터가 상기 메모리 셀에 기록되거나 상기 메모리 셀로부터 판독될 수 있도록 하는 동적 랜덤 액세스 메모리.
  29. n개의 뱅크를 포함하는 동적 랜덤 액세스 메모리 ― 상기 n은 2보다 큰 정수이며, 상기 뱅크 각각은 행 및 열로 배열되는 메모리 셀을 포함하고, 상기 메모리 셀은 적어도 하나의 비트 라인 및 적어도 하나의 데이터 라인에 의해 제공되는 데이터를 저장함 ― 에 있어서,
    ① 상기 n개의 뱅크중 하나를 선택하는 제 1 스위칭 수단과,
    ② 상기 제 1 스위칭 수단에 접속되며, 상기 열중 하나를 선택하는 제 2 스위칭 수단을 포함하며,
    상기 제 1 및 제 2 스위칭 수단은 상기 비트 라인중 하나를 상기 데이터 라인중 하나에 접속시켜, 상기 선택된 뱅크 및 상기 선택된 열에 공통인 메모리 셀에 데이터를 기록하거나 메모리 셀로부터 데이터를 판독할 수 있도록 하는 동적 랜덤 액세스 메모리.
  30. 적어도 두 개의 뱅크를 포함하는 동적 랜덤 액세스 메모리의 아키텍처 ― 상기 뱅크 각각은 행 및 열로 배열되는 메모리 셀을 포함하며, 상기 메모리 셀은 적어도 하나의 비트 라인 및 적어도 하나의 데이터 라인에 의해 제공되는 데이터를 저장함 ― 에 있어서,
    ① 상기 적어도 두 개의 뱅크중 하나를 선택하는 제 1 스위칭 수단과,
    ② 상기 제 1 스위칭 수단에 접속되며, 상기 열중 하나를 선택하는 제 2 스위칭 수단 ― 상기 제 1 및 제 2 스위칭 수단은 상기 비트 라인중 하나를 상기 데이터 라인중 하나에 접속시켜, 상기 선택된 뱅크 및 상기 선택된 열에 공통인 메모리 셀에 데이터를 기록하거나 메모리 셀로부터 데이터를 판독할 수 있도록 하는 동적 랜덤 액세스 메모리.
  31. 적어도 두 개의 뱅크를 포함하는 동적 랜덤 액세스 메모리(DRAM)를 구성하는 방법 ― 상기 뱅크 각각은 행 및 열로 배열된 메모리 셀을 포함하며, 상기 메모리 셀은 적어도 하나의 비트 라인 및 적어도 하나의 데이터 라인에 의해 제공되는 데이터를 저장함 ― 에 있어서,
    ① 상기 적어도 두 개의 뱅크중 하나를 선택하는 단계와,
    ② 상기 열중 하나를 선택하고, 상기 비트 라인중 하나를 상기 데이터 라인중 하나에 접속시키는 단계 ― 이에 따라, 상기 선택된 뱅크 및 상기 선택된 열에 공통인 메모리 셀에 데이터가 기록되거나 메모리 셀로부터 데이터가 판독되게 됨 ― 를 포함하는 동적 랜덤 액세스 메모리 구성 방법.
  32. 제 31 항에 있어서,
    상기 선택된 적어도 두 개의 뱅크는 제 1 스위칭 수단에 의해 제어되며, 상기 선택된 열은 뱅크 열 선택 라인에 의해 제어된 후 제 2 스위칭 수단에 의해 제어되는 동적 랜덤 액세스 메모리 구성 방법.
  33. 제 32 항에 있어서,
    상기 뱅크 열 선택 라인은 상기 적어도 두 개의 뱅크중 하나의 뱅크에서 어드레스를 디코딩하는 디코딩 수단에 의해 발생되는 동적 랜덤 액세스 메모리 구성 방법.
  34. 제 33 항에 있어서,
    상기 적어도 두 개의 뱅크중 하나의 뱅크에서 어드레스를 디코딩하는 상기 디코딩 수단은 상기 뱅크 어드레스에 연관되지 않은 다른 어드레스를 또한 디코딩하는 동적 랜덤 액세스 메모리 구성 방법.
  35. 제 33 항에 있어서,
    상기 뱅크 열 선택 라인은 상기 행을 따라 상기 두 개의 뱅크중 적어도 하나의 뱅크 위에 수직으로 배열되는 동적 랜덤 액세스 메모리 구성 방법.
  36. 제 33 항에 있어서,
    상기 뱅크 열 선택 라인은 상기 열을 따라 상기 두 개의 뱅크중 적어도 하나의 뱅크 위에 수평으로 배열되는 동적 랜덤 액세스 메모리 구성 방법.
  37. 제 33 항에 있어서,
    상기 제 2 스위칭 수단은 글로벌 열 선택 라인에 의해 제어되는 동적 랜덤 액세스 메모리 구성 방법.
  38. 제 37 항에 있어서,
    상기 글로벌 열 선택 라인은 상기 열중 하나의 열내에서 어드레스를 디코딩하는 디코딩 수단에 의해 발생되는 동적 랜덤 액세스 메모리 구성 방법.
  39. 제 37 항에 있어서,
    상기 글로벌 열 선택 라인은 상기 행을 따라 상기 두 개의 뱅크중 적어도 하나의 뱅크 위에 수직으로 배열되는 동적 랜덤 액세스 메모리 구성 방법.
  40. 제 37 항에 있어서,
    상기 글로벌 열 선택 라인은 상기 열을 따라 상기 두 개의 뱅크중 적어도 하나의 뱅크 위에 수평으로 배열되는 동적 랜덤 액세스 메모리 구성 방법.
  41. 제 32 항에 있어서,
    상기 제 1 및 제 2 스위칭 수단은 NMOS 소자 및 PMOS 소자로 구성되는 그룹으로부터 선택되는 동적 랜덤 액세스 메모리 구성 방법.
  42. 제 41 항에 있어서,
    상기 제 1 스위칭 수단을 형성하는 상기 NMOS 또는 PMOS 소자는 상기 뱅크 열 선택 라인에 접속되는 게이트를 갖는 동적 랜덤 액세스 메모리 구성 방법.
  43. 제 41 항에 있어서,
    상기 제 2 스위칭 수단을 형성하는 상기 NMOS 또는 PMOS 소자는 상기 글로벌 열 선택 라인에 접속되는 게이트를 갖는 동적 랜덤 액세스 메모리 구성 방법.
  44. 적어도 두 개의 뱅크를 포함하는 동적 랜덤 액세스 메모리를 구성하는 방법 ― 상기 두 개의 뱅크 각각은 다수의 블럭을 포함하며, 상기 블럭 각각은 행 및 열로 배열된 메모리 셀을 포함하고, 상기 메모리 셀은 적어도 하나의 비트 라인 및 적어도 하나의 데이터 라인에 의해 제공되는 데이터를 저장함 ― 에 있어서,
    ① 상기 적어도 두 개의 뱅크중 하나를 선택하는 단계와,
    ② 상기 열중 하나를 선택하는 단계와,
    ③ 상기 적어도 두 개의 뱅크중 각 뱅크내의 상기 블럭중 하나를 선택하고, 상기 비트 라인중 하나를 상기 데이터 라인중 하나에 접속시키는 단계 ― 이에 따라, 상기 선택된 뱅크 및 상기 선택된 열에 공통인 메모리 셀에 데이터가 기록되거나 메모리 셀로부터 데이터가 판독되게 됨 ― 를 포함하는 동적 랜덤 액세스 메모리 구성 방법.
  45. 제 44 항에 있어서,
    상기 적어도 두 개의 뱅크중 하나를 선택하는 단계는 제 1 스위칭 수단에 의해 제어된 후 뱅크 열 선택 라인에 의해 제어되는 동적 랜덤 액세스 메모리 구성 방법.
  46. 제 45 항에 있어서,
    상기 뱅크 열 선택 라인은 상기 적어도 두 개의 뱅크중 하나의 뱅크에서 어드레스를 디코딩하는 디코딩 수단에 의해 발생되는 동적 랜덤 액세스 메모리 구성 방법.
  47. 제 46 항에 있어서,
    상기 적어도 두 개의 뱅크중 하나의 뱅크에서 어드레스를 디코딩하는 상기 디코딩 수단은, 상기 뱅크 어드레스에 연관되지 않은 다른 어드레스를 또한 디코딩하는 동적 랜덤 액세스 메모리 구성 방법.
  48. 제 46 항에 있어서,
    상기 열중 하나를 선택하는 단계는 제 2 스위칭 수단에 의해 제어된 후 글로벌 열 선택 라인에 의해 제어되는 동적 랜덤 액세스 메모리 구성 방법.
  49. 제 48 항에 있어서,
    상기 글로벌 열 선택 라인은 상기 열중 하나의 열내에서 어드레스를 디코딩하는 디코더에 의해 발생되는 동적 랜덤 액세스 메모리 구성 방법.
  50. 제 44 항에 있어서,
    상기 적어도 두 개의 블럭 각각내의 상기 블럭중 하나를 선택하는 단계는 제 3 스위칭 수단에 의해 제어된 후 블럭 선택 라인에 의해 제어되는 동적 랜덤 액세스 메모리 구성 방법.
  51. 제 50 항에 있어서,
    상기 블럭 선택 라인은 상기 적어도 두 개의 뱅크중 각 뱅크내의 상기 블럭중 하나의 블럭에서 어드레스를 디코딩하는 디코더에 의해 발생되는 동적 랜덤 액세스 메모리 구성 방법.
  52. 제 51 항에 있어서,
    상기 블럭들중 하나의 블럭에서 어드레스를 디코딩하는 상기 디코더는 상기 블럭 어드레스와 연관되지 않은 다른 어드레스를 또한 디코딩하는 동적 랜덤 액세스 메모리 구성 방법.
  53. 적어도 두 개의 뱅크를 포함하는 동적 랜덤 액세스 메모리를 구성하는 방법 ― 상기 뱅크 각각은 행 및 열로 배열된 메모리 셀을 포함하며, 상기 메모리 셀은 적어도 하나의 비트 라인 및 적어도 하나의 데이터 라인에 의해 제공되는 데이터를 저장함 ― 에 있어서,
    ① 상기 적어도 두 개의 뱅크중 제 1 뱅크내의 상기 열중 하나를 선택하고, 상기 제 1 뱅크내의 상기 비트 라인중 하나를 상기 데이터 라인중 하나에 접속시키는 단계와,
    ② 상기 적어도 두 개의 뱅크중 제 2 뱅크내의 상기 열중 하나를 선택하고, 상기 제 2 뱅크내의 상기 비트 라인중 하나를 상기 데이터 라인중 하나에 접속시키는 단계 ― 상기 선택은 각각 두 개의 독립적인 열 선택 라인에 의해 제어되며, 상기 두 개의 열 선택 라인중 제 1 열 선택 라인은 상기 양 뱅크 위에 놓여 있고, 상기 두 개의 열 선택 라인중 제 2 열 선택 라인은 상기 적어도 두 개의 뱅크중 하나 위에 놓여 있음 ― 를 포함하는 동적 랜덤 액세스 메모리 구성 방법.
  54. 제 53 항에 있어서,
    상기 두 개의 독립적인 열 선택 라인중 제 1 열 선택 라인은 상기 적어도 두 개의 뱅크중 하나의 뱅크에서 어드레스를 디코딩하는 제 1 디코더에 의해 발생되며, 상기 두 개의 독립적인 열 선택 라인중 제 2 열 선택 라인은 상기 적어도 두 개의 뱅크중 제 2 뱅크에서 어드레스를 디코딩하는 제 2 디코더에 의해 발생되는 동적 랜덤 액세스 메모리 구성 방법.
  55. 제 54 항에 있어서,
    상기 두 개의 독립적인 열 선택 라인은 상기 적어도 두 개의 뱅크 위에 상기 열과 평행하게 위치하는 동적 랜덤 액세스 메모리 구성 방법.
  56. 제 54 항에 있어서,
    상기 두 개의 독립적인 열 선택 라인은 상기 적어도 두 개의 뱅크 위에 상기 열과 수직으로 위치하는 동적 랜덤 액세스 메모리 구성 방법.
  57. 제 54 항에 있어서,
    상기 제 1 및 제 2 디코더는 서로 인접하여 위치하는 동적 랜덤 액세스 메모리 구성 방법.
  58. 동적 랜덤 액세스 메모리(DRAM)를 구성하는 방법에 있어서,
    적어도 두 개의 뱅크를 제공하는 단계 ― 상기 뱅크 각각은 적어도 하나의 블럭을 포함하며, 상기 블럭은 행 및 열로 배열된 다수의 메모리 셀을 포함하고, 상기 메모리 셀 각각은 적어도 하나의 열 라인에 의해 액세스되며, 상기 메모리 셀은 적어도 하나의 비트 라인 및 적어도 하나의 데이터 라인에 의해 제공되는 데이터를 저장함 ― 와,
    상기 메모리 셀의 소정의 행을 선택하는 단계 ― 상기 비트 라인은 상기 선택된 행 메모리 셀 내의 데이터를 판독하거나 기록함 ― 와,
    메모리 셀의 소정의 열을 선택하는 단계 ― 상기 열 선택 단계는, 상기 뱅크들중 적어도 하나의 뱅크의 제 1 어드레스를 디코딩하는 단계와, 상기 뱅크들중 상기 적어도 하나의 뱅크의 제 2 어드레스를 디코딩하고, 상기 비트 라인중 하나를 상기 데이터 라인중 하나에 접속시켜서, 데이터가 상기 메모리 셀에 기록되거나 상기 메모리 셀로부터 판독될 수 있도록 하는 단계를 포함함 ― 를 포함하는 동적 랜덤 액세스 메모리 구성 방법.
  59. n개의 뱅크를 포함하는 동적 랜덤 액세스 메모리를 구성하는 방법 ― 상기 n은 2보다 큰 정수이며, 상기 뱅크 각각은 행 및 열로 배열되는 메모리 셀을 포함하고, 상기 메모리 셀은 적어도 하나의 비트 라인 및 적어도 하나의 데이터 라인에 의해 제공되는 데이터를 저장함 ― 에 있어서,
    ① 상기 n개의 뱅크중 하나를 선택하는 단계와,
    ② 상기 열중 하나를 선택하고, 상기 비트 라인중 하나를 상기 데이터 라인중 하나에 접속시키는 단계 ― 이에 따라, 상기 선택된 뱅크 및 상기 선택된 열에 공통인 메모리 셀에 데이터를 기록하거나 메모리 셀로부터 데이터를 판독할 수 있게 됨 ― 를 포함하는 동적 랜덤 액세스 메모리 구성 방법.
  60. 적어도 두 개의 뱅크를 포함하는 동적 랜덤 액세스 메모리를 구성하는 방법 ― 상기 뱅크 각각은 행 및 열로 배열되는 메모리 셀을 포함하며, 상기 메모리 셀은 적어도 하나의 비트 라인 및 적어도 하나의 데이터 라인에 의해 제공되는 데이터를 저장함 ― 에 있어서,
    ① 상기 적어도 두 개의 뱅크중 하나를 선택하는 단계와,
    ② 상기 열중 하나를 선택하고, 상기 비트 라인중 하나를 상기 데이터 라인중 하나에 접속시키는 단계 ― 이에 따라, 상기 선택된 뱅크 및 상기 선택된 열에 공통인 메모리 셀에 데이터를 기록하거나 메모리 셀로부터 데이터를 판독할 수 있게 됨 ― 를 포함하는 동적 랜덤 액세스 메모리 구성 방법.
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