JP2004152474A - 高速データアクセスのための半導体メモリ装置及びその駆動方法 - Google Patents

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Abstract

【課題】 データの再格納時間がデータのアクセス時間に影響せず、高速でデータをアクセスできるメモリ装置及びその駆動方法を提供する。
【解決手段】 本発明は、グローバルビットラインと接続され、命令に対応してデータを出力するための少なくとも2つ以上のセルブロックと、2つのセルブロックとの間に位置し、各々のセルブロックとグローバルビットラインとを接続するか、分離するための少なくとも1つ以上のグローバルビットライン接続手段と、各セルブロックに格納されていたデータをグローバルビットラインに出力し、次の命令に対応するデータが同じセルブロックから出力されるか、それとも異なるセルブロックから出力されるかによって、元のセルブロックに格納するか、異なるセルブロックに格納するかを決定し、決定されたブロックにグローバルビットラインに出力されたデータを格納するための制御手段とを備える。
【選択図】 図５

Description

本発明は半導体メモリ装置に関し、特に、データのアクセスタイムを短縮するためのメモリ装置に関する。
通常、半導体メモリ装置は大きくRAM（Random Access Memory）とROM（Read only Memory）とに区分できる。
ラム（RAM）は1個のトランジスタと1個のキャパシタが1つの単位セルを構成するダイナミックラム（Dynamic RAM）と、6個のトランジスタまたは4個のトランジスタ及び2個の負荷抵抗から構成されるスタティックラム（Static RAM）とに分けられるが、集積度の面においても製造工程においても効率的なダイナミックラムがコンピュータのメインメモリなど、様々な分野にかけて広く用いられている。
近年、中央処理装置（CPU）の動作速度はメモリ装置（DRAM）の動作速度を超えるほど顕著に向上しており、その結果メモリ装置の動作速度が中央処理装置の動作速度より相対的に遅くなって、種々の問題が発生している。こうした問題点を克服するために、より高速でデータを入出力するための多様な構造のメモリ装置が開発されている。
図1は従来技術によるメモリ装置の概略的なブロック構成図である。
図1を参照して説明すると、メモリ装置は外部から入力される複数の命令語信号（/RAS、/CAS、/WE、/CS、CKE、CKなど）を入力されてバンク100で行なわれる動作（例えば、リード、ライト（write）、リフレッシュ動作）を制御するための命令語制御部200と、独立にローデコーダとカラムデコーダを備え、入力されるアドレスに対応する単位セルのデータをリードして出力するか、単位セルに入力されるデータをライトする動作を行なうためのバンク100と、バンク100から入出力されるデータをバッファリングして外部に入出力するためのデータ入出力バッファ300とを備える。
通常、メモリ装置は複数のバンク（例えば、4個のバンク）を備えているが、各々のバンクは同じ構造を有しているため、図1には1つのバンク100のみを示す。また、図1はメモリ装置に備えられるブロックのうち、本発明の説明に必要な最小限のブロックのみを示す。
1つのバンク100は、各々複数のセルブロックを備える8個のセグメント120A〜120Hと、セグメント120A〜120Hから出力されるデータを増幅してデータ入出力バッファ300に伝達するか、データ入出力バッファ300に入力されるデータをセグメントに伝達するためのI/Oセンスアンプ部110A、110Bとを備えている。
1つのセグメント（例えば、120A）は、ローアドレスをデコーディングしてセル領域120A＿1に出力するローアドレスデコーダ部121と、カラムアドレスをデコーディングしてセル領域120A＿1に出力するカラムアドレスデコーダ部122と、複数の単位セルから構成されるセル領域120A＿1とを備えている。
セル領域120A＿1は、通常複数個の単位セルを各々備える複数のセルブロック124A〜124Hと、セルブロックから出力されるデータを感知増幅するためにセルブロック124A〜124Hの間に配置されたビットラインセンスアンプ部123A〜123Iとを備える。
図1に示すメモリ装置は、容量が256Mbである場合を表しているが、4個のバンクから構成される場合、1つのバンクは64Mbの単位セルを備えており、1つのセグメントは8Mbであって、計8個のセグメントが1つのバンクを構成する。1つのセグメント（例えば、123A）は計8個のセルブロック124A〜124Hを備えており、1つのセルブロック（例えば、124A）は256個のワードラインと4K（4×1024）個のビットラインを備える。また、1つのセルブロックは256×4K個の単位セル（例えば、124A）を備える。以下、前述したように1つのセグメントが8Mbであり、8個のセルブロックは各々256個のワードラインを備えると仮定して説明する。
また、8個のセルブロック124A〜124Hの間に9個のビットラインセンスアンプ部123A〜123Iが備えられ、1つのセンスアンプ部（例えば、123B）は隣接する2つのセルブロック124A、124Bに共有されるように構成される。セルブロックの回路構造上、1つのセルブロックには一方と他方に各々2個のセンスアンブ部が必要であるため、8個のセルブロックには計16個のビットラインセンスアンプ部が必要である。しかし、回路の面積効率化などのために1つのビットラインセンスアンプ部を2個の隣接するセルブロックが共有し、セルブロック（例えば、124Aと124B）とビットラインセンスアンプ123Bとの間に接続部を設けて、適切なタイミングで隣接する2個のセルブロック（124Aと124B）のうちの1つとビットラインセンスアンプ部123Bとを接続、または分離するようにする。
図2は、図1に示すビットラインセンスアンプ部及びセルブロックの一例を示す回路図であって、特に第1セルブロック及び第2セルブロック124A、124Bとビットラインセンスアンプ123Bの一部分を示している。
図2を参照して説明すると、第1セルブロック124Aには1つのMOSトランジスタと1つのキャパシタから構成された単位セルが256×4Kビット備えられており、ワードラインWLが各単位セルを構成するMOSトランジスタのゲート端に接続され、ビットラインBL、/BLがワードラインと交差しつつ、単位セルを構成するMOSトランジスタのドレーン端に接続される。単位セルを構成する各々のMOSトランジスタは、ソース端が単位セルを構成するキャパシタの一方と各々接続され、キャパシタの他方はセルプレート電源（例えば、接地電源）と各々接続される。図には示さないが、第2セルブロック124Bにおいても第1セルブロック124Aと同様の構成を有する。
ビットラインセンスアンプ部123Bは、ビットラインセンスアンプイネーブル信号RTO、/Sによりイネーブルにされて、ビットライン（例えば、BL0、/BL0）に印加される信号差を増幅するためのビットラインセンスアンプ123B＿4と、ビットラインセンスアンプ123B＿4がディスエーブルの場合に出力されるプリチャージイネーブル信号BLEQ'にイネーブルにされてビットラインプリチャージ電圧Vblpにビットライン（例えば、BL0、/BL0）をプリチャージするためのプリチャージ部123B＿3と、等化信号BLEQによりイネーブルにされて第1セルブロック124Aに接続された一対のビットライン（例えば、BL0、/BL0）の電圧レベルを同じにするための等化部123B＿2と、カラムアドレスにより生成されるカラム制御信号（例えば、CD0）によってビットラインセンスアンプ123B＿4により増幅されたデータ信号をデータラインDB0、/DB0に出力するためのデータ出力部123B＿5と、ビットラインセンスアンプ123B＿4に隣接するセルブロック124A、124Bと選択的に接続するための接続部123B＿1、123B＿6とを備える。
ここで、ビットラインセンスアンプ部123Bに備えられるセンスアンプの数は、隣接するセルブロックに備えられるビットライン対の数によって決定され、センスアンプ接続信号BISH、BISLによって第1セルブロック124Aまたは第2セルブロック124Bにビットラインセンスアンプ部123Bが接続される。図2のビットライン対BL1、/BL1は、図には示さないが、ビットラインセンスアンプ部（図1の123A参照）に備えられたセンスアンプに接続される。
図3及び図4は、図1に示すメモリ装置の動作を示すタイミングチャートである。
以下、図1ないし図4を参照して、従来技術によるメモリ装置の動作を説明する。
まず、メモリアドレスがメモリ装置に入力される。前記メモリアドレスは大きくバンクアドレス、ローアドレス、カラムアドレスに区分され、またローアドレスはセルブロックアドレスとローカルアドレスとに区分される。バンクアドレスは4個のバンクのうちの1つを選択するためのアドレスであり、セルブロックアドレスは1つのセグメントと選択されたセグメント内のセルブロックを選択するためのアドレス信号である。ローカルアドレスはセルブロック内で1つのワードラインを選択するためのアドレス信号であり、カラムアドレスは1つのワードラインにより選択された4Kビットの単位セルのうちの1つを選択するための信号である。
次に、メモリ装置のリード動作について説明する。
リード命令語（例えば、RD0）とそれに対応して入力されたバンクアドレスによって1つのバンク（例えば、100）が選択され、次いで、前記リード命令語RD0に対応して入力されたローアドレスが選択されたバンクの各セグメントに備えられたローアドレスデコーダ部（例えば、121）に入力される。
次いで、ローアドレスデコーダ部121で入力されたローアドレスからセルブロックアドレスとローカルアドレスを感知し、感知されたセルブロックアドレスによりバンク100のあるセグメント（例えば、120A）を選択し、その選択されたセグメント120A内で1つのセルブロック（例えば、第1セルブロック124A）を選択する。
次いで、第1セルブロックに備えられたビットライン対BL、/BLがプリチャージ部（図2の123B＿3参照）によりプリチャージ（通常、電源電圧の1/2）されている状態で、ローアドレスデコーダ部121から出力されるローカルアドレスによって256個のワードラインのうちの1つのワードライン（例えば、第1セルブロックのWL0）をアクティブにさせる。
次いで、アクティブにされたワードラインWL0に接続された4Kビットの単位セルに各々格納されていた4Kビットのデータが各々のビットラインBL0、BL1、...、BL1023×4に印加される。この場合、図2に示すセンスアンプ接続信号BISHはイネーブル状態であり、センスアンプ接続信号BISLはディスエーブル状態になり、ビットラインセンスアンプ部123Bは第1セルブロック124Aと接続された状態である。
次いで、ビットラインセンスアンプ123B＿4はビットラインに印加されたデータ信号を感知増幅する。
ここで、第1セルブロック124Aの一方に備えられたビットラインセンスアンプ部123Bは、偶数番目のビットラインBL0、/BL0、BL2、/BL2、...、BL1022×4、/BL1022×4に印加されたデータ信号を感知増幅し、奇数番目のビットラインBL1、/BL1、BL3、/BL3、...、BL1023×4、/BL1023×4に印加されたデータ信号は他方に備えられたビットラインセンスアンプ部123Aによって感知増幅される。このように、1つのビットラインセンスアンプ部がセルブロックの間に備えられ、隣接するセルブロックと適切なタイミングで接続、または分離するようにする理由は前述したようにメモリ装置の高集積のためである。
次いで、カラムアドレスデコーダ部122は、前記リード命令語RD0に対応して入力されたカラムアドレスをデコーディングしてビットラインセンスアンプ部123Bのカラム選択信号CD0、CD1、...（図2の123B＿5参照）を出力し、ビットラインセンスアンプ123B＿4により増幅が終了した4Kのデータのうちカラム選択信号により選択されたデータが、データラインDB、/DBを介してI/Oセンスアンプ部（図1の110A）に出力される。
次いで、I/Oセンスアンプ110Aは比較的長いデータラインにより縮小されるデータ信号をもう1度増幅してデータ入出力バッファ300に伝達し、データ入出力バッファ300では各バンクから出力されるデータをプリフェッチしてデータが出力されるタイミングで外部に出力する。
一方、ビットラインセンスアンプ123B＿4により感知増幅されてラッチされた4Kのデータは、リード命令語RD0によりアクティブにされたワードラインWL0に対応する4Kビットの単位セルに再格納する動作が行なわれる。
メモリ装置の集積度のために、1つの単位セルを構成するキャパシタはキャパシタンスを最大限に小さくして数フェムト（f）程度に製造され、これにより1つの単位セルを構成するキャパシタのデータ信号に格納される電荷の量は非常に少ない。従って、単位セルのキャパシタに格納された電荷がビットラインに印加され、センスアンプにより増幅された後は改めて増幅された信号でキャパシタに再格納する動作が必ず必要である。通常、再格納動作は単位セルを構成するキャパシタ充電容量の90%以上が充電されるようにしている。
一方、メモリ装置の記憶素子としてキャパシタを用いるため、周期的に再充電するリフレッシュ動作が必要であるが、上記の再格納動作が長くなればなるほどリフレッシュ動作の間隔が長くなり得る。しかし、1回の命令語によりワードラインをアクティブにさせた後、次の命令語を入力されて他のワードラインをアクティブにさせる時間であるローサイクルタイムを考慮すると、上記の再格納動作は短ければ短いほど高速でデータの処理が可能であるため、再格納動作を十分長く行なうことができなくなる。
従って、よりメモリ装置の動作を高速化するためには、データの再格納時間をさらに短縮しなければならないが、データの再格納時間を短縮すると、リフレッシュ動作の間隔が短くなるといった、他の問題点が発生する。
図3は、図1に示すメモリ装置のリード動作に関するタイミングチャートである。
図3を参照して説明すると、第1リード命令語RD0がメモリ装置に入力されると、最初のタイミングt0では入力されたローアドレスをセルブロックアドレス及びローカルアドレスとして感知し、感知されたセルブロックアドレス及びローカルアドレスに対応する1つのセルブロック及びワードライン（第1セルブロックのワードラインWL0）が選択され、選択されたワードラインWL0がアクティブにされる。次いで、アクティブにされたワードラインWL0に対応する4Kビットの単位セルに格納されたデータが第1セルブロックに接続されたビットラインセンスアンプ部123A、123Bにより感知増幅される。
次いで、2番目のタイミングt1では入力されたカラムアドレスによりデコーディングされたカラム選択信号（例えば、CD0）により4Kビットのデータのうちの選択されたデータD0を外部に出力させ、その一方ではアクティブにされたワードラインWL0に対応する4Kビットのデータに対する再格納動作を行う。従って、1つのリード命令語を行なうには2回のタイミングt0、t1が必要である。
上記の2区間t0、t1が終了した後、改めて第2リード命令語RD1が入力されると、前述したように2タイミングt2、t3の間に1回のリード動作RD1を行う。図3に示すノーマルローサイクルタイムとは、ローアドレスを入力されて1つのワードラインがアクティブにされ、次のローアドレスによってワードラインがアクティブにされるまでの時間をいう。
次いで、データをライトする動作について簡単に説明する。
データを格納する動作は、データをリードする動作で説明したワードラインがアクティブにされて4Kビットのデータがビットラインセンスアンプにより感知増幅される過程と同様である。
最初のタイミングでローアドレスにより1つのワードラインがアクティブにされ、アクティブにされた1つのワードラインに対応する4Kビットのデータがビットラインセンスアンプにより感知増幅する。
次いで、2番目のタイミングでカラムアドレスによりデコーディングされたカラム選択信号により該当するビットラインセンスアンプに外部から入力されたデータが交替格納され、以降アクティブにされたワードラインに該当する4Kビットのデータを再格納する動作が行われる。この場合、センスアンプに交替格納されたデータは外部から入力される大きい信号であるため、改めて増幅する必要はない。従って、データをライトする動作も図3に示す2タイミングt0、t1により行なわれる。
結局、キャパシタを格納媒体とするメモリ装置は、その特性上、データをリードしても、ライトしても、第1に単位セルにあるデータを感知増幅するタイミングと、第2に増幅されたデータを外部に出力するか、外部から入力されたデータに交替した後、データがあった単位セルに再格納するタイミングが必要である。
高集積メモリ装置においてデータ格納媒体であるキャパシタの大きさが非常に小さくてデータ信号に応じて格納される電荷の数は非常に少なくなり、これによってキャパシタに格納された電荷が感知増幅されるようになると、キャパシタでは格納されたデータ信号が破壊される。前述したように、データの再格納動作は1回のリードまたはライト命令語動作の後にデータを改めて格納するための動作である。
従って、1つの命令語に応じてデータをアクセスした後、すぐ次の命令語が入力されて次のデータをアクセスできるのではなく、以前のデータに対する再格納動作が終了した後に次のデータに対するアクセスが可能である。すなわち、データを保持し続けるための再格納時間によって、データをアクセスするのに必要な実質的な時間よりもさらに多くの時間が必要になる。
実際、キャパシタをデータ格納媒体として用いるメモリ装置ではデータをアクセスする時間はアドレスを入力されて1つのワードラインを選択してアクティブにしたり、感知増幅されたデータを外部に出力する時間よりは、数フェムト程度のキャパシタでデータを感知増幅する時間とデータを改めて再格納する時間とがその大半を占める。
従って、キャパシタをデータ記憶媒体として用いるメモリ装置をさらに高速に動作させるためには、データを再格納する時間がデータのアクセス時間に影響しない構造及び方法を開発する必要がある。
一方、より高速でデータをアクセスするために、データの再格納間だけデータのアクセス時間を短縮できるバンク間のインターリーブモードを用いるメモリ装置が提案された。
バンク間のインターリーブモードとは、一定時間内に多くのデータを伝送するために1つのバンクでデータを出力して、再格納する間に隣接するバンクからデータが出力されて、外部から見ると、再格納を行なう時間なしに連続的に命令語を入力されてデータが連続的に出力されるように見せるものである。
図4はバンク間のインターリビング動作を示すタイミングチャートである。
図4を参照して説明すると、インターリビング動作時のメモリ装置は、最初のリード命令語RD0によりバンク0内の1つのワードライン（B0のWL0）がアクティブにされ、次の区間にデータを出力させて再格納する一方、他のバンク1でリード命令語RD1を連続的に入力され、1つのワードライン（B1のWL0）をアクティブにさせて、データD1を出力させる。従って、メモリ装置がインターリビングモードで動作すると、連続的にリード命令語RD0、RD1、RD2を入力されてデータD0、D1、D2を連続的に出力できる。
すなわち、1つのバンクでデータを再格納する間に隣接するバンクでは命令語を入力されてデータを感知増幅して出力することができるため、データを再格納する時間だけのデータのアクセス時間を短縮することができる。メモリ装置をバンク間のインターリビングで動作させると、図4に示すように、ローサイクルタイムをノーマルローサイクルタイムより大幅に短縮することができる。
しかし、バンク間のインターリビングモードを用いるメモリ装置においても同じバンクに連続的にアクセスが集中する場合は、インターリビング動作を行なうことができなくなり、高速でデータを入出力できないという問題点がある。
入力される命令語により1つのバンクのみ連続的にデータをアクセスする場合は、バンク間のインターリビングモードで動作できなくなり、前述したように、以前の命令語によるデータの再格納時間が終了した後、改めて命令語を入力されなければならない。
従って、バンク間のインターリビングを用いるメモリ装置であっても入力される命令語が1つのバンクのデータのみを連続的にアクセスするパターンであるか、それともバンクを移動しつつデータをアクセスするパターンであるかによって、その動作速度が大きく変わる。
アクセスされるデータのパターンによって、メモリ装置のアクセス速度が大きく影響を受けるメモリ装置をシステムに適用すると、システムの動作速度に差が発生し、システムの動作信頼度に問題が発生し得る。
従って、データアクセスパターンに関係なく、データを高速でアクセスできるメモリ装置が必要である。
特開平3-127144号公報 特開2002-334580号公報
そこで、本発明は、前記従来技術の問題点に鑑みてなされたものであって、その目的は、データの再格納時間がデータのアクセス時間に影響せず、高速でデータをアクセスできるメモリ装置及びその駆動方法を提供することにある。
また、本発明はバンク間のインターリビングモードで動作するのみならず、1つのバンク内で連続的なデータアクセスが発生する場合にもセルブロック間のインターリビングモードで動作して、データアクセスの速度低下なく、高速に動作することによって、データアクセスパターンに関係なく、高速でデータをアクセスできるメモリ装置及びその駆動方法を提供する。
上記の目的を達成するため、本発明は、グローバルビットラインと接続され、命令に対応してデータを出力するための少なくとも2つ以上のセルブロックと、2つのセルブロックとの間に位置し、各々のセルブロックとグローバルビットラインとを接続するか、分離するための少なくとも1つ以上のグローバルビットライン接続手段と、各セルブロックに格納されていたデータをグローバルビットラインに出力し、次の命令に対応するデータが同じセルブロックから出力されるか、それとも異なるセルブロックから出力されるかによって、元のセルブロックに格納するか、異なるセルブロックに格納するかを決定し、決定されたブロックにグローバルビットラインに出力されたデータを格納するための制御手段とを備えるメモリ装置を提供する。
また、上記の目的を達成するため、本発明は、複数の単位セルを備える単位セルブロックと、前記単位セルブロックの一方に備えられ、前記単位セルブロックの一部のデータを感知して増幅するための第1ローカルビットラインセンスアンプ部と、前記単位セルブロックの他方に備えられ、前記単位セルブロックの残りのデータを感知して増幅するための第2ローカルビットラインセンスアンプを備える第1基本セルブロックと、前記第1基本セルブロックと同じ構成を有する第2ないし第4基本セルブロックと、前記第1ないし第4基本セルブロックに各々備えられた第1ローカルビットラインセンスアンプ部で感知増幅されたデータをラッチするための第1グローバルビットラインセンスアンプ部と、前記第1ないし第4基本セルブロックに各々備えられた第2ローカルビットラインセンスアンプ部で感知増幅されたデータをラッチするための第2グローバルビットラインセンスアンプ部と、前記第1基本セルブロックの第2ローカルビットラインセンスアンプ部を前記第2グローバルビットラインセンスアンプ部に接続するか、前記第2基本セルブロックの第1ローカルビットラインセンスアンプ部を前記第2グローバルビットラインセンスアンプ部と選択的に接続するための第1グローバルビットライン接続部と、前記第3基本セルブロックの第2ローカルビットラインセンスアンプ部を前記第2グローバルビットラインセンスアンプ部に接続するか、前記第4基本セルブロックの第1ローカルビットラインセンスアンプ部を前記第1グローバルビットラインセンスアンプ部と選択的に接続するための第2グローバルビットライン接続部と、第1グローバルビットラインセンスアンプ部と前記第2グローバルビットラインセンスアンプ部にラッチされたデータを再格納動作に用いられるように制御するための制御手段とを備えるメモリ装置を提供する。
また、上記の目的を達成するため、本発明は、複数の単位セルを各々備え、前記複数の単位セルに格納されたデータを感知増幅するためのローカルビットラインセンスアンプ部を各々備える複数の基本セルブロックと、前記基本セルブロックに各々備えられた複数のローカルビットラインセンスアンプ部により感知増幅されたデータをラッチするためのグローバルビットラインセンスアンプ部と、前記ラッチされたデータを再格納動作に用いられるように制御するための制御手段とを備えるメモリ装置を提供する。
また、上記の目的を達成するため、本発明は、各々M個のワードラインを有し、入力されるローアドレスに対応するようにN個から構成された単位セルブロックに、追加的にM個のワードラインを有する単位セルブロックをさらに含み、N+1個の単位セルブロックから構成されたセルブロックと、前記N+1個の単位セルブロックのうちの選択された第1単位セルブロックよりアクセスされるデータを前記第1単位セルブロックまたは前記第2単位セルブロックに再格納させるように制御する制御手段とを備えるメモリ装置を提供する。
また、上記の目的を達成するため、本発明は、各々M個のワードラインを有し、入力されるローアドレスに対応するように備えられたN個の単位セルブロックに、追加的にM個のワードラインを有するために追加の単位セルブロックをさらに含み、N+1個の単位セルブロックから構成されるセルブロックと、前記（N+1）×M個のワードラインのうち少なくとも1つの一ワードラインを予備ワードラインにするか否かについての情報を格納するための予備セルブロックテーブルと、前記ローアドレスを入力されて、N個の単位セルブロックを選択するための論理的セルブロックアドレスを感知し、これを前記N+1個の単位セルブロックのうちの1つを選択するための物理的セルブロックアドレスに変換して出力するためのタグブロックと、前記物理的セルブロックアドレスにより選択された単位セルブロックにおけるあるワードラインと、前記ワードラインに対応する前記予備セルブロックテーブルから提供される情報により決定される予備ワードラインをアクティブにさせるために前記タグブロックと前記予備セルブロックテーブルを制御する制御手段とを備えるメモリ装置を提供する。
また、上記の目的を達成するため、本発明は、各々M個のワードラインを有し、入力されるローアドレスに対応するように備えられたN個の単位セルブロックに、追加的にM個のワードラインをさらに有するために追加の単位セルブロックをさらに含み、N+1個の単位セルブロックから構成されたセルブロックと、前記N+1個の単位セルブロックのうちの選択された第1単位セルブロックよりアクセスされるデータが前記第1単位セルブロックまたは第2単位セルブロックに再格納されるように制御するデータアクセス制御手段と、現在実行される第1命令語に対応するデータアクセスのうち、次に実行される第2命令語に対応するセルブロックアドレスの変換動作と前記第1命令語に対応するビットラインに対する強制プリチャージ動作が行なわれるように前記データアクセス制御手段を制御する命令語制御手段とを備えるメモリ装置を提供する。
また、上記の目的を達成するため、本発明は、複数個の単位セルを各々備える第1及び第2セルブロックを有するメモリ装置の駆動方法であって、前記第1セルブロックで第1データを感知増幅する第1ステップと、前記第2セルブロックで前記第1データを再格納する第2ステップと、前記第1セルブロックで第2データを感知増幅する第3ステップを含み、前記第2ステップ及び前記第3ステップは実質的に同じタイミングで行なわれるメモリ装置の駆動方法を提供する。
また、上記の目的を達成するため、本発明は、各々M個のワードラインを有し、入力されるローアドレスに対応するように備えられたN個の単位セルブロックに、追加的に単位セルブロックをさらに含み、N+1個の単位セルブロックから構成されたセルブロックを備えるメモリ装置の駆動方法であって、前記N+1個の単位セルブロックのうちの選択された第1単位セルブロックで第1データを感知増幅する第1ステップと、前記N+1個の単位セルブロックのうちの選択された第2単位セルブロックに前記第1データを再格納する第2ステップと、前記第1セルブロックで第2データを感知増幅する第3ステップを含み、前記第2ステップ及び前記第3ステップは実質的に同じタイミングで行なわれるメモリ装置の駆動方法を提供する。
また、上記の目的を達成するため、本発明は、各々M個のワードラインを有し、入力されるローアドレスに対応するように備えられたN個の単位セルブロックに、追加的に単位セルブロックをさらに含み、N+1個の単位セルブロックから構成されたセルブロックを備えるメモリ装置の駆動方法であって、前記N+1個の単位セルブロックのうちの選択された第1単位セルブロックの第1ワードラインをアクティブにさせる第1ステップと、前記第1ワードラインに対応するK個のデータを感知増幅する第2ステップと、感知増幅された前記第1ワードラインに対応するK個のデータを前記第1ワードラインに対応する予備ワードラインが備えられたセルブロックに移動させて再格納する第3ステップと、前記第1単位セルブロックに第2ワードラインをアクティブにさせる第4ステップと、
前記第2ワードラインに対応するK個のデータを感知増幅する第5ステップを含み、第3ステップないし第5ステップの実行は実質的に同じタイミングで行なわれることを特徴とするメモリ装置の駆動方法を提供する。
また、上記の目的を達成するため、本発明は、各々M個のワードラインを有し、入力されるローアドレスに対応するように備えられたN個の単位セルブロックに、追加的に前記M個の予備ワードラインを有するために追加の単位セルブロックをさらに含み、N+1個の単位セルブロックから構成されたセルブロックを備えるメモリ装置の駆動方法であって、前記ローアドレスを入力されて、N個の論理的単位セルブロックを選択するための論理的セルブロックアドレスと、選択された単位セルブロックに備えられたM個のワードラインのうちの1つを選択するためのローカルアドレスに感知する第1ステップと、前記論理的セルブロックアドレスをN+1個の物理的単位セルブロックのうちの1つを選択するための物理的セルブロックアドレスに変換する第2ステップと、前記変換された物理的セルブロックアドレスに対応して選択された第1単位セルブロックで前記ローカルアドレスに対応する第1ワードラインをアクティブにさせる第3ステップと、前記第1ワードラインに対応する第1データを感知増幅する第4ステップと、前記第1データを前記第1ワードラインに対応する予備ワードラインが指定された第2単位セルブロックに移動させて再格納する第5ステップと、次の命令のために入力されたローカルアドレスに対応する前記第1単位セルブロックの第2ワードラインをアクティブにさせる第6ステップと、前記第2ワードラインに対応する第2データを感知増幅する第7ステップとを含み、前記第5ステップないし前記第7ステップは実質的に同じタイミングで行なわれるメモリ装置の駆動方法を提供する。
また、上記の目的を達成するため、本発明は、 各々M個のワードラインを有し、入力される論理的セルブロックアドレスに対応するように備えられたN個の単位セルブロックに、追加的に前記M個の予備ワードラインを有するために追加の単位セルブロックをさらに含み、N+1個の単位セルブロックから構成されたセルブロックを備えるメモリ装置の駆動方法であって、第1命令語に対応する第1論理的セルブロックアドレスを入力されて前記N+1個の単位セルブロックのうちの1つを選択するための第1物理的セルブロックアドレスに変換する第1ステップと、前記第1物理的セルブロックアドレスに対応する第1単位セルブロックで第1データを感知増幅する第2ステップと、前記第1データを移動させてラッチする第3ステップと、前記第1単位セルブロックで感知増幅された前記第1データを強制プリチャージさせる第4ステップと、第2命令語に対応する第2論理的セルブロックアドレスを入力されて第2物理的セルブロックアドレスに変換する第5ステップと、前記ラッチされた第1データを前記N+1個の単位セルブロックのうちの選択された第2単位セルブロックに移動させて再格納する第6ステップと、前記第2物理的セルブロックアドレスに対応する第2単位セルブロックで第2データを感知増幅する第7ステップを含み、前記第6ステップ及び前記第7ステップは実質的に同じタイミングで行なわれることを特徴とするメモリ装置の駆動方法を提供する。
上述したようになされる本発明によると、データの再格納時間だけデータのアクセス時間が減少されて、高速でデータのアクセスが可能なメモリ装置を具現できる。
また、本発明によるメモリ装置は同じセルブロックで連続的なデータをアクセスしても、互いに異なるセルブロック間に交互にデータをアクセスしても、即ちデータのアクセスパターンに関係なく、常に高速でデータを連続してアクセスすることができる。従って、本発明のメモリ装置をメーンメモリとして備えたシステムは、メモリ装置のデータアクセスパターンに関係なく、全体的なシステム速度が大きく向上する効果が期待できる。
また、本発明によるメモリ装置は、従来のメモリ装置の構造を最大限に保持しながら、タグ関連ブロックをいくつか追加することによって、高速データアクセスを具現したため、コストを最大限に低減でき、高速で動作するメモリ装置を具現できる。
以下、本発明の最も好ましい実施の形態を添付する図面を参照して説明する。
図5と図6は本発明に係るメモリ装置を示すブロック構成図である。
メモリ装置は少なくとも2つ以上のセルブロック（例えば、610、620）、少なくとも1つ以上のグローバルビットライン接続手段（例えば、550）及び制御手段580を備える。セルブロック（例えば、610）は命令に対応してデータを出力するためにグローバルビットラインと接続されている。グローバルビットライン接続手段550は、隣接する2つのセルブロック（例えば、610、620）の間に位置しており、グローバルビットラインと各々のセルブロック（例えば、610あるいは620）を接続、または分離する機能をする。制御手段580は各セルブロックに格納されたデータをグローバルビットラインに出力して次の命令に対応するデータが同じセルブロックから出力されるか、それとも異なるセルブロックから出力されるかによって、元のセルブロックに格納するか、異なるセルブロックに格納するかを決定し、決定されたブロックにグローバルビットラインに出力されたデータを再格納する。
図6を参照して詳細に説明すると、各々のセルブロック（例えば、610あるいは620）は複数の単位セルを含み、データを出力するセルアレイ616と、セルアレイから出力されたデータを増幅し、増幅されたデータをグローバルビットラインに出力するためのローカルセンスアンプ手段612Aと、第1セルブロックとローカルセンスアンプ手段とを接続し、データがローカルセンスアンプ手段に感知されると、第1セルブロックとローカルセンスアンプ手段とを分離するためのローカルセンスアンプ接続手段614Aを備える。
さらに、各々のセルブロック（例えば、610あるいは620）は、グローバルビットラインから入力されたデータを増幅するためのローカルセンスアンプ手段612B及び第1セルブロックとローカルセンスアンプ手段とを接続するか、分離するためのローカルセンスアンプ接続手段614Bをさらに備えることを特徴とする。
前述した構造のセルブロック（例えば、610）から構成されたセグメントを有する半導体メモリ装置においては、同じセルブロックにデータが連続的にアクセスされても、互いに異なるセルブロックに交互にデータがアクセスされても、すなわちデータのアクセスパターンに関係なく、セルブロックインターリビング方法で動作できるため、データのアクセスタイムが短くなり得る。
図7は本発明に係るメモリ装置のバンクを示すブロック構成図である。
図7を参照して説明すると、本発明に係るメモリ装置は、複数個の単位セルを備える第1セルブロック710と、複数個の単位セルを備える第2セルブロック720と、第1セルブアレイ710に対して連続的に第1データ及び第2データがアクセスされる場合、第1セルブロック710では前記第1データの再格納動作を行なわず、前記第2データがアクセスされるように制御し、第2セルブロック720で前記第1データの再格納動作が行なわれるように制御するための制御部780とを備える。
また、本発明のメモリ装置は、前記第1データを第1セルブロック710から伝達されてラッチするためのラッチ部770と、ラッチ部770にラッチされたデータを第2セルブロック720に伝達させるためのグロバルビットライン705に備える。
第1及び第2セルブロック710、720は前記第1データまたは前記第2データを感知増幅するためのビットラインセンスアンプを各々備え、ラッチ部770は前記ビットラインセンスアンプで感知増幅されるデータをラッチする。
また、第1及び第2セルブロック710、720は、複数備えられた単位セルと前記ビットラインセンスアンプとを各々接続するためのビットラインを各々備え、前記ビットラインセンスアンプとラッチ部770との間のデータの移動はグローバルビットライン705を介して行なわれる。
また、グローバルライン705が第1及び第2セルブロック710、720に備えられたビットラインセンスアンプと選択的に接続されるように接続部790をさらに備える。
図8は、図7に示すメモリ装置で第1セルブロック710にデータが連続的にアクセスされる場合の動作タイミングを示しており、図9は第1セルブロック710と第2セルブロック720に交互にデータがアクセスされる場合の動作タイミングを示す。
以下、図7ないし9を参照して本発明のメモリ装置の動作を説明するが、まず図6を参照して第1セルブロックに連続してデータアクセスが発生する場合のメモリ装置の動作を説明する。
図8を参照して説明すると、連続的に入力される命令語CD0〜CD2（「CD0〜CD2」はいずれも第1セルブロック710にあるデータをアクセスすると仮定する。）により最初のタイミングt0に第1セルブロック710で第1データを感知増幅し、次いで2番目のタイミングt1に第2セルブロック720で前記第1データを再格納し、その一方では第1セルブロック710で第2データを感知増幅する。
次いで、3番目のタイミングt2には、第2セルブロック720で前記第2データを再格納し、その一方では第1セルブロック710で第3データを感知増幅する。次いで、4番目のタイミングt3では第2セルブロック720で前記第3データを再格納する。
一応、1セルブロックに備えられたビットラインセンスアンプによりデータが感知増幅されると、ラッチ部770にラッチされ、データの再格納時にはラッチ部770にラッチされたデータが第2セルブロックに移動して行なわれる。ラッチ部770と第1セルブロック710または第2セルブロック720間のデータの移動はグローバルビットライン705を介して行なわれ、グローバルビットライン705は接続部790によって第1セルブロック710または第2セルブロック720と選択的に接続される。
次に、図9を参照して第1セルブロック710と第2セルブロック720に交互にデータアクセスが発生する場合について説明する。
連続的に入力される命令語CD0〜CD2により第1セルブロック710と第2セルブロック720で第1データないし第3データが交互にアクセスされる場合、最初のタイミングt0に第1セルブロック710で第1データを感知増幅し、次いで2番目のタイミングt1に第1セルブロック720で前記第1データを再格納し、その一方では第2セルブロック720で第2データを感知増幅する。
次いで、3番目のタイミングt2には第2セルブロック720で前記第2データを再格納し、その一方では第1セルブロック710で第3データを感知増幅する。次いで、4番目のタイミングt3には第1セルブロック710で前記第3データを再格納する。
一応、セルブロックに備えられたビットラインセンスアンプにより感知増幅されたデータはラッチ部にラッチされ、データの再格納時にはラッチされたデータが第1セルブロック710または第2セルブロック720に移動して再格納が行なわれる。第1セルブロック710と第2セルブロック720に交互にデータアクセスが発生するセルの場合は、ブロック間のインターリビングモードで動作して、この際に感知増幅されてラッチ部770にラッチされたデータが改めて再格納されるタイミングで、次の命令語によりアクセスされるデータが感知増幅される。
入力された命令語がリード命令語である場合は、感知増幅されてラッチ部770にラッチされたデータが外部に出力され、ライト命令語である場合は外部から入力されたデータは感知増幅されてラッチされたデータと交替される。
前述したように、メモリ装置を動作させると、データを再格納する時間がデータのアクセス時間に全く影響を与えないため、高速でデータをアクセスすることができる。キャパシタを格納媒体として用いるメモリ装置ではアクセスされたデータを感知増幅する時間と再格納する時間がデータのアクセス時間において大半を占めるため、データの再格納時間がデータのアクセス時間に含まれないと、データのアクセス時間を大きく短縮することができる。
また、本発明のメモリ装置は1つのセルブロックにデータが連続的にアクセスされても、セルブロック間に交互にデータがアクセスされても、同じローサイクルタイムを有するようになって、アクセスされるデータのパターンに関係なく、高速でデータをアクセスすることができる。
図10は、前述したように、感知増幅されたデータをラッチさせ、次の命令語のデータの感知増幅を連続的に行なうための本発明のメモリ装置を示すブロック構成図である。
図10を参照して説明すると、本発明のメモリ装置は、複数の単位セルを備える単位セルブロック1016と、単位セルブロック1016の一方に備えられ、単位セルブロック1016の一部のデータを感知して増幅するための第1ローカルビットラインセンスアンプ部1012Aと、単位セルブロック1016の他方に備えられ、単位セルブロック1016の残りのデータを感知して増幅するための第2ローカルビットラインセンスアンプ1012Bを備える第1基本セルブロック1010と、第1基本セルブロック1010と同じ構成を有する第2ないし第4基本セルブロック1020、1030、1040と、第1ないし第4基本セルブロック1010、1020、1030、1040に各々備えられた第1ローカルビットラインセンスアンプ部1012A、1022A、1032A、1042Aで感知増幅されたデータをラッチするための第1グローバルビットラインセンスアンプ部1075Aと、第1ないし第4基本セルブロック1010、1020、1030、1040に各々備えられた第2ローカルビットラインセンスアンプ部1012B、1022B、1032B、1042Bで感知増幅されたデータをラッチするための第2グローバルビットラインセンスアンプ部1075Bと、第1基本セルブロック1010の第2ローカルビットラインセンスアンプ部1012Bを第2グローバルビットラインセンスアンプ部1075bに接続するか、第2基本セルブロック1020の第1ローカルビットラインセンスアンプ部1022Aを第1グローバルビットラインセンスアンプ部1075Aに接続するための第1グローバルビットライン接続部1090Aと、第3基本セルブロック1030の第2ローカルビットラインセンスアンプ部1032Bを第2グローバルビットラインセンスアンプ部1075Bに接続するか、第4基本セルブロック1040の第1ローカルビットラインセンスアンプ部1042Aを第1グローバルビットラインセンスアンプ部1075Aと接続するための第2グローバルビットライン接続部1090Bと、第1グローバルビットラインセンスアンプ部1075Aと第2グローバルビットラインセンスアンプ部1075Bにラッチされたデータを再格納動作に用いられるように制御するための制御部1080とを備える。
また、本発明のメモリ装置は、第1基本セルブロック1010と同じ構成を有する前記第5基本セルブロック1050と、第5基本セルブロック1050の第2ローカルビットラインセンスアンプ部1052Bを第2グローバルビットラインセンスアンプ部1075Bと接続するための第3グローバルビットライン接続部1090Cとをさらに備える。
また、本発明のメモリ装置は第1ないし第5基本セルブロック1010、1020、1030、1040、1050に各々備えられた第1ローカルビットラインセンスアンプ部1012A、1022A、1032A、1042A、1052Aにより感知増幅されたデータを第1グローバルビットラインセンスアンプ部1075Aと接続、即ち第1ないし第3グローバルビットライン接続部1090A、1090B、1090Cを介して接続するか、または直接接続したり、第1ないし第5基本セルブロック1010、1020、1030、1040、1050に各々備えられた第2ローカルビットラインセンスアンプ部1012B、1022B、1032B、1042B、1052Bを第2グローバルビットラインセンスアンプ部1075Bと接続、即ち前記第1ないし第3グローバルビットライン接続部1090A、1090B、1090Cを介して接続するか、または直接接続するためのグローバルビットライン505をさらに備える。
また、第1ないし第5基本セルブロック1010、1020、1030、1040、1050に各々備えられた第1及び第2ローカルビットラインセンスアンプ部1012A、1022A、1032A、1042A、1052A、1012B、1022B、1032B、1042B、1052Bは、第1ないし第3グローバルビットライン接続部1090A、1090B、1090Cのうちの1つ、またはグローバルビットライン505と接続するためのスイッチ（図11のA参照）を各々備える。
制御部1080は、第1ないし第5基本セルブロック1010、1020、1030、1040、1050のうちの選択された第1基本セルブロック1010に連続的に第1及び第2データがアクセスされる場合、第1基本セルブロック1010では前記第1データの再格納動作を行なわず、前記第2データがアクセスされるように制御し、第1基本セルブロック以外の基本セルブロック（例えば、第2基本セルブロック1020）で前記第1データの再格納動作が行なわれるように制御する。図面符号「BL、/BL」は、基本セルブロックのローカルビットラインを表す。
また、制御部1080は、第1ないし第5基本セルブロック1010、1020、1030、1040、1050のうちの選択された第1基本セルブロック1010と第2基本セルブロック1020で第1データと第2データが交互にアクセスされる場合、前記第1データを第1基本セルブロック1010に再格納させ、前記再格納タイミングと実質的に同じタイミングで第2基本セルブロック1020で前記第2データがアクセスされるように制御する。
図11は、図10に示すメモリ装置のセル領域1001をより詳細に示す図である。
図11を参照して説明すると、メモリ装置のセル領域1001は複数の単位セルを各々備える第1ないし第5基本セルブロック1010〜1050と、基本セルブロック領域の一方と他方に各々第1グローバルビットラインセンスアンプ部1075Aと第2グローバルビットラインセンスアンプ部1075Bとを備えている。
第1グローバルビットラインセンスアンプ部1075Aと第2グローバルビットラインセンスアンプ部1075Bは、各々複数個のグローバルビットラインセンスアンプ（GSA）を備えており、第1グローバルビットラインセンスアンプ部1075Aに備えられた1つのグローバルビットラインセンスアンプ（例えば、1170A）は、第2グローバルビットラインセンスアンプ部1075Bに備えられたグローバルビットラインセンスアンプ（例えば、1170B）と第1グローバルビットラインGBL0、/GBL0によって接続される。
グローバルビットラインセンスアンプ（GSA）は、ローカルビットラインセンスアンプ（LSA）から伝達されるデータをラッチする役割と、データがグローバルビットラインを介して移動することによってデータ信号が弱くなる場合、改めて増幅する役割をする。従って、グローバルビットラインセンスアンプ（GSA）はローカルビットラインセンスアンプ（LSA）と同様の回路構成に具現することができる。
グローバルビットライン接続部1090A、1090B、1090Cは、グローバルビットライン1005に隣接する2個のローカルビットラインセンスアンプと選択的に接続する。グローバルビットライン接続部1090A、1090B、1090Cは、2つの基本セルブロックごとに1つずつ備えられるが、図に示すように、基本セルブロックが5個の場合は、全部で3個が必要になる。もし、基本セルブロックが9個である場合は、全部で5個のグローバルビットライン接続部が必要になる。
1つの基本セルブロック（例えば、1010）は前述したように、各々第1及び第2ローカルビットラインセンスアンプ1012A、1012Bと単位セルアレイ1016とから構成されるが、第1及び第2ローカルビットラインセンスアンプ1012A、1012Bは、各々複数のビットラインセンスアンプ（LSA）を備えている。ローカルビットラインセンスアンプ（LSA）は、スイッチ（図11のA参照）を介してグローバルビットライン1005と接続されるか、またはグローバルビットライン接続部1090Aに接続される。
第1ないし第5基本セルブロック制御部1180A、1180B、1180C、1180D、1180Eは、各々の基本セルブロックに備えられたローカルビットラインセンスアンプ（LSA）がグローバルビットライン1005またはグローバルビットライン接続部1090A、1090B、1090Cと適切なタイミングで接続されるようにスイッチ制御信号（例えば、GBIS12）を出力するか、ローカルビットラインセンスアンプ部に備えられたスイッチを制御する信号を出力する。
第1及び第2グローバルビットラインセンスアンプ部1075A、1075Bに接続されたデータバス1105A、1105Bは、第1及び第2グローバルビットラインセンスアンプ部1075A、1075Bにラッチされたデータを外部に出力するか、外部から入力されるデータを第1及び第2グローバルビットラインセンスアンプ部1075A、1075Bに伝達する役割をする。
図12は、図11に示す基本セルブロックの一部分を示す回路図であって、特に、第1グローバルビットライン接続部1090Aの一部分と、第1グローバルビットライン接続部1090Aに隣接する領域の第1及び第2基本セルブロック1010、1020を示している。
図12を参照して説明すると、第1及び第2基本セルブロック1010、1020に各々備えられた単位セルアレイ1016、1026には、各々複数のワードラインWL0、WL1、...と、ローカルビットラインBL0、/BL0、...と、各々のワードラインとビットラインに対応して接続される複数のMOSトランジスタとキャパシタとを備えている。
第1基本セルブロック1010の第2ローカルビットラインセンスアンプ部1012Bは、ビットラインセンスアンプイネーブル信号RTO、/Sによりイネーブルにされて、ローカルビットライン（例えば、BL0、/BL0）に印加されたデータ信号を感知増幅するためのローカルビットラインセンスアンプ1230Bと、ローカルビットラインセンスアンプ1230Bにより感知増幅されたデータ信号をグローバルビットライン接続部1090Aを介してグローバルビットラインGBL0、/GBL0に伝達するためのローカルビットライン接続部1240Bとを備える。
また、第2ローカルビットラインセンスアンプ部1012Bは、ローカルビットラインセンスアンプ1230Bがディスエーブルの場合に出力されるプリチャージイネーブル信号BLEQにイネーブルにされてビットラインプリチャージ電圧Vblpでビットライン（例えば、BL0、/BL0）をプリチャージするためのプリチャージ部1220Bと、等化信号BLEQ'によりビットラインBL0、/BL0の電圧レベルを同じにするための等化部1210Aを備える。
第1ローカルビットラインセンスアンプ部1012Aは、基本的に第1ローカルビットラインセンスアンプ部1012Bのような構成であって、ローカルビットラインセンスアンプ1230Aと、ローカルビットライン接続部1240Aと、プリチャージ部1220Aと、等化部1210A1とを備える。第1基本セルブロック1010のビットラインBL1、/BL1に印加されたデータ信号は、第1基本セルブロック1010の第1ローカルビットラインセンスアンプ部1012Aに備えられたローカルビットラインセンスアンプ1230Aによって感知増幅される。
図12に示す第1ローカルビットラインセンスアンプ部1012Bは、従来のビットラインセンスアンプ部（図2の123B参照）と同様の構成をしているが、カラム制御信号CD0、...に制御されてビットラインBL、/BLに印加されたデータ信号をI/Oセンスアンプ部に出力するデータ出力部（図2の123B＿5参照）がない。
本発明のメモリ装置ではローカルビットラインセンスアンプ1230Bにより感知増幅されたデータ信号が一応グローバルビットライン1005を介して第1及び第2グローバルビットラインセンスアンプ部1075A、1075Bに伝達されてラッチされ、その後、第1及び第2グローバルビットラインセンスアンプ部1075A、1075BにラッチされたデータがI/Oセンスアンプ部に出力されるため、ローカルビットラインセンスアンプ部には別途のデータ出力部は不要である。
また、第2基本セルブロック1020の第1ローカルビットラインセンスアンプ1022Aは、ローカルビットライン接続部を除いて、残りの回路は図に示さないが、残りの回路は第1基本セルブロック1010の第2ローカルビットラインセンスアンプ部1012Bと同様の構成を有する。
本発明のメモリ装置に備えられた単位セルブロック（例えば、1010）に1Megaの単位セルを備えると、256個のワードラインWL0〜WL255と、4Kビットのローカルビットライン対BL0、/BL0〜BL1023×4、/BL1023×4と、2Kビットのグローバルビットライン対GBL0、/GBL0〜GBL1023×2、/GBL1023×2と、4Kビットのローカルビットラインセンスアンプ4×1024とを備えるようになる。
ローカルビットライン対の個数が4Kの場合、グローバルビットライン対の個数は2Kビットであればよいが、これはセルブロックの一方と他方に2Kビットずつのグローバルビットラインセンスアンプを備え、単位セルブロックの一方と他方に各々備えられた2Kビットのローカルビットラインセンスアンプに各々接続されるためである。すなわち、1つのワードラインに対応して感知増幅されて4Kビットのローカルビットラインセンスアンプにラッチされたデータのうち2Kビットの第1データはグローバルビットラインの一方に伝達され、残り2Kビットのデータはグローバルビットラインの他方に伝達されて第1及び第2グローバルビットラインセンスアンプ部に伝達されるためである。グローバルビットライン1005内におけるデータの衝突を防止するために備えられたのがグローバルビットライン接続部1090A〜1090Cである。
図13Aないし図13Dは、図10に示すローカルビットラインセンスアンプ（LSA）とグローバルビットラインセンスアンプ（GSA）との間のデータの移動を示す図である。特に、第1グローバルビットラインGBL0、/GBL0を介して2ビットのデータが両側に備えられたグローバルビットラインセンスアンプGSA、1170A、1170Bに各々移動されることを示している。
ローカルビットラインセンスアンプ（LSA）からグローバルビットラインセンスアンプ（GSA）へのデータの移動は、ローカルビットラインセンスアンプ（LSA）で感知増幅されたデータを、グローバルビットラインセンスアンプ（GSA）にラッチするためであって、グローバルビットラインセンスアンプ（GSA）からローカルビットラインセンスアンプ（LSA）へのデータの移動は、グローバルビットラインセンスアンプ（GSA）にラッチされたデータを基本セルブロックに再格納させるためである。
以下、図10ないし図12と、図13Aないし図13Dを参照して、図10に示すメモリ装置の動作を説明する。
まず、メモリ装置に命令語が入力されると、それに対応して入力されたアドレスにより選択された基本セルブロックに格納されたデータが、単位セルに接続されたローカルビットラインセンスアンプ（LSA）により感知増幅される。次いで、ローカルビットラインセンスアンプ（LSA）により感知増幅されたデータはグローバルビットラインセンスアンプ（GSA）に移動してラッチされる。
ここで、データは1ビットのデータをいうのではなく、入力されたアドレスにより選択された1つのワードラインがアクティブにされると、アクティブにされるワードラインに対応して感知増幅される全てのデータをいう。例えば、1つのワードラインに1024×4個の単位セルが接続される場合、1つのワードラインがアクティブにされると、4Kビットの単位セルに各々接続された4Kビットのローカルビットラインセンスアンプにより4Kビットのデータが感知増幅されて、グローバルビットラインセンスアンプに移動してラッチされる。
図13Aは、第2基本セルブロック1020のローカルビットラインセンスアンプLSA、1022A、1022Bにより感知増幅された2ビットのデータがグローバルビットラインGBL0、/GBL0を介してグローバルビットラインセンスアンプGSA、1170A、1170Bにデータが各々移動してラッチされることを示す。
図13Aを参照して説明すると、まず第1命令語に対応して入力されたアドレスにより選択された第2基本セルブロック1020に格納されたデータがローカルビットラインセンスアンプLSA、1230A、1230Bにより感知増幅される。次いで、第2基本セルブロック1020のローカルビットラインセンスアンプLSA、1230A、1230Bにより増幅されたデータがグローバルビットラインGBL0、/GBL0を介してグローバルビットラインセンスアンプ1170A、1170Bに移動してラッチされる。
次いで、グローバルビットラインセンスアンプ（GSA）にラッチされた第1データは、リード命令語に対するアクセス動作では出力データに外部に出力され、ライト命令語に対するアクセス動作の場合は外部から入力された入力データがグローバルビットラインセンスアンプ（GSA）にラッチされた第1データをオーバーライトする。
次いで、次に実行される第2命令語に対応して第2基本セルブロックのワードラインが1つ選択され、選択されたワードラインに対応する第2データが第2基本セルブロックに備えられたローカルビットラインセンスアンプ（LSA）により感知増幅される。
一方、第2命令語に対応してデータが感知増幅されるタイミングでグローバルビットラインセンスアンプ（GSA）にラッチされた第1データは、第5基本セルブロックのローカルビットラインセンスアンプ（LSA）に移動してラッチされ、次いで第1命令語に対応する再格納動作が第5基本セルブロックで行なわれる。
図13Bはグローバルビットラインセンスアンプ1170A、1170Bで第5基本セルブロック1050にグローバルビットラインGBL、/GBLを介してデータが移動することを示している。
図13Bを参照して説明すると、グローバルビットラインセンスアンプGSA、1170A、1170Bに格納されていたデータが第5基本セルブロック1050のローカルビットラインセンスアンプ1052A、1052Bに移動され、第5基本セルブロック1050で第1命令語に対応する再格納動作が行なわれる。
ここで、第1命令語に対応する再格納動作と第2命令語に対応するデータの感知増幅動作は、実質的に同じタイミングで行なわれる。これは第1命令語と第2命令語が連続して同じ第2基本セルブロックをアクセスするが、第1命令語に対応する再格納動作は第2基本セルブロックで行なわれるのではなく、第5基本セルブロックで行なわれるため、可能である。
また、前述したように、本発明のメモリ装置は1つの選択された単位セルに格納されたデータが感知増幅されると、一応グローバルビットラインセンスアンプに移動してラッチされ、ラッチされたデータを用いて実行命令語に対応する出力データを出力する。
また、本発明のメモリ装置は、第1基本セルブロック1010と第2基本セルブロック1020で第1データ及び第2データが交互にアクセスされる場合は、第1基本セルブロック1010で第1データを再格納するタイミングと実質的に同じタイミングで第2基本セルブロック1020で前記第2データが感知増幅される。
図13Cと図13Dは、第4基本セルブロックでデータを感知増幅してグローバルビットラインセンスアンプにラッチさせ、次いでグローバルビットラインセンスアンプで第1基本セルブロックにデータが移動して再格納されることを示している。ここでの動作は、図11A及び図11Bで説明した動作と同様であるため、詳細な説明は省略する。
一方、従来はメモリ装置の面積減少のために、1つのローカルセンスアンプを隣接するセルブロックが共有して用いた。
これに対して、本発明は1つのワードラインに対応する全てのデータを感知増幅できるローカルビットラインセンスアンプを基本セルブロックの一方と他方に備え、セルブロック領域の一方と他方にローカルビットラインセンスアンプで感知増幅されたデータをラッチできるグローバルビットラインセンスアンプを備えることが特徴である。
また、基本セルブロックのローカルビットラインセンスアンプとグローバルビットラインセンスアンプとの間でデータ移動のためのグローバルビットラインを追加に備え、隣接する2個のローカルビットラインセンスアンプをグローバルビットラインと選択的に接続するためのグローバルビットライン接続部を2個の基本セルブロック当たりに1つずつ備えている。
従って、従来のメモリ装置よりセル領域の面積が増大する部分があるが、上記のように、セル領域を構成するようになると、1つの基本セルブロックに連続してデータがアクセスされる場合にもデータを改めて元の基本セルブロックに再格納しなくても済むので、連続して次のデータをアクセスでき、高速でデータをアクセスすることができる。
一方、図10に示すように、基本セルブロックの一方と他方にグローバルビットラインセンスアンプ部を備えるのは、基本セルブロックの構成が備えられた選択されたワードラインに対応するデータ（例えば、4Kビットのデータ）のうち一部のデータ（2Kビットのデータ）は一方に備えられたローカルビットラインセンスアンプ部により感知増幅され、残りのデータ（2Kビットのデータ）は他方に備えられたローカルビットラインセンスアンプ部により感知増幅される構造であるためである。
すなわち、2個のグローバルビットラインセンスアンプ部は、一方と他方に備えられたローカルビットラインセンスアンプ部により感知増幅されたデータを各々移動させてラッチするためのものである。
従って、基本セルブロックで1つのアクティブにされたワードラインに対応する全てのデータが一方に備えられたローカルビットラインセンスアンプにより感知増幅される構造であれば、グローバルビットラインセンスアンプ部は一方にのみ備えられればよい。また、この場合は別途のグローバルビットライン接続部は不要である。
図14は、1つのグローバルビットラインセンスアンプ部のみを備えて高速でデータのアクセスができるように構成された本発明のメモリ装置のブロック構成図である。
図14を参照して説明すると、本発明のメモリ装置は、複数の単位セルを各々備え、前記複数の単位セルに格納されたデータを感知増幅するためのローカルビットラインセンスアンプ部を各々備える複数の基本セルブロック1410〜1430と、基本セルブロック1410〜1430に各々備えられた複数のローカルビットラインセンスアンプ部1412、1422、1432により感知増幅されたデータをラッチするためのグローバルビットラインセンスアンプ部1470と、ラッチされたデータが再格納動作に用いられるように制御するための制御部1480とを備える。図面符号BL、/BLは、単位セルブロック（例えば、1410）に備えられたローカルビットラインを示す。
また、複数のローカルビットラインセンスアンプ部1412、1422,1432は、前記グローバルビットラインセンスアンプ部と選択的に接続するためのスイッチ（図10の1240B）を各々備える。
また、セグメント1400は、複数のローカルビットラインセンスアンプ部1412、1422、1432とグローバルビットラインセンスアンプ部とを接続するためのグローバルビットライン1405をさらに備える。
図15は、図14の基本セルブロックの一部分を示す回路図であって、特に、第1基本セルブロック1410の単位セルブロック1420とローカルビットラインセンスアンプ部1412を示す。
図15に示す回路構成は、図12に示す回路構成と基本的には同じであるが、1つのワードラインに対応する全てのデータを感知増幅するローカルビットラインセンスアンプ1412が一方に全部備えられているため、別途のローカルビットラインBL0、/BL0、...とグローバルビットラインGBL0、/GBLを接続するグローバルビットライン接続部（図10の1490A）は不要である。この場合は、ローカルビットラインに備えられたスイッチ部1240Bを用いてローカルビットラインセンスアンプ1412とグローバルビットラインGBL0、/GBLを選択的に接続するようになる。
また、ローカルビットラインセンスアンプ1412は、図10に示すローカルビットラインセンスアンプ（LSA）と同様の回路構成を有し、プリチャージ部はローカルビットラインセンスアンプがディスエーブルにされた場合にビットライン対BL0、/BL0の電圧レベルをプリチャージ電圧Vblpでプリチャージさせる役割をし、等化部61＿1B＿2はビットライン対BL0、/BL0の電圧を同じに保持させる役割をする。
図14に示すメモリ装置の動作は、図10に示すメモリ装置の動作と類似するため、詳細な動作の説明は省略する。
一方、図14に示すメモリ装置でグローバルビットラインセンスアンプ部を一方と他方に各々備えることもできるが、この場合はセルアレイの一方に備えられたローカルビットラインセンスアンプ部を用いて4Kビットのデータを感知増幅する。その後、ローカルビットラインセンスアンプにラッチされた4Kビットのデータはセルブロックの一方に備えられたグローバルビットラインセンスアンプ部に移動してラッチされる。
このようにセルブロックが構成されると、セル領域は1つのグローバルビットラインセンスアンプを有するようになり、セルブロックの集積度が向上でき、図8に示すグローバルビットライン接続部は不要になる。
また、図10に示すメモリ装置ではセルブロックに備えられたグローバルビットラインの数を4Kから構成し、1つの単位セルブロックに備えられた2Kビットのローカルビットラインセンスアンプと第1及び第2グローバルビットラインセンスアンプ部を各々グローバルビットラインに接続させるようになると、グローバルビットライン接続部が不要になる。
前述したように、メモリ装置でのようにデータをアクセスしたセルブロックではない、他のセルブロックに上記のデータを再格納する場合は、入力されるアドレスに対応するセルブロック以外にも余分のセルブロックが必要になる。
図16は、本発明のメモリ装置を示すブロック構成図であって、入力されるアドレスに対応するセルブロックとデータを再格納するための余分のセルブロックを有するメモリ装置のブロック構成図である。
図16を参照して説明すると、本発明のメモリ装置は、各々M個のワードラインを有し、入力されるローアドレスに対応するようにN個から構成された単位セルブロック1630＿1〜1630＿N+1に、追加にM個のワードラインを有する単位セルブロック1630＿N+1をさらに含んで、N+1個の単位セルブロックから構成されたセルブロック1620と、N+1個の単位セルブロック1630＿1〜1630＿N＋1のうちの選択された1つの単位セルブロック（例えば、1630＿1）からアクセスされるデータを、選択された1つの単位セルブロック1630＿1または他の単位セルブロック（例えば、1630＿3に再格納させるように制御する制御部1680を備える。
制御部1680は入力されるローアドレスに対応して2個の単位セルブロックがアクティブにされるように制御する。
また、本発明のメモリ装置は、N+1個の単位セルブロック1630＿1〜1630＿N+1のうちの選択された1つの単位セルブロック（例えば、1630＿1）でアクティブにされるワードラインWL0と他の単位セルブロック（例えば、1630＿3）でアクティブにされるワードラインWL0を選択するための各々のアドレスは同じアドレスを用いる。
すなわち、制御部1680によりアクティブにされる2個の単位セルブロックでは同じアドレスを有する2個のワードラインをアクティブにさせるが、例えば制御部から入力されたアドレスにより第1単位セルブロック1630＿1のワードライン「WL0」がアクティブにされると、第3単位セルブロック1630＿3でもワードライン「WL0」をアクティブにさせる。
制御部1680は、N+1個の単位セルブロック1630＿1〜1630＿N+1のうちの選択された第1単位セルブロック1630＿1に対して連続的に第1データ及び第2データがアクセスされる場合、第1単位セルブロック1630＿1では前記第1データの再格納動作を行なわず、前記第2データがアクセスされるように制御し、前記N+1単位セルブロックのうちの選択された他の単位セルブロックでは前記第1データの再格納動作が行なわれるように制御する。
図17は、図16に示すメモリ装置の動作を示す図であって、図14に示すN+1個の単位セルブロックのうちの選択された第1単位セルブロックに第1データと第2データが連続的にアクセスされる場合の動作タイミングを示す。
以下、図16及び図17を参照して、図16に示す本発明のメモリ装置の動作について説明する。
まず、本発明のメモリ装置は、入力されるアドレスに対応する単位セルブロックがN個であれば、1つの単位セルブロックをさらに備えて、計N+1個の単位セルブロックを備える。例えば、入力されるアドレスに対応する単位セルブロックが8個であれば、計9個の単位セルブロックを備える。
追加に備えられる単位セルブロックは、同じ単位セルブロックに連続してデータアクセスが発生する場合、以前命令語によりアクセスされたデータを再格納するためのものである。
図17ではN+1個の単位セルブロックのうち第1単位セルブロックに連続的にデータがアクセスされ、入力されるアドレスによりワードラインWL0、WL1が連続してアクティブにされることを仮定した。
図17を参照して説明すると、まず第1命令語CD0によりN+1個の単位セルブロックのうちの選択された第1単位セルブロック40＿1の第1ワードラインWL0をアクティブにさせる。次いで、第1ワードラインWL0に対応するK個のデータを感知増幅する。次いで、第1ワードラインWL0に対応するK個のデータをデータラッチ部1670に移動させてラッチさせる。次いで、第1ワードラインWL0に対応してK個のデータを感知増幅したセンスアンプを強制プリチャージさせる。
次いで、第1命令語CD0がリード命令語である場合は、データラッチ部1670にラッチされたK個のデータのうちの選択された1つのデータを第1命令語CD0に対応する出力データに出力させ、第1命令語CDがライト命令語である場合は入力されるデータでデータラッチ部1670にラッチされたK個のデータのうちの選択された1つのデータをオーバーライトする。
次いで、第1ワードラインWL0に対応する予備ワードラインに指定された第3単位セルブロック1630＿3のワードラインWL0をアクティブにさせる。次いで、データラッチ部1670にラッチされたK個のデータを第3単位セルブロック1630＿3のワードラインWL0に対応するK個の単位セルに再格納する。
次いで、第2命令語CD1に対応して選択された第1単位セルブロック1630＿1に第2ワードラインWL1をアクティブにさせる。次いで、第2ワードラインWL1に対応するK個のデータを感知増幅する。
ここで、第1命令語CD0に対応して感知増幅されたK個のデータの再格納動作と第2命令語CD1によりK個のデータが感知増幅される動作とは実質的に同じタイミングで行なわれる。
このようにデータをアクセスすることによって、以前命令語により感知増幅されたK個のデータが再格納されるタイミングで関係なく、メモリ装置は次の命令語によりデータを感知増幅できるようになり、データのアクセス時間を短縮することができる。
一方、入力される命令語によりアクティブにされるワードラインに対しては1つの予備ワードラインが必要であるが、予備ワードラインは計M個が指定され、1つの単位セルブロックに備えられた全てのワードラインが予備ワードラインに設定されるのでなく、メモリ装置の動作中に変わり続ける。これはメモリに入力されたアドレスに対応する単位セルブロックに追加に1つの単位セルブロックを備えることで可能になる。
例えば、第1単位セルブロック1630＿1のワードラインWL0に対する予備ワードラインは、第3単位セルブロックのワードラインWL0であり、第1単位セルブロック1630＿1のワードラインWL1に対する予備ワードラインは、第2単位セルブロック1630＿2のワードラインWL1に指定され得る。
次いで、第1データ及び第2データが互いに異なる単位セルブロックで交互にアクセスされるインターリビングモードで動作することについて説明する。
まず、前記第1データを前記N+1個の単位セルブロックのうちの選択された第1単位セルブロック1630＿1で感知増幅した後、データラッチ部にラッチさせる。次いで、第1単位セルブロック1630＿1に第1データを再格納させ、前記再格納タイミングと実質的に同じタイミングで前記N+1個の単位セルブロックのうちの選択された第2単位セルブロック1630＿2で前記第2データを感知増幅して前記データラッチ部にラッチさせる。
従って、本発明のメモリ装置は、データが1つのセルに継続してアクセスされる場合は、以前データに対する再格納は指定された予備ワードラインに対応する単位セルで行ない、データが単位セルに交互にアクセスされる場合は、インターリビングモードで動作することによって、アクセスされるパターンに関係なく、高速でデータをアクセスすることができる。
一方、入力されるアドレスに対応する単位セルブロックの数がN個であり、実際単位セルブロックはN+1個を備えるためには、N個に対応して入力される論理的セルブロックアドレスをN+1個に対応する物理的セルブロックアドレスに変換する変換部が必要である。
また、選択された1つの単位セルブロックにデータが連続的にアクセスされる場合、以前データに対する再格納を他のセルブロック（アクセスされるワードラインに対して指定された予備ワードラインがあるセルブロック）で行なうためには、現在アクティブにされたワードラインに対する予備ワードラインがどの単位セルブロックにあるかを格納しているタグ格納部が必要である。
図18は、本発明によって、論理的セルブロックアドレスを物理的セルブロックアドレスに変換するためのタグブロック1830と、予備ワードラインに対する情報を格納している予備セルブロックテーブル1810を備えるメモリ装置のブロック構成図である。
特に、図18はセルブロック1820が9個の単位セルブロックを備え、1つの単位セルブロックに備えられたワードラインが256個である場合を示すものであって、以下では本発明のメモリ装置が上記のように備えたことを仮定して説明する。
図18を参照して説明すると、本発明のメモリ装置は各々256個のワードラインを有し、入力されるローアドレスに対応するように備えられた8個の単位セルブロックに、追加に256個のワードラインを有するために追加の単位セルブロックをさらに含んで、9個の単位セルブロックから構成されるセルブロック1820と、セルブロック1820に備えられる（8+1）×256個のワードラインのうち、少なくともどのワードラインを予備ワードラインにするかについての情報を格納するための予備セルブロックテーブル1810と、前記ローアドレスを入力されてN個の単位セルブロックを選択するための論理的セルブロックアドレスを感知し、これを前記9個の単位セルブロックのうちの1つを選択するための物理的セルブロックアドレスに変換して出力するためのタグブロック1830と、前記物理的セルブロックアドレスにより選択された単位セルブロックにおける1つのワードラインと、前記ワードラインに対する、即ち前記予備セルブロックテーブルから提供される情報により決定される予備ワードラインをアクティブにさせるために前記タグブロックと前記予備セルブロックテーブルを制御する制御部1880とを備える。
また、制御部1880は前記9個の単位セルブロックのうちの選択された1つの単位セルブロックに連続的に第1及び第2データがアクセスされる場合、前記第1データに対する再格納動作は前記第2データをアクセスするためにアクティブにされたワードラインに対応して指定された予備ワードラインを介して行なわれるように制御する。
また、本発明のメモリ装置に入力されるアドレスには、8×256個のワードラインに対応し、追加の単位セルブロックが備えられるワードラインの数程度である256個を予備ワードラインに指定する。しかし、予備ワードラインは特定な単位セルブロックにある256個のワードラインによって決定されるのではなく、メモリ装置の動作中に位置が変わり続けるようになるが、これについての詳細な説明は後述する。
また、本発明のメモリ装置に入力されるローアドレスは、8個の単位セルブロックのうちの1つを選択するための論理的セルブロックアドレスと、選択された1つの単位セルブロックに備えられた256個のワードラインのうちの1つを選択できるローカルアドレスとを含む。
また、セルブロック1820に備えられる9個の単位セルブロックは、アクセスされるデータを感知増幅するためのローカルビットラインセンスアンプ（図示せず、図8参照）を各々備え、セルブロック1820は前記ローカルビットラインセンスアンプで感知増幅されるデータをラッチするためのデータラッチ部1870をさらに備える。
図19は、図18の予備セルブロックテーブル1810のブロック構成図である。
図19を参照して説明すると、予備セルブロックテーブル1810は、256個の予備ワードラインが9個の物理的単位セルブロックのうち、どの単位セルブロックにあるかについての情報を格納するための256×9個のレジスタを備える。1つの単位セルブロックに計256個のワードラインがあるので、256個のワードラインWLに対する予備ワードライン情報を格納するために、予備セルブロックテーブル1810には256×9個のレジスタがあり、各々のレジスタは8個の単位セルブロックに対する情報を格納するための各々3ビット及び指定されたワードラインに対応するセルに再格納する否かの状態を表す1ビットに具現される。
予備セルブロックテーブル1810に格納された内容を説明すると、ワードラインWL0の予備ワードラインは、第2単位セルブロックのワードライン「WL0」であり、（第1レジスタ「0」参照）、ワードラインWL3の予備ワードラインは第4単位セルブロックのワードライン「WL3」という意味である（第4レジスタ「3」参照）。メモリ装置の動作中にレジスタに格納された内容は継続してアップデートされ、アップデートされるごとに256×9個の予備ワードラインに対する情報は変り続ける。
また、予備セルブロックテーブル1810は、現在のローカルアドレスCur＿RAを入力されて現在実行されているローカルアドレスCur＿RAに対する予備ワードラインがどの単位セルブロックに指定されたかを知らせる信号Extra＿BAをタグブロック1830に出力し、以前ステップのローカルアドレスPre＿RAと、以前ステップの物理的セルブロックアドレスPre＿PBAを入力されて予備ブロックアップデータ信号EBT＿UPDATEに応答してレジスタをアップデートする。
図20は、図18に示すタグブロック1830を示すブロック構成図である。
図20を参照して説明すると、タグブロック1830は9個の単位セルブロックに各々備えられた256個のワードラインがどの論理的セルブロックに対応するかを各々格納している9個の単位タグテーブル19A0〜19I0と、入力される論理的セルブロックアドレスCur＿LBAと、入力されるローカルアドレスCur＿RAに対応されて前記9個の単位タグテーブル19A0〜19I0から出力される情報、即ち前記ローカルアドレスCur＿RAにより選択されたワードラインがどの論理的セルブロックに対するかについての9個のデータ情報と各々比較するための9個の比較部1912A〜1912Iと、9個の比較部1912A〜1912Iで比較した情報をエンコーディングして物理的セルブロックアドレスCur＿PBAを出力するためのエンコーダ1834と、9個の単位タグテーブル19A0〜19I0と、9個の比較部1912A〜1912Iとエンコーダ1834を制御するためのタグ制御部1838とを備える。
タグブロック1830は、予備セルブロックテーブル1810から出力される情報Extra＿BA、即ちローカルアドレスCur＿RAに対応するワードラインの予備ワードラインが9個の単位セルブロック1820のうち、どの単位セルブロックにあるかについての情報をデコーディングして、9個の単位タグテーブル19A0〜19I0のうちの1つの単位タグテーブルを選択するための信号を出力するセルブロックアドレスデコーダ部1832をさらに備える。また、現在動作クロックCKの物理的セルブロックアドレスCur＿PBAを1クロック遅延させて以前クロックの物理的セルブロックアドレスPre＿PBAを出力するためのタグ遅延部1836を備える。
ここで、各々の単位タグテーブル19A0〜19I0は、256個のレジスタを備え、論理的セルブロックアドレスが8個であるため、各々のレジスタは3ビットから構成される。例えば、第1単位タグテーブル19A0は第1単位セルブロックに備えられた256個のワードラインがどの論理的セルブロックに対するかを格納しており、第2単位タグテーブル19B0は第2単位セルブロックに備えられた256個のワードラインが各々どの論理的セルブロックに対するかを格納している。
また、各々の単位タグテーブル19A0〜19I0において第1レジスタ0は、ワードライン「WL0」の論理的セルブロックアドレスを格納し、第2レジスタ1はワードライン「WL1」の論理的セルブロックアドレスを格納し、第256レジスタ255はワードライン「WL255」の論理的セルブロックアドレスを格納する。
例えば、図20に示す第1単位タグテーブル19A0を参照して説明すると、第1単位セルブロックのワードラインWL0（第1レジスタ「0」参照）に対応して格納されたデータは、第2論理的単位セルブロックのワードラインWL0に対応するデータであり、第1単位セルブロックのワードラインWL255（第255レジスタ「255」参照）に対応して格納されたデータは、第7論理的単位セルブロックのワードラインに対応するデータである。
タグ制御部1838はセルブロックアドレスデコーダ部1832の出力、即ち選択されたワードラインに対する予備ワードラインがどの物理的セルブロックで指定されたかについての情報により選択された単位タグテーブルの前記ワードラインにより対応するレジスタに論理的セルブロックアドレスCur＿LBA情報を格納するように9個の単位タグテーブル19A0〜19I0を制御する。
例えば、現在入力された論理的セルブロックアドレスCur＿LBAとローカルアドレスCur＿RAが各々第3単位セルブロックとワードライン「WL1」を選択し、選択されたワードラインWL1に対応する予備ワードラインが第1単位セルブロックの「WL1」に指定された場合、タグ制御部1838の制御によって第1単位タグテーブル19A0の2番目のレジスタ1に論理的セルブロックアドレスCur＿LBA:3が格納される。
図21は、図18に示す制御部1880の一部を示すブロック構成図である。
図21を参照して説明すると、制御部1880は外部から入力される命令語Ext＿CMD/論理的セルブロックアドレスExt＿BA/ローカルアドレスExt＿RAを入力されて現在動作クロックにおける命令語Cur＿CMD/論理的セルブロックアドレスCur＿LBA/ローカルアドレスCur＿RAと、以前動作クロックにおける命令語Pre＿CMD/論理的セルブロックアドレスPre＿LBA/ローカルアドレスPre＿RAを出力するための信号入力部2110を備える。
また、制御部1880は現在クロックにおける実行命令語Cur＿CMD/論理的セルブロックアドレスCur＿LBA/ローアドレスCur＿RAと、以前クロックにおける実行命令語Pre＿CMD/論理的セルブロックアドレスPre＿LBA/ローアドレスPre＿RAを入力されるアドレス変換制御部2120を備えるが、アドレス変換制御部2120から出力される予備セルブロックアップデータ信号EBT＿UPDATEは、以前クロックと現在クロックにアクセスする物理的セルブロックアドレスCur＿PBA、Pre＿PBA（この信号は、制御部1880の内部で生成される）が同じである場合、予備セルブロックテーブル1810に格納された内容をアップデートするための信号である。
プリチャージアクティブ信号pc＿act[0:8]は、入力される命令語に対応する物理的セルブロックアドレスを選択するための信号である。
また、内部再格納信号intW[0:8]は、以前クロックと現在クロックにアクセスする物理的セルブロックアドレスCur＿PBA、Pre＿PBA（この信号は、制御部1880内で生成される）が同じである場合、現在実行される命令語により選択された単位セルブロックでアクセスされてデータラッチ部にラッチされたデータを予備ワードラインが指定された単位セルブロックに移動させて再格納するようにする信号である。
クロック遅延部2121は、内部再格納信号intW[0:8]をプリチャージアクティブ信号pc＿act[0:8]に比べて、1クロック遅延されて出力するためのものである。これは、まずプリチャージ信号pc＿act[0:8]を用いて単位セルブロックを選択した後、選択された単位セルブロックのうちの1つのワードラインを選択し、その後、選択されたワードラインに対応するデータを感知増幅した後、内部再格納信号intW[0:8]を用いてデータの再格納を実行するためのものである。
また、命令語取消し信号CMD＿KILLは、連続して同じセルブロックの同じワードラインをアクセスしようとする場合、後で実行される命令語の動作を中止させるための信号である。これは連続して同じセルブロックの同じワードラインをアクセスする場合、前の命令語に対してタグブロック1830で論理的セルブロックアドレスに対する物理的セルブロックアドレスに対する情報が正常にアップデートされていない状態でタグ情報をリードすると、エラーが発生するためである。この場合は、後の命令語に関する動作を取消し、以前のデータをそのままアクセスすればよい。
図22と図23は図19に示すタグブロックのレジスタの構造を示す回路図である。
図22に示すように、1つの単位タグテーブル（例えば、19A0）は通常のメモリ装置の単位セルブロックに用いられる単位セルを用いて構成し得るが、各々のレジスタは8個の単位セルブロックに対応する論理的セルブロックアドレスを格納するため、3ビットずつ必要であり、1つの単位セルブロックに256個のワードラインが備えられるため、1つの単位タグテーブルは256個のレジスタが必要である。従って、タグブロックに必要なメモリの全体の大きさは、256×3×9ビットになる。
一方、予備セルブロックテーブル1810の各々のレジスタを図22に示すように単位セルブロックの単位セル構造を用いて構成し得るが、予備セルブロックテーブル1810のうち1ビットは1クロック内で情報をリードし、改めてアップデートをしなければならないため、図23に示すように、高速アクセスが可能なスタティックセルで構成することが好ましい。
予備セルブロックテーブルは、256個の予備ワードラインを指定するために、256個のレジスタが必要であれば、1つのレジスタは9個の単位セルブロックに対する情報を格納しなければならないため、256×9ビットが必要である。従って、予備セルブロックに必要なメモリの全体の大きさは256×9×4ビットになる。
図24は本発明によるメモリ装置の動作タイミング図であって、特にタグ関連ブロックの動作を中心に示している。
以下、図18ないし図24を参照して本発明に係るメモリ装置の動作について説明する。
本発明によるメモリ装置の動作は、1タイミングt0、t1、...に1つの命令語が入力され、1つの命令語が実行されるためには2タイミングが必要である。例えば、第1命令語CD0に従う動作は最初のタイミングt0と2番目のタイミングt1の間に実行される。1回のタイミングt0、t1、...には各々タグ関連ブロック（1810、1830など）が動作する区間a0、a1、...とセルブロック1820が動作する区間b0、b1、...とに区分される。以下、各々の区間ごとにメモリ装置を行なう動作について詳細に説明する。
まず、最初のタイミングt0におけるタグ関連ブロックが動作する区間（a0区間）を説明する。
a0区間における最初の区間であるa0-1区間は、第1命令語CD0に対応してローアドレスが入力されると、制御部1880ではローアドレスをセルブロック1820に備えられた8個の単位セルブロックのうちの1つを選択できる論理的セルブロックアドレスと、1つの単位セルブロックに備えられた256個のワードラインのうちの1つを選択できるローカルアドレスとに分離して入力される。（a0-1区間）
次いで、a0-2区間ではタグブロック1830で論理的セルブロックアドレスCur＿LBAに該当するデータが9個の物理的セルブロックのうち、どこにあるかを表す物理的セルブロックアドレスCur＿PBAに変換する。（a0-2区間）
タグブロック1830におけるアドレス変換過程（a0-2区間）を詳細に説明すると、まず9個の単位タグテーブル19A0〜19I0では現在実行される命令に従うローカルアドレスCur＿RAに対応するレジスタに格納された9個の論理的セルブロックアドレスを比較部1912A〜1912Iに出力する。例えば、ローカルアドレスCur＿RAが「1」であれば、第1単位タグテーブル19A0では第2レジスタ1に格納された論理的セルブロックアドレス「2」を出力し、第2単位タグテーブル19B0は第2レジスタ1に格納された論理的セルブロックアドレス「1」を比較部1912A、1912Bに各々出力する。
次いで、9個の比較部1912A〜1912Iでは現在実行される命令に従う論理的セルブロックアドレスCur＿LBAと、9個の単位タグテーブル19A0〜19I0から出力される9個の論理的セルブロックアドレスが各々一致するかを比較する。例えば、ローカルアドレスCur＿RAが「1」であり、論理的セルブロックアドレスCur＿LBAが「2」であれば、比較部1912Aで現在実行される命令に従う論理的セルブロックアドレスCur＿LBA「2」と、単位タグテーブル19A0から出力されるデータ「2」が一致する。
次いで、セルブロックアドレスエンコーダ部1834では、9個の比較部1912A〜1912Iから出力される情報をエンコーディングして現在実行命令の物理的セルブロックアドレスCur＿PBAを出力する。
次いで、タグ遅延部1836ではクロック信号を入力されて、現在実行命令に従う物理的セルブロックアドレスCur＿PBAを1クロック遅延させた以前命令の物理的セルブロックアドレスPre＿PBAを出力する。
また、a0-3区間について説明すると、予備セルブロックテーブル1810で現在入力されたローカルアドレスCur＿RAに該当するワードライン（例えば、WL0）の予備ワードラインがどの単位セルブロックにあるかを感知して予備ワードラインがあるセルブロックアドレスExtra＿BAを制御部1880とタグブロック1830に出力する。
例えば、ローカルアドレスが「1」である場合、ワードラインは「WL1」が選択されてアクティブにされ、予備ワードラインは予備セルブロックテーブル1810の第2レジスタ1に格納された情報「3」により第4単位セルブロックワードライン「WL1」が指定される。
すなわち、予備セルブロックテーブル1810のレジスタに格納された情報は、現在実行命令語によりアクティブにされたワードラインに対する予備ワードラインがどの単位セルブロックにあるかについての情報である。
次いで、タグブロック1830のセルブロックアドレスデコーダ部1832は、予備セルブロックテーブル1810から出力され、現在実行命令によりアクティブにされるワードラインに対する予備ワードラインが指定されているセルブロックアドレスExtra＿BAを入力されてデコーディングし、単位タグテーブルを1つ選択する。ここで、選択された単位タグテーブルに現在実行命令語による論理的セルブロックアドレスCur＿LBAを現在実行命令語に対応するローカルアドレスCur＿RAによって選択されたレジスタに格納させる。
例えば、セルブロックアドレスデコーダ部により第2単位タグテーブル19B0が選択され、現在実行命令によるローカルアドレスCur＿RAが「2」であり、論理的セルブロックアドレスCur＿LBAが「1」であれば、第2単位タグテーブル19B0の第2レジスタ1に「2」が格納される。（a0-3区間）
次いで、a0-4区間で第1命令語CD0により選択された単位セルブロックが以前命令語により選択された単位セルブロックと同じ単位セルブロックであるかを比較して、その結果によって予備セルブロックテーブル1810をアップデートする。この区間に対する説明は2番目のタイミングのa1-4区間で詳細に説明する。（a0-4区間）
次いで、最初のタイミングt0で第1命令語CD0によってセルブロック1820が動作する区間（b0区間）を説明する。
b0-1区間では変換された物理的セルブロックアドレスCur＿PBAに対応して選択された第1単位セルブロックでローカルアドレスに対応する第1ワードラインをアクティブにさせる。（b0-1区間）
次いで、b0-2区間で第1ワードラインに対応するK個の第1データを感知増幅する。（b0-2区間）
次いで、b0-3区間で第2ワードラインに対応して感知増幅されたK個のデータをデータラッチ部1870にラッチさせる。（b0-3区間）最初のタイミングt0ではキャパシタを単位メモリ素子として用いるメモリ装置の特性上、選択されたワードラインに対応するK個のデータを感知増幅する動作b0-2に最も多くの時間がかかる。
一方、第1命令語CD0がリード命令語である場合は、データラッチ部1870にラッチされたK個のデータのうちカラムアドレスにより選択されたデータを第2命令語CD1に対応する出力データに出力し、第2命令語CD1がライト命令語である場合は外部から入力されるデータでデータラッチ部1870にラッチされたK個のデータのうちカラムアドレスにより選択されたデータをオーバーライトする。
ここで、第1命令語CD0に対応する出力データが実際にメモリ外部に出力される区間は、2番目のタイミングt1の間である。第2命令語に対応する4Kビットデータの感知増幅が完了されてデータラッチ部にラッチされる前までは第1命令語CD0に対応する出力データを出力させることができる。
次いで、2番目のタイミングt1でタグ関連ブロックが動作する区間（a1区間）を説明する。2番目のタイミングt1で次に実行される第2命令語CD1が入力される。
a1-1区間では第2命令語CD1に対応して入力されるローアドレスの入力を受けてローカルアドレスと論理的セルブロックアドレスとに分離される。（a1-1区間）
次いで、a1-2区間ではタグブロック1830で論理的セルブロックアドレスCur＿LBAを物理的セルブロックアドレスCur＿PBに変換する。（a1-2区間）
次いで、a1-3区間では予備セルブロックテーブル1810で第2命令語CD1により入力されたローカルアドレスCur＿RAに該当する第2ワードライン（例えば、WL3）の予備ワードラインがどの単位セルブロックにあるかを感知して予備ワードラインがあるセルブロックアドレスExtra＿BAを制御部1880とタグブロック1830に出力する。次いで、第2ワードラインWL3の予備ワードラインにより選択された単位タグテーブルのレジスタに第2命令語CD1により入力された論理的セルブロックアドレスCur＿LBAをアップデートする。
例えば、第2命令語CD1によるローカルアドレスが「3」であれば、第2ワードラインに「WL3」が選択される。第2命令語CD1による論理的セルブロックアドレスが「4」であり、第2ワードライン「WL3」に対する予備ワードラインが第2単位セルブロックの「WL3」に指定されたら、この区間で単位タグテーブル19B0の第4レジスタ3に論理的セルブロックアドレス「4」が格納される。（a1-3区間）
次いで、a1-4区間で第2命令語CD1により選択された単位セルブロックが以前命令語である第1命令語CD0により選択された単位セルブロックと同じ単位セルブロックであるかを比較する。
比較した結果、第1命令語CD0及び第2命令語CD1により連続して同じ単位セルブロックをアクセスするようになると、第1命令語CD0により選択された第1ワードラインの予備ワードラインを第1命令語CD0により入力された論理的セルブロックアドレスが格納されていた単位セルブロックの第1ワードラインに交替する。ここで、予備ワードラインの交替とは、予備セルテーブルに格納された情報をアップデートすることをいう。ここで、アップデートをする理由は、連続的に同じ物理的セルブロックをアクセスするため、第1命令語CD0に対応する再格納動作を第1ワードラインに対応して指定された予備ワードラインで行なうためである。
例えば、第2命令語CD1が入力される瞬間には、第1命令語CD0に対応するワードライン「WL1」の予備ワードラインが第4単位セルブロックのワードライン「WL1」であったが、アップデータの後はワードライン「WL1」の予備ワードラインが第1単位セルブロックの「WL1」になる。すなわち、予備セルブロックテーブル1810の第2レジスタ1には、「3」が格納されているが、アップデータ以降は第2レジスタ1に「0」が格納される。
また、第1命令語CD0により選択された第1ワードラインに対応して感知増幅されて単位セルブロックのビットラインセンスアンプとビットラインに印加されたK個の第1データを強制プリチャージさせて除去する。ここで、第1ワードラインに対応するK個の第1データは、データラッチ部1870にラッチされているため、単位セルブロックのビットラインセンスアンプに格納されたK個の第1データは強制プリチャージし除去してもよい。強制プリチャージする理由は、第1命令語によりアクセスされる単位セルブロックに第2命令語CD1による第2ワードラインをすぐアクティブにさせるためである。（a1-4区間）
次いで、2番目のタイミングt1でセルブロック1820が動作する区間（b1区間）を説明する。
b1-1区間で第2命令語CD1により入力されたローカルアドレスにより選択された第2ワードラインをアクティブにさせる。また、この際、第1命令語CD0によりa0-3区間で選択された第1ワードラインに対する予備ワードラインをアクティブにさせる。（b1-1区間）
次いで、b1-2区間でデータラッチ部1870にラッチされていたK個の第1データを、アクティブにされた第1ワードラインの予備ワードラインに対応するK個の単位セルに再格納させる。また、アクティブにされた第2ワードラインに対応するK個のデータを感知増幅する。（b1-2区間）
次いで、b1-3区間で第2ワードラインに対応して感知増幅されたK個のデータをデータラッチ部1870にラッチさせる。第2命令語CD1がリード命令語である場合はデータラッチ部1870にラッチされたK個のデータのうちカラムアドレスにより選択されたデータを第2命令語CD1に対応する出力データに出力し、第2命令語CD1がライト命令語である場合は外部から入力されるデータでデータラッチ部1870にラッチされたK個のデータのうちカラムアドレスにより選択されたデータをオーバーライトする。（b1-3区間）
2番目のタイミングt1でもキャパシタを単位メモリ素子として用いるメモリ装置の特性上、第1命令語CD0による第1データを再格納する時間と、第2命令語CD1による第1データを感知増幅する時間が大半を占める。
本発明のメモリ装置は、前述したように、1つの単位セルブロックに第1及び第2データが連続してアクセスされると、第1データに対する再格納動作を行なわず、第2データに対するアクセス動作を行ない、第1データに対する再格納動作は準備された予備ワードラインによって行なう。これによって、データを再格納する時間だけデータを高速でアクセスできる。
次いで、9個の単位セルブロックのうちの選択された第1及び第2単位セルブロックに第1データ及び第2データが交互にアクセスされる場合を説明する。
まず、第1データを前記9個の単位セルブロックのうちの選択された第1単位セルブロックで感知増幅した後、データラッチ部1870にラッチさせる。次いで、第1単位セルブロックに第1データを再格納させ、前記再格納タイミングと実質的に同じタイミングで9個の単位セルブロックのうちの選択された第2単位セルブロックで第2データを感知増幅して前記データラッチ部にラッチさせる。
従って、本発明のメモリ装置はデータが1つのセルに継続してアクセスされる場合は、以前データに対する再格納は指定された予備ワードラインに対応する単位セルで行ない、データが単位セルに交互にアクセスされる場合は、インターリビングモードで動作することによって、アクセスされるパターンに関係なく、高速でデータをアクセスすることができる。
また、図24に示す区間に対するメモリ装置の動作は、明確に区分されるのではなく、実際メモリ装置で具現する場合は各区間の動作特性によって動作する区間が互いに時間的に重なることもある。例えば、a1-4区間でタグ関連ブロックでは第1命令語と第2命令語でアクセスする単位セルブロックを比較し、比較した結果によって予備セルブロックテーブルをアップデートする一方、セル領域ではワードラインをアクティブにすることができる。
図25は、タグ関連ブロックに対する動作タイミングの他の実施の形態を示す。
図25に示すように、タグ関連ブロックに関する動作はローカルアドレスを入力されて、予備ワードラインをまず感知し（A）、タグブロック1830で論理的セルブロックアドレスを物理的セルブロックアドレスに変換してから（B）、現在実行中の命令語によってアクセスされる単位セルブロックと以前命令語によってアクセスされる単位セルブロックとが同じであるかを比較（F）し、比較した結果によって、予備セルブロックをアップデート（G）するようにメモリ装置を具現できる。この場合は、図に示すように、予備セルブロックをアップデート（G）する間、セルブロックでは選択されたワードラインをアクティブにさせるといった、動作を行なうことができる。
図26は、本発明の好ましい実施の形態によって具現したメモリ装置を示すブロック構成図である。
本実施の形態に係るメモリ装置は、複数のバンクを備えているが、各々のバンクは同じ構造を有しているため、図26には1つのバンク2600のみを示す。また、図24には本発明の特徴的な内容を表すに必要なブロックのみを示す。
図26を参照して説明すると、1つのバンク2600は全部で8個のセグメント2640A〜2640Hから構成され、セグメント2640A〜2640Hから出力されるデータを感知増幅してデータ入出力バッファ2690に伝達するか、データ入出力バッファ2690から出力されるデータをセグメント2640A〜2640Hに伝達するためのI/Oセンスアンプ部2680A、2680Bを備える。
また、セグメント2640Aは制御部2700から出力されるアドレスをデコーディングしてセル領域2650に出力するためのローアドレスデコーダ部2660と、カラムアドレスを入力されてセル領域2650に出力するためのカラムアドレスデコーダ部2670とを備える。
図26に示すメモリ装置は、容量が256Mbの場合を示しているが、4個のバンクから構成される場合、1つのバンクには64Mbの単位セルが構成され、1つのバンクは計8個のセグメントがから構成され、1つのセグメントは8Mbから構成される。
セグメントごとに備えられるセルブロック2650は、9個の単位セルブロック2710〜2790から構成され、1つの単位セルブロックは256個のワードラインと4K（4×1024）個のビットラインを備え、256×4Kビットの単位セルを備える。
制御部2700は9個の単位セルブロック2710〜2790に対する論理的セルブロックアドレスを物理的セルブロックアドレスに変換するためのタグブロック2830と、256個の予備ワードライン情報を格納するための予備セルブロックテーブル2810と、タグブロック2830及び予備セルブロックテーブル2810を制御するためのタグ制御部2820とを備える。
セル領域2650では入力されるセルブロックアドレスに対応する単位セルブロックよりさらに1つを備えるため、入力されるセルブロックアドレスは論理的セルブロックアドレスに認識し、制御部2700のタグブロック2830で論理的セルブロックアドレスを物理的セルブロックアドレスに変換する動作が行なわれる。また、制御部2700では入力されるローアドレスにより選択された1つのワードラインに対応する予備ワードラインがどの単位セルブロックに指定されたかを探索する動作を行う。
また、セル領域2650に備えられた9個の単位セルブロック（例えば、2710）は各々ローカルビットラインセンスアンプ部2712A、2712Bを備えるが、1つの単位セルブロックは選択されたワードラインに対応するK個のデータのうち一部は一方に備えられたローカルビットラインセンスアンプ部2712Aで感知増幅し、残りのデータは他方に備えられたローカルビットラインセンスアンプ部2712Bで感知増幅する構造から構成される。（図10参照）
また、セル領域2650は9個の単位セルブロック2710〜2790のうちの選択された1つの単位セルブロックに備えられたローカルビットラインセンスアンプ部から出力されるデータをラッチするための第1及び第2グローバルビットラインセンスアンプ部2705A、2705Bと、第1及び第2グローバルビットラインセンスアンプ部2705A、2705Bと9個の単位セルブロック2710〜2790間のデータの移動のためのグローバルビットライン2702と、グローバルビットライン2702と9個の単位セルブロック2710〜2790を接続するための5個のグローバルビットライン接続部2718〜2758とを備えている。（図9参照）
第1及び第2グローバルビットラインセンスアンプ部2705A、2705Bは、基本的にローカルビットラインセンスアンプとセンスアンプを備え、ローカルビットラインセンスアンプ部から出力されるデータをラッチし、グローバルビットラインを介して伝達されることによって、弱まるデータ信号を増幅する役割をする。
図27は互いに異なる単位セルブロックでデータを交互にアクセスする場合、インターリーブモードにおける動作を示すタイミングチャートである。図28は1つの単位セルブロックでデータを連続的にリードする場合の動作を示すタイミングチャートであり、図29は1つの単位セルブロックにデータを連続的にライトする場合の動作を示すタイミングチャートである。
まず、図27を参照して本実施の形態に係るメモリ装置のインターリーブモードでのリード動作を説明する。
1つの命令語に対応して入力されるローアドレスは、バンク及びセグメントと、1つのセグメント内で1つの単位セルブロックを指定するためのセルブロックアドレスと、選択されたセルブロック内で1つのワードラインを選択するためのローカルアドレスとを含む。また、1つの単位セルブロックに備えられた4K個のビットラインのうちの1つを選択するためのカラムアドレスも命令語に対応して入力される。
最初のタイミングt0で、第1リード命令語RD0に対応する論理的セルブロックアドレスを物理的セルブロックアドレスに変換し、変換された物理的セルブロックアドレスにより第1単位セルブロックBL0が選択される。
次いで、第1リード命令語RD0に対応するローカルアドレスにより第1単位セルブロックBL0のワードラインWL0がアクティブにされる。アクティブにされたワードラインWL0に対応する4Kビットの単位セルに格納された4Kビットのデータが第1単位セルブロックBL0に備えられたローカルビットラインセンスアンプ部2712A、2712Bにより感知増幅される。
感知増幅された4Kビットのデータは、グローバルビットライン2707を介して第1及び第2グローバルビットラインセンスアンプ部2705A、2705Bに移動してラッチされる。次いで、第1及び第2グローバルビットラインセンスアンプ部2705A、2705Bにラッチされた4Kビットのデータのうち第1リード命令語RD0に対応するカラムアドレスにより選択された1つのデータD0がI/Oセンスアンプ部2680Aに出力される。ここで、実際にデータD0がメモリ装置の外部に出力されるタイミングは2番目のタイミングt1である。
次いで、2番目のタイミングt1で第1リード命令語RD0に対応して第1及び第2グローバルビットラインセンスアンプ部2705A、2705Bにラッチされた4Kビットのデータは第1単位セルブロックBL0のワードラインWL0に対応する4Kビットの単位セルに移動して再格納される。
一方、第1リード命令語RD0に対応してデータの再格納動作が行なわれる間に、第2リード命令語RD1に対応して選択された第2単位セルブロックBL1のワードラインWL0がアクティブにされ、アクティブにされたワードラインWL0に対応する4Kビットのデータが第2単位セルブロックBL1に備えられたローカルビットラインセンスアンプ部2722A、2722Bにより感知増幅される。
次いで、第2リード命令語RD1に対応して感知増幅された4Kビットのデータは、グローバルビットライン2707を介して第1及び第2グローバルビットラインセンスアンプ部2705A、2705Bに移動してラッチされる。
次いで、第1及び第2グローバルビットラインセンスアンプ部2705A、2705Bにラッチされた4Kビットのデータのうち第2リード命令語RD1に対応するカラムアドレスにより選択された1つのデータD1がI/Oセンスアンプ部2680Aに出力される。ここで、実際にデータD1がメモリ装置の外部に出力されるタイミングは3番目のタイミングt2である。
次いで、3番目のタイミングt2で第2リード命令語RD0に対応して第1及び第2グローバルビットラインセンスアンプ部2705A、2705Bにラッチされた4Kビットのデータは第2単位セルブロックBL1のワードラインWL0に対応する4Kビットの単位セルに移動して再格納される。
従って、本実施の形態に係るメモリ装置は、第1単位セルブロックBL0と第2基本セルブロックBL1にデータが交互にアクセスされる場合は、1つの単位セルブロックでデータを再格納する間に他の単位セルブロックでは感知増幅動作を行なう。
このように、単位セルブロックの間で交互にデータがリードされる場合は、インターリビングモードで動作することによって、データの再格納時間だけデータリード時間を短縮することができ、高速でデータアクセスが可能になる。図25に示す単位セルブロック間のインターリビングによるローサイクルタイムとは、1回の命令語の入力でワードラインがアクティブにされた後、次の命令語に対応するワードラインがアクティブにされる時間をいう。
また、単位セルブロック間に交互にデータがライトされる動作は、第1及び第2グローバルビットラインセンスアンプ部2705A、2705Bにラッチされた4Kビットのデータのうち、ライト命令語に対応して選択されたデータを、ライト命令語に対応して入力された入力データでオーバーライトする動作を除いては、リード時の動作と同様であるため、省略する。
次いで、図28を参照して1つの単位セルブロックに連続的にデータをリードする場合の動作を説明する。
図28に示すように、計8回のリード命令語RD0〜RD7が入力されることを仮定して、各々のリード命令語に表示された括弧の中の内容は、データがリードされる単位セルブロックのワードラインを表す。8回のリード命令語RD0〜RD7に対応するワードラインの予備ワードラインは、第2単位セルブロックBL1にあると仮定する。
最初のタイミングt0で、入力された第1リード命令語RD0に対応する論理的セルブロックアドレスを物理的セルブロックアドレスに変換する。各タイミングにおいて、斜線部分は論理的セルブロックアドレスを物理的セルブロックアドレスに変換する区間を表す。ここでは、アドレス変換された物理的セルブロックアドレスにより選択される単位セルブロックは、論理的セルブロックアドレスにより選択される単位セルブロックと同様であると仮定する。
第1リード命令語RD0に対応して変換された物理的セルブロックアドレスによって第1単位セルブロックBL0のワードラインWL0がアクティブにされる。次いで、アクティブにされたワードラインWL0に対応する4Kビットの単位セルに格納されたデータが第1単位セルブロックBL0に備えられたローカルセンスアンプ部により感知増幅される。
次いで、ローカルセンスアンプ部により感知増幅された4Kビットのデータは、グローバルビットライン2707を介して、第1及び第2グローバルビットラインセンスアンプ部2705A、2705Bに移動してラッチされる。第1及び第2グローバルセンスアンプ部2705A、2705Bにラッチされた4Kビットのデータのうち、第1リード命令語CD0に対応して入力されたカラムアドレスにより選択された1つのデータD0がI/Oセンスアンプ2680Aに出力される。この場合、I/Oセンスアンプ部2680A、データ入出力バッファ2690などを介してメモリ装置の外部にデータD0が実際出力される区間は、2番目のタイミングt1である。
また、最初タイミングt0でワードラインWL0の予備ワードラインが第2単位セルブロックBL1のワードラインWL0であることを感知する。
次いで、2番目のタイミングt1で第1単位セルブロックBL0に備えられたローカルビットラインセンスアンプ部とビットラインを強制プリチャージさせて、第1リード命令語RD0に対応して感知増幅されて第1単位セルブロックBL0のローカルビットラインセンスアンプ部に格納された4Kビットのデータを除去する。
次いで、第2リード命令語RD1に対応するアドレスに従って、第1単位セルブロックBL0のワードラインWL1をアクティブにさせる。次いで、アクティブにされたワードラインWL1に対応する4Kビットの単位セルに格納されたデータが第1単位セルブロックBL0に備えられたローカルビットラインセンスアンプ部により感知増幅される。
一方、このタイミングt1で第1及び第2グローバルセンスアンプ部2705A、2705Bにラッチされた4Kビットのデータ、即ち第1リード命令語RD0により再格納される4KビットのデータはワードラインWL0の予備ワードラインに指定された第2基本セルブロックBL1のワードラインWL0に対応する4Kビットの単位セルに移動して再格納される。データの移動はグローバルビットライン2707を介して移動し、図28に示す「intw0」は上記の過程を表している
すなわち、第2リード命令語RD1に対応する4Kビットのデータが第1単位セルブロックBL0で感知増幅される間に第1リード命令語RD0に対応して第1及び第2グローバルビットラインセンスアンプ部275A、2705Bにラッチされた4Kビットのデータは、第2単位セルブロックBL1のローカルビットラインセンスアンプ部に移動し、ワードラインWL0に対応する4Kビットの単位セルに再格納される。
また、この時から第2単位セルブロックBL1のワードラインWL0が論理的な第1単位セルブロックBL0になり、第1基本セルブロックBL0のワードラインWL0はワードラインWL0の予備ワードラインに指定される。これに関する情報が予備セルブロックテーブル2810とタグブロック2830に各々アップデートされ、図26の図面符号「EBT＿UP1」がこの場合のアップデート動作を示す。
次いで、第2リード命令語RD1に対応して感知増幅された4Kビットのデータが第1及び第2グローバルビットラインセンスアンプ部2705A、2705Bに移動してラッチされ、ラッチされたデータのうち第2リード命令語RD1に対応して入力されたカラムアドレスにより選択されたデータD1がI/Oセンスアンプ2690に出力される。この場合もI/Oセンスアンプ、出力バッファなどを介してメモリ装置の外部にデータD1が実際出力される区間は、3番目のタイミングt2である。
次いで、3番目のタイミングt2で第3リード命令語RD2に対応する第1単位セルブロックBL0に対応するワードラインWL2をアクティブにさせ、アクティブにされたワードラインWL2に対応する4Kビットのデータを感知増幅した後、第1及び第2グローバルビットラインセンスアンプ部2705A、2705Bに移動してラッチする。
一方、第2リード命令語RD1に対する再格納動作が第2単位セルブロックBL1のワードラインWL1に対応する4Kビットの単位セルで行なわれ、図28に示す「intw1」は上記の過程を表している。この場合も予備セルブロックテーブル2810及びタグテーブル2830をアップデートするようになり、図26の「EBT＿UP2」はこの場合のアップデート過程を表す。
4番目のタイミングt3で第3リード命令語RD2に対する再格納動作は、第2単位セルブロックBL1のワードラインWL0に対応する4Kビットの単位セルで行なわれ、「intw2」は上記の過程を表している。この場合も各々のタイミングで予備セルブロックテーブル2810及びタグブロック2830をアップデートするようになり「EBT＿UP3」はこの場合のアップデータ過程を表す。
一方、第4リード命令語RD3に対応する第1単位セルブロックBL0のワードラインWL3をアクティブにさせ、アクティブにされたワードラインWL3に対応する4Kビットのデータを感知増幅する。
次いで、5番目のタイミングt4で第4リード命令語RD3に対する再格納動作は、データをワードラインWL3の予備ワードラインがある第2単位セルブロックBL1に移動させず、第1単位セルブロックBL0のワードラインWL3に対応する4Kビットの単位セルで行う。
これは次の命令語である第5リード命令語RD4により動作する単位セルブロックが第2単位セルブロックBL1であり、以前命令語である第4リード命令語RD3により動作されている単位セルブロックが第1単位セルブロックBL0であるため、5番目のタイミングt4で第5リード命令語RD4に対応するワードラインWL0をすぐアクティブにさせることができるためである。従って、この場合にはワードラインWL3の予備ワードラインが変更できないため、予備セルブロックテーブル2730をアップデートする必要がなく、これを表すのが「EBT＿UPN」である。
また、第5及び第6リード命令語RD4〜RD5が各々のタイミングt4、t5に入力されると、前述したように最初のタイミングでリード命令語に対応する4Kビットのデータを感知増幅して、グローバルビットラインセンスアンプにラッチさせ、ラッチされた4Kのデータのうちの選択された1つのデータを出力させる。次いで、2番目のタイミングではアクティブにされたワードラインの予備ワードラインが指定された単位セルブロックにデータを移動させて再格納動作を行う。
次いで、第7及び第8リード命令語RD6、RD7がタイミングt6、t7に各々入力されると、インターリーブモードで動作するようになる。
命令語の実行区間を表す点線部分は、実際入力されたリード命令語に従う動作が行なわれるが、内部的に該当するデータは予備ワードラインが指定された単位セルブロックに移動して再格納され、これによって予備セルブロックテーブル2810及びタグブロック2830がアップデートされる区間である。「EBT＿UP1〜EBT＿UP5」はタグブロックがアップデートされることを表す信号であり、「EBT＿UPN1〜EBT＿UPN2」は予備タグテーブルがアップデートされないことを表す信号である。
また、斜線で表している「X」区間は、論理的セルブロックアドレスを物理的セルブロックアドレスに変換する動作とともに、同じ単位セルブロックに連続してデータをリードすることによって、以前命令語によって増幅されて単位セルブロックのローカルビットラインセンスアンプ部にラッチされたデータを強制プリチャージさせる時間を表す。
結論的に、本実施の形態に係るメモリ装置は、同じ単位セルブロックに連続的にデータをリードする場合に、最初のタイミングで入力されたリード命令語に対応するデータを増幅させた後、グローバルビットラインセンスアンプ部に移動させてラッチさせ、2番目のタイミングでリード命令語によりアクティブにされたワードラインの予備ワードラインが指定された単位セルブロックにグローバルビットラインセンスアンプ部にラッチされていたデータを移動して再格納する。
従って、連続して同じ単位セルブロックにデータをリードする場合にも、データの再格納動作に関係なく、次に実行されるリード命令語を入力されることができ、高速でデータをリードさせることができる。
次いで、図29を参照して1つの単位セルブロックでデータを連続的にライトする場合の動作を説明する。
最初のタイミングt0で第1ライト命令語WR0に対応して入力された論理的セルブロックアドレスを物理的セルブロックアドレスに変換させて、第2単位セルブロックBL1のワードラインWL0をアクティブにさせる。
ここで、第1ライト命令語WR0に対応して入力されたセルブロックアドレスは、論理的第1単位セルブロックBL0のワードラインWL0を選択するが、論理的第1単位セルブロックBL0のワードラインWL0に対応する実際のデータは、物理的な第2単位セルブロックBL1のワードラインWL0に対応する単位セルに格納されていることを表す。図29に示す「命令語の実行区間」にはライト命令語に対応して入力されるセルブロックアドレスの変換動作により入力される論理的な単位セルブロックのワードラインに関する情報と変換後に選択される物理的な単位セルブロックのワードラインが表示されている。
次いで、アクティブにされるワードラインWL0に対応する4Kビットのデータを感知増幅し、第1及び第2グローバルビットラインセンスアンプ部2705A、2705Bに移動させてラッチさせる。
次いで、第1及び第2グローバルビットラインセンスアンプ部2705A、2705Bにラッチされた4Kビットのデータのうち、第1ライト命令語WR0に対応して入力されたカラムアドレスにより選択されたデータを除去し、外部から第1ライト命令語WR0に対応して入力された入力データD0を除去されたデータの代りにラッチさせる。
2番目のタイミングt1で第2単位セルブロックBL0のワードラインWL0に対応する4Kビットの単位セルに第1ライト命令語WR0により感知増幅された4Kビットのデータを再格納させる。従って、データを感知増幅してラッチした後に、ラッチされたデータのうちの1つを外部から入力されたデータに交換する動作のみを除いては、リード命令語動作と同様の方式でライト動作が行なわれる。
一方、このタイミングt1に第2ライト命令語WR1に対応して論理的セルブロックアドレスを物理的セルブロックアドレスに変換させ、変換された物理的セルブロックアドレスによって第3単位セルブロックBL2のワードラインWL1をアクティブにさせる。次いで、アクティブにされたワードラインWL1に対応する4Kビットのデータを感知増幅し、第1及び第2グローバルビットラインセンスアンプ部2705A、2705Bにラッチさせる。
次いで、第2ライト命令語WR1に対応して入力されたカラムアドレスにより選択された1つのデータを除去し、外部から第2ライト命令語WR1に対応して入力された入力データD1を除去されたデータの代りにラッチさせる。
3番目のタイミングt2で第2ライト命令語WR1に対応して第1及び第2グローバルビットラインセンスアンプ部2705A、2705Bにラッチされた4Kビットのデータを第3単位セルブロックBL2のワードラインWL1に該当する4Kビットの単位セルに再格納させる。
その一方で、第3ライト命令語WR2に対応して第2単位セルブロックBL1のワードラインWL2をアクティブにさせる。次いで、アクティブにされたワードラインWL2に対応する4Kビットのデータを感知増幅し、第1及び第2グローバルビットラインセンスアンプ部2705A、2705Bにラッチさせる。
次いで、第3ライト命令語WR2に対応して入力されたカラムアドレスにより選択された1つのデータを除去し、外部から第3ライト命令語WR2に対応して入力された入力データD0を除去されたデータの代りにラッチさせる。
4番目のタイミングt3で第3ライト命令語WR2に対応して第1及び第2グローバルビットラインセンスアンプ部2705A、2705Bにラッチされた4Kビットのデータは、第2単位セルブロックBL1に格納されず、ワードラインWL2の予備ワードラインに指定された第1単位セルブロックBL0のワードラインWL2に対応する4Kビットの単位セルに再格納される。図29に示す「intw0」は上記の過程を表している。
この場合、ワードラインWL2の予備ワードラインが第1単位セルブロックBL0のワードラインWL2から第2単位セルブロックBL1のワードラインWL2に変わり、これに関する情報が予備セルブロックテーブル2810にアップデートされる。また、論理的セルブロックアドレスに関する情報が変わっているので、タグブロック2830もアップデートされる。これを表しているのが「EBT＿UP1」である。
これからはワードラインWL2の予備ワードラインは、第2単位セルブロックBL0のワードラインWL2になる。また、これまでは第2単位セルブロックBL1のワードラインWL2が論理的セルブロックアドレス「BL0」のワードラインWL2であったが、これからは第1単位セルブロックBL0のワードラインWL2が論理的セルブロックアドレス「BL0」のワードラインWL2を表す。
以降、第4ライト命令語WR3に対する動作は、前述した第1ライト命令語WR0に対する動作と同様に行なわれる。
次いで、第5ライト命令語WR4と、第6ライト命令語WR5が行なわれる場合も連続して第1単位セルブロックBL0にデータをライトしなければならないため、前記のような動作によって6番目のタイミングt5で第5ライト命令語WR4に対応してラッチされた4KビットのデータがワードラインWL0の予備ワードラインが指定された第2単位セルブロックBL1のワードラインWL0に対応する4Kビットの単位セルに再格納される。図27に示す「intw1」は上記の過程を表している。
図29に示す命令語の実行区間における点線部分は、次に実行されるライト命令語が同じ単位セルブロックにデータをライトするため、以前命令語に対応するデータが予備ワードラインが指定された単位セルブロックに移動して再格納動作が起きる区間を表す。
結論的に本実施に形態に係るメモリ装置は、互いに異なる単位セルブロックでデータをライトする場合は、インターリビング方法を用いてデータをライトし、連続して同じ単位セルブロックでデータをライトする場合は、予備ワードラインが指定された単位セルブロックにデータが移動して再格納動作が行なわれる。これは入力されるセルブロックアドレスに対応する単位セルブロックより1つの単位セルブロックをさらに追加して256個の予備ワードラインを備えているため、可能である。
従って、データをライトする動作によって、データを再格納する時間に関係なく、次のライト命令語を行なうことができるので、高速でデータをライトすることができる。
また、1つの単位セルブロックに連続してデータがライトされても、互いに異なる単位セルブロックにデータが交互にライトされても、データがライトされるパターンに関係なく常にデータが再格納される時間だけ短縮され、高速データライトが可能になる。
図30は、図27のメモリ装置で図26に示す順にリード命令語RD0〜RD7が入力される場合のシミュレーションタイミングチャートである。
図30を参照して説明すると、リード命令語RD0〜RD2、RD4〜RD5が実行される場合は、次のリード命令語が連続してセルブロックをリードするため、リードされたデータの再格納動作は、予備ワードラインが指定された単位セルブロックで行なわれ、計5回のデータの移動及び再格納動作（図30の「intW」）が起きる。また、リード命令語RD3、RD6、RD7が実行される場合は、次のリード命令語が他の単位セルブロックをアクセスするため、選択された1つの単位セルブロックでリードされたデータの再格納動作（図30の「act」）が起きることが分かる。
図31は、図26に示すグローバルビットライン接続部610〜650を制御するための信号（例えば、GBIS12）を生成するための回路図の一例である。
図31に示す部分はグローバルビットライン接続部610〜650（図10の73＿1〜73＿3参照）を制御するための回路であって、第1ノアゲートNOR1で命令語により選択されたワードラインに対応するデータの感知増幅のための信号pcg-Act[2n]、pcg-Act[2n+1]を入力されて、第2ノアゲートNOR2で連続して同じ単位セルブロックをアクセスする場合、移動して再格納しなさいという信号intW[2n]、intW[2n+1]を入力されてグローバルビットライン接続部を制御する信号GBISを出力する。τ1、τ2、τ3は各々遅延素子Delay1〜Delay3で遅延される時間である。
図32は、図31に示す回路図で生成される信号によって、本発明のメモリ装置が動作することを示すタイミングチャートである。
図32における斜線部分は、各タイミングごとに論理的セルブロックアドレスを物理的セルブロックアドレスに変換する時間を表す。図32に示す遅延時間τ1、τ2、τ3は、図31に示す遅延Delay1〜Delay3によって決定される。
図32において、「LSA＿EN」はローカルビットラインセンスアンプのイネーブル信号、「BIS」はローカルビットライン接続部のイネーブル信号、「GBIS」はグローバルビットラインセンスアンプのイネーブル信号、「GSA＿EN」はグローバルビットラインセンスアンプのイネーブル信号である。
また、「△」は第1命令語によりアクティブにされたワードラインを次に実行される第2命令語が同じ単位セルブロックをアクセスする場合、強制的に非アクティブにし、第1命令語により感知増幅されたデータを強制プリチャージさせることを表し、「intW」は第1命令語に対応するワードラインの予備ワードラインが指定された単位セルブロックにデータを移動させて再格納することを表す。図30に示すように、本発明のメモリ装置においてセルブロックアドレスの変換時間と強制プリチャージ時間は、1タイミングにおいて全体のおよそ40%を占めることが分かる。
前述したように、本発明の思想を具現するには、従来のメモリ装置構造で1つのセル領域当たり1つの単位セルブロックを追加し、予備セルブロックテーブルとタグブロックなどを追加に備えなければならない。また、グローバルビットラインセンスアンプとグローバルビットラインを追加に備えなければならないため、通常のメモリ装置より追加の面積が必要である。
しかし、上記の構造を追加することによって、メモリ装置の動作速度は再格納する時間だけ減少し、従来のメモリ装置より高速でデータをアクセスすることができる。
従来技術によってメモリ装置のローサイクルタイムをTrcとしたら、本発明に係るメモリ装置のローサイクルタイムは、MAX[0.5×（tBAT、+tRP+tRC）、tINTW]に決定される。すなわち、「0.5×（tBAT、+tRP+tRC）」と「tINTW」のうち、より長い時間がローサイクルタイムである。
ここで、「tBAT」はセルブロックアドレスの変換時間、「tRP」はプリチャージタイム、「tRC」は従来のローサイクルタイム、「tINTW」は内部的にラッチされたデータが、予備ワードラインの指定された単位セルブロックに移動して再格納する時間を表す。
ここで、「tRP」は本発明の思想を具現するために、1つの命令語が行なわれる度に行なう強制プリチャージ動作にかかる時間であって、連続して同じセルブロックをアクセスする場合、次のデータをすぐアクセスするために以前に感知増幅されて、ローカルビットラインセンスアンプにラッチされたデータを除去するにあたって、ローカルビットラインセンスアンプをディスエーブルにさせ、ローカルビットラインをプリチャージさせる時間をいう。
本発明に係るメモリ装置のローサイクルタイムは、「0.5×（tBAT、+tRP+tRC）」と「tINTW」のうち、より長い時間で決定されるが、通常、「0.5×（tBAT、+tRP+tRC）」時間が「tINTW」時間よりは長い時間がかかるため、ローサイクルタイムは「0.5×（tBAT、+tRP+tRC）」に決定される。
メモリ装置のローサイクルタイムが「0.5×（tBAT+tRP+tRC）」であれば、論理的セルブロックアドレスを物理的セルブロックアドレスに変換する時間と強制プリチャージする時間が追加されてもデータを再格納するだけ減少されておよそ30〜40%のローサイクルタイミングが低減されるという効果が期待できる。（図28及び図29に示す本発明と図3及び図4に示す従来技術によるローサイクルタイム参照）
例えば、命令語1つが行なわれるタイミングを15nとしたら、従来は2回のタイミング、すなわち30nが1ローサイクルタイムであった。しかし、本発明ではセルブロックアドレス変換時間に3n、強制プリチャージ時間に3nがさらにかかるとしても1回のタイミング15nに6nがプラスされた、21nがローサイクルタイムになる。
一方、前述した実施の形態によりメモリ装置は、次の命令語の実行時にアクセスされる単位セルブロックが以前の命令語によりアクセスされた単位セルブロックと同じ場合にのみデータを移動させ、データの移動時にのみタグをアップデートする方法を使用した。
ところが、本発明の思想を具現するにあたって、現在アクセスされる単位セルブロックのワードラインをアクティブにさせると同時に、選択されたワードラインの予備ワードラインが備えられた単位セルブロックにデータを常に移動させて再格納させる方法を用いることができる。この場合は、常に2ケ所の単位セルブロックに同じデータが格納され、実際のデータが格納されたセルブロックはタグブロックにより決定される。この場合は、命令語を実行する度に単位セルブロックで感知増幅されたデータがグローバルビットラインセンスアンプ部にラッチされると、単位セルブロックのローカルビットラインセンスアンプ部にラッチされたデータは強制プリチャージするように具現する。
また、前述した実施の形態では命令語が実行される最初のタイミングであるデータ感知増幅の後、ラッチ時にデータを外部に出力するか、データを入力されるようにしたが、命令語が実行される2番目のタイミングであるデータの再格納動作時に命令語に対応してデータを外部に出力するか、入力されるようにメモリ装置を具現できる。
上記の方法は、メモリ装置を設計する方法によって、適切に選択できるし、どの方法でメモリ装置を具現してもデータを再格納する時間に拘らず、データを高速でアクセスできるようになる。
前述した実施の形態によるメモリ装置は、データの再格納時間だけデータのアクセス時間が短縮され、高速動作が可能であるが、従来のメモリ装置にはなかった論理的セルブロックアドレスを物理的セルブロックアドレスに変換する時間tBAT及び強制プリチャージ時間tRPがローサイクルタイムに追加された。
本発明では、より高速でデータをアクセスするために、図26に示すメモリ装置で強制プリチャージ時間tRPとセルブロックアドレスを変換する時間tBATだけ短縮したローサイクルタイムを有するメモリ装置を提案する。
図33は、図26のメモリ装置で強制プリチャージ時間tRPとセルブロックアドレスを変換する時間tBATだけ短縮したローサイクルタイムを有するメモリ装置を示すブロック構成図である。
図33を参照して説明すると、本発明のメモリ装置は制御部3380で命令語CDを直接入力される一方、命令語CDをセルブロックアドレスの変換時間tBAT及び強制プリチャージ時間tRPだけ遅延させた、遅延部3382から出力される遅延された第2命令語CD＿Dを生成する。制御部3380は命令語CDで論理的セルブロックアドレスを物理的セルブロックアドレスに変換する動作と強制プリチャージ動作を行ない、遅延された命令語CD＿Dではデータアクセスに必要な残りの動作を行なうようにセル領域3320を制御する。
図34は、図33に示すメモリ装置をより具体的に示すブロック構成図である。
図34を参照して説明すると、本発明のメモリ装置は各々256個のワードラインを有し、入力されるローアドレスに対応するように備えられた8個の単位セルブロックに、追加に256個のワードラインをさらに有するために追加の単位セルブロックをさらに含んで、8+1個の単位セルブロックから構成されたセル領域3320と、9個の単位セルブロックのうちの選択された第1単位セルブロックからアクセスされるデータが第1単位セルブロックまたは第1単位セル以外の他の単位セルブロックに再格納されるように制御するデータアクセス制御部3410と、現在実行される第1命令語に対応するデータアクセスのうち、次に実行される第2命令語に対応するセルブロックアドレスの変換動作と第1命令語に対応するビットラインに対する強制プリチャージ動作が行なわれるようにデータアクセス制御部3410を制御する命令語制御部3420とを備える。
命令語制御部3420は、前記第1命令語に対応して入力されたローアドレスで論理的セルブロックアドレスを感知して、9個の単位セルブロックのうちの1つを選択するための物理的セルブロックアドレスに変換するセルブロックアドレス変換部3430と、第1命令語により感知増幅にされて単位セルブロックに備えられたローカルビットラインセンスアンプ部にラッチされたデータを強制プリチャージさせるための強制プリチャージ制御部3440と、第1命令語に対応して感知増幅されたデータがデータラッチ部3470によりラッチされた後に第1命令語に対応する強制プリチャージ動作が行なわれるように強制プリチャージ制御部3440を制御する命令語タイミング制御部3450とを備える。
命令語タイミング制御部3450は、第1命令語に対応する強制プリチャージ動作及び第2命令語に対応するセルブロックアドレスの変換動作を行なう時間tRP+tBATだけ第2命令語を遅延させて出力するための遅延部3382を備え、第2命令語に対応するデータの感知増幅動作は遅延部3382により遅延された第2命令語により行なわれるようにデータアクセス制御部3410とを制御する。
図35は、図34に示すメモリ装置が連続的にリード命令語を行なうことを示す動作タイミングチャートである。以下、図33ないし図35を参照してメモリ装置の動作を説明する。
まず、入力された第1リード命令語RD0に対応する論理的セルブロックアドレスを物理的セルブロックアドレスに変換し、強制プリチャージ動作を行う。この場合、強制プリチャージ動作は以前命令語に対応してアクセスされる単位セルブロックと現在実行中の第1リード命令語RD0に対してアクセスされる単位セルブロックとが同じであれば、以前リード命令語に対する再格納動作を行なわず、強制的にプリチャージさせる動作である。しかし、このようにメモリ装置の最初のリード動作では以前命令がないため、実際は強制プリチャージ動作は起こらない。
従って、本発明のメモリ装置は最初の命令語を行なう場合、セルブロックアドレスの変換時間tBAT及び強制プリチャージ時間tRPだけのレイテンシ（図35の「X」区間）を有する。
一方、命令語タイミング制御部3450は第1リード命令語RD0をセルブロックアドレスの変換時間tBAT及び強制プリチャージ時間tRPだけ遅延させた、遅延された第1命令語RD0＿Dを遅延部3382を介して生成する。
次いで、最初のタイミングt0において命令語タイミング制御部3450で生成された遅延された第1命令語RD0＿Dに対応する第1単位セルブロックBL0のワードラインWL0がアクティブにされるようにデータアクセス制御部3410を制御する。次いで、アクティブにされたワードラインWL0に対応する4Kビットのデータがローカルビットラインセンスアンプにより感知増幅される。
次いで、感知増幅された4Kビットのデータは、データラッチ部3470に移動してラッチされる。次いで、ラッチされる4Kビットのデータのうち第1リード命令語CD0に対応して入力されたカラムアドレスにより選択された1つのデータD0がI/Oセンスアンプ部（図26の2680A参照）に出力される。ここでも、前述したように出力データD0は2番目のタイミングt0に入出力バッファなどを介してメモリ装置の外部に出力される。
一方、最初のタイミングt0中の命令語制御部3380は、第2リード命令語RD1を入力されて、それに対応する論理的セルブロックアドレスを物理的セルブロックアドレスに変換する。次いで、命令語制御部3380は第1リード命令語RD0と第2リード命令語RD1によりデータがアクセスされる単位セルブロックを比較する。ここで、第1リード命令語RD0と第2リード命令語RD1によりデータがリードされる単位セルブロックが同じであるため、第1リード命令語RD1に対応して感知増幅されて第1単位セルブロックBL0のローカルビットラインセンスアンプ部にラッチされた4Kビットのデータを強制プリチャージさせる。（図35の「Y」区間）
また、「Y」区間で命令語タイミング制御部は第2リード命令語RD1をセルブロックアドレスの変換時間tBAT及び強制プリチャージ時間tRPだけ遅延させた、遅延された第2命令語RD1＿Dを生成する。
次いで、2番目のタイミングt1で遅延された第2リード命令語RD1＿Dに対応して第1単位セルブロックBL0のワードラインWL1がアクティブにされる。次いで、アクティブにされたワードラインWL1に対応する4Kビットのデータがローカルビットラインセンスアンプにより感知増幅されて、データラッチ部3470に移動してラッチされる。次いで、データラッチ部3470にラッチされた4Kビットのデータのうち第2リード命令語RD1に対応して入力されたカラムアドレスにより選択されたデータD1がI/Oセンスアンプ部に出力される。
一方、このタイミングt1で第1リード命令語に対応してアクティブにされるワードラインWL0の予備ワードラインに指定された第2単位セルブロックBL1のワードラインWL0がアクティブにされ、データラッチ部3470にラッチされたデータは第2単位セルブロックBL1のワードラインWL0に対応する4Kビットの単位セルに移動して再格納される。この動作に対する部分が「intW0」である。
次いで、2番目のタイミングt1中に第3リード命令語RD2が命令語制御部3380に入力されてそれに対応する論理的セルブロックアドレスを物理的セルブロックアドレスに変換する。次いで、命令語制御部3420は第2命令語RD1と第3命令語RD2によりデータがアクセスされる単位セルブロックを比較する。ここで、第2リード命令語RD1と第3リード命令語RD2によりデータがアクセスされる単位セルブロックが同じであるため、第2リード命令語RD1に対応して感知増幅されて第1単位セルブロックのローカルビットラインセンスアンプにラッチされた4Kビットのデータを強制プリチャージさせる。（図35の「Z」区間）
また、「Z」区間で命令語タイミング制御部3450は、第3リード命令語RD2をセルブロックアドレスの変換時間tBAT及び強制プリチャージ時間tRPだけ遅延させた、遅延される第3命令語RD2＿Dを生成する。
3番目のタイミングt2で遅延部3382を経てセルブロックアドレスの変換時間tBAT及び強制プリチャージ時間tRPだけ遅延された第3命令語RD2＿Dにより第1単位セルブロックBL0のワードラインWL2がアクティブにされる。
次いで、アクティブにされたワードラインWL2に対応する4Kビットのデータが感知増幅され、データラッチ部3470に移動してラッチされる。次いで、データラッチ部3470にラッチされた4Kビットのデータのうち、第3リード命令語RD2に対応して入力されたカラムアドレスにより選択されたデータD2がI/Oセンスアンプ部に出力される。
一方、このタイミングt2で第2リード命令語RD1に対応してアクティブにされるワードラインWL1の予備ワードラインが指定された、第2単位セルブロックBL1のワードラインWL1がアクティブにされる。次いで、データラッチ部3470にラッチされたデータは第2単位セルブロックBL1のワードラインWL1に対応する4Kビットの単位セルに移動して再格納される。この動作に対する部分が「intW1」である。
前述したように、図34に示すメモリ装置の全体的な動作は図26に示すメモリ装置と同様であるが、セルブロックアドレスを変換して強制プリチャージ動作を行なうには直接入力されたリード命令語を用い、以降のワードラインのアクティブ化、単位セルデータの感知増幅、再格納などのデータアクセスに関する動作はセルブロックアドレスの変換時間tBAT及び強制プリチャージ時間tRPだけ遅延させた、遅延されたリード命令語RD＿Dを用いるという点で異なる。
これによって、メモリ装置の初期動作時、最初に実行されるリード命令語に対応するセルブロックアドレスの変換時間tBAT及び強制プリチャージ時間tRPだけのレイテンシ（図35の「X」）を有するようになるが、2番目に実行されるリード命令語からはローサイクルタイムがセルブロックアドレスの変換時間tBAT及び強制プリチャージ時間tRPだけ短縮するという効果を有する。
これは以前リード命令語に対応してデータを感知増幅する場合、次のリード命令語に該当するセルブロックアドレスの変換及び強制プリチャージ動作を行なうので、全体的なローサイクルタイムに影響を与えないためである。
以上、図34に示すメモリ装置のリード命令語に対する動作について説明したが、ライト動作に関してはリード動作と全体的に同じであるため、これに対する説明は省略する。すなわち、ライト動作時にはデータラッチ部3470にラッチされたデータのうちの選択されたデータを外部に出力する動作の代りに、外部からライト命令語に対応して入力されたデータをデータラッチ部3470にラッチされたデータのうちの選択されたデータをオーバーライトする動作のみ異なる。
図36は、図34に示すメモリ装置の動作タイミング図であって、本発明のメモリ装置の動作を容易に理解するために、図18に示すメモリ装置の動作（図24参照）と比較して示す。
図36を参照して説明すると、第1命令語CD0を用いてa0区間でセルブロックアドレスの変換及び強制プリチャージ動作を行ない、b0区間で第1命令語CD0を「tRP+tBAT」時間だけ遅延された第1命令語CD0＿Dを用いてワードラインアクティブ及びアクティブにされたワードラインに対応するデータを感知増幅する。そして、b0区間中のa1区間に次に実行される第2命令語CD1を入力されてセルブロックアドレスを変換し、第1命令語に対応する強制プリチャージ動作を行なう。次いで、b1区間に第2命令語CD1を「tRP+tBAT」時間だけ遅延された第2命令語CD1＿Dを用いてワードラインのアクティブ化及びアクティブにされたワードラインに対応するデータを感知増幅する。
従って、図34に示すメモリ装置のローサイクルタイムは、MAX[0.5×tRC、tINTW]に決定される。この場合、「tRC」は従来のローサイクルタイムb0+b1であり、「tINTW」は実行される命令語に対応するワードラインの予備ワードラインがアクティブにされ、データラッチ部で予備ワードラインに指定された単位セルブロックにデータが移動して再格納される時間を表す。
図34に示すメモリ装置のローサイクルタイム（MAX[0.5×tRC、tINTW]）は前述したメモリ装置のローサイクルタイム（MAX[0.5×（tBAT、+tRP+tRC）、tINTW]）でセルブロックアドレスの変換時間を表す「tBAT」と、強制プリチャージタイムを表す「tRP」が除去された。
通常、「tINTW」よりは「tRP」がより長い時間であるため、実質的にローサイクルタイムは0.5×tRCになり、これによって図32に示すメモリ装置は、従来技術によるメモリ装置と対応して最大1/2までローサイクルタイムを低減できる。すなわち、図34に示すように、従来技術によるメモリ装置のローサイクルタイムは、b0+b1であったあ、本発明によるメモリ装置のローサイクルタイムは、b0になる。
本発明によりキャパシタを単位メモリ素子として用いるメモリ装置においては、必然的にデータのアクセス時間に多くの部分を占めていたデータの再格納時間に拘らず、高速でデータをアクセスできるメモリ装置を具現できるようになった。
尚、本発明は、本実施の形態に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
従来技術によるメモリ装置の概略的なブロック構成図である。 図1に示すビットラインセンスアンプ部及びセルブロックの一例を示す回路図である。 図1に示すメモリ装置において、1つのバンクに連続してデータをリードする場合のタイミングチャートである。 図1に示すメモリ装置において、バンク間のインターリビング動作を示すタイミングチャートである。 本発明に係るメモリ装置を示すブロック構成図である。 本発明の一実施の形態に係るメモリ装置内のセグメントを示す回路図である。 本発明に係るメモリ装置内のセグメントの他の一例を示すブロック図である。 本発明に係るメモリ装置において、第1セルブロックにデータが連続的にアクセスされる場合の動作タイミングを示す図である。 本発明に係るメモリ装置において、第1セルブロックと第2セルブロックに交互にデータがアクセスされる場合の動作タイミングを示す図である。 本発明の他の実施の形態に係るメモリ装置内のセグメントを示すブロック構成図である。 図10に示すメモリ装置のセル領域をより詳細に示す図である。 図11に示す単位セルブロックの一部分を示す回路図である。 図10に示すローカルビットラインセンスアンプ（LSA）とグローバルビットラインセンスアンプ（GSA）との間のデータの移動を示す図である。 図10に示すローカルビットラインセンスアンプ（LSA）とグローバルビットラインセンスアンプ（GSA）との間のデータの移動を示す図である。 図10に示すローカルビットラインセンスアンプ（LSA）とグローバルビットラインセンスアンプ（GSA）との間のデータの移動を示す図である。 図10に示すローカルビットラインセンスアンプ（LSA）とグローバルビットラインセンスアンプ（GSA）との間のデータの移動を示す図である。 本発明の他の実施の形態に係る図10のメモリ装置において、1つのグローバルビットラインセンスアンプ部のみを備えて、高速でデータのアクセスが可能になるようにセグメントが構成された本発明のメモリ装置のブロック構成図である。 図14に示すセル領域の一部分を示す回路図である。 本発明の他の実施の形態に係るメモリ装置内のセグメントを示すブロック構成図であって、入力されるアドレスに対応する単位セルブロックとデータを再格納するための余分の単位セルブロックを有するメモリ装置のブロック構成図である。 図16に示すメモリ装置の動作を示す図である。 本発明によって論理的セルブロックアドレスを物理的セルブロックアドレスに変換するためのタグブロックと、予備ワードラインに対する情報を格納している予備セルブロックテーブルを備えるメモリ装置のブロック構成図である。 図18に示す予備セルブロックテーブルのブロック構成図である。 図18に示すタグブロックを示すブロック構成図である。 図18に示す制御部の一部を示すブロック構成図である。 図19に示予備セルブロックテーブル及び図20に示す9個の単位タグテーブルの一例を示す回路図である。 図20に示す予備セルブロックテーブルの一例を示す回路図である。 図18に示す本発明によるメモリ装置の動作タイミング図である。 図18に示す本発明のメモリ装置におけるタグブロックに対する動作タイミング図である。 本発明の他の好ましい実施の形態によって具現したメモリ装置を示すブロック構成図である。 図26のメモリ装置において、互いに異なる単位セルブロックでデータを交互にアクセスする場合、インターリーブモードでの動作を示すタイミングチャートである。 図26のメモリ装置において、1つの単位セルブロックからデータを連続的にリードする場合の動作を示すタイミングチャートである。 図26のメモリ装置において、1つの単位セルブロックにデータを連続的にライトする場合の動作を示すタイミングチャートである。 図27のメモリ装置において、図28に示す順にリード命令語が入力される場合のシミュレーションタイミングチャートである。 図26に示すグローバルビットライン接続部を制御するための信号を生成するための回路図の一例である。 図31に示す回路図で生成される信号によって本発明のメモリ装置が動作することを示すタイミングチャートである。 図26のメモリ装置において、強制プリチャージ時間（tRP）とセルブロックアドレスを変換する時間（tBAT）だけ短縮したローサイクルタイムを有する本発明の他の実施の形態に係るメモリ装置内のセグメントを示すブロック構成図である。 図33に示すメモリ装置をより具体的に示すブロック構成図である。 図34に示すメモリ装置が連続的にリード命令語を行なうことをを示す動作タイミングチャートである。 図34に示すメモリ装置の動作を容易に理解するために図18に示すメモリ装置の動作と比較して示した動作タイミング図である。

Claims (78)

  1. グローバルビットラインと接続され、命令に対応してデータを出力するための少なくとも2つ以上のセルブロックと、
    2つのセルブロックとの間に位置し、各々のセルブロックとグローバルビットラインとを接続するか、分離するための少なくとも1つ以上のグローバルビットライン接続手段と、
    各セルブロックに格納されていたデータをグローバルビットラインに出力し、次の命令に対応するデータが同じセルブロックから出力されるか、それとも異なるセルブロックから出力されるかによって、元のセルブロックに格納するか、異なるセルブロックに格納するかを決定し、決定されたブロックにグローバルビットラインに出力されたデータを格納するための制御手段と、
    を備えることを特徴とするメモリ装置。
  2. 各セルブロックは、
    複数の単位セルを含み、データを出力する第1セルアレイと、
    第1セルアレイから出力されたデータを増幅し、増幅されたデータをグローバルビットラインに出力するための第1ビットラインセンスアンプブロックと、
    第1セルブロックと第1ビットラインセンスアンプブロックとを接続し、データが第1ビットラインセンスアンプブロックに感知されると、第1セルブロックと第1ビットラインセンスアンプブロックとを分離するための第1ビットラインセンスアンプ接続手段と
    を備えることを特徴とする請求項1に記載のメモリ装置。
  3. 各セルブロックは、
    グローバルビットラインから入力されたデータを増幅するための第2ビットラインセンスアンプブロックと、
    第1セルブロックと第2ビットラインセンスアンプブロックとを接続するか、分離するための第2ビットラインセンスアンプ接続手段と
    をさらに備えることを特徴とする請求項2に記載のメモリ装置。
  4. 命令に対応してグローバルビットラインに印加されたデータを仮ラッチするためのラッチ手段をさらに備えることを特徴とする請求項1に記載のメモリ装置。
  5. 前記制御手段は、
    前記ラッチ手段によりラッチされたデータを第1セルブロックに再格納し、実質的に連続的な次のタイミング区間に前記次の命令に対応して第1セルブロック、あるいは他のセルブロックで他のデータをリードすることを特徴とする請求項4に記載のメモリ装置。
  6. 前記制御手段は、
    前記ラッチ手段によりラッチされたデータが、実行中のリード命令語に対応して出力されるように制御することを特徴とする請求項5に記載のメモリ装置。
  7. 複数の単位セルを備える単位セルブロックと、前記単位セルブロックの一方に備えられ、前記単位セルブロックの一部のデータを感知して増幅するための第1ローカルビットラインセンスアンプ部と、前記単位セルブロックの他方に備えられ、前記単位セルブロックの残りのデータを感知して増幅するための第2ローカルビットラインセンスアンプを備える第1基本セルブロックと、
    前記第1基本セルブロックと同じ構成を有する第2ないし第4基本セルブロックと、
    前記第1ないし第4基本セルブロックに各々備えられた第1ローカルビットラインセンスアンプ部で感知増幅されたデータをラッチするための第1グローバルビットラインセンスアンプ部と、
    前記第1ないし第4基本セルブロックに各々備えられた第2ローカルビットラインセンスアンプ部で感知増幅されたデータをラッチするための第2グローバルビットラインセンスアンプ部と、
    前記第1基本セルブロックの第2ローカルビットラインセンスアンプ部を前記第2グローバルビットラインセンスアンプ部に接続するか、前記第2基本セルブロックの第1ローカルビットラインセンスアンプ部を前記第2グローバルビットラインセンスアンプ部と選択的に接続するための第1グローバルビットライン接続部と、
    前記第3基本セルブロックの第2ローカルビットラインセンスアンプ部を前記第2グローバルビットラインセンスアンプ部に接続するか、前記第4基本セルブロックの第1ローカルビットラインセンスアンプ部を前記第1グローバルビットラインセンスアンプ部と選択的に接続するための第2グローバルビットライン接続部と、
    第1グローバルビットラインセンスアンプ部と前記第2グローバルビットラインセンスアンプ部にラッチされたデータを再格納動作に用いられるように制御するための制御手段と
    を備えることを特徴とするメモリ装置。
  8. 前記制御手段は、
    前記第1基本セルブロックに連続的に第1及び第2データがアクセスされる場合、前記第1基本セルブロックでは前記第1データの再格納動作を行なわず、前記第2データがアクセスされるように制御し、前記第1基本セルブロック以外の他の基本セルブロックで前記第1データの再格納動作が行なわれるように制御することを特徴とする請求項7に記載のメモリ装置。
  9. 前記制御手段は、
    前記第1基本セルブロックと前記第2基本セルブロックで第1データ及び第2データが交互にアクセスされる場合、前記第1データを第1基本セルブロックに再格納させ、前記再格納タイミングと実質的に同じタイミングで前記第2基本セルブロックで前記第2データがアクセスされるように制御することを特徴とする請求項8に記載のメモリ装置。
  10. 前記制御手段は、
    前記第1及び第2グローバルビットラインセンスアンプ部にラッチされたデータのうちの選択されたデータを、実行中のリード命令語に対応する出力データになるように制御することを特徴とする請求項9に記載のメモリ装置。
  11. 前記第1基本セルブロックと同じ構成を有する前記第5基本セルブロックと、
    前記第5基本セルブロックの第2ローカルビットラインセンスアンプ部を前記第2グローバルビットラインセンスアンプ部と接続するための第3グローバルビットライン接続部をさらに備えることを特徴とする請求項8に記載のメモリ装置。
  12. 前記第1ないし第4基本セルブロックに各々備えられた第1ローカルビットラインセンスアンプ部により感知増幅されたデータを前記第1グローバルビットラインセンスアンプ部と接続、即ち前記第1ないし第3グローバルビットライン接続部のうちの1つを介して接続するか、または直接接続し、
    前記第1ないし第4基本セルブロックに各々備えられた第2ローカルビットラインセンスアンプ部を前記第2グローバルビットラインセンスアンプ部と接続、即ち前記第1ないし第3グローバルビットライン接続部のうちの1つを介して接続するか、または直接接続するためのグローバルビットラインをさらに備えることを特徴とする請求項11に記載のメモリ装置。
  13. 前記第1ないし第5基本セルブロックに各々備えられた第1及び第2ローカルビットラインセンスアンプ部は、
    前記第1ないし第3グローバルビットライン接続部のうちの1つと接続するか、または前記グローバルビットラインと接続するためのスイッチング手段を各々備えることを特徴とする請求項12に記載のメモリ装置。
  14. 複数の単位セルを備える単位セルブロックと、前記単位セルブロックの一方に備えられ、前記単位セルブロックの一部のデータを感知して増幅するための第1ローカルビットラインセンスアンプ部と、前記単位セルブロックの他方に備えられ、前記単位セルブロックの残りのデータを感知して増幅するための第2ローカルビットラインセンスアンプとを備える第1基本セルブロックと、
    前記第1基本セルブロックと同じ構成を有する第2ないし第4基本セルブロックと、
    前記第1ないし第4基本セルブロックに各々備えられた第1ローカルビットラインセンスアンプ部で感知増幅されたデータをラッチするための第1グローバルビットラインセンスアンプ部と、
    前記第1ないし第4基本セルブロックに各々備えられた第2ローカルビットラインセンスアンプ部で感知増幅されたデータをラッチするための第2グローバルビットラインセンスアンプ部と、
    第1グローバルビットラインセンスアンプ部と前記第2グローバルビットラインセンスアンプ部にラッチされたデータを再格納動作に用いられるように制御するための制御手段と
    を備えることを特徴とするメモリ装置。
  15. 前記制御手段は、
    前記第1基本セルブロックに連続的に第1及び第2データがアクセスされる場合、前記第1基本セルブロックでは前記第1データの再格納動作を行なわず、前記第2データがアクセスされるように制御し、前記第1基本セルブロック以外の他の基本セルブロックで前記第1データの再格納動作が行なわれるように制御することを特徴とする請求項14に記載のメモリ装置。
  16. 前記制御手段は、
    前記第1基本セルブロックと前記第2基本セルブロックで第1データ及び第2データが交互にアクセスされる場合、前記第1データを第1基本セルブロックに再格納させ、前記再格納タイミングと実質的に同じタイミングで前記第2基本セルブロックで前記第2データがアクセスされるように制御することを特徴とする請求項15に記載のメモリ装置。
  17. 前記制御手段は、
    前記第1及び第2グローバルビットラインセンスアンプ部にラッチされたデータのうちの選択されたデータを実行中のリード命令語に対応する出力データになるように制御することを特徴とする請求項16に記載のメモリ装置。
  18. 前記第1ないし第4基本セルブロックに各々備えられた第1ローカルビットラインセンスアンプ部により感知増幅されたデータを前記第1グローバルビットラインセンスアンプ部と接続するための第1グローバルビットラインと、
    前記第1ないし第4基本セルブロックに各々備えられた第2ローカルビットラインセンスアンプ部を前記第2グローバルビットラインセンスアンプ部と接続するための第2グローバルビットラインをさらに備えることを特徴とする請求項17に記載のメモリ装置。
  19. 前記第1ないし第5基本セルブロックに各々備えられた第1ローカルビットラインセンスアンプ部は、前記第1グローバルビットラインと接続するための第1スイッチング手段を備え、
    前記第1ないし第5基本セルブロックに各々備えられた第2ローカルビットラインセンスアンプ部は、前記第2グローバルビットラインと接続するための第2スイッチング手段を備えることを特徴とする請求項18に記載のメモリ装置。
  20. 複数の単位セルを各々備え、前記複数の単位セルに格納されたデータを感知増幅するためのローカルビットラインセンスアンプ部を各々備える複数の基本セルブロックと、
    前記基本セルブロックに各々備えられた複数のローカルビットラインセンスアンプ部により感知増幅されたデータをラッチするためのグローバルビットラインセンスアンプ部と、
    前記ラッチされたデータを再格納動作に用いられるように制御するための制御手段と
    を備えることを特徴とするメモリ装置。
  21. 前記複数のローカルビットラインセンスアンプ部は、前記グローバルビットラインセンスアンプ部と選択的に接続するためにスイッチング手段を各々備えることを特徴とする請求項20に記載のメモリ装置。
  22. 前記制御手段は、
    前記複数の基本セルブロックのうちの選択された第1基本セルブロックに連続的に第1及び第2データがアクセスされる場合、前記第1基本セルブロックでは前記第1データの再格納動作を行なわず、前記第2データがアクセスされるように制御し、前記第1基本セルブロック以外の他の基本セルブロックで前記第1データの再格納動作が行なわれるように制御することを特徴とする請求項21に記載のメモリ装置。
  23. 前記制御手段は、
    前記第1基本セルブロックと前記第2基本セルブロックで第1データ及び第2データが交互にアクセスされる場合、前記第1データを前記第1基本セルブロックに再格納させ、前記再格納タイミングと実質的に同じタイミングで前記第2基本セルブロックで前記第2データがアクセスされるように制御することを特徴とする請求項22に記載のメモリ装置。
  24. 前記制御手段は、
    前記グローバルビットラインセンスアンプ部にラッチされたデータが現在実行中のリード命令語に対応する出力データになるように制御することを特徴とする請求項23に記載のメモリ装置。
  25. 前記複数のローカルビットラインセンスアンプ部と前記グローバルビットラインセンスアンプ部とを接続するためのグローバルビットラインをさらに備えることを特徴とする請求項24に記載のメモリ装置。
  26. 前記グローバルビットラインセンスアンプ部は、
    前記ローカルビットラインセンスアンプ部により感知増幅された一部のデータをラッチするための第1グローバルビットラインセンスアンプ部と、
    ローカルビットラインセンスアンプ部により感知増幅された残りのデータをラッチするための第2グローバルビットラインセンスアンプ部と
    を備えることを特徴とする請求項24に記載のメモリ装置。
  27. 前記制御手段は、
    前記複数の基本セルブロックのうちの選択された第1基本セルブロックに連続的に第1及び第2データがアクセスされる場合、前記第1基本セルブロックでは前記第1データの再格納動作を行なわず、前記第2データがアクセスされるように制御し、前記第1基本セルブロック以外の他の基本セルブロックで前記第1データの再格納動作が行なわれるように制御することを特徴とする請求項26に記載のメモリ装置。
  28. 前記制御手段は、
    前記第1基本セルブロックと前記第2基本セルブロックで第1データ及び第2データが交互にアクセスされる場合、前記第1データを前記第1基本セルブロックに再格納させ、前記再格納タイミングと実質的に同じタイミングで前記第2基本セルブロックで前記第2データがアクセスされるように制御することを特徴とする請求項27に記載のメモリ装置。
  29. 前記制御手段は、
    前記第1及び第2グローバルビットラインセンスアンプ部にラッチされるデータが現在実行中のリード命令語に対応する出力データになるように制御することを特徴とする請求項28に記載のメモリ装置。
  30. 前記複数のローカルビットラインセンスアンプ部と前記第1及び第2グローバルビットラインセンスアンプ部とを接続するためのグローバルビットラインをさらに備えることを特徴とする請求項28に記載のメモリ装置。
  31. 各々M個のワードラインを有し、入力されるローアドレスに対応するようにN個から構成された単位セルブロックに、追加的にM個のワードラインを有する単位セルブロックをさらに含み、N+1個の単位セルブロックから構成されたセルブロックと、
    前記N+1個の単位セルブロックのうちの選択された第1単位セルブロックよりアクセスされるデータを前記第1単位セルブロックまたは前記第2単位セルブロックに再格納させるように制御する制御手段と
    を備えることを特徴とするメモリ装置。
  32. 前記制御手段は、
    前記入力されるローアドレスに対応して2個の単位セルブロックで各々ワードラインがアクティブにされるように制御することを特徴とする請求項31に記載のメモリ装置。
  33. 前記2個の単位セルブロックに各々アクティブにされるワードラインを選択するための各々のアドレスは、同じアドレスであることを特徴とする請求項32に記載のメモリ装置。
  34. 前記制御手段は、
    前記第1単位セルブロックに対して連続的に第1データ及び第2データがアクセスされる場合、前記第1単位セルブロックでは前記第1データの再格納動作を行なわず、前記第2データがアクセスされるように制御し、前記第2単位セルブロックでは前記第1データの再格納動作が行なわれるように制御することを特徴とする請求項32に記載のメモリ装置。
  35. 前記制御手段は、
    前記第1データ及び前記第2データが前記第1及び第2単位セルブロックで交互にアクセスされる場合、前記第1データを前記第1単位セルブロックに再格納させ、前記再格納タイミングと実質的に同じタイミングで前記第2単位セルブロックで前記第2データがアクセスされるように制御することを特徴とする請求項34に記載のメモリ装置。
  36. 前記セルブロックは、
    前記N+1個の単位セルブロックに各々備えられたローカルビットラインセンスアンプ部で感知増幅されるデータをラッチするためのグローバルビットラインセンスアンプ部をさらに備えることを特徴とする請求項35に記載のメモリ装置。
  37. 前記N+1個の単位セルブロックに各々備えられたローカルビットラインセンスアンプ部と前記グローバルビットラインセンスアンプ部とを選択的に接続するためのグローバルビットライン接続部をさらに備えることを特徴とする請求項36に記載のメモリ装置。
  38. 前記N+1個の単位セルブロックに各々備えられた前記ローカルビットラインセンスアンプ部と前記グローバルビットラインセンスアンプ部とを接続するためのグローバルビットラインを備えることを特徴とする請求項36に記載のメモリ装置。
  39. 前記制御手段は、
    前記グローバルビットラインセンスアンプ部にラッチされたデータが現在実行中のリード命令語に対応する出力データになるように制御することを特徴とする請求項36に記載のメモリ装置。
  40. 各々M個のワードラインを有し、入力されるローアドレスに対応するように備えられたN個の単位セルブロックに、追加的にM個のワードラインを有するために追加の単位セルブロックをさらに含み、N+1個の単位セルブロックから構成されるセルブロックと、
    前記（N+1）×M個のワードラインのうち少なくとも1つの一ワードラインを予備ワードラインにするか否かについての情報を格納するための予備セルブロックテーブルと、
    前記ローアドレスを入力されて、N個の単位セルブロックを選択するための論理的セルブロックアドレスを感知し、これを前記N+1個の単位セルブロックのうちの1つを選択するための物理的セルブロックアドレスに変換して出力するためのタグブロックと、
    前記物理的セルブロックアドレスにより選択された単位セルブロックにおけるあるワードラインと、前記ワードラインに対応する前記予備セルブロックテーブルから提供される情報により決定される予備ワードラインをアクティブにさせるために前記タグブロックと前記予備セルブロックテーブルを制御する制御手段と
    を備えることを特徴とするメモリ装置。
  41. 前記制御手段は、
    前記N+1個の単位セルブロックのうちの選択された1つの単位セルブロックに連続的に第1及び第2データがアクセスされる場合、前記第1データに対する再格納動作は選択された予備ワードラインを介して行なわれるように制御することを特徴とする請求項40に記載のメモリ装置。
  42. 前記予備ワードラインは、M個であることを特徴とする請求項41に記載のメモリ装置。
  43. 前記タグブロックは、
    N+1個の単位セルブロックに各々備えられたM個のワードラインがどの論理的セルブロックに対応するかを各々格納しているN+1個の単位タグテーブルと、
    前記ローアドレスで感知された論理的セルブロックアドレスと、ローカルアドレス（単位セルブロックのあるワードラインを選択するためのアドレス）に対応されて、前記N+1個の単位タグテーブルから出力される情報、即ち前記ローカルアドレスにより選択されたワードラインがどの論理的単位セルブロックに対応するかについてのN+1個のデータ情報を各々比較するためのN+1個の比較手段と、
    前記N+1個の比較手段で比較した情報をエンコーディングして、前記物理的セルブロックアドレスを出力するためのエンコーディング手段と、
    前記N+1個の単位タグテーブルと前記N+1個の比較手段と前記エンコーディング手段を制御するためのタグ制御部と
    を備えることを特徴とする請求項42に記載のメモリ装置。
  44. 前記タグブロックは、
    前記予備セルブロックテーブルから出力される情報、即ち前記ローカルアドレスにより選択されたワードラインに対応する予備ワードラインが前記N+1個の単位セルブロックのうち、どの単位セルブロックにあるかに対しての情報をデコーディングして、前記N+1個の単位タグテーブルのうちの選択された1つの単位タグテーブルに出力するためのセルブロックアドレスデコーディング部をさらに備えることを特徴とする請求項43に記載のメモリ装置。
  45. 前記予備セルブロックテーブルは、
    前記M個の予備ワードラインが前記N+1個の物理的単位セルブロックのうち、どの単位セルブロックにあるかに対しての情報を格納するためのM個のレジスタを備えることを特徴とする請求項44に記載のメモリ装置。
  46. 前記制御手段は、
    前記N+1単位セルブロックのうちの選択された第1単位セルブロックに対して連続的に第1データ及び第2データがアクセスされる場合、前記第1単位セルブロックでは前記第1データの再格納動作を行なわず、前記第2データがアクセスされるように制御し、
    前記第1単位セルブロック以外の他の第2単位セルブロックでは前記第1データの再格納動作が行なわれるように制御することを特徴とする請求項45に記載のメモリ装置。
  47. 前記制御手段は、
    前記第1及び第2単位セルブロックに第1データ及び第2データが交互にアクセスされる場合、前記第1単位セルブロックに前記第1データを再格納させるタイミングと実質的に同じタイミングで前記第2単位セルブロックで前記第2データがアクセスされるように制御することを特徴とする請求項46に記載のメモリ装置。
  48. 前記セルブロックは、
    前記N+1個の単位セルブロックに各々備えられたローカルビットラインセンスアンプ部で感知増幅されるデータをラッチするためのデータラッチ部をさらに備えることを特徴とする請求項47に記載のメモリ装置。
  49. 前記制御手段は、
    前記データラッチ部にラッチされたデータが実行中のリード命令語に対応する出力データになるように制御することを特徴とする請求項48に記載のメモリ装置。
  50. 前記セルブロックは、
    前記N+1個の単位セルブロックに各々備えられたローカルビットラインセンスアンプ部と前記データラッチ部とを選択的に接続するためのグローバルビットライン接続部をさらに備えることを特徴とする請求項48に記載のメモリ装置。
  51. 各々M個のワードラインを有し、入力されるローアドレスに対応するように備えられたN個の単位セルブロックに、追加的にM個のワードラインをさらに有するために追加の単位セルブロックをさらに含み、N+1個の単位セルブロックから構成されたセルブロックと、
    前記N+1個の単位セルブロックのうちの選択された第1単位セルブロックよりアクセスされるデータが前記第1単位セルブロックまたは第2単位セルブロックに再格納されるように制御するデータアクセス制御手段と、
    現在実行される第1命令語に対応するデータアクセスのうち、次に実行される第2命令語に対応するセルブロックアドレスの変換動作と前記第1命令語に対応するビットラインに対する強制プリチャージ動作が行なわれるように前記データアクセス制御手段を制御する命令語制御手段と
    を備えることを特徴とするメモリ装置。
  52. 前記データアクセス制御手段は、
    前記第1単位セルブロックに対して連続的に第1データ及び第2データがアクセスされる場合、前記第1単位セルブロックでは前記第1データの再格納動作を行なわず、前記第2データがアクセスされるように制御し、前記第2単位セルブロックでは前記第1データの再格納動作が行なわれるように制御することを特徴とする請求項51に記載のメモリ装置。
  53. 前記データアクセス制御手段は、
    前記第1及び第2単位セルブロックに第1データ及び第2データが交互にアクセスされる場合、前記第1単位セルブロックに前記第1データを再格納させるタイミングと実質的に同じタイミングで前記第2単位セルブロックで前記第2データがアクセスされるように制御することを特徴とする請求項52に記載のメモリ装置。
  54. 前記命令語制御手段は、
    前記第1命令語に対応して入力されたローアドレスで論理的セルブロックアドレスを感知して、N+1個の単位セルブロックのうちの1つを選択するための物理的セルブロックアドレスに変換するセルブロックアドレス変換手段と、
    前記第1命令語により感知増幅されたデータを強制プリチャージさせるための強制プリチャージ制御部と、
    前記第1命令語に対応して感知増幅されたデータがラッチされた後に前記第1命令語に対応する前記強制プリチャージ動作が行なわれるように前記強制プリチャージ制御部を制御する命令語タイミング制御部と
    を備えることを特徴とする請求項53に記載のメモリ装置。
  55. 前記命令語タイミング制御部は、
    前記第1命令語に対応する前記強制プリチャージ動作及び前記第2命令語に対応する前記セルブロックアドレスの変換動作を行なう時間だけ前記第2命令語を遅延させて出力するための遅延手段を備え、
    前記第2命令語に対応するデータの感知及び増幅動作は、前記遅延手段により遅延された第2命令語によって行なわれるように前記データアクセス制御手段を制御することを特徴とする請求項54に記載のメモリ装置。
  56. 前記セルブロックは、
    前記N+1個の単位セルブロックに各々備えられたローカルビットラインセンスアンプ部で感知増幅されるデータをラッチするためのデータラッチ部をさらに備えることを特徴とする請求項55に記載のメモリ装置。
  57. 前記制御手段は、
    前記データラッチ部にラッチされたデータが実行中のリード命令語に対応する出力データになるように制御することを特徴とする請求項56に記載のメモリ装置。
  58. 前記セルブロックは、
    前記N+1個の単位セルブロックに各々備えられたローカルビットラインセンスアンプ部と前記データラッチ部とを選択的に接続するためのグローバルビットライン接続部をさらに備えることを特徴とする請求項57に記載のメモリ装置。
  59. 前記セルブロックは、
    前記N+1個の単位セルブロックに各々備えられた前記ローカルビットラインセンスアンプ部と前記データラッチ部とを接続するためのグローバルビットラインを備えることを特徴とする請求項58に記載のメモリ装置。
  60. 複数個の単位セルを各々備える第1及び第2セルブロックを有するメモリ装置の駆動方法であって、
    前記第1セルブロックで第1データを感知増幅する第1ステップと、
    前記第2セルブロックで前記第1データを再格納する第2ステップと、
    前記第1セルブロックで第2データを感知増幅する第3ステップを含み、前記第2ステップ及び前記第3ステップは実質的に同じタイミングで行なわれるメモリ装置の駆動方法。
  61. 前記第2ステップは、
    前記第1データを移動させてラッチする第4ステップと、
    ラッチされた前記第1データを前記第2セルブロックに移動させて再格納する第5ステップと
    を含むことを特徴とする請求項60に記載のメモリ装置の駆動方法。
  62. 前記第4ステップでラッチされた第1データを、入力されたリード命令語に対応する出力データに出力させる第6ステップをさらに含むことを特徴とする請求項61に記載のメモリ装置の駆動方法。
  63. 各々M個のワードラインを有し、入力されるローアドレスに対応するように備えられたN個の単位セルブロックに、追加的に単位セルブロックをさらに含み、N+1個の単位セルブロックから構成されたセルブロックを備えるメモリ装置の駆動方法であって、
    前記N+1個の単位セルブロックのうちの選択された第1単位セルブロックで第1データを感知増幅する第1ステップと、
    前記N+1個の単位セルブロックのうちの選択された第2単位セルブロックに前記第1データを再格納する第2ステップと、
    前記第1セルブロックで第2データを感知増幅する第3ステップを含み、前記第2ステップ及び前記第3ステップは実質的に同じタイミングで行なわれるメモリ装置の駆動方法。
  64. 前記第2ステップは、
    前記第1データを移動させてラッチする第4ステップと、
    ラッチされた前記第1データを前記第2セルブロックに移動させて再格納する第5ステップと
    を含むことを特徴とする請求項63に記載のメモリ装置の駆動方法。
  65. 前記第4ステップでラッチされた第1データを、入力されたリード命令語に対応する出力データに出力させる第6ステップをさらに含むことを特徴とする請求項64に記載のメモリ装置の駆動方法。
  66. 前記第1データがラッチされた後に前記感知増幅された第1データを強制プリチャージさせて除去する第7ステップをさらに含むことを特徴とする請求項65に記載のメモリ装置の駆動方法。
  67. 各々M個のワードラインを有し、入力されるローアドレスに対応するように備えられたN個の単位セルブロックに、追加的に単位セルブロックをさらに含み、N+1個の単位セルブロックから構成されたセルブロックを備えるメモリ装置の駆動方法であって、
    前記N+1個の単位セルブロックのうちの選択された第1単位セルブロックの第1ワードラインをアクティブにさせる第1ステップと、
    前記第1ワードラインに対応するK個のデータを感知増幅する第2ステップと、
    感知増幅された前記第1ワードラインに対応するK個のデータを前記第1ワードラインに対応する予備ワードラインが備えられたセルブロックに移動させて再格納する第3ステップと、
    前記第1単位セルブロックに第2ワードラインをアクティブにさせる第4ステップと、
    前記第2ワードラインに対応するK個のデータを感知増幅する第5ステップを含み、第3ステップないし第5ステップの実行は実質的に同じタイミングで行なわれることを特徴とするメモリ装置の駆動方法。
  68. 前記第3ステップは、
    前記第1ワードラインに対応するK個のデータを移動させてラッチさせる第6ステップと、
    前記第1ワードラインに対応する予備ワードラインをアクティブにさせる第7ステップと、
    前記ラッチされたK個のデータを前記予備ワードラインに対応するK個の単位セルに再格納する第8ステップと
    を含むことを特徴とする請求項67に記載のメモリ装置の駆動方法。
  69. 前記第6ステップでラッチされたK個のデータのうちの選択された1つを、入力されたリード命令語に対応する出力データに出力させる第8ステップをさらに含むことを特徴とする請求項68に記載のメモリ装置の駆動方法。
  70. 前記第1ワードラインに対応して感知増幅されてビットラインに印加されたK個のデータを強制プリチャージさせて除去する第9ステップをさらに含むことを特徴とする請求項68に記載のメモリ装置の駆動方法。
  71. 各々M個のワードラインを有し、入力されるローアドレスに対応するように備えられたN個の単位セルブロックに、追加的に前記M個の予備ワードラインを有するために追加の単位セルブロックをさらに含み、N+1個の単位セルブロックから構成されたセルブロックを備えるメモリ装置の駆動方法であって、
    前記ローアドレスを入力されて、N個の論理的単位セルブロックを選択するための論理的セルブロックアドレスと、選択された単位セルブロックに備えられたM個のワードラインのうちの1つを選択するためのローカルアドレスに感知する第1ステップと、
    前記論理的セルブロックアドレスをN+1個の物理的単位セルブロックのうちの1つを選択するための物理的セルブロックアドレスに変換する第2ステップと、
    前記変換された物理的セルブロックアドレスに対応して選択された第1単位セルブロックで前記ローカルアドレスに対応する第1ワードラインをアクティブにさせる第3ステップと、
    前記第1ワードラインに対応する第1データを感知増幅する第4ステップと、
    前記第1データを前記第1ワードラインに対応する予備ワードラインが指定された第2単位セルブロックに移動させて再格納する第5ステップと、
    次の命令のために入力されたローカルアドレスに対応する前記第1単位セルブロックの第2ワードラインをアクティブにさせる第6ステップと、
    前記第2ワードラインに対応する第2データを感知増幅する第7ステップとを含み、前記第5ステップないし前記第7ステップは実質的に同じタイミングで行なわれるメモリ装置の駆動方法。
  72. 前記第5ステップは、
    前記第1ワードラインに対応する第1データを移動させてラッチさせる第8ステップと、
    前記第1ワードラインに対応する予備ワードラインをアクティブにさせる第9ステップと、
    前記ラッチされた第1データを前記予備ワードラインに対応する単位セルに再格納する第10ステップと
    を含むことを特徴とする請求項71に記載のメモリ装置の駆動方法。
  73. 前記第8ステップでラッチされた第1データを、入力されたリード命令語に対応する出力データに出力させる第11ステップをさらに含むことを特徴とする請求項72に記載のメモリ装置の駆動方法。
  74. 前記第1ワードラインに対応して感知増幅されてビットラインに印加された第1データを強制プリチャージさせて除去する第11ステップをさらに含むことを特徴とする請求項73に記載のメモリ装置の駆動方法。
  75. 前記第1ワードラインと前記予備ワードラインは同じローアドレスにより選択されることを特徴とする請求項74に記載のメモリ装置の駆動方法。
  76. 各々M個のワードラインを有し、入力される論理的セルブロックアドレスに対応するように備えられたN個の単位セルブロックに、追加的に前記M個の予備ワードラインを有するために追加の単位セルブロックをさらに含み、N+1個の単位セルブロックから構成されたセルブロックを備えるメモリ装置の駆動方法であって、
    第1命令語に対応する第1論理的セルブロックアドレスを入力されて前記N+1個の単位セルブロックのうちの1つを選択するための第1物理的セルブロックアドレスに変換する第1ステップと、
    前記第1物理的セルブロックアドレスに対応する第1単位セルブロックで第1データを感知増幅する第2ステップと、
    前記第1データを移動させてラッチする第3ステップと、
    前記第1単位セルブロックで感知増幅された前記第1データを強制プリチャージさせる第4ステップと、
    第2命令語に対応する第2論理的セルブロックアドレスを入力されて第2物理的セルブロックアドレスに変換する第5ステップと、
    前記ラッチされた第1データを前記N+1個の単位セルブロックのうちの選択された第2単位セルブロックに移動させて再格納する第6ステップと、
    前記第2物理的セルブロックアドレスに対応する第2単位セルブロックで第2データを感知増幅する第7ステップを含み、前記第6ステップ及び前記第7ステップは実質的に同じタイミングで行なわれることを特徴とするメモリ装置の駆動方法。
  77. 前記第4ステップ及び前記第5ステップを行なう時間だけ第2命令語を遅延させて入力させる第8ステップをさらに含み、
    前記第7ステップは前記第8ステップにより遅延された第2命令語を用いて行なわれることを特徴とする請求項76に記載のメモリ装置の駆動方法。
  78. 前記第3ステップでラッチされた第1データを、入力されたリード命令語に対応する出力データに出力させる第9ステップをさらに含むことを特徴とする請求項77に記載のメモリ装置の駆動方法。
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