JP5343916B2 - 半導体メモリ - Google Patents
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Claims (6)
- 第1コントロールゲートと第1フローティングゲートとを含むセルトランジスタを有する少なくとも1つの不揮発性のメモリセルと、
前記第1コントロールゲートに接続されるワード線と、
前記セルトランジスタに接続され、読み出し動作前にプリチャージされるビット線と、
前記読み出し動作において、センスアンプイネーブル信号の活性化に応答して動作し、前記セルトランジスタに流れるセル電流により変化する前記ビット線の電圧に応じて、前記メモリセルに保持されている論理を判定するセンスアンプと、
第1ノードと接地線との間に直列に接続されるレプリカセルトランジスタおよびスイッチトランジスタを有し、読み出し動作時に前記レプリカセルトランジスタおよび前記スイッチトランジスタを介して前記接地線に接続される前記第1ノードが高レベルから低レベルに変化するときに前記センスアンプイネーブル信号を活性化するタイミング生成部と
を備え、
前記レプリカセルトランジスタは、定電圧を受ける第2コントロールゲートと、前記第2コントロールゲートに接続される第2フローティングゲートとを含み、
前記スイッチトランジスタは、読み出し動作時に活性化される動作イネーブル信号をゲートで受けてオンすること
を特徴とする半導体メモリ。 - プリチャージ信号の活性化中に、プリチャージされた電圧線を前記ビット線に接続するプリチャージスイッチと、
前記読み出し動作の開始時に、前記プリチャージ信号を一時的に活性化し、前記ワード線を活性化するとともに、前記動作イネーブル信号を前記プリチャージ信号の非活性化タイミングおよび前記ワード線の活性化タイミングのうち遅いタイミングに応答して活性化する動作制御回路と
を備えていることを特徴とする請求項1に記載の半導体メモリ。 - マトリックス状に配置される前記メモリセルを有するメモリセルアレイと、
前記レプリカセルトランジスタを有するレプリカ部を備え、
前記レプリカ部が形成される半導体基板上に繰り返し配置されるソース領域、ドレイン領域およびチャネル領域のサイズは、前記メモリセルアレイが形成される半導体基板上に繰り返し配置されるソース領域、ドレイン領域およびチャネル領域のサイズとそれぞれ同じであり、
前記レプリカセルトランジスタは、前記レプリカ部のソース領域の1つ、ドレイン領域の1つおよびチャネル領域の1つを用いて形成されていること
を特徴とする請求項1または請求項2に記載の半導体メモリ。 - 前記レプリカセルトランジスタの第2コントロールゲートは、前記レプリカ部においてソース領域、ドレイン領域およびチャネル領域が繰り返し配置される領域の外側で前記第2フローティングゲートに接続されていること
を特徴とする請求項3に記載の半導体メモリ。 - 前記レプリカ部は、前記第1ノードに接続され、ビット線と同じ幅および同じ長さを有し、前記ビット線の負荷容量と同じ負荷容量を有するレプリカビット線を備えていること
を特徴とする請求項3または請求項4記載の半導体メモリ。 - 前記タイミング生成部は、
電源線と前記レプリカセルトランジスタとの間に配置され、前記第1ノードを電源電圧
にプリチャージするためのプリチャージトランジスタと、
前記電源電圧を受けて動作し、前記第1ノードの低レベルへの変化に応答して前記電源電圧と等しい高レベルを有する前記センスアンプイネーブル信号を生成するバッファ回路と
を備えていることを特徴とする請求項1ないし請求項5のいずれか1項に記載の半導体メモリ。
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