JP3981179B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特に、データ読み出し時のビット線プリチャージの改良に関する。
【０００２】
【従来の技術】
図５は、従来の不揮発性半導体記憶装置の回路図を示す。この従来例では、コンタクト方式のマスクＲＯＭを例に挙げている。コンタクト方式のマスクＲＯＭは、メモリセルトランジスタのドレインとビット線との接続の有無を、ＲＯＭデータの“１”及び“０”に対応させるものである。
【０００３】
図５において、１はメモリセルアレーであって、単一のｎ型ＭＯＳトランジスタにより形成されたメモリセルＭ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）がｍ行ｎ列のマトリックス状にアレー配置されて構成されている。各メモリセルＭ（ｉ，ｊ）のゲートは、ワード線Ｗｉ（ｉ＝１〜ｍ）に各々接続され、そのドレインはメモリセルデータが“１”の場合はビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続され、メモリセルデータが“０”の場合は浮遊状態であり、ソースは接地電位になっている。
【０００４】
２はビット線選択回路であって、ソースをビット線ＢＬｊに各々接続し、ゲートをビット線選択信号線Ｃｊ（ｊ＝１〜ｎ）に各々接続し、ドレインをデータ出力用の接点３で共通に接続したビット線選択用ｎ型ＭＯＳトランジスタ（選択トランジスタ）ＱＣｊ（ｊ＝１〜ｎ）から成る。各ワード線Ｗｉは、行アドレス信号ＡＲ１〜ＡＲｙを入力とする行デコーダ４に接続されている。各ビット線選択信号線Ｃｊは、列アドレス信号ＡＣ１〜ＡＣｘを受ける列デコーダ５に接続されている。ワード線Ｗｉ及びビット線選択信号線Ｃｊは、選択された信号線のみが“Ｈ”レベルになり、その他の非選択の信号線は“Ｌ”レベルとなる。
【０００５】
６はデータ読み出し回路であり、このデータ読み出し回路６は、入力を前記接点３に接続し、出力をデータ出力ＶＳとするインバータＩＮＶと、ソースを電源電位とし、ドレインを接点３に接続したプリチャージ用ｐ型トランジスタ（充電トランジスタ）ＱＰとから成る。前記プリチャージ用ｐ型トランジスタＱＰは、そのゲートにビット線プリチャージ信号ＣＬＫを受け、ビット線プリチャージ時にＯＮして前記接点３に電源を接続して、前記ビット線選択回路２が選択したビット線をプリチャージするプリチャージ回路を兼用する。
【０００６】
以上のように構成された不揮発性半導体記憶装置について、メモリセルＭ（ｉ，ｊ）のデータを読み出す動作を図６のタイミング図を用いて説明する。
【０００７】
先ず、行アドレス信号ＡＲ1 〜ＡＲｙの入力に応じて、行デコーダ４によりｉ行目に対応するワード線Ｗｉを”Ｈ”レベルにする。また、列アドレス信号ＡＣ1 〜ＡＣｘの入力に応じて、列デコーダ５によりｊ列目に対応するビット線選択信号Ｃｊを”Ｈ”レベルにし、ビット線選択用ｎ型ＭＯＳトランジスタＱＣｊを導通させる。同時に、ビット線プリチャージ信号ＣＬＫを”Ｌ”レベルにすることにより、データ読み出し回路６のプリチャージ用ｐ型ＭＯＳトランジスタＱＰがＯＮして、前記接点３と導通したビット線選択用ｎ型ＭＯＳトランジスタＱＣｊを経て、これに接続されたビット線ＢＬｊを時間ｔｏ後に所定電位に充電する。前記ビット線プリチャージ信号ＣＬＫは、接点３及びビット線ＢＬｊを充電する時間、即ちプリチャージ時間ｔｏ後は”Ｈ”レベルにする。
【０００８】
ビット線のプリチャージ終了後、選択されたメモリセルＭ（ｉ，ｊ）のメモリセルデータが“１”のときには、該メモリセルＭ（ｉ，ｊ）のドレインはビット線ＢＬｊに接続されているため、接点３及びビット線ＢＬｊの電荷はメモリセルＭ（ｉ，ｊ）を介して放電され、データ読み出し回路６のデータ出力ＶＳは時間ｔ１後に”Ｈ”レベルに確定する。また、選択されたメモリセルＭ（ｉ，ｊ）のメモリセルデータが“０”のときには、該メモリセルＭ（ｉ，ｊ）のドレインはビット線ＢＬｊに接続されていないため、接点３及びビット線ＢＬｊの電荷は放電することなく所定の電位を保持し、データ読み出し回路６のデータ出力ＶＳは、インバータＩＮＶの入力である接点３がプリチャージによりインバータＩＮＶのスイッチングレベルとなる時間（ｔｏ−ｔｏ´）後に”Ｌ”レベルに確定する。従って、ビット線プリチャージ信号ＣＬＫを”Ｌ”レベルにした後、データ読み出し回路６の出力が確定するまでに要する読み出し時間ｔACは、選択されたメモリセルＭ（ｉ，ｊ）のデータが“１”のときの読み出し時間に規定され、ｔAC＝ｔｏ＋ｔ１となる。
【０００９】
【発明が解決しようとする課題】
しかしながら、前記従来の不揮発性半導体記憶装置では、以下の問題点を有する。即ち、図５に示す従来の不揮発性半導体記憶装置では、データ読み出し回路６のプリチャージ用ｐ型ＭＯＳトランジスタＱＰと、ビット線ＢＬｊとの間には、ビット線選択回路２のビット線選択用ｎ型ＭＯＳトランジスタＱＣｊが位置し、このビット線選択用トランジスタＱＣｊを介して、ビット線ＢＬｊへのプリチャージが行われるため、前記ビット線選択用トランジスタＱＣｊの抵抗により、接点３及びビット線ＢＬｊへのプリチャージに時間を要し、プリチャージ時間が長くなる。特に、低電圧で使用する場合には、バックバイアス効果によってビット線選択回路２のビット線選択用ｎ型ＭＯＳトランジスタＱＣｊの抵抗値が増大するため、プリチャージ時間の増大も顕著となる。このため、データ読み出し回路６のデータ出力ＶＳにデータを高速に読み出すことが困難になるという問題があった。
【００１０】
本発明は前記従来の不揮発性半導体記憶装置における問題を解決するものであり、その目的は、ビット線をプリチャージする際のビット線選択用トランジスタＱＣの抵抗の影響を抑えて、ビット線プリチャージを高速に行って、高速なデータ読み出し動作が可能な不揮発性半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
以上の目的を達成するため、本発明では、不揮発性半導体記憶装置において、データの読み出し時にビット線をプリチャージする際、そのプリチャージをビット線選択回路のビット線選択用トランジスタを介さず、直接にビット線をプリチャージする構成を採用する。
【００１２】
すなわち、請求項１記載の発明の不揮発性半導体記憶装置は、各々メモリセルに接続される複数のビット線と、アドレス信号をデコードしたアドレスデコード信号を受け、このアドレスデコード信号に基いて、前記複数のビット線のうちデータを読み出すべきメモリセルに接続されるビット線を選択するＮ型トランジスタからなるビット線選択回路と、前記ビット線選択回路に接続され、このビット線選択回路を介して前記データを読み出すべきメモリセルに接続されるビット線をプリチャージするＰ型トランジスタからなるプリチャージ回路と、前記アドレスデコード信号及び前記ビット線のプリチャージを指示する信号を受け、このアドレスデコード信号及び前記ビット線のプリチャージを指示する信号に基いて、前記データを読み出すべきメモリセルに接続されるビット線を直接にプリチャージするＰ型トランジスタからなる直接プリチャージ回路とを備えたことを特徴とする。
【００１３】
また、請求項２記載の発明は、前記請求項１記載の不揮発性半導体記憶装置において、前記直接プリチャージ回路は、前記データを読み出すべきメモリセルに接続されるビット線のみを、直接にプリチャージすることを特徴とする。
【００１４】
更に、請求項３記載の発明は、前記請求項２記載の不揮発性半導体記憶装置において、前記直接プリチャージ回路は、備える複数のビット線に対応して複数設けられた充電トランジスタを備え、前記各充電トランジスタは、対応するビット線に直接に接続されると共に、電源に接続され、且つ、前記ビット線選択回路に入力されるアドレスデコード信号に基いて、前記データを読み出すべきメモリセルに接続されるビット線に対応する充電トランジスタのみが導通状態になることを特徴とする。
【００１５】
加えて、請求項４記載の発明は、前記請求項３記載の不揮発性半導体記憶装置において、前記直接プリチャージ回路は、前記複数の充電トランジスタに対応して複数設けられたＮＡＮＤ回路を有し、前記複数のＮＡＮＤ回路は、前記ビット線のプリチャージを指示する信号を受けると共に、前記ビット線選択回路に入力されるアドレスデコード信号を受けて、前記データを読み出すべきメモリセルに接続されるビット線に対応するＮＡＮＤ回路が、このＮＡＮＤ回路に対応する充電トランジスタを導通状態にすることを特徴とする。
【００１６】
更に加えて、請求項５記載の発明は、前記請求項１記載の不揮発性半導体記憶装置において、前記直接プリチャージ回路は、前記データを読み出すべきメモリセルに接続されるビット線を含む一部のビット線を、直接にプリチャージすることを特徴とする。
【００１７】
また、請求項６記載の発明は、前記請求項５記載の不揮発性半導体記憶装置において、前記直接プリチャージ回路は、備える複数のビット線に対応して複数設けられた充電トランジスタを備え、前記各充電トランジスタは、対応するビット線に直接に接続されると共に、電源に接続され、且つ、前記アドレス信号の一部に基いて、前記データを読み出すべきメモリセルに接続されるビット線を含む複数のビット線に対応する複数の充電トランジスタが導通状態になることを特徴とする。
【００１８】
更に、請求項７記載の発明は、前記請求項６記載の不揮発性半導体記憶装置において、前記直接プリチャージ回路は、備えるビット線の所定本づつに対応する複数のＮＡＮＤ回路を有し、前記複数のＮＡＮＤ回路は、前記アドレス信号の一部を受け、この受けたアドレス信号に基いて、対応する所定本のビット線に接続された所定個の充電トランジスタを導通状態にすることを特徴とする。
【００１９】
加えて、請求項８記載の発明は、前記請求項１記載の不揮発性半導体記憶装置において、前記プリチャージ回路は、充電トランジスタを有し、この充電トランジスタは、電源と前記ビット線選択回路とに接続されると共に、前記ビット線のプリチャージを指示する信号を受けて導通状態になることを特徴とする。
【００２０】
また、請求項９記載の発明は、前記請求項１記載の不揮発性半導体記憶装置において、ビット線選択回路は、備えるビット線に対応して複数設けられた複数の選択トランジスタを有し、前記複数の選択トランジスタは、前記プリチャージ回路と対応するビット線とに接続されると共に、前記受けるアドレスデコード信号に基いて、前記データを読み出すべきメモリセルに接続されるビット線に接続される選択トランジスタが導通状態になることを特徴とする。
【００２１】
以上の構成により、請求項１ないし請求項９記載の発明では、ビット線を他の素子を介さずに直接にプリチャージする直接プリチャージ回路を設けたので、従来よりも高速にビット線のプリチャージができ、プリチャージ時間が短縮される分、データの読み出しの高速化を図ることができる。
【００２２】
特に、請求項２、請求項３及び請求項４記載の発明では、所定のメモリセルからデータを読み出す際に、そのメモリセルに接続されたビット線が選択されると、この選択されたビット線のみをプリチャージするので、従来と同じビット線への充電電流でプリチャージしつつ、データの読み出しの高速化が図れる。
【００２３】
また、請求項５、請求項６及び請求項７記載の発明では、各ビット線を直接にプリチャージするために配置する素子を、所定本のビット線づつで共用化するので、直接プリチャージ回路を構成する素子数を低減して回路規模を抑えながら、従来よりも高速なビット線プリチャージが可能になる。
【００２４】
【発明の実施の形態】
（第１の実施の形態）
図１は、第１の実施の形態に係る不揮発性半導体記憶装置の回路図である。本実施の形態では、前記従来例と同様に、コンタクト方式のマスクＲＯＭを例に挙げている。
【００２５】
同図において、１はメモリセルアレー、２はビット線選択回路、４は行デコーダ、６は列デコーダ、６はプリチャージ回路を兼用するデータ読み出し回路である。これ等の回路の内部構成は、前記従来例と同様であるので、同一部分に同一符号を付して、その説明を省略する。以下、前記従来例と異なる構成について説明する。
【００２６】
８はインバータ回路であり、ビット線プリチャージ信号ＣＬＫを入力とし、ビット線プリチャージ信号ＣＬＫの反転信号ＮＣＬＫへ出力する。
【００２７】
９はビット線プリチャージ回路（直接プリチャージ回路）であって、ビット線プリチャージ用ｐ型ＭＯＳトランジスタ（充電トランジスタ）ＱＢＰｊ（ｊ＝１〜ｎ）と、２入力ＮＡＮＤ回路Ｎｊ（ｊ＝１〜ｎ）とを各々一組とし、この組をビット線の数に等しいｎ組だけ配置したものである。前記各ビット線プリチャージ用ｐ型ＭＯＳトランジスタＱＢＰｊは、そのドレインを電源電位とし、そのソースが対応するビット線ＢＬｊに接続され、そのゲートは自己の組の対応するＮＡＮＤ回路Ｎｊの出力を受ける。前記ＮＡＮＤ回路Ｎｊは、一方の入力にインバータ回路８の出力ＮＣＬＫを受け、他方の入力に対応するビット線選択信号線Ｃｊを受ける。
【００２８】
以上のように構成された不揮発性半導体記憶装置について、メモリセルＭ（ｉ，ｊ）のデータを読み出す動作を図２のタイミング図を用いて説明する。
【００２９】
先ず、行アドレス信号ＡＲ１〜ＡＲｙの入力に応じて、行デコーダ４によりｉ行目に対応するワード線Ｗｉを”Ｈ”レベルにする。また、列アドレス信号ＡＣ１〜ＡＣｘの入力に応じて、列デコーダ５によりｊ列目に対応するビット線選択信号Ｃｊを”Ｈ”レベルにして、ビット線選択用トランジスタＱＣｊを導通させる。同時に、ビット線プリチャージ信号ＣＬＫを”Ｌ”レベルにすることにより、データ読み出し回路６のプリチャージ用ｐ型ＭＯＳトランジスタＱＰが導通状態となって、前記導通したビット線選択用トランジスタＱＣｊを経て、これに接続されたビット線ＢＬｊがプリチャージされる。
【００３０】
更に、ビット線プリチャージ回路９では、インバータ回路８からの“Ｈ”レベルの出力ＮＣＬＫ、及び、前記“Ｈ”レベルのビット線選択信号Ｃｊを受けて、ＮＡＮＤ回路Ｎｊの出力が“Ｌ”となって、ビット線プリチャージ用ｐ型ＭＯＳトランジスタＱＢＰｊが導通状態となる。その結果、前記導通したビット線選択用ｎ型ＭＯＳトランジスタＱＣｊに接続されたビット線ＢＬｊは、ビット線プリチャージ回路９の前記導通したビット線プリチャージ用ｐ型ＭＯＳトランジスタＱＢＰｊからも直接にプリチャージされて、時間ｔ２後に所定電位まで充電される。
【００３１】
プリチャージ終了後、選択されたメモリセルＭ（ｉ，ｊ）のメモリセルデータが“１”のときには、該メモリセルＭ（ｉ，ｊ）のドレインはビット線ＢＬｊに接続されているので、接点３及びビット線ＢＬｊの電荷はメモリセルＭ（ｉ，ｊ）を介して放電され、データ読み出し回路６のデータ出力ＶＳは時間ｔ１後に”Ｈ”レベルに確定する。一方、選択されたメモリセルＭ（ｉ，ｊ）のメモリセルデータが“０”のときには、該メモリセルＭ（ｉ，ｊ）のドレインはビット線ＢＬｊに接続されていないので、接点３及びビット線ＢＬｊの電荷は放電されることなく所定の電位を保持し、データ読み出し回路６のデータ出力ＶＳはインバータＩＮＶの入力である接点３がプリチャージによりインバータＩＮＶのスイッチングレベルとなる時間（ｔ２−ｔ２’）後に、“Ｌ”レベルに確定する。従って、ビット線プリチャージ信号ＣＬＫを”Ｌ”レベルにした後、データ読み出し回路６の出力が確定するまでに要する読み出し時間ｔACは、選択されたメモリセルＭ（ｉ，ｊ）のデータが“１”のときの読み出し時間に規定され、ｔAC＝ｔ２＋ｔ１となる。
【００３２】
ここで、プリチャージに要する時間ｔ２は、プリチャージするノードであるビット線を、従来例のようにビット線選択用トランジスタのような大きな抵抗値を持つ素子を介することなく、直接にプリチャージ用トランジスタＱＢＰｊで充電するので、従来例で示したプリチャージ時間ｔｏよりも短いプリチャージ時間でプリチャージできて、データの読み出しを容易に高速化でき、読み出し時間を短縮できる。また、消費電力についても、消費電力の大きな要素であるビット線容量への充電については、従来例と同様に、導通したビット線選択用ｎ型ＭＯＳトランジスタＱＣｊに接続されたビット線ＢＬｊのみをプリチャージするので、従来例と同じ充電電流でビット線を充電できる。
【００３３】
（第２の実施の形態）
図３は、第２の実施の形態に係る不揮発性半導体記憶装置の回路図を示す。本実施の形態では、前記従来例と同様にコンタクト方式のマスクＲＯＭを例に挙げている。
【００３４】
図３において、図１及び図５と同一の構成部分には同一符号を付してその説明を省略し、異なる構成についてのみ説明する。
【００３５】
１２はビット線プリチャージ回路（直接プリチャージ回路）である。このビット線プリチャージ回路１２内において、１０はインバータ回路であって、最下位の列アドレス信号ＡＣ１を受け、列アドレス信号ＡＣ１の反転信号ＮＡＣ１を出力する。ＮＣ１、ＮＣ２は各々ＮＡＮＤ回路であって、一方のＮＡＮＤ回路ＮＣ１は、一方の入力に前記インバータ回路８の出力ＮＣＬＫを受け、他方の入力に最下位の列アドレス信号ＡＣ１を受ける。他方のＮＡＮＤ回路ＮＣ２は、一方の入力に前記インバータ回路８の出力ＮＣＬＫを受け、他方の入力に前記インバータ回路１０の出力ＮＡＣ１を受ける。
【００３６】
更に、ＱＢＰｊ（ｊ＝１〜ｎ）は、備えるビット線の数に等しい個数だけ設けられたビット線プリチャージ用ｐ型ＭＯＳトランジスタ（充電トランジスタ）であって、この各プリチャージ用ｐ型ＭＯＳトランジスタＱＢＰｊは、各々、ソースを電源電位とし、ドレインが対応するビット線ＢＬｊに接続される。ｊが奇数番のビット線ＢＬｊに接続されたビット線プリチャージ用ｐ型ＭＯＳトランジスタＱＢＰｊのゲートは、前記一方のＮＡＮＤ回路ＮＣ１の出力Ｓ１を受け、ｊが偶数番のビット線ＢＬｊに接続されたビット線プリチャージ用トランジスタＱＢＰｊのゲートは、前記他方のＮＡＮＤ回路ＮＣ２の出力Ｓ２を受ける。従って、最下位の列アドレス信号ＡＣ１が“Ｌ”の時にはｊが奇数番のビット線ＢＬｊが選択され、列アドレス信号ＡＣ１が“Ｈ”の時にはｊが偶数番のビット線ＢＬｊが選択される。
【００３７】
以上のように構成された不揮発性半導体記憶装置について、メモリセルＭ（ｉ，ｊ）のデータを読み出す動作を図４のタイミング図を用いて説明する。
【００３８】
先ず、行アドレス信号ＡＲ１〜ＡＲｙの入力に応じて、行デコーダ４によりｉ行目に対応するワード線Ｗｉを“Ｈ”レベルにする。また、列アドレス信号ＡＣ１〜ＡＣｘの入力に応じて、列デコーダ５によりｊ列目に対応するビット線選択信号Ｃｊを“Ｈ”レベルにして、ビット線選択用ｎ型ＭＯＳトランジスタＱＣｊを導通させる。同時に、ビット線プリチャージ信号ＣＬＫを“Ｌ”レベルにすることにより、データ読み出し回路６のプリチャージ用ｐ型ＭＯＳトランジスタＱＰが導通状態となり、前記導通したビット線選択用ｎ型ＭＯＳトランジスタＱＣｊを経て、これに接続されたビット線ＢＬｊがプリチャージされる。
【００３９】
更に、ビット線プリチャージ回路１２では、列アドレス信号ＡＣ１が“Ｌ”レベルの場合には、ＮＡＮＤ回路ＮＣ１の一方の入力に“Ｌ”レベルが入力され、ＮＡＮＤ回路ＮＣ２の一方の入力にインバータ回路１０からの列アドレス信号ＡＣ１の反転レベル（“Ｈ”レベル）が入力され、これ等の両ＮＡＮＤ回路ＮＣ１、ＮＣ２の他方の入力はインバータ回路８からの“Ｈ”レベル出力を受ける。従って、ＮＡＮＤ回路ＮＣ１の出力Ｓ１は“Ｈ”レベルに、ＮＡＮＤ回路ＮＣ２の出力Ｓ２は“Ｌ”レベルとなる。その結果、ｊが奇数番の一部（全個数の半分）のビット線充電用ｐ型ＭＯＳトランジスタＱＢＰｊが導通状態となって、ｊが奇数番の全ビット線のうち半分の個数のビット線ＢＬｊがプリチャージされる。
【００４０】
一方、アドレス信号ＡＣ１が“Ｈ”レベルの場合には、逆に、ＮＡＮＤ回路ＮＣ１の出力Ｓ１は“Ｌ”レベルに、ＮＡＮＤ回路ＮＣ２の出力Ｓ２は“Ｈ”レベルとなる。その結果、ｊが偶数番の一部（全個数の半分）のビット線充電用ｐ型ＭＯＳトランジスタＱＢＰｊが導通状態となって、ｊが偶数番の全ビット線のうち半分の個数のビット線ＢＬｊがプリチャージされる。
【００４１】
その結果、接点３と導通したビット線選択用ｎ型ＭＯＳトランジスタＱＣｊに接続されたビット線ＢＬｊは、データ読み出し回路６のプリチャージ用ｐ型ＭＯＳトランジスタＱＰ、及びビット線プリチャージ回路１２で導通状態となったビット線プリチャージ用ｐ型ＭＯＳトランジスタＱＢＰｊにより、時間ｔ２後に所定電位まで充電される。
【００４２】
プリチャージ終了後、選択されたメモリセルＭ（ｉ，ｊ）のメモリセルデータが“１”のときには、該メモリセルＭ（ｉ，ｊ）のドレインはビット線ＢＬｊに接続されているので、接点３及びビット線ＢＬｊの電荷はメモリセルＭ（ｉ，ｊ）を介して放電され、データ読み出し回路６のデータ出力ＶＳは、時間ｔ１後に“Ｈ”レベルに確定する。また、選択されたメモリセルＭ（ｉ，ｊ）のメモリセルデータが“０”のときには、該メモリセルＭ（ｉ，ｊ）のドレインはビット線ＢＬｊに接続されていないので、接点３及びビット線ＢＬｊの電荷は放電されることなくは所定の電位を保持し、データ読み出し回路６のデータ出力ＶＳは、インバータＩＮＶの入力である接点３がプリチャージによりインバータＩＮＶのスイッチングレベルとなる時間（ｔ２−ｔ２´）後に“Ｌ”レベルに確定する。従って、ビット線プリチャージ信号ＣＬＫを“Ｌ”レベルにした後、データ読み出し回路６の出力が確定するまでに要する読み出し時間ｔACは、選択されたメモリセルＭ（ｉ，ｊ）のデータが“１”のときの読み出し時間に規定され、ｔAC＝ｔ２＋ｔ１となる。
【００４３】
ここで、ビット線ＢＬｊのプリチャージに要する時間ｔ２は、プリチャージするノードであるビット線を、従来例のようにビット線選択用のｎ型ＭＯＳトランジスタのような大きな抵抗値を持つ素子を介することなく、直接にプリチャージ用トランジスタＱＢＰｊでプリチャージするので、従来例で示したプリチャージ時間ｔｏよりもプリチャージ時間を短縮できて、容易にデータ読み出しの高速化を実現でき、読み出し時間を短縮できる。
【００４４】
また、選択されるビット線を含む奇数番、又は偶数番のビット線プリチャージ用トランジスタを導通させるので、導通させるべきビット線プリチャージ用トランジスタを選択するためのビット線プリチャージ回路１２の構成素子数を、前記第１の実施の形態のビット線プリチャージ回路９に比して、削減することができ、小規模な回路の追加で読み出し時間の短縮を実現できる。
【００４５】
【発明の効果】
以上説明したように、請求項１ないし請求項９記載の発明の不揮発性半導体記憶装置によれば、データの読み出し動作時に、ビット線選択回路により選択されたビット線を、プリチャージ回路により前記ビット線選択回路を介してプリチャージすると共に、直接プリチャージ回路によっても他の素子を介さずに直接にプリチャージしたので、プリチャージ時間を短縮して、データの読み出し動作の高速化を図ることができる。
【００４６】
特に、請求項２、請求項３及び請求項４記載の発明によれば、選択したビット線のみを直接プリチャージ回路により直接にプリチャージするので、従来と同じ充電電流でビット線をプリチャージしつつ、容易にプリチャージ時間を短縮できて、読み出し動作を高速化できる。
【００４７】
また、請求項５、請求項６及び請求項７記載の発明によれば、直接プリチャージ回路において、各ビット線を直接にプリチャージするための素子を所定本のビット線づつで共用化したので、素子数及びマスクレイアウト面積の増大を抑制しつつ、容易にプリチャージ時間を短縮して、データの読み出し動作を高速化できる効果を奏する。
【図面の簡単な説明】
【００４８】
【図１】 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図である。
【００４９】
【図２】 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の動作を示すタイミング図である。
【００５０】
【図３】 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図である。
【００５１】
【図４】 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の動作を示すタイミング図である。
【００５２】
【図５】 従来例に係る不揮発性半導体記憶装置の構成を示す回路図である。
【００５３】
【図６】 従来例に係る不揮発性半導体記憶装置の動作を示すタイミング図である。
【００５４】
【符号の説明】
１ メモリセルアレー
Ｍ(1,1) 〜Ｍ(m,n) メモリセル
ＢＬ１〜ＢＬｎ ビット線
Ｗ１〜Ｗｍ ワード線
２ ビット線選択回路
ＱＣ１〜ＱＣｎ 選択トランジスタ
４ 行デコーダ
５ 列デコーダ
ＡＣ１〜ＡＣｘ アドレス信号
Ｃ１〜Ｃｎ アドレスデコード信号
６ データ読み出し回路（プリチャージ回路）
ＱＰ 充電トランジスタ
ＣＬＫ ビット線プリチャージ信号
９ ビット線プリチャージ回路
（直接プリチャージ回路）
１２ ビット線プリチャージ回路
（直接プリチャージ回路）
ＱＢＰ１〜ＱＢＰｎ 充電トランジスタ
Ｎ１〜Ｎｎ ＮＡＮＤ回路
ＮＣ１、ＮＣ２ ＮＡＮＤ回路
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特に、データ読み出し時のビット線プリチャージの改良に関する。
【０００２】
【従来の技術】
図５は、従来の不揮発性半導体記憶装置の回路図を示す。この従来例では、コンタクト方式のマスクＲＯＭを例に挙げている。コンタクト方式のマスクＲＯＭは、メモリセルトランジスタのドレインとビット線との接続の有無を、ＲＯＭデータの“１”及び“０”に対応させるものである。
【０００３】
図５において、１はメモリセルアレーであって、単一のｎ型ＭＯＳトランジスタにより形成されたメモリセルＭ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）がｍ行ｎ列のマトリックス状にアレー配置されて構成されている。各メモリセルＭ（ｉ，ｊ）のゲートは、ワード線Ｗｉ（ｉ＝１〜ｍ）に各々接続され、そのドレインはメモリセルデータが“１”の場合はビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続され、メモリセルデータが“０”の場合は浮遊状態であり、ソースは接地電位になっている。
【０００４】
２はビット線選択回路であって、ソースをビット線ＢＬｊに各々接続し、ゲートをビット線選択信号線Ｃｊ（ｊ＝１〜ｎ）に各々接続し、ドレインをデータ出力用の接点３で共通に接続したビット線選択用ｎ型ＭＯＳトランジスタ（選択トランジスタ）ＱＣｊ（ｊ＝１〜ｎ）から成る。各ワード線Ｗｉは、行アドレス信号ＡＲ１〜ＡＲｙを入力とする行デコーダ４に接続されている。各ビット線選択信号線Ｃｊは、列アドレス信号ＡＣ１〜ＡＣｘを受ける列デコーダ５に接続されている。ワード線Ｗｉ及びビット線選択信号線Ｃｊは、選択された信号線のみが“Ｈ”レベルになり、その他の非選択の信号線は“Ｌ”レベルとなる。
【０００５】
６はデータ読み出し回路であり、このデータ読み出し回路６は、入力を前記接点３に接続し、出力をデータ出力ＶＳとするインバータＩＮＶと、ソースを電源電位とし、ドレインを接点３に接続したプリチャージ用ｐ型トランジスタ（充電トランジスタ）ＱＰとから成る。前記プリチャージ用ｐ型トランジスタＱＰは、そのゲートにビット線プリチャージ信号ＣＬＫを受け、ビット線プリチャージ時にＯＮして前記接点３に電源を接続して、前記ビット線選択回路２が選択したビット線をプリチャージするプリチャージ回路を兼用する。
【０００６】
以上のように構成された不揮発性半導体記憶装置について、メモリセルＭ（ｉ，ｊ）のデータを読み出す動作を図６のタイミング図を用いて説明する。
【０００７】
先ず、行アドレス信号ＡＲ1 〜ＡＲｙの入力に応じて、行デコーダ４によりｉ行目に対応するワード線Ｗｉを”Ｈ”レベルにする。また、列アドレス信号ＡＣ1 〜ＡＣｘの入力に応じて、列デコーダ５によりｊ列目に対応するビット線選択信号Ｃｊを”Ｈ”レベルにし、ビット線選択用ｎ型ＭＯＳトランジスタＱＣｊを導通させる。同時に、ビット線プリチャージ信号ＣＬＫを”Ｌ”レベルにすることにより、データ読み出し回路６のプリチャージ用ｐ型ＭＯＳトランジスタＱＰがＯＮして、前記接点３と導通したビット線選択用ｎ型ＭＯＳトランジスタＱＣｊを経て、これに接続されたビット線ＢＬｊを時間ｔｏ後に所定電位に充電する。前記ビット線プリチャージ信号ＣＬＫは、接点３及びビット線ＢＬｊを充電する時間、即ちプリチャージ時間ｔｏ後は”Ｈ”レベルにする。
【０００８】
ビット線のプリチャージ終了後、選択されたメモリセルＭ（ｉ，ｊ）のメモリセルデータが“１”のときには、該メモリセルＭ（ｉ，ｊ）のドレインはビット線ＢＬｊに接続されているため、接点３及びビット線ＢＬｊの電荷はメモリセルＭ（ｉ，ｊ）を介して放電され、データ読み出し回路６のデータ出力ＶＳは時間ｔ１後に”Ｈ”レベルに確定する。また、選択されたメモリセルＭ（ｉ，ｊ）のメモリセルデータが“０”のときには、該メモリセルＭ（ｉ，ｊ）のドレインはビット線ＢＬｊに接続されていないため、接点３及びビット線ＢＬｊの電荷は放電することなく所定の電位を保持し、データ読み出し回路６のデータ出力ＶＳは、インバータＩＮＶの入力である接点３がプリチャージによりインバータＩＮＶのスイッチングレベルとなる時間（ｔｏ−ｔｏ´）後に”Ｌ”レベルに確定する。従って、ビット線プリチャージ信号ＣＬＫを”Ｌ”レベルにした後、データ読み出し回路６の出力が確定するまでに要する読み出し時間ｔACは、選択されたメモリセルＭ（ｉ，ｊ）のデータが“１”のときの読み出し時間に規定され、ｔAC＝ｔｏ＋ｔ１となる。
【０００９】
【発明が解決しようとする課題】
しかしながら、前記従来の不揮発性半導体記憶装置では、以下の問題点を有する。即ち、図５に示す従来の不揮発性半導体記憶装置では、データ読み出し回路６のプリチャージ用ｐ型ＭＯＳトランジスタＱＰと、ビット線ＢＬｊとの間には、ビット線選択回路２のビット線選択用ｎ型ＭＯＳトランジスタＱＣｊが位置し、このビット線選択用トランジスタＱＣｊを介して、ビット線ＢＬｊへのプリチャージが行われるため、前記ビット線選択用トランジスタＱＣｊの抵抗により、接点３及びビット線ＢＬｊへのプリチャージに時間を要し、プリチャージ時間が長くなる。特に、低電圧で使用する場合には、バックバイアス効果によってビット線選択回路２のビット線選択用ｎ型ＭＯＳトランジスタＱＣｊの抵抗値が増大するため、プリチャージ時間の増大も顕著となる。このため、データ読み出し回路６のデータ出力ＶＳにデータを高速に読み出すことが困難になるという問題があった。
【００１０】
本発明は前記従来の不揮発性半導体記憶装置における問題を解決するものであり、その目的は、ビット線をプリチャージする際のビット線選択用トランジスタＱＣの抵抗の影響を抑えて、ビット線プリチャージを高速に行って、高速なデータ読み出し動作が可能な不揮発性半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
以上の目的を達成するため、本発明では、不揮発性半導体記憶装置において、データの読み出し時にビット線をプリチャージする際、そのプリチャージをビット線選択回路のビット線選択用トランジスタを介さず、直接にビット線をプリチャージする構成を採用する。
【００１２】
すなわち、請求項１記載の発明の不揮発性半導体記憶装置は、各々メモリセルに接続される複数のビット線と、アドレス信号をデコードしたアドレスデコード信号を受け、このアドレスデコード信号に基いて、前記複数のビット線のうちデータを読み出すべきメモリセルに接続されるビット線を選択するＮ型トランジスタからなるビット線選択回路と、前記ビット線選択回路に接続され、このビット線選択回路を介して前記データを読み出すべきメモリセルに接続されるビット線をプリチャージするＰ型トランジスタからなるプリチャージ回路と、前記アドレスデコード信号及び前記ビット線のプリチャージを指示する信号を受け、このアドレスデコード信号及び前記ビット線のプリチャージを指示する信号に基いて、前記データを読み出すべきメモリセルに接続されるビット線を直接にプリチャージするＰ型トランジスタからなる直接プリチャージ回路とを備えたことを特徴とする。
【００１３】
また、請求項２記載の発明は、前記請求項１記載の不揮発性半導体記憶装置において、前記直接プリチャージ回路は、前記データを読み出すべきメモリセルに接続されるビット線のみを、直接にプリチャージすることを特徴とする。
【００１４】
更に、請求項３記載の発明は、前記請求項２記載の不揮発性半導体記憶装置において、前記直接プリチャージ回路は、備える複数のビット線に対応して複数設けられた充電トランジスタを備え、前記各充電トランジスタは、対応するビット線に直接に接続されると共に、電源に接続され、且つ、前記ビット線選択回路に入力されるアドレスデコード信号に基いて、前記データを読み出すべきメモリセルに接続されるビット線に対応する充電トランジスタのみが導通状態になることを特徴とする。
【００１５】
加えて、請求項４記載の発明は、前記請求項３記載の不揮発性半導体記憶装置において、前記直接プリチャージ回路は、前記複数の充電トランジスタに対応して複数設けられたＮＡＮＤ回路を有し、前記複数のＮＡＮＤ回路は、前記ビット線のプリチャージを指示する信号を受けると共に、前記ビット線選択回路に入力されるアドレスデコード信号を受けて、前記データを読み出すべきメモリセルに接続されるビット線に対応するＮＡＮＤ回路が、このＮＡＮＤ回路に対応する充電トランジスタを導通状態にすることを特徴とする。
【００１６】
更に加えて、請求項５記載の発明は、前記請求項１記載の不揮発性半導体記憶装置において、前記直接プリチャージ回路は、前記データを読み出すべきメモリセルに接続されるビット線を含む一部のビット線を、直接にプリチャージすることを特徴とする。
【００１７】
また、請求項６記載の発明は、前記請求項５記載の不揮発性半導体記憶装置において、前記直接プリチャージ回路は、備える複数のビット線に対応して複数設けられた充電トランジスタを備え、前記各充電トランジスタは、対応するビット線に直接に接続されると共に、電源に接続され、且つ、前記アドレス信号の一部に基いて、前記データを読み出すべきメモリセルに接続されるビット線を含む複数のビット線に対応する複数の充電トランジスタが導通状態になることを特徴とする。
【００１８】
更に、請求項７記載の発明は、前記請求項６記載の不揮発性半導体記憶装置において、前記直接プリチャージ回路は、備えるビット線の所定本づつに対応する複数のＮＡＮＤ回路を有し、前記複数のＮＡＮＤ回路は、前記アドレス信号の一部を受け、この受けたアドレス信号に基いて、対応する所定本のビット線に接続された所定個の充電トランジスタを導通状態にすることを特徴とする。
【００１９】
加えて、請求項８記載の発明は、前記請求項１記載の不揮発性半導体記憶装置において、前記プリチャージ回路は、充電トランジスタを有し、この充電トランジスタは、電源と前記ビット線選択回路とに接続されると共に、前記ビット線のプリチャージを指示する信号を受けて導通状態になることを特徴とする。
【００２０】
また、請求項９記載の発明は、前記請求項１記載の不揮発性半導体記憶装置において、ビット線選択回路は、備えるビット線に対応して複数設けられた複数の選択トランジスタを有し、前記複数の選択トランジスタは、前記プリチャージ回路と対応するビット線とに接続されると共に、前記受けるアドレスデコード信号に基いて、前記データを読み出すべきメモリセルに接続されるビット線に接続される選択トランジスタが導通状態になることを特徴とする。
【００２１】
以上の構成により、請求項１ないし請求項９記載の発明では、ビット線を他の素子を介さずに直接にプリチャージする直接プリチャージ回路を設けたので、従来よりも高速にビット線のプリチャージができ、プリチャージ時間が短縮される分、データの読み出しの高速化を図ることができる。
【００２２】
特に、請求項２、請求項３及び請求項４記載の発明では、所定のメモリセルからデータを読み出す際に、そのメモリセルに接続されたビット線が選択されると、この選択されたビット線のみをプリチャージするので、従来と同じビット線への充電電流でプリチャージしつつ、データの読み出しの高速化が図れる。
【００２３】
また、請求項５、請求項６及び請求項７記載の発明では、各ビット線を直接にプリチャージするために配置する素子を、所定本のビット線づつで共用化するので、直接プリチャージ回路を構成する素子数を低減して回路規模を抑えながら、従来よりも高速なビット線プリチャージが可能になる。
【００２４】
【発明の実施の形態】
（第１の実施の形態）
図１は、第１の実施の形態に係る不揮発性半導体記憶装置の回路図である。本実施の形態では、前記従来例と同様に、コンタクト方式のマスクＲＯＭを例に挙げている。
【００２５】
同図において、１はメモリセルアレー、２はビット線選択回路、４は行デコーダ、６は列デコーダ、６はプリチャージ回路を兼用するデータ読み出し回路である。これ等の回路の内部構成は、前記従来例と同様であるので、同一部分に同一符号を付して、その説明を省略する。以下、前記従来例と異なる構成について説明する。
【００２６】
８はインバータ回路であり、ビット線プリチャージ信号ＣＬＫを入力とし、ビット線プリチャージ信号ＣＬＫの反転信号ＮＣＬＫへ出力する。
【００２７】
９はビット線プリチャージ回路（直接プリチャージ回路）であって、ビット線プリチャージ用ｐ型ＭＯＳトランジスタ（充電トランジスタ）ＱＢＰｊ（ｊ＝１〜ｎ）と、２入力ＮＡＮＤ回路Ｎｊ（ｊ＝１〜ｎ）とを各々一組とし、この組をビット線の数に等しいｎ組だけ配置したものである。前記各ビット線プリチャージ用ｐ型ＭＯＳトランジスタＱＢＰｊは、そのドレインを電源電位とし、そのソースが対応するビット線ＢＬｊに接続され、そのゲートは自己の組の対応するＮＡＮＤ回路Ｎｊの出力を受ける。前記ＮＡＮＤ回路Ｎｊは、一方の入力にインバータ回路８の出力ＮＣＬＫを受け、他方の入力に対応するビット線選択信号線Ｃｊを受ける。
【００２８】
以上のように構成された不揮発性半導体記憶装置について、メモリセルＭ（ｉ，ｊ）のデータを読み出す動作を図２のタイミング図を用いて説明する。
【００２９】
先ず、行アドレス信号ＡＲ１〜ＡＲｙの入力に応じて、行デコーダ４によりｉ行目に対応するワード線Ｗｉを”Ｈ”レベルにする。また、列アドレス信号ＡＣ１〜ＡＣｘの入力に応じて、列デコーダ５によりｊ列目に対応するビット線選択信号Ｃｊを”Ｈ”レベルにして、ビット線選択用トランジスタＱＣｊを導通させる。同時に、ビット線プリチャージ信号ＣＬＫを”Ｌ”レベルにすることにより、データ読み出し回路６のプリチャージ用ｐ型ＭＯＳトランジスタＱＰが導通状態となって、前記導通したビット線選択用トランジスタＱＣｊを経て、これに接続されたビット線ＢＬｊがプリチャージされる。
【００３０】
更に、ビット線プリチャージ回路９では、インバータ回路８からの“Ｈ”レベルの出力ＮＣＬＫ、及び、前記“Ｈ”レベルのビット線選択信号Ｃｊを受けて、ＮＡＮＤ回路Ｎｊの出力が“Ｌ”となって、ビット線プリチャージ用ｐ型ＭＯＳトランジスタＱＢＰｊが導通状態となる。その結果、前記導通したビット線選択用ｎ型ＭＯＳトランジスタＱＣｊに接続されたビット線ＢＬｊは、ビット線プリチャージ回路９の前記導通したビット線プリチャージ用ｐ型ＭＯＳトランジスタＱＢＰｊからも直接にプリチャージされて、時間ｔ２後に所定電位まで充電される。
【００３１】
プリチャージ終了後、選択されたメモリセルＭ（ｉ，ｊ）のメモリセルデータが“１”のときには、該メモリセルＭ（ｉ，ｊ）のドレインはビット線ＢＬｊに接続されているので、接点３及びビット線ＢＬｊの電荷はメモリセルＭ（ｉ，ｊ）を介して放電され、データ読み出し回路６のデータ出力ＶＳは時間ｔ１後に”Ｈ”レベルに確定する。一方、選択されたメモリセルＭ（ｉ，ｊ）のメモリセルデータが“０”のときには、該メモリセルＭ（ｉ，ｊ）のドレインはビット線ＢＬｊに接続されていないので、接点３及びビット線ＢＬｊの電荷は放電されることなく所定の電位を保持し、データ読み出し回路６のデータ出力ＶＳはインバータＩＮＶの入力である接点３がプリチャージによりインバータＩＮＶのスイッチングレベルとなる時間（ｔ２−ｔ２’）後に、“Ｌ”レベルに確定する。従って、ビット線プリチャージ信号ＣＬＫを”Ｌ”レベルにした後、データ読み出し回路６の出力が確定するまでに要する読み出し時間ｔACは、選択されたメモリセルＭ（ｉ，ｊ）のデータが“１”のときの読み出し時間に規定され、ｔAC＝ｔ２＋ｔ１となる。
【００３２】
ここで、プリチャージに要する時間ｔ２は、プリチャージするノードであるビット線を、従来例のようにビット線選択用トランジスタのような大きな抵抗値を持つ素子を介することなく、直接にプリチャージ用トランジスタＱＢＰｊで充電するので、従来例で示したプリチャージ時間ｔｏよりも短いプリチャージ時間でプリチャージできて、データの読み出しを容易に高速化でき、読み出し時間を短縮できる。また、消費電力についても、消費電力の大きな要素であるビット線容量への充電については、従来例と同様に、導通したビット線選択用ｎ型ＭＯＳトランジスタＱＣｊに接続されたビット線ＢＬｊのみをプリチャージするので、従来例と同じ充電電流でビット線を充電できる。
【００３３】
（第２の実施の形態）
図３は、第２の実施の形態に係る不揮発性半導体記憶装置の回路図を示す。本実施の形態では、前記従来例と同様にコンタクト方式のマスクＲＯＭを例に挙げている。
【００３４】
図３において、図１及び図５と同一の構成部分には同一符号を付してその説明を省略し、異なる構成についてのみ説明する。
【００３５】
１２はビット線プリチャージ回路（直接プリチャージ回路）である。このビット線プリチャージ回路１２内において、１０はインバータ回路であって、最下位の列アドレス信号ＡＣ１を受け、列アドレス信号ＡＣ１の反転信号ＮＡＣ１を出力する。ＮＣ１、ＮＣ２は各々ＮＡＮＤ回路であって、一方のＮＡＮＤ回路ＮＣ１は、一方の入力に前記インバータ回路８の出力ＮＣＬＫを受け、他方の入力に最下位の列アドレス信号ＡＣ１を受ける。他方のＮＡＮＤ回路ＮＣ２は、一方の入力に前記インバータ回路８の出力ＮＣＬＫを受け、他方の入力に前記インバータ回路１０の出力ＮＡＣ１を受ける。
【００３６】
更に、ＱＢＰｊ（ｊ＝１〜ｎ）は、備えるビット線の数に等しい個数だけ設けられたビット線プリチャージ用ｐ型ＭＯＳトランジスタ（充電トランジスタ）であって、この各プリチャージ用ｐ型ＭＯＳトランジスタＱＢＰｊは、各々、ソースを電源電位とし、ドレインが対応するビット線ＢＬｊに接続される。ｊが奇数番のビット線ＢＬｊに接続されたビット線プリチャージ用ｐ型ＭＯＳトランジスタＱＢＰｊのゲートは、前記一方のＮＡＮＤ回路ＮＣ１の出力Ｓ１を受け、ｊが偶数番のビット線ＢＬｊに接続されたビット線プリチャージ用トランジスタＱＢＰｊのゲートは、前記他方のＮＡＮＤ回路ＮＣ２の出力Ｓ２を受ける。従って、最下位の列アドレス信号ＡＣ１が“Ｌ”の時にはｊが奇数番のビット線ＢＬｊが選択され、列アドレス信号ＡＣ１が“Ｈ”の時にはｊが偶数番のビット線ＢＬｊが選択される。
【００３７】
以上のように構成された不揮発性半導体記憶装置について、メモリセルＭ（ｉ，ｊ）のデータを読み出す動作を図４のタイミング図を用いて説明する。
【００３８】
先ず、行アドレス信号ＡＲ１〜ＡＲｙの入力に応じて、行デコーダ４によりｉ行目に対応するワード線Ｗｉを“Ｈ”レベルにする。また、列アドレス信号ＡＣ１〜ＡＣｘの入力に応じて、列デコーダ５によりｊ列目に対応するビット線選択信号Ｃｊを“Ｈ”レベルにして、ビット線選択用ｎ型ＭＯＳトランジスタＱＣｊを導通させる。同時に、ビット線プリチャージ信号ＣＬＫを“Ｌ”レベルにすることにより、データ読み出し回路６のプリチャージ用ｐ型ＭＯＳトランジスタＱＰが導通状態となり、前記導通したビット線選択用ｎ型ＭＯＳトランジスタＱＣｊを経て、これに接続されたビット線ＢＬｊがプリチャージされる。
【００３９】
更に、ビット線プリチャージ回路１２では、列アドレス信号ＡＣ１が“Ｌ”レベルの場合には、ＮＡＮＤ回路ＮＣ１の一方の入力に“Ｌ”レベルが入力され、ＮＡＮＤ回路ＮＣ２の一方の入力にインバータ回路１０からの列アドレス信号ＡＣ１の反転レベル（“Ｈ”レベル）が入力され、これ等の両ＮＡＮＤ回路ＮＣ１、ＮＣ２の他方の入力はインバータ回路８からの“Ｈ”レベル出力を受ける。従って、ＮＡＮＤ回路ＮＣ１の出力Ｓ１は“Ｈ”レベルに、ＮＡＮＤ回路ＮＣ２の出力Ｓ２は“Ｌ”レベルとなる。その結果、ｊが奇数番の一部（全個数の半分）のビット線充電用ｐ型ＭＯＳトランジスタＱＢＰｊが導通状態となって、ｊが奇数番の全ビット線のうち半分の個数のビット線ＢＬｊがプリチャージされる。
【００４０】
一方、アドレス信号ＡＣ１が“Ｈ”レベルの場合には、逆に、ＮＡＮＤ回路ＮＣ１の出力Ｓ１は“Ｌ”レベルに、ＮＡＮＤ回路ＮＣ２の出力Ｓ２は“Ｈ”レベルとなる。その結果、ｊが偶数番の一部（全個数の半分）のビット線充電用ｐ型ＭＯＳトランジスタＱＢＰｊが導通状態となって、ｊが偶数番の全ビット線のうち半分の個数のビット線ＢＬｊがプリチャージされる。
【００４１】
その結果、接点３と導通したビット線選択用ｎ型ＭＯＳトランジスタＱＣｊに接続されたビット線ＢＬｊは、データ読み出し回路６のプリチャージ用ｐ型ＭＯＳトランジスタＱＰ、及びビット線プリチャージ回路１２で導通状態となったビット線プリチャージ用ｐ型ＭＯＳトランジスタＱＢＰｊにより、時間ｔ２後に所定電位まで充電される。
【００４２】
プリチャージ終了後、選択されたメモリセルＭ（ｉ，ｊ）のメモリセルデータが“１”のときには、該メモリセルＭ（ｉ，ｊ）のドレインはビット線ＢＬｊに接続されているので、接点３及びビット線ＢＬｊの電荷はメモリセルＭ（ｉ，ｊ）を介して放電され、データ読み出し回路６のデータ出力ＶＳは、時間ｔ１後に“Ｈ”レベルに確定する。また、選択されたメモリセルＭ（ｉ，ｊ）のメモリセルデータが“０”のときには、該メモリセルＭ（ｉ，ｊ）のドレインはビット線ＢＬｊに接続されていないので、接点３及びビット線ＢＬｊの電荷は放電されることなくは所定の電位を保持し、データ読み出し回路６のデータ出力ＶＳは、インバータＩＮＶの入力である接点３がプリチャージによりインバータＩＮＶのスイッチングレベルとなる時間（ｔ２−ｔ２´）後に“Ｌ”レベルに確定する。従って、ビット線プリチャージ信号ＣＬＫを“Ｌ”レベルにした後、データ読み出し回路６の出力が確定するまでに要する読み出し時間ｔACは、選択されたメモリセルＭ（ｉ，ｊ）のデータが“１”のときの読み出し時間に規定され、ｔAC＝ｔ２＋ｔ１となる。
【００４３】
ここで、ビット線ＢＬｊのプリチャージに要する時間ｔ２は、プリチャージするノードであるビット線を、従来例のようにビット線選択用のｎ型ＭＯＳトランジスタのような大きな抵抗値を持つ素子を介することなく、直接にプリチャージ用トランジスタＱＢＰｊでプリチャージするので、従来例で示したプリチャージ時間ｔｏよりもプリチャージ時間を短縮できて、容易にデータ読み出しの高速化を実現でき、読み出し時間を短縮できる。
【００４４】
また、選択されるビット線を含む奇数番、又は偶数番のビット線プリチャージ用トランジスタを導通させるので、導通させるべきビット線プリチャージ用トランジスタを選択するためのビット線プリチャージ回路１２の構成素子数を、前記第１の実施の形態のビット線プリチャージ回路９に比して、削減することができ、小規模な回路の追加で読み出し時間の短縮を実現できる。
【００４５】
【発明の効果】
以上説明したように、請求項１ないし請求項９記載の発明の不揮発性半導体記憶装置によれば、データの読み出し動作時に、ビット線選択回路により選択されたビット線を、プリチャージ回路により前記ビット線選択回路を介してプリチャージすると共に、直接プリチャージ回路によっても他の素子を介さずに直接にプリチャージしたので、プリチャージ時間を短縮して、データの読み出し動作の高速化を図ることができる。
【００４６】
特に、請求項２、請求項３及び請求項４記載の発明によれば、選択したビット線のみを直接プリチャージ回路により直接にプリチャージするので、従来と同じ充電電流でビット線をプリチャージしつつ、容易にプリチャージ時間を短縮できて、読み出し動作を高速化できる。
【００４７】
また、請求項５、請求項６及び請求項７記載の発明によれば、直接プリチャージ回路において、各ビット線を直接にプリチャージするための素子を所定本のビット線づつで共用化したので、素子数及びマスクレイアウト面積の増大を抑制しつつ、容易にプリチャージ時間を短縮して、データの読み出し動作を高速化できる効果を奏する。
【図面の簡単な説明】
【００４８】
【図１】 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図である。
【００４９】
【図２】 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の動作を示すタイミング図である。
【００５０】
【図３】 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図である。
【００５１】
【図４】 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の動作を示すタイミング図である。
【００５２】
【図５】 従来例に係る不揮発性半導体記憶装置の構成を示す回路図である。
【００５３】
【図６】 従来例に係る不揮発性半導体記憶装置の動作を示すタイミング図である。
【００５４】
【符号の説明】
１ メモリセルアレー
Ｍ(1,1) 〜Ｍ(m,n) メモリセル
ＢＬ１〜ＢＬｎ ビット線
Ｗ１〜Ｗｍ ワード線
２ ビット線選択回路
ＱＣ１〜ＱＣｎ 選択トランジスタ
４ 行デコーダ
５ 列デコーダ
ＡＣ１〜ＡＣｘ アドレス信号
Ｃ１〜Ｃｎ アドレスデコード信号
６ データ読み出し回路（プリチャージ回路）
ＱＰ 充電トランジスタ
ＣＬＫ ビット線プリチャージ信号
９ ビット線プリチャージ回路
（直接プリチャージ回路）
１２ ビット線プリチャージ回路
（直接プリチャージ回路）
ＱＢＰ１〜ＱＢＰｎ 充電トランジスタ
Ｎ１〜Ｎｎ ＮＡＮＤ回路
ＮＣ１、ＮＣ２ ＮＡＮＤ回路
Claims (9)
- 各々メモリセルに接続される複数のビット線と、
アドレス信号をデコードしたアドレスデコード信号を受け、このアドレスデコード信号に基いて、前記複数のビット線のうちデータを読み出すべきメモリセルに接続されるビット線を選択するＮ型トランジスタからなるビット線選択回路と、
前記ビット線選択回路に接続され、このビット線選択回路を介して前記データを読み出すべきメモリセルに接続されるビット線をプリチャージするＰ型トランジスタからなるプリチャージ回路と、
前記アドレスデコード信号及び前記ビット線のプリチャージを指示する信号を受け、このアドレスデコード信号及び前記ビット線のプリチャージを指示する信号に基いて、前記データを読み出すべきメモリセルに接続されるビット線を直接にプリチャージするＰ型トランジスタからなる直接プリチャージ回路と
を備えたことを特徴とする不揮発性半導体記憶装置。 - 前記直接プリチャージ回路は、
前記データを読み出すべきメモリセルに接続されるビット線のみを、直接にプリチャージすること
を特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記直接プリチャージ回路は、
備える複数のビット線に対応して複数設けられた充電トランジスタを備え、
前記各充電トランジスタは、
対応するビット線に直接に接続されると共に、電源に接続され、且つ、前記ビット線選択回路に入力されるアドレスデコード信号に基いて、前記データを読み出すべきメモリセルに接続されるビット線に対応する充電トランジスタのみが導通状態になる
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。 - 前記直接プリチャージ回路は、
前記複数の充電トランジスタに対応して複数設けられたＮＡＮＤ回路を有し、
前記複数のＮＡＮＤ回路は、
前記ビット線のプリチャージを指示する信号を受けると共に、前記ビット線選択回路に入力されるアドレスデコード信号を受けて、前記データを読み出すべきメモリセルに接続されるビット線に対応するＮＡＮＤ回路が、このＮＡＮＤ回路に対応する充電トランジスタを導通状態にする
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。 - 前記直接プリチャージ回路は、
前記データを読み出すべきメモリセルに接続されるビット線を含む一部のビット線を、直接にプリチャージすること
を特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記直接プリチャージ回路は、
備える複数のビット線に対応して複数設けられた充電トランジスタを備え、
前記各充電トランジスタは、
対応するビット線に直接に接続されると共に、電源に接続され、且つ、前記アドレス信号の一部に基いて、前記データを読み出すべきメモリセルに接続されるビット線を含む複数のビット線に対応する複数の充電トランジスタが導通状態になる
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。 - 前記直接プリチャージ回路は、
備えるビット線の所定本づつに対応する複数のＮＡＮＤ回路を有し、
前記複数のＮＡＮＤ回路は、
前記アドレス信号の一部を受け、この受けたアドレス信号に基いて、対応する所定本のビット線に接続された所定個の充電トランジスタを導通状態にする
ことを特徴とする請求項６記載の不揮発性半導体記憶装置。 - 前記プリチャージ回路は、
充電トランジスタを有し、この充電トランジスタは、電源と前記ビット線選択回路とに接続されると共に、前記ビット線のプリチャージを指示する信号を受けて導通状態になる ことを特徴とする請求項１記載の不揮発性半導体記憶装置。 - ビット線選択回路は、
備えるビット線に対応して複数設けられた複数の選択トランジスタを有し、
前記複数の選択トランジスタは、
前記プリチャージ回路と対応するビット線とに接続されると共に、前記受けるアドレスデコード信号に基いて、前記データを読み出すべきメモリセルに接続されるビット線に接続される選択トランジスタが導通状態になる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7807197A JP3981179B2 (ja) | 1997-03-28 | 1997-03-28 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7807197A JP3981179B2 (ja) | 1997-03-28 | 1997-03-28 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10275489A JPH10275489A (ja) | 1998-10-13 |
| JP3981179B2 true JP3981179B2 (ja) | 2007-09-26 |
Family
ID=13651622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7807197A Expired - Fee Related JP3981179B2 (ja) | 1997-03-28 | 1997-03-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3981179B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006216184A (ja) * | 2005-02-04 | 2006-08-17 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| KR100680484B1 (ko) * | 2005-03-30 | 2007-02-08 | 주식회사 하이닉스반도체 | 개선된 독출 동작 기능을 가지는 플래시 메모리 장치의페이지 버퍼 회로 및 그 독출 동작 제어 방법 |
| JP5343916B2 (ja) | 2010-04-16 | 2013-11-13 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| CN108962324B (zh) | 2017-05-24 | 2020-12-15 | 华邦电子股份有限公司 | 存储器存储装置 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 3 |
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| A521 | Written amendment |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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