JP2773665B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
憶されるマスクROM等の半導体記憶装置に関する。
されるメモリセルアレイ、このメモリセルアレイのデー
タを選択する外部アドレスを取り込むアドレスバッフ
ァ、取り込まれたアドレスによりメモリセルアレイのビ
ット線選択及びワード線選択を行うデコーダ、ビット線
データを読み出すセンスアンプ等により構成される。メ
モリセルアレイには、多数配列形成されたメモリMOS
トランジスタを例えばデータに応じてブプレション
(D)型又はエンハンスメント(E)型に設定する事に
よりデータ記憶を行うNAND型と、データに応じてE
型又は高しきい値(HiVt)型にするNOR型とがあ
る。
タの読み出しを行っている間、非選択のビット線はセン
スアンプから切り離されている。このとき、非選択ビッ
ト線が放電して接地レベルまで電位低下すると、次に選
択されたときにそのビット線を所定レベルまで引き上げ
るのに時間がかかる。このビット線の充電の遅れは、マ
スクROMの高速アクセスを妨げる。マスクROMの高
速アクセスを可能とするためには、非選択のビット線を
次のアクセスに備えて所定レベルまで充電するプリチャ
ージ方式が有効である(例えば、特開平5−14428
4号参照)。
る。例えば、NAND型メモリセルの場合、選択ワード
線を0V、残りの非選択ワード線をVDDとして、データ
読み出しが行われる。ワード線は多数のメモリセルのゲ
ートにつながるため負荷が大きく、選択時にVDDからO
Vに低下するのに時間がかかる。実際はE型メモリトラ
ンジスタの場合でしきい値が0.8V程度であり、従っ
て選択ワード線がVDDから0.8Vに低下するまでが遅
れとなる。このワード線での遅れを解決するために、例
えば、ワード線の駆動電源のみを例えば3Vという低電
源とすることも提案されている。
クセスを実現するために、非選択ビット線の全てをプリ
チャージする方式は、プリチャージによって消費電流が
増大するという問題がある。また、ワード線の電位遷移
の遅れに対して、ワード線駆動電源を低くする方式は、
アクセス時間短縮にそれ程効果的でない。更にNAND
型ROMの場合にワード線電源を下げると、選択メモリ
MOSトランジスタにつながる多数の非選択メモリMO
Sトランジスタのオン抵抗が結果的に大きくなるため
に、データ読み出し性能が劣化する。
ージ方式により、消費電流増大を伴うことなく高速アク
セスを可能とした半導体記憶装置を提供することを目的
としている。
揮発に記憶されるメモリセルアレイと、このメモリセル
アレイのデータを選択する外部アドレスを取り込むアド
レスバッファと、取り込まれたアドレスにより前記メモ
リセルアレイのビット線選択及びワード線選択を行うデ
コーダと、ビット線データを読み出すセンスアンプとを
有する半導体記憶装置において、前記アドレスバッファ
は、入力端子が共通接続されて時分割でアドレス取り込
みを行う少なくとも2系統のクロック同期式のアドレス
レジスタを有し、且つ前記アドレスバッファの2系統の
アドレスレジスタに保持された連続するタイミングのア
ドレスデータの異同を判定する判定手段と、この判定手
段の判定結果に基づいて、あるアドレスのデータ読み出
しを行っている間、次にアクセスすべきアドレスのビッ
ト線のみを選択的にプリチャージするビット線プリチャ
ージ手段とを備えたことを特徴としている。
段は、前記2系統のアドレスレジスタが保持するアドレ
スデータの不一致を検出してプリチャージ・イネーブル
信号を生成する論理ゲート手段と、前記プリチャージ・
イネーブル信号により制御されて前記2系統のアドレス
レジスタが保持するアドレスデータのうち次アドレスデ
ータをスルーする転送手段とにより構成される。また前
記ビット線プリチャージ手段は、前記プリチャージ・イ
ネーブル信号により制御されて前記次アドレスデータを
デコードするプリチャージ用カラムデコーダと、そのデ
コード出力により一つのビット線を選択するプリチャー
ジ用カラムセレクタと、選択されたビット線をプリチャ
ージするバイアス回路とにより構成される。
ち、次のアドレスにより選択されるビット線のみがプリ
チャージされる。この様な選択的なビット線プリチャー
ジは、アドレスバッファが2系統のクロック同期式アド
レスレジスタを持つ形式の半導体記憶装置において、こ
れらのアドレスレジスタに保持された連続するタイミン
グのアドレスデータの異同を判定することにより可能に
なる。そしてこの発明によると、全ての非選択ビット線
をプリチャージする従来の方式に比べて、無駄な電力を
消費することなく、高速アクセスが可能になる。
説明する。図1は、この発明の一実施例にかかるクロッ
ク同期式マスクROMの全体構成を示す。マスクROM
の基本構成として、データを不揮発に記憶するメモリセ
ルアレイ1、そのデータ読み出しを行うための外部アド
レスを取り込むアドレスバッファ2、メモリセルアレイ
1のワード線選択を行うロウデコーダ3、ビット線選択
を行うカラムデコーダ4とカラムセレクタ5、メモリセ
ルアレイ1からの読み出しデータを検出するセンスアン
プ6、及び出力バッファ7を有する。この実施例ではメ
モリセルアレイ1は、NAND型とする。
が、2系統のアドレスレジスタをもって、クロック同期
により外部アドレスA0,A1,…,A15を取り込む
クロック同期式である。なおこの実施例では、便宜的に
A0〜A8をカラムアドレス、A9〜A15をロウアド
レスとして用いる場合を説明する。このアドレスバッフ
ァ2の動作を制御するために、外部クロックCKから必
要な内部クロックCKA,CKB,A,B(これらの波
形は、図10に示す)を生成するクロック生成回路8が
設けられている。
中の次にアクセスされるビット線のみを選択的にプリチ
ャージするために、メモリセルアレイ1周辺には、カラ
ムデコーダ4及びカラムセレクタ5と別に、プリチャー
ジ用カラムデコーダ11とプリチャージ用カラムセレク
タ12が設けられ、このプリチャージ用カラムセレクタ
12で選択されたビット線にバイアスを与えるプリチャ
ージバイアス回路13が設けられている。同様に、非選
択ワード線の中の次に選択させるワード線のみを選択的
に所定レベルにプリチャージするために、ロウデコーダ
3と別に、プリチャージ用ロウデコーダ14とプリチャ
ージ用ロウセレクタ15とが設けられている。
なかから、一本を選んでプリチャージするためには、次
にアクセスされるアドレスを知ることが必要である。そ
のため、アドレスバッファ2内の2系統のアドレスレジ
スタが保持する連続するタイミングのアドレスデータを
比較してその異同を判定し、次アドレスを出力する次ア
ドレス判定回路10が設けられている。この次アドレス
判定回路10での判定結果に基づいて、プリチャージ用
カラムデコーダ11及びプリチャージ用ロウデコーダ1
4によりそれぞれ、一本のビット線及び一本のワード線
が選択されることになる。
成を示している。図示のように各外部アドレス端子毎
に、2系統のクロック同期式アドレスレジスタ21a,
21bが入力端を共通に入力回路2に接続して設けられ
ている。これらのアドレスレジスタ21a,21bに保
持された連続するタイミングのアドレスデータから、先
行するタイミングのアドレスデータADとその次のタイ
ミングの次アドレスデータNADとをそれぞれ選択する
ために、セレクタ23,24が設けられている。また二
つのアドレスレジスタ21a,21bからは、その保持
されたアドレスデータの異同判定をおこなうために、判
定用アドレスデータADA,ADBが取り出される。な
おアドレスデータADとして通常は、互いに補のデータ
が対になって出力されるが、ここでは簡単に一つで表し
ている。
及びセレクタ23,24の部分をより具体的に示したも
のである。アドレスレジスタ21a,21bはクロック
トCMOSインバータを組み合わせたCMOSラッチ回
路であって、一方のアドレスレジスタ21aは、内部ク
ロックCKAとその反転クロック/CKAにより駆動さ
れ、他方のアドレスレジスタ21bは、内部クロックC
KA,/CKAとはそれぞれ位相が180°ずれた内部
クロックCKB,/CKBにより駆動される。従ってこ
れらのアドレスレジスタ21a,21bは、交互に外部
アドレスを取り込んで保持することになる。
21a,21bのデータを交互に取り出すために、外部
クロックCKの1/2分周クロックである互いに逆相の
クロックA,Bにより駆動される二つのクロックト・イ
ンバータにより構成されている。このセレクタ23で
は、アドレスレジスタ21a,21bの保持データを交
互に取り出すことで、連続するタイミングのうち常に先
行するタイミングのアドレスデータADを選択すること
になる。もう一つのセレクタ24は、同様にクロック
A,Bにより駆動される二つのクロックト・インバータ
により構成されて、連続するタイミングのうち常に後行
するタイミングのアドレスデータ(次アドレスデータ)
NADを選択することになる。
ドレスデータAD(AD0,AD1,…,AD15)
は、カラムアドレスAD0〜AD8がカラムデコーダ4
に、ロウアドレスAD9〜AD15がロウデコーダ3に
それぞれ送られ、通常の動作に従ってビット線選択及び
ワード線選択がなされる。
ドレスバッファ2が保持する2系統のアドレスデータそ
のままの判定用アドレスデータADA,ADBと、次ア
ドレスデータNADは、次アドレス判定回路10に送ら
れる。この次アドレス判定回路10は、連続するタイミ
ングのアドレスデータの異同判定と次アドレスデータN
ADの転送制御を行うもので、図4及び図5に示すよう
に構成される。
で、カラムアドレス各ビット毎に、判定用アドレスデー
タADA,ADBの不一致検出を行う論理ゲート手段と
して、EOR列41と、それらの出力の和をとるORゲ
ート42が設けられる。これにより、連続するタイミン
グのアドレスが異なる場合にのみ“H”となるビット線
に対するプリチャージ・イネーブル信号PE(BL)を
出す。また、このプリチャージ・イネーブル信号PE
(BL)により制御されて連続するタイミングのアドレ
スが異なる場合にのみ、アドレスバッファ2から出力さ
れる次アドレスデータNADをスルーして、プリチャー
ジ用カラムデコーダ11に転送する転送回路43が設け
られている。
に所定の遅延を与える遅延回路44と、その遅延データ
をプリチャージ・イネーブル信号PE(BL)が“H”
のときのみ通すANDゲート45を有する。遅延回路4
4は、プリチャージ・イネーブル信号PE(BL)が確
定してから、次アドレスデータNADをスルーさせるた
めに設けられている。
その基本構成は図4と同様であり、EOR列51と、そ
の出力の和をとって、ワード線のプリチャージ・イネー
ブル信号PE(WL)を発生するORゲート52、及び
このプリチャージ・イネーブル信号PE(WL)により
次アドレスデータNADをスルーする転送回路53を有
する。
て、次アドレスのビット線プリチャージを行うためのプ
リチャージ用カラムデコーダ11は、図6に示すよう
に、通常のカラムデコーダ4と同様のデコーダ本体61
と、そのデコード出力PS0,PS1,…をプリチャー
ジ・イネーブル信号PE(BL)が“H”のときのみ取
り出すCMOSゲート62により構成される。
基づいて、次アドレスのワード線プリチャージを行うた
めのプリチャージ用ロウデコーダ14は、図7に示すよ
うに、通常のロウデコーダ3と同様のデコーダ本体71
と、そのデコード出力をプリチャージ・イネーブル信号
PE(WL)が“H”のときのみ取り出すCMOSゲー
ト72により構成される。また、プリチャージ・イネー
ブル信号PE(WL)の取り込み部には遅延回路73が
設けられている。これは、ロウデコーダ3によるワード
線選択に対して、プリチャージ用ロウデコーダ14によ
るワード線プリチャージのタイミングを僅かに遅らせ
て、データ読み出し特性を確保しながら結果的にプリチ
ャージを高速化するためのもので、その具体的動作は後
述する。
構成である。カラムセレクタ5は、カラムデコーダ4の
出力に基づいてメモリセルアレイ1のビット線BLを選
択してセンスアンプ6に接続するもので、図示のように
ビット線のグループを選択するセレクトトランジスタ
と、グループ内の一本のビット線を選択するセレクトト
ランジスタにより構成される。プリチャージ用カラムセ
レクタ12の構成も同様であって、プリチャージ用カラ
ムデコーダ14の出力に基づいて、非選択ビット線のな
かの次アドレスで選択されるビット線を選ぶ。そしてこ
の次アドレスで選択されるビット線にプリチャージバイ
アス回路13によりプリチャージがされることになる。
プリチャージバイアス回路13は、センスアンプ6と同
様の構成のものとする。
構成である。メモリセルアレイ1の一つのNANDセル
は、例えば図示のように8個のNMOSトランジスタM
0,M1,…,M7により構成され、これがセレクトト
ランジスタS1,S2を介してビット線BLに接続され
る。メモリMOSトランジスタM0,M1,…は、マス
クプログラムにより、D型又はE型に設定される。同様
に多数配列形成されるNAND型セルの各ゲートが共通
にワード線WLとなり、セレクトトランジスタS1,S
2のゲートも横方向に共通接続されてセレクト線SL
1,SL2となって、これらのワード線及びセレクト線
がロウデコーダ3により選択されることになる。
選択部とワード線選択部とで異なるバッファ回路91,
92が設けられている。セレクト線選択部のバッファ回
路91は、バッファ本体93に対して、これと並列に遅
延回路94とその遅延出力により出力レベルを引き下げ
るためのNMOSトランジスタ95を有する。これは、
選択されたセレクト線を、初期にはバッファ本体93に
より電位上昇させ、安定状態では例えばVDDより低い3
V程度に保つためである。ワード線選択部のバッファ回
路92は、非選択ワード線をVDDに設定するために、バ
ッファ本体のみで構成されている。
より駆動されるプリチャージ用ロウセレクタ15は、ワ
ード線WLの電位を所定レベルまで引き下げるためのN
MOSトランジスタ96により構成されている。即ちN
AND型ROMの場合、データ読み出し時、選択ワード
線は0V、残りの非選択ワード線はVDDに設定される
が、非選択ワード線のうち、次にアクセスされるワード
線の電位を予め3V程度に下げるのが、この実施例での
ワード線プリチャージである。このプリチャージ電位
は、ワード線の一端に接続されたバッファ回路92と、
他端に接続されたプリチャージ用ロウセレクタ15のN
MOSトランジスタ96のオン抵抗による分圧により決
まり、非選択のメモリMOSトランジスタをデータ読み
出しに必要なオン状態に保つことができる範囲でできる
だけ低い値に設定すればよい。
ROMの動作を次に説明する。図10は、基本動作のタ
イミング図である。図示のように外部アドレス,,
…が供給されると、そのアドレスデータは互いに逆相の
内部クロックCKA,CKBによって、アドレスバッフ
ァ2の2系統のアドレスレジスタ21a,21bに交互
に取り込まれる。取り込まれたアドレスデータは、セレ
クタ23により交互に選択されて、通常の動作に従って
カラムデコーダ4及びロウデコーダ3に送られて、順次
データ読み出しが行われる。
続する二つのタイミングのアドレスデータが存在し、図
2で説明したように、いまアクセスしようとするアドレ
スデータADと共に、セレクタ24によって次にアクセ
スすべき次アドレスデータNADが選択されて取り出さ
れる。そして次アドレス判定回路10で、いまアクセス
しようとするアドレスと次アドレスとが異なっているこ
とが判定されると、ビット線プリチャージ・イネーブル
信号PE(BL)及びワード線プリチャージイネーブル
信号PE(WL)が出力され、また次アドレスデータN
ADがスルーされて、それぞれプリチャージ用カラムデ
コーダ11、プリチャージ用ロウデコーダ14に送られ
る。
れてデータ読み出しが行われている間、非選択ビット線
のうち次アドレスのビット線のみがバイアス回路13に
よりプリチャージされ、同様に非選択ワード線のうち次
アドレスのワード線のみがプリチャージ用ロウセレクタ
15により選択されてプリチャージされる。ビット線プ
リチャージは、非選択状態で通常0Vとなるべきところ
を3V程度の電位に設定する。このプリチャージ電位は
センスアンプにより最適値が決まるが、例えばセンスア
ンプの基準電圧発生回路と同じバイアス発生回路を用い
てプリチャージ電位を発生させることが好ましい。ワー
ド線のプリチャージは、通常電源VDDレベルとなるべき
ところを、3Vまで下げる。
ージは、図7に示した遅延回路73により、ロウデコー
ダ3によるワード線選択より所定時間遅らせている。そ
の意味を図11により説明する。図11(a)に示すよ
うに、ロウデコーダ3が働いてタイミングt0で、選択
ワード線が立ち下がり、残りの非選択ワード線が立ち上
がるとする。もし同じタイミングt0で次アドレスのワ
ードのプリチャージを開始すると、図9の説明から明ら
かなように、次アドレスのワード線は、ロウデコーダ3
と同時にプリチャージ用ロウセレクタ15により選択さ
れる。
ウデコーダ3による一端からの充電と同時に、ロウセレ
クタ15により他端からの放電がなされる。そのため図
11(b)に破線で示したように立ち上がりが遅くな
り、3Vになるまでに時間がかかる。これに対して遅延
回路73によりプリチャージ開始をタイミングt1まで
遅らせると、図11(b)に実線で示したように、当初
はロウデコーダ3によるVDDでの充電のみとなり、従っ
て図11(a)に示す他の非選択ワード線と同様の立上
がり特性を示す。これにより、本来VDDの非選択ワード
線電位を3Vにしているにも拘らず、高速読み出し特性
が阻害されないことになる。また最終的なプリチャージ
電位3Vになるまでの時間も短縮される。
が次に選択されるときには、これが0Vまで放電される
ことになる。このとき図9から明らかなようにプリチャ
ージ用ロウセレクタ15のトランジスタ96のオフにな
るタイミングが、遅延回路73により遅れる。従って、
ロウデコーダ3による選択ワード線の放電と同時に、遅
延回路73の時間だけ他端からの放電が続くため、ワー
ド線選択と同時にプリチャージ動作を停止する場合に比
べて、0Vになるまでの時間が短縮されることになる。
非選択ビット線の全てをプリチャージすることなく、次
にアクセスされるべきビット線のみをプリチャージす
る。従って、全ての非選択ビット線をプリチャージする
方式に比べて、無駄な消費電力が低減されて、高速アク
セスが可能になる。またこの実施例によると、多数の非
選択ワード線のうち、次にアクセスされるべきワード線
のみをプリチャージしており、これにより高速アクセス
が可能になる。しかも全ての非選択ワード線に低電源電
位を与える従来の方式に異なり、次アドレスを除く非選
択ワード線はVDDにより駆動されるから、データ読み出
し特性を劣化させることはない。更に、非選択ワード線
のうち、次アドレスの非選択ワード線のみを3Vにバイ
アスするためのタイミングをワード線選択に対して遅ら
せて、初期には他の非選択ワード線と同様に電源VDDに
よりドライブすることで、優れた読み出し性能を確保し
ながら、高速アクセスが可能となる。
持つマスクROMを説明したが、この発明はこれに限ら
れるものではなく、NOR型メモリセルを持つものにも
同様に適用できる。ビット線プリチャージについては、
NOR型メモリセルの場合もNAND型メモリセルの場
合と同様である。ワード線プリチャージについては、若
干異なる。NOR型では通常、選択ワード線にVDD、非
選択ワード線に0Vが与えられるので、ワード線プリチ
ャージについては、非選択ワード線のうち次アドレスの
ワード線に対してメモリMOSトランジスタがオンしな
い範囲で0Vより高いバイアスを与えればよい。更にこ
の発明はマスクROMの他、EPROMやEEPROM
にも同様に適用可能である。
ドレスバッファが2系統のクロック同期式アドレスレジ
スタを持つ形式の半導体記憶装置において、これらのア
ドレスレジスタに保持された連続するタイミングのアド
レスデータの異同を判定して、その判定結果に基づいて
多数の非選択ビット線のうち次のアドレスにより選択さ
れるビット線のみがプリチャージされるようにすること
で、無駄な電力消費を抑えながら高速アクセスを実現す
ることができる。
成を示す。
示す。
す。
ムアドレス部の構成を示す。
アドレス部の構成を示す。
す。
す。
を示す。
を示す。
す。
ウデコーダ、4…カラムデコーダ、5…カラムセレク
タ、6…センスアンプ、7…出力バッファ、8…クロッ
ク生成回路、10…次アドレス判定回路、11…プリチ
ャージ用カラムデコーダ、12…プリチャージ用カラム
セレクタ、13…プリチャージバイアス回路、14…プ
リチャージ用ロウデコーダ、15…プリチャージ用ロウ
セレクタ、21a,21b…アドレスレジスタ、23,
24…セレクタ。
Claims (2)
- 【請求項1】 データが不揮発に記憶されるメモリセル
アレイと、このメモリセルアレイのデータを選択する外
部アドレスを取り込むアドレスバッファと、取り込まれ
たアドレスにより前記メモリセルアレイのビット線選択
及びワード線選択を行うデコーダと、ビット線データを
読み出すセンスアンプとを有する半導体記憶装置におい
て、 前記アドレスバッファは、入力端子が共通接続されて時
分割でアドレス取り込みを行う少なくとも2系統のクロ
ック同期式のアドレスレジスタを有し、且つ前記アドレ
スバッファの2系統のアドレスレジスタに保持された連
続するタイミングのアドレスデータの異同を判定する判
定手段と、 この判定手段の判定結果に基づいて、あるアドレスのデ
ータ読み出しを行っている間、次にアクセスすべきアド
レスのビット線のみを選択的にプリチャージするビット
線プリチャージ手段とを備えたことを特徴とする半導体
記憶装置。 - 【請求項2】 前記判定手段は、前記2系統のアドレス
レジスタが保持するアドレスデータの不一致を検出して
プリチャージ・イネーブル信号を生成する論理ゲート手
段と、前記プリチャージ・イネーブル信号により制御さ
れて前記2系統のアドレスレジスタが保持するアドレス
データのうち次アドレスデータをスルーする転送手段と
を有し、 前記ビット線プリチャージ手段は、前記プリチャージ・
イネーブル信号により制御されて前記次アドレスデータ
をデコードするプリチャージ用カラムデコーダと、その
デコード出力により一つのビット線を選択するプリチャ
ージ用カラムセレクタと、選択されたビット線をプリチ
ャージするバイアス回路とを有することを特徴とする請
求項1記載の半導体記憶装置。
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- 1994-12-28 JP JP33963194A patent/JP2773665B2/ja not_active Expired - Fee Related
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