JPH09120678A - 半導体記憶装置およびそのビット線選択方法 - Google Patents
半導体記憶装置およびそのビット線選択方法Info
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- JPH09120678A JPH09120678A JP7277341A JP27734195A JPH09120678A JP H09120678 A JPH09120678 A JP H09120678A JP 7277341 A JP7277341 A JP 7277341A JP 27734195 A JP27734195 A JP 27734195A JP H09120678 A JPH09120678 A JP H09120678A
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Abstract
(57)【要約】
【課題】低消費電力でありながら、短いサイクルタイム
を実現できる半導体記憶装置およびそのビット線選択方
法を提供する。 【解決手段】外部からのカラムアドレスおよびロウアド
レスＲＡは、カラムアドレスを先にデコードし、これに
基づいて生成されたカラムセレクト信号ＣＳＤをロウア
ドレスＲＡと同一タイミングでラッチし、ラッチしたカ
ラムセレクト信号ＣＳＤを直ちにカラムセレクト回路Ｃ
Ｓに入力させてカラムアドレスで指定されたビット線Ｂ
Ｌのプリチャージを行う。ロウアドレスＲＡはロウアド
レスデコーダＲＤＣでデコードし、デコード後にアドレ
ス指定されたワード線ＷＬを活性化する。これにより、
カラムアドレスのデコーディング時間がメモリサイクル
に入らないことから、低消費電力でありながら、短いサ
イクルタイムが実現できる。
を実現できる半導体記憶装置およびそのビット線選択方
法を提供する。 【解決手段】外部からのカラムアドレスおよびロウアド
レスＲＡは、カラムアドレスを先にデコードし、これに
基づいて生成されたカラムセレクト信号ＣＳＤをロウア
ドレスＲＡと同一タイミングでラッチし、ラッチしたカ
ラムセレクト信号ＣＳＤを直ちにカラムセレクト回路Ｃ
Ｓに入力させてカラムアドレスで指定されたビット線Ｂ
Ｌのプリチャージを行う。ロウアドレスＲＡはロウアド
レスデコーダＲＤＣでデコードし、デコード後にアドレ
ス指定されたワード線ＷＬを活性化する。これにより、
カラムアドレスのデコーディング時間がメモリサイクル
に入らないことから、低消費電力でありながら、短いサ
イクルタイムが実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ビット線を所定電
位にプリチャージしてデータの読み出し動作等を行う半
導体記憶装置およびそのビット線選択方法に関するもの
である。
位にプリチャージしてデータの読み出し動作等を行う半
導体記憶装置およびそのビット線選択方法に関するもの
である。
【０００２】
【従来の技術】画像処理等を行うようなチップにおいて
は取り扱うデータ量が多くなり、かつサイクルタイムに
ついても高速化が要求される。このような条件を満たす
ようなメモリを実現すると、メモリの消費電力の増大を
招く。
は取り扱うデータ量が多くなり、かつサイクルタイムに
ついても高速化が要求される。このような条件を満たす
ようなメモリを実現すると、メモリの消費電力の増大を
招く。
【０００３】消費電力を削減するための一つの手段とし
て、出願人は、ビット線を選択的にプリチャージするい
わゆる選択プリチャージ型半導体記憶装置を提案した
（特願平５−２９５７３７号参照）。
て、出願人は、ビット線を選択的にプリチャージするい
わゆる選択プリチャージ型半導体記憶装置を提案した
（特願平５−２９５７３７号参照）。
【０００４】図５はこの選択プリチャージ型半導体記憶
装置の構成例を示す回路図、図６はそのタイミングチャ
ート、図７は駆動サイクルを示す図である。なお、図５
はシングルビット線方式のデュアルポートＳＲＡＭの回
路例を示しており、書き込み系の回路は省略している。
図５において、ＣＥＬＬ（１，１）〜ＣＥＬＬ（ｍ，
ｎ）はｍ行ｎ列のマトリクス状に配列されたＳＲＡＭセ
ル、Ｒ Ｂ１，Ｒ Ｂ２，〜，Ｒ Ｂｎはリード・ビッ
ト線、Ｒ Ｗ１，Ｒ Ｗ２，〜，Ｒ Ｗｍはリード・ワ
ード線、Ｗ Ｗ１，Ｗ Ｗ２，〜，Ｗ Ｗｎはライト・
ワード線、ＮＴPR1 ，ＮＴPR2 ，〜，ＮＴ PRn はビット
線プリチャージ用ＮＭＯＳトランジスタ、ＰＴＳＡPR1
はセンスアンプの入力ノードプリチャージ用ＰＭＯＳト
ランジスタ、ＩＮＶPR1 はプリチャージ用インバータ、
ＴＦＧSW1 ，ＴＦＧSW2 ，〜，ＴＦＧSWn はカラムスイ
ッチ用トランスファーゲート、ＰＵはプリチャージ信号
供給線、Ｒ Ｃ１，Ｒ Ｃ２，〜，Ｒ Ｃｎはカラムス
イッチ信号供給線、ＳＡはセンスアンプをそれぞれ示し
ている。
装置の構成例を示す回路図、図６はそのタイミングチャ
ート、図７は駆動サイクルを示す図である。なお、図５
はシングルビット線方式のデュアルポートＳＲＡＭの回
路例を示しており、書き込み系の回路は省略している。
図５において、ＣＥＬＬ（１，１）〜ＣＥＬＬ（ｍ，
ｎ）はｍ行ｎ列のマトリクス状に配列されたＳＲＡＭセ
ル、Ｒ Ｂ１，Ｒ Ｂ２，〜，Ｒ Ｂｎはリード・ビッ
ト線、Ｒ Ｗ１，Ｒ Ｗ２，〜，Ｒ Ｗｍはリード・ワ
ード線、Ｗ Ｗ１，Ｗ Ｗ２，〜，Ｗ Ｗｎはライト・
ワード線、ＮＴPR1 ，ＮＴPR2 ，〜，ＮＴ PRn はビット
線プリチャージ用ＮＭＯＳトランジスタ、ＰＴＳＡPR1
はセンスアンプの入力ノードプリチャージ用ＰＭＯＳト
ランジスタ、ＩＮＶPR1 はプリチャージ用インバータ、
ＴＦＧSW1 ，ＴＦＧSW2 ，〜，ＴＦＧSWn はカラムスイ
ッチ用トランスファーゲート、ＰＵはプリチャージ信号
供給線、Ｒ Ｃ１，Ｒ Ｃ２，〜，Ｒ Ｃｎはカラムス
イッチ信号供給線、ＳＡはセンスアンプをそれぞれ示し
ている。
【０００５】ここで上記構成による動作を、ビット線Ｒ
Ｂ１のみを電源電圧Ｖddレベルにプリチャージする場
合を例に図６のタイミングチャートを参照しながら説明
する。
Ｂ１のみを電源電圧Ｖddレベルにプリチャージする場
合を例に図６のタイミングチャートを参照しながら説明
する。
【０００６】まず、リード・ワード線Ｒ Ｗ１〜Ｒ Ｗ
ｎがローレベルに設定され、プリチャージ信号供給線Ｐ
Ｕおよび１本のカラムスイッチ信号供給線Ｒ Ｃ１がハ
イレベルに設定される。これにより、プリチャージ用Ｎ
ＭＯＳトランジスタＮＴPR1 〜ＮＴPRn がオン状態とな
り、各ビット線Ｒ Ｂ１〜Ｒ Ｂｎがハイレベルにプリ
チャージされるとともに、トランスファーゲートＴＦＧ
SW1 がオン状態となり、他のトランスファーゲートＴＦ
ＧSW2 〜ＴＦＧSWn はオフ状態のままに保持される。こ
のときの、ビット線Ｒ Ｂ１〜Ｒ Ｂｎの実際のプリチ
ャージレベルは（Ｖdd−Ｖth−ΔＶth）である。ここ
で、Ｖthはトランジスタのしきい値電圧、ΔＶthは基板
バイアス効果によるしきい値の変化分である。
ｎがローレベルに設定され、プリチャージ信号供給線Ｐ
Ｕおよび１本のカラムスイッチ信号供給線Ｒ Ｃ１がハ
イレベルに設定される。これにより、プリチャージ用Ｎ
ＭＯＳトランジスタＮＴPR1 〜ＮＴPRn がオン状態とな
り、各ビット線Ｒ Ｂ１〜Ｒ Ｂｎがハイレベルにプリ
チャージされるとともに、トランスファーゲートＴＦＧ
SW1 がオン状態となり、他のトランスファーゲートＴＦ
ＧSW2 〜ＴＦＧSWn はオフ状態のままに保持される。こ
のときの、ビット線Ｒ Ｂ１〜Ｒ Ｂｎの実際のプリチ
ャージレベルは（Ｖdd−Ｖth−ΔＶth）である。ここ
で、Ｖthはトランジスタのしきい値電圧、ΔＶthは基板
バイアス効果によるしきい値の変化分である。
【０００７】また、ＰＭＯＳトランジスタＰＴＳＡPR1
もプリチャージ信号供給線ＰＵがハイレベルに設定され
たことに伴い，そのゲートにはインバータＩＮＶPR1 で
レベル反転されたローレベルの信号が印加されオン状態
となり、各ビット線Ｒ Ｂ１〜Ｒ Ｂｎとセンスアンプ
ＳＡとの接続中点、すなわちセンスアンプＳＡの入力ノ
ードＮＤSAがハイレベルにプリチャージされる。ノード
ＮＤSAのプリチャージレベルは、ＰＭＯＳトランジスタ
であることから、Ｖddレベルである。このとき、各ビッ
ト線Ｒ Ｂ１〜Ｒ Ｂｎに挿入されているカラムスイッ
チ用トランスファーゲートは、ビット線Ｒ Ｂ１に挿入
されたトランスファーゲートＴＦＧSW1 のみオン状態に
あることから、ビット線Ｒ Ｂ１のプリチャージレベル
はＶddレベルとなり、残りのビット線Ｒ Ｂ２〜Ｒ Ｂ
ｎのレベルは（Ｖdd−Ｖth−ΔＶth）のままに保持され
る。
もプリチャージ信号供給線ＰＵがハイレベルに設定され
たことに伴い，そのゲートにはインバータＩＮＶPR1 で
レベル反転されたローレベルの信号が印加されオン状態
となり、各ビット線Ｒ Ｂ１〜Ｒ Ｂｎとセンスアンプ
ＳＡとの接続中点、すなわちセンスアンプＳＡの入力ノ
ードＮＤSAがハイレベルにプリチャージされる。ノード
ＮＤSAのプリチャージレベルは、ＰＭＯＳトランジスタ
であることから、Ｖddレベルである。このとき、各ビッ
ト線Ｒ Ｂ１〜Ｒ Ｂｎに挿入されているカラムスイッ
チ用トランスファーゲートは、ビット線Ｒ Ｂ１に挿入
されたトランスファーゲートＴＦＧSW1 のみオン状態に
あることから、ビット線Ｒ Ｂ１のプリチャージレベル
はＶddレベルとなり、残りのビット線Ｒ Ｂ２〜Ｒ Ｂ
ｎのレベルは（Ｖdd−Ｖth−ΔＶth）のままに保持され
る。
【０００８】次に、プリチャージ信号供給線ＰＵがハイ
レベルからローレベルに切り換えられ、アドレス信号に
よって選択されたワード線Ｒ Ｗ１がハイレベルに設定
される。これにより、ＮＭＯＳトランジスタＮＴPR1 〜
ＮＴPRn ，およびＰＭＯＳトランジスタＰＴＳＡPR1 が
オフ状態となる。ハイレベルに設定されたワード線Ｒ
Ｗ１に接続されているメモリセルＣＥＬＬ（１，１）〜
ＣＥＬＬ（１，ｎ）のデータに応じて、各ビット線Ｒ
Ｗ１〜Ｒ Ｗｎがローレベルに放電されるか、ハイレベル
に保たれる。
レベルからローレベルに切り換えられ、アドレス信号に
よって選択されたワード線Ｒ Ｗ１がハイレベルに設定
される。これにより、ＮＭＯＳトランジスタＮＴPR1 〜
ＮＴPRn ，およびＰＭＯＳトランジスタＰＴＳＡPR1 が
オフ状態となる。ハイレベルに設定されたワード線Ｒ
Ｗ１に接続されているメモリセルＣＥＬＬ（１，１）〜
ＣＥＬＬ（１，ｎ）のデータに応じて、各ビット線Ｒ
Ｗ１〜Ｒ Ｗｎがローレベルに放電されるか、ハイレベル
に保たれる。
【０００９】このように、図５の半導体記憶装置は、プ
リチャージ信号と選択されたカラムのカラムスイッチ信
号供給線のみをハイレベルに設定して、選択されたカラ
ムのビット線のみを電源電圧Ｖddレベルにプリチャージ
し、残りのビット線はそれよりも低い（Ｖdd−Ｖth−Δ
Ｖth）のままに保持するように構成されているので、低
電圧動作が可能であることはもとり、充放電によるビッ
ト線の動作電流の増加を抑制できるという利点がある。
リチャージ信号と選択されたカラムのカラムスイッチ信
号供給線のみをハイレベルに設定して、選択されたカラ
ムのビット線のみを電源電圧Ｖddレベルにプリチャージ
し、残りのビット線はそれよりも低い（Ｖdd−Ｖth−Δ
Ｖth）のままに保持するように構成されているので、低
電圧動作が可能であることはもとり、充放電によるビッ
ト線の動作電流の増加を抑制できるという利点がある。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た図５の回路では、従来のＳＲＡＭと比較すると、図７
の駆動サイクルに示すように、カラムアドレスをデコー
ディングして、選択されたビット線のみプリチャージさ
れるので低消費電力化が図れるが、プリチャージの前に
カラムアドレスのデコーディングを行わなければならな
いので、サイクルタイムの増加を招く。
た図５の回路では、従来のＳＲＡＭと比較すると、図７
の駆動サイクルに示すように、カラムアドレスをデコー
ディングして、選択されたビット線のみプリチャージさ
れるので低消費電力化が図れるが、プリチャージの前に
カラムアドレスのデコーディングを行わなければならな
いので、サイクルタイムの増加を招く。
【００１１】また、デコーディング時間を見えなくする
ために、メモリ動作をパイプライン化し、デコーディン
グに１サイクル与える方法もある。図８にパイプライン
動作のタイミングチャートを示すが、デコーディングサ
イクルが、ビット線のプリチャージ(precharge) からセ
ンシング(sense) のサイクル(cycle) と比較して非常に
短いサイクルとなり、整合が取れない。また、パイプラ
イン化することで、たとえばメモリから読み出したデー
タによって次のサイクルのアドレスを決めるといったこ
とができなくなる。具体的には、図８の「ｄｏｕｔ０」
のデータをアドレスとして、「Ｄｅｃ１」に入力するこ
とはできない。さらに、メモリ動作にパイプライン動作
がはいると、他のすべてのロジック系の回路において
も、これを考慮した設計が必要となる。
ために、メモリ動作をパイプライン化し、デコーディン
グに１サイクル与える方法もある。図８にパイプライン
動作のタイミングチャートを示すが、デコーディングサ
イクルが、ビット線のプリチャージ(precharge) からセ
ンシング(sense) のサイクル(cycle) と比較して非常に
短いサイクルとなり、整合が取れない。また、パイプラ
イン化することで、たとえばメモリから読み出したデー
タによって次のサイクルのアドレスを決めるといったこ
とができなくなる。具体的には、図８の「ｄｏｕｔ０」
のデータをアドレスとして、「Ｄｅｃ１」に入力するこ
とはできない。さらに、メモリ動作にパイプライン動作
がはいると、他のすべてのロジック系の回路において
も、これを考慮した設計が必要となる。
【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、パイプライン方式等を採用する
ことなく、低消費電力でありながら、短いサイクルタイ
ムを実現できる半導体記憶装置およびそのビット線選択
方法を提供することにある。
のであり、その目的は、パイプライン方式等を採用する
ことなく、低消費電力でありながら、短いサイクルタイ
ムを実現できる半導体記憶装置およびそのビット線選択
方法を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、外部から入力されるカラムアドレスおよ
びロウアドレスを受けて、カラムアドレスで選択された
ビット線のみを所定の電位にプリチャージした後、ロウ
アドレスで選択されたワード線を活性化させてメモリセ
ルアレイのアドレス指定されたメモリセルをアクセスす
る半導体記憶装置であって、ロウアドレスの入力タイミ
ングをカラムアドレスの入力タイミングより遅らせる手
段を有する。
め、本発明は、外部から入力されるカラムアドレスおよ
びロウアドレスを受けて、カラムアドレスで選択された
ビット線のみを所定の電位にプリチャージした後、ロウ
アドレスで選択されたワード線を活性化させてメモリセ
ルアレイのアドレス指定されたメモリセルをアクセスす
る半導体記憶装置であって、ロウアドレスの入力タイミ
ングをカラムアドレスの入力タイミングより遅らせる手
段を有する。
【００１４】また、本発明は、外部から入力されるカラ
ムアドレスおよびロウアドレスを受けて、カラムアドレ
スで選択されたビット線のみを所定の電位にプリチャー
ジした後、ロウアドレスで選択されたワード線を活性化
させてメモリセルアレイのアドレス指定されたメモリセ
ルをアクセスする半導体記憶装置のビット線選択方法で
あって、ロウアドレスより先にカラムアドレスのデコー
ドを行い、先にデコードしたカラムアドレスの基づきプ
リチャージするビット線を選択する。
ムアドレスおよびロウアドレスを受けて、カラムアドレ
スで選択されたビット線のみを所定の電位にプリチャー
ジした後、ロウアドレスで選択されたワード線を活性化
させてメモリセルアレイのアドレス指定されたメモリセ
ルをアクセスする半導体記憶装置のビット線選択方法で
あって、ロウアドレスより先にカラムアドレスのデコー
ドを行い、先にデコードしたカラムアドレスの基づきプ
リチャージするビット線を選択する。
【００１５】本発明の半導体記憶装置によれば、外部か
らのカラムアドレスおよびロウアドレスは、ロウアドレ
スがカラムアドレスより遅れて入力される。したがっ
て、先に入力されたカラムアドレスで選択されたビット
線のプリチャージが行われる。そして、遅れて入力され
たロウアドレスで選択されたワード線が活性化されてア
ドレス指定されたメモリセルがアクセスされる。
らのカラムアドレスおよびロウアドレスは、ロウアドレ
スがカラムアドレスより遅れて入力される。したがっ
て、先に入力されたカラムアドレスで選択されたビット
線のプリチャージが行われる。そして、遅れて入力され
たロウアドレスで選択されたワード線が活性化されてア
ドレス指定されたメモリセルがアクセスされる。
【００１６】本発明のビット線選択方法によれば、外部
からのカラムアドレスおよびロウアドレスは、カラムア
ドレスが先にデコードされる。したがって、先にデコー
ドされたカラムアドレスで選択されたビット線のプリチ
ャージが行われる。そして、遅れてデコードされたロウ
アドレスで選択されたワード線が活性化されてアドレス
指定されたメモリセルがアクセスされる。これにより、
カラムアドレスのデコーディング時間がメモリサイクル
に入らないことから、低消費電力でありながら、短いサ
イクルタイムが実現できる。
からのカラムアドレスおよびロウアドレスは、カラムア
ドレスが先にデコードされる。したがって、先にデコー
ドされたカラムアドレスで選択されたビット線のプリチ
ャージが行われる。そして、遅れてデコードされたロウ
アドレスで選択されたワード線が活性化されてアドレス
指定されたメモリセルがアクセスされる。これにより、
カラムアドレスのデコーディング時間がメモリサイクル
に入らないことから、低消費電力でありながら、短いサ
イクルタイムが実現できる。
【００１７】
【発明の実施の形態】第１実施形態 図１は、本発明に係る選択プリチャージ型半導体記憶装
置の第１の実施形態を示すブロック図である。図１にお
いて、ＭＡはメモリセルアレイ、ＭＣはメモリセル、Ｒ
ＡＩＮはロウアドレスバッファ、ＲＤＣはロウアドレス
デコーダ、ＷＬはワード線、ＢＬはビット線、ＣＳＩＮ
はカラムセレクト入力バッファ、ＣＳはカラムセレクト
回路、ＳＡはセンスアンプ、ＩＮＶはインバータ、ＤＯ
は出力バッファ、ＲＡはローアドレス、ＣＳＤはカラム
セレクト信号、ＳＡＯＵＴはセンスアンプ出力、ＤＯＵ
Ｔはデータ出力をそれぞれ示している。
置の第１の実施形態を示すブロック図である。図１にお
いて、ＭＡはメモリセルアレイ、ＭＣはメモリセル、Ｒ
ＡＩＮはロウアドレスバッファ、ＲＤＣはロウアドレス
デコーダ、ＷＬはワード線、ＢＬはビット線、ＣＳＩＮ
はカラムセレクト入力バッファ、ＣＳはカラムセレクト
回路、ＳＡはセンスアンプ、ＩＮＶはインバータ、ＤＯ
は出力バッファ、ＲＡはローアドレス、ＣＳＤはカラム
セレクト信号、ＳＡＯＵＴはセンスアンプ出力、ＤＯＵ
Ｔはデータ出力をそれぞれ示している。
【００１８】メモリアレイＭＡは、たとえば図５に示す
ような、選択プリチャージ型のシングルビット線方式の
デュアルポートＳＲＡＭ回路から構成され、そのプリチ
ャージ系は、図５に示すように、ビット線プリチャージ
用ＮＭＯＳトランジスタＮＴ PR1 ，ＮＴPR2 ，〜，ＮＴ
PRn 、センスアンプの入力ノードプリチャージ用ＰＭＯ
ＳトランジスタＰＴＳＡPR1 、プリチャージ用インバー
タＩＮＶPR1 、カラムスイッチ用トランスファーゲート
ＴＦＧSW1 ，ＴＦＧSW2 ，〜，ＴＦＧSWn により構成さ
れ、プリチャージ信号供給線ＰＵ、カラムスイッチ信号
供給線Ｒ Ｃ１，Ｒ Ｃ２，〜，Ｒ Ｃｎのレベルによ
り作動制御される。また、本実施形態では、メモリセル
ＭＣは、図５に示すようなＳＲＡＭセルにより構成され
る。
ような、選択プリチャージ型のシングルビット線方式の
デュアルポートＳＲＡＭ回路から構成され、そのプリチ
ャージ系は、図５に示すように、ビット線プリチャージ
用ＮＭＯＳトランジスタＮＴ PR1 ，ＮＴPR2 ，〜，ＮＴ
PRn 、センスアンプの入力ノードプリチャージ用ＰＭＯ
ＳトランジスタＰＴＳＡPR1 、プリチャージ用インバー
タＩＮＶPR1 、カラムスイッチ用トランスファーゲート
ＴＦＧSW1 ，ＴＦＧSW2 ，〜，ＴＦＧSWn により構成さ
れ、プリチャージ信号供給線ＰＵ、カラムスイッチ信号
供給線Ｒ Ｃ１，Ｒ Ｃ２，〜，Ｒ Ｃｎのレベルによ
り作動制御される。また、本実施形態では、メモリセル
ＭＣは、図５に示すようなＳＲＡＭセルにより構成され
る。
【００１９】ロウアドレスバッファＲＡＩＮは、ハイレ
ベルからローレベルに切り換わるクロック信号ｃｌｋが
インバータＩＮＶでレベル反転されてハイレベルとなる
信号の入力のタイミングで、ロウアドレスＲＡをラッチ
する。
ベルからローレベルに切り換わるクロック信号ｃｌｋが
インバータＩＮＶでレベル反転されてハイレベルとなる
信号の入力のタイミングで、ロウアドレスＲＡをラッチ
する。
【００２０】ロウデコーダＲＤＣは、ロウアドレスバッ
ファＲＡＩＮにラッチされたロウアドレスをデコードし
てアドレス指定されたワード線ＷＬを活性化させる。
ファＲＡＩＮにラッチされたロウアドレスをデコードし
てアドレス指定されたワード線ＷＬを活性化させる。
【００２１】カラムセレクト入力バッファＣＳＩＮは、
ハイレベルからローレベルに切り換わるクロック信号ｃ
ｌｋがインバータＩＮＶでレベル反転されてハイレベル
となる信号の入力のタイミングで、カラムセレクト信号
ＳＣＤをラッチする。
ハイレベルからローレベルに切り換わるクロック信号ｃ
ｌｋがインバータＩＮＶでレベル反転されてハイレベル
となる信号の入力のタイミングで、カラムセレクト信号
ＳＣＤをラッチする。
【００２２】カラムセレクト回路ＣＳは、カラムセレク
ト入力バッファＣＳＩＮにラッチされたカラムセレクト
信号ＣＳＤで指定されたビット線ＢＬのみをプリチャー
ジするためのプリチャージ信号ＰＲＥを生成して、たと
えば上述したプリチャージ信号供給線ＰＵ、カラムスイ
ッチ信号供給線Ｒ Ｃ１，Ｒ Ｃ２，〜，Ｒ Ｃｎを所
定レベルに設定する。また、通常の読み出し等の動作時
には、メモリセルＭＣからの読み出しデータ、あるいは
メモリセルＭＣへの書き込みデータの、ビット線ＢＬと
センスアンプＳＡ等との転送制御を行う。
ト入力バッファＣＳＩＮにラッチされたカラムセレクト
信号ＣＳＤで指定されたビット線ＢＬのみをプリチャー
ジするためのプリチャージ信号ＰＲＥを生成して、たと
えば上述したプリチャージ信号供給線ＰＵ、カラムスイ
ッチ信号供給線Ｒ Ｃ１，Ｒ Ｃ２，〜，Ｒ Ｃｎを所
定レベルに設定する。また、通常の読み出し等の動作時
には、メモリセルＭＣからの読み出しデータ、あるいは
メモリセルＭＣへの書き込みデータの、ビット線ＢＬと
センスアンプＳＡ等との転送制御を行う。
【００２３】次に、上記構成による動作を、図２のタイ
ミングチャートを参照しつつ説明する。なお、図２にお
いて、ｃｌｋは駆動クロック信号、ＣＡはカラムアドレ
ス、ＰＲＥはプリチャージ信号をそれぞれ示している。
ミングチャートを参照しつつ説明する。なお、図２にお
いて、ｃｌｋは駆動クロック信号、ＣＡはカラムアドレ
ス、ＰＲＥはプリチャージ信号をそれぞれ示している。
【００２４】クロック信号ｃｌｋがハイレベルからロー
レベルに遷移することにより、インバータＩＮＶの出力
はローレベルからハイレベルに遷移し、ロウアドレスバ
ッファＲＡＩＮおよびカラムセレクト入力バッファＣＳ
ＩＮの制御端子に入力される。これにより、ロウアドレ
スＲＡはロウアドレスバッファＲＡＩＮにラッチされ、
図示しないカラムデコーダで生成されたカラムセレクト
信号ＣＳＤがカラムセレクト入力バッファＣＳＩＮにラ
ッチされる。
レベルに遷移することにより、インバータＩＮＶの出力
はローレベルからハイレベルに遷移し、ロウアドレスバ
ッファＲＡＩＮおよびカラムセレクト入力バッファＣＳ
ＩＮの制御端子に入力される。これにより、ロウアドレ
スＲＡはロウアドレスバッファＲＡＩＮにラッチされ、
図示しないカラムデコーダで生成されたカラムセレクト
信号ＣＳＤがカラムセレクト入力バッファＣＳＩＮにラ
ッチされる。
【００２５】そして、カラムセレクト入力バッファＣＳ
ＩＮにラッチされたカラムセレクト信号ＣＳＤは直ちに
カラムセレクト回路ＣＳに入力される。カラムセレクト
回路ＣＳでは、カラムセレクト信号ＣＳＤで指定された
ビット線ＢＬのみをプリチャージするためのプリチャー
ジ信号ＰＲＥが生成されて図示しないプリチャージ回路
に出力される。これにより、カラムセレクト信号ＣＳＤ
で指定されたビット線ＢＬのみがプリチャージされる。
このとき、カラムアドレスのデコーディング等のゲート
ディレイは入っていないのでプリチャージはすぐに開始
される。
ＩＮにラッチされたカラムセレクト信号ＣＳＤは直ちに
カラムセレクト回路ＣＳに入力される。カラムセレクト
回路ＣＳでは、カラムセレクト信号ＣＳＤで指定された
ビット線ＢＬのみをプリチャージするためのプリチャー
ジ信号ＰＲＥが生成されて図示しないプリチャージ回路
に出力される。これにより、カラムセレクト信号ＣＳＤ
で指定されたビット線ＢＬのみがプリチャージされる。
このとき、カラムアドレスのデコーディング等のゲート
ディレイは入っていないのでプリチャージはすぐに開始
される。
【００２６】ロウアドレスバッファＲＡＩＮにラッチさ
れたロウアドレスＲＡは、ロウアドレスデコーダＲＤＣ
でデコーディングされ、選択されたビット線ＢＬのプリ
チャージが終了した後、アドレス指定されたワードＷＬ
が選択され活性化される。ワード線ＷＬが活性化される
と、ワード線ＷＬに接続されたメモリセルＭＣのデータ
がビット線ＢＬに伝達され、そのビット線ＢＬは振幅す
る。このデータが、カラムセレクト回路ＣＳを介してセ
ンスアンプＳＡに入力される。センスアンプＳＡでは、
入力データのセンシングが行われ、センスアンプ出力Ｓ
ＡＯＵＴとして出力バッファＤＯに送出され、これを受
けた出力バッファＤＯからデータＤＯＵＴが出力され
る。
れたロウアドレスＲＡは、ロウアドレスデコーダＲＤＣ
でデコーディングされ、選択されたビット線ＢＬのプリ
チャージが終了した後、アドレス指定されたワードＷＬ
が選択され活性化される。ワード線ＷＬが活性化される
と、ワード線ＷＬに接続されたメモリセルＭＣのデータ
がビット線ＢＬに伝達され、そのビット線ＢＬは振幅す
る。このデータが、カラムセレクト回路ＣＳを介してセ
ンスアンプＳＡに入力される。センスアンプＳＡでは、
入力データのセンシングが行われ、センスアンプ出力Ｓ
ＡＯＵＴとして出力バッファＤＯに送出され、これを受
けた出力バッファＤＯからデータＤＯＵＴが出力され
る。
【００２７】以上説明したように、本第１の実施形態に
よれば、カラムセレクト信号ＣＳＤがそのままカラムセ
レクト回路ＣＳの入力となり、デコーディングする期間
がないので、メモリのサイクルタイムを早くできる。ま
た、カラムセレクト信号ＣＳＤのクロック信号ｃｌｋの
立ち下がりエッジからのセットアップタイムはラッチ回
路としてのカラムセレクト入力バッファＣＳＩＮのセッ
トアップタイムのみでよく、また、パイプライン動作等
を使用しないので、メモリの制御も容易である。
よれば、カラムセレクト信号ＣＳＤがそのままカラムセ
レクト回路ＣＳの入力となり、デコーディングする期間
がないので、メモリのサイクルタイムを早くできる。ま
た、カラムセレクト信号ＣＳＤのクロック信号ｃｌｋの
立ち下がりエッジからのセットアップタイムはラッチ回
路としてのカラムセレクト入力バッファＣＳＩＮのセッ
トアップタイムのみでよく、また、パイプライン動作等
を使用しないので、メモリの制御も容易である。
【００２８】第２実施形態 図３は、本発明に係る選択プリチャージ型半導体記憶装
置の第２の実施形態を示すブロック図である。図３にお
いて、ＭＡはメモリセルアレイ、ＭＣはメモリセル、Ｒ
ＡＩＮはロウアドレスバッファ、ＲＤＣはロウアドレス
デコーダ、ＷＬはワード線、ＢＬはビット線、ＣＡＩＮ
はカラムアドレスバッファ、ＣＤＣはカラムアドレスデ
コーダ、ＣＳはカラムセレクト回路、ＳＡはセンスアン
プ、ＩＮＶはインバータ、ＤＯは出力バッファ、ＲＡは
ロウアドレス、ＣＳＤはカラムセレクト信号、ＳＡＯＵ
Ｔはセンスアンプ出力、ＤＯＵＴはデータ出力をそれぞ
れ示している。
置の第２の実施形態を示すブロック図である。図３にお
いて、ＭＡはメモリセルアレイ、ＭＣはメモリセル、Ｒ
ＡＩＮはロウアドレスバッファ、ＲＤＣはロウアドレス
デコーダ、ＷＬはワード線、ＢＬはビット線、ＣＡＩＮ
はカラムアドレスバッファ、ＣＤＣはカラムアドレスデ
コーダ、ＣＳはカラムセレクト回路、ＳＡはセンスアン
プ、ＩＮＶはインバータ、ＤＯは出力バッファ、ＲＡは
ロウアドレス、ＣＳＤはカラムセレクト信号、ＳＡＯＵ
Ｔはセンスアンプ出力、ＤＯＵＴはデータ出力をそれぞ
れ示している。
【００２９】本第２の実施形態は、クロック信号ｃｌｋ
のカラムアドレスバッファＣＡＩＮおよびロウアドレス
バッファＲＡＩＮへの入力のタイミングを、カラムアド
レスバッファＣＡＩＮへの入力がロウアドレスバッファ
ＲＡＩＮへの入力より半サイクル前に行わせ、カラムア
ドレスがローアドレスより半サイクル前に入力されるよ
うに構成されている。
のカラムアドレスバッファＣＡＩＮおよびロウアドレス
バッファＲＡＩＮへの入力のタイミングを、カラムアド
レスバッファＣＡＩＮへの入力がロウアドレスバッファ
ＲＡＩＮへの入力より半サイクル前に行わせ、カラムア
ドレスがローアドレスより半サイクル前に入力されるよ
うに構成されている。
【００３０】具体的には、カラムアドレスバッファＣＡ
ＩＮにはクロック信号ｃｌｋを直接入力され、ロウアド
レスバッファＲＡＩＮには、インバータＩＮＶを介して
入力されるように構成されている。
ＩＮにはクロック信号ｃｌｋを直接入力され、ロウアド
レスバッファＲＡＩＮには、インバータＩＮＶを介して
入力されるように構成されている。
【００３１】この回路では、カラムアドレスバッファＣ
ＡＩＮとロウアドレスバッファＲＡＩＮに入力するクロ
ック信号ｃｌｋは位相が反転して入力されており、カラ
ムアドレスＣＡはクロック信号ｃｌｋの立ち上がりエッ
ジでラッチされ、ロウアドレスＲＡはクロック信号ｃｌ
ｋの立ち下がりエッジでラッチされる。
ＡＩＮとロウアドレスバッファＲＡＩＮに入力するクロ
ック信号ｃｌｋは位相が反転して入力されており、カラ
ムアドレスＣＡはクロック信号ｃｌｋの立ち上がりエッ
ジでラッチされ、ロウアドレスＲＡはクロック信号ｃｌ
ｋの立ち下がりエッジでラッチされる。
【００３２】以下、本第２の実施形態に係る動作を、図
４のタイミングチャートを参照しつつ説明する。クロッ
ク信号ｃｌｋがローレベルからハイレベルに遷移する
と、カラムアドレスＣＡがカラムアドレスバッファＣＡ
ＩＮにラッチされる。カラムアドレスバッファＣＡＩＮ
にラッチされたカラムアドレスＣＡは、カラムアドレス
デコーダＣＤＣによりデコーディングされる。こでデコ
ーディング時間はクロック信号ｃｌｋの立ち下がりまで
確保できるので、デコーディングは十分にサイクルタイ
ム内で終了できる。
４のタイミングチャートを参照しつつ説明する。クロッ
ク信号ｃｌｋがローレベルからハイレベルに遷移する
と、カラムアドレスＣＡがカラムアドレスバッファＣＡ
ＩＮにラッチされる。カラムアドレスバッファＣＡＩＮ
にラッチされたカラムアドレスＣＡは、カラムアドレス
デコーダＣＤＣによりデコーディングされる。こでデコ
ーディング時間はクロック信号ｃｌｋの立ち下がりまで
確保できるので、デコーディングは十分にサイクルタイ
ム内で終了できる。
【００３３】この後、クロック信号ｃｌｋがハイレベル
からローレベルに遷移することにより、インバータＩＮ
Ｖの出力はローレベルからハイレベルに遷移し、ロウア
ドレスバッファＲＡＩＮにロウアドレスＲＡがラッチさ
れる。そして、ロウアドレスバッファＲＡＩＮにラッチ
されたロウアドレスＲＡがロウアドレスデコーダＲＤＣ
によってデコーディングされる。同時に、カラムアドレ
スデコーダＣＤＣによって選択されているビット線ＢＬ
のプリチャージが開始される。選択されたビット線ＢＬ
のプリチャージが終了した後、アドレス指定されたワー
ド線ＷＬが選択され活性化される。ワード線ＷＬが活性
化されると、ワード線ＷＬに接続されたメモリセルＭＣ
のデータがビット線ＢＬに伝達され、そのビット線ＢＬ
は振幅する。このデータが、カラムセレクト回路ＣＳを
介してセンスアンプＳＡに入力される。センスアンプＳ
Ａでは、入力データのセンシングが行われ、センスアン
プ出力ＳＡＯＵＴとして出力バッファＤＯに送出され、
これを受けた出力バッファＤＯからデータＤＯＵＴが出
力される。
からローレベルに遷移することにより、インバータＩＮ
Ｖの出力はローレベルからハイレベルに遷移し、ロウア
ドレスバッファＲＡＩＮにロウアドレスＲＡがラッチさ
れる。そして、ロウアドレスバッファＲＡＩＮにラッチ
されたロウアドレスＲＡがロウアドレスデコーダＲＤＣ
によってデコーディングされる。同時に、カラムアドレ
スデコーダＣＤＣによって選択されているビット線ＢＬ
のプリチャージが開始される。選択されたビット線ＢＬ
のプリチャージが終了した後、アドレス指定されたワー
ド線ＷＬが選択され活性化される。ワード線ＷＬが活性
化されると、ワード線ＷＬに接続されたメモリセルＭＣ
のデータがビット線ＢＬに伝達され、そのビット線ＢＬ
は振幅する。このデータが、カラムセレクト回路ＣＳを
介してセンスアンプＳＡに入力される。センスアンプＳ
Ａでは、入力データのセンシングが行われ、センスアン
プ出力ＳＡＯＵＴとして出力バッファＤＯに送出され、
これを受けた出力バッファＤＯからデータＤＯＵＴが出
力される。
【００３４】以上説明したように、本第２の実施形態に
よれば、カラムアドレスＣＡがロウアドレスＲＡより半
サイクル前に入力されるので、カラムのデコーディング
の期間に十分な余裕ができ、サイクルタイムを縮小でき
る。また、サイクルがずれるのは全てのアドレスではな
く、カラムアドレスＣＡのみであり、ロウアドレスＲＡ
は通常の入力であるので、注意すべき信号はカラムアド
レスＣＡのみとなって、取扱やすいメモリが実現でき
る。また、データの出力に依存するようなアドレスはロ
ウアドレス側に割り振る等の工夫により、通常のメモリ
と変わらない取扱が可能となる。
よれば、カラムアドレスＣＡがロウアドレスＲＡより半
サイクル前に入力されるので、カラムのデコーディング
の期間に十分な余裕ができ、サイクルタイムを縮小でき
る。また、サイクルがずれるのは全てのアドレスではな
く、カラムアドレスＣＡのみであり、ロウアドレスＲＡ
は通常の入力であるので、注意すべき信号はカラムアド
レスＣＡのみとなって、取扱やすいメモリが実現でき
る。また、データの出力に依存するようなアドレスはロ
ウアドレス側に割り振る等の工夫により、通常のメモリ
と変わらない取扱が可能となる。
【００３５】なお、上述した実施形態では、１ポート読
み出しタイプのシングル・リード・ビット線方式の場合
を例に説明したが、これに限定されるものではなく、多
ポートタイプの半導体記憶装置でも、本発明が適用でき
ることはいうまでもない。また、本実施例では、メモセ
ルとしてＳＲＡＭセルを例に説明したが、これ以外のビ
ット線のプリチャージが必要なメモリセルにも本発明は
適用できる。
み出しタイプのシングル・リード・ビット線方式の場合
を例に説明したが、これに限定されるものではなく、多
ポートタイプの半導体記憶装置でも、本発明が適用でき
ることはいうまでもない。また、本実施例では、メモセ
ルとしてＳＲＡＭセルを例に説明したが、これ以外のビ
ット線のプリチャージが必要なメモリセルにも本発明は
適用できる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
たとえばカラムアドレスのデコーディング時間がメモリ
サイクルに入らないので画像処理等の大量にメモリを使
うようなチップにおいて、低消費電力でありながら、短
いサイクルタイムが実現できる。また、パイプライン動
作等を使用しないので、取扱が簡単な半導体記憶装置を
実現できる。また、カラムアドレスのみ早く入力するこ
とでも短いサイクルが実現でき、この場合はカラムアド
レスのみ注意した設計を行えばよい。
たとえばカラムアドレスのデコーディング時間がメモリ
サイクルに入らないので画像処理等の大量にメモリを使
うようなチップにおいて、低消費電力でありながら、短
いサイクルタイムが実現できる。また、パイプライン動
作等を使用しないので、取扱が簡単な半導体記憶装置を
実現できる。また、カラムアドレスのみ早く入力するこ
とでも短いサイクルが実現でき、この場合はカラムアド
レスのみ注意した設計を行えばよい。
【図１】本発明に係る選択プリチャージ型半導体記憶装
置の第１の実施形態を示すブロック図である。
置の第１の実施形態を示すブロック図である。
【図２】図１の装置のタイミングチャートである。
【図３】本発明に係る選択プリチャージ型半導体記憶装
置の第２の実施形態を示すブロック図である。
置の第２の実施形態を示すブロック図である。
【図４】図３の装置のタイミングチャートである。
【図５】シングルビット線方式のデュアルポートＳＲＡ
Ｍを例とした選択プリチャージ型半導体記憶装置の構成
例を示す回路図である。
Ｍを例とした選択プリチャージ型半導体記憶装置の構成
例を示す回路図である。
【図６】図５の回路のタイミングチャートである。
【図７】図５の回路の駆動サイクルを説明するための図
である。
である。
【図８】メモリのパイプライン駆動の説明図である。
ＭＡ…メモリセルアレイ ＭＣ…メモリセル ＷＬ…ワード線 ＢＬ…ビット線 ＲＡＩＮ…ロウアドレスバッファ ＲＤＣ…ロウアドレスデコーダ ＣＳＩＮ…カラムセレクト入力バッファ ＣＳ…カラムセレクト回路 ＣＡＩＮ…カラムアドレスバッファ ＣＤＣ…カラムアドレスデコーダ ＳＡ…センスアンプ ＩＮＶ…インバータ ＤＯ…出力バッファ ＲＡ…ローアドレス ＣＡ…カラムアドレス ＣＳＤ…カラムセレクト信号 ＳＡＯＵＴ…センスアンプ出力 ＤＯＵＴ…データ出力
Claims (2)
- 【請求項１】 外部から入力されるカラムアドレスおよ
びロウアドレスを受けて、カラムアドレスで選択された
ビット線のみを所定の電位にプリチャージした後、ロウ
アドレスで選択されたワード線を活性化させてメモリセ
ルアレイのアドレス指定されたメモリセルをアクセスす
る半導体記憶装置であって、 ロウアドレスの入力タイミングをカラムアドレスの入力
タイミングより遅らせる手段を有する半導体記憶装置。 - 【請求項２】 外部から入力されるカラムアドレスおよ
びロウアドレスを受けて、カラムアドレスで選択された
ビット線のみを所定の電位にプリチャージした後、ロウ
アドレスで選択されたワード線を活性化させてメモリセ
ルアレイのアドレス指定されたメモリセルをアクセスす
る半導体記憶装置のビット線選択方法であって、 ロウアドレスより先にカラムアドレスのデコードを行
い、先にデコードしたカラムアドレスに基づきプリチャ
ージするビット線を選択する半導体記憶装置のビット線
選択方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7277341A JPH09120678A (ja) | 1995-10-25 | 1995-10-25 | 半導体記憶装置およびそのビット線選択方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7277341A JPH09120678A (ja) | 1995-10-25 | 1995-10-25 | 半導体記憶装置およびそのビット線選択方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09120678A true JPH09120678A (ja) | 1997-05-06 |
Family
ID=17582181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7277341A Pending JPH09120678A (ja) | 1995-10-25 | 1995-10-25 | 半導体記憶装置およびそのビット線選択方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09120678A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311038B1 (ko) * | 1998-09-17 | 2001-12-17 | 윤종용 | 칼럼선택속도가개선된칼럼선택라인구동회로와이를구비한메모리장치및그들의구동방법 |
| KR100368132B1 (ko) * | 2000-03-27 | 2003-01-15 | 한국과학기술원 | 메모리 어드레싱 방법 |
-
1995
- 1995-10-25 JP JP7277341A patent/JPH09120678A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311038B1 (ko) * | 1998-09-17 | 2001-12-17 | 윤종용 | 칼럼선택속도가개선된칼럼선택라인구동회로와이를구비한메모리장치및그들의구동방법 |
| KR100368132B1 (ko) * | 2000-03-27 | 2003-01-15 | 한국과학기술원 | 메모리 어드레싱 방법 |
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