KR100368132B1 - 메모리 어드레싱 방법 - Google Patents

메모리 어드레싱 방법 Download PDF

Info

Publication number
KR100368132B1
KR100368132B1 KR10-2000-0015405A KR20000015405A KR100368132B1 KR 100368132 B1 KR100368132 B1 KR 100368132B1 KR 20000015405 A KR20000015405 A KR 20000015405A KR 100368132 B1 KR100368132 B1 KR 100368132B1
Authority
KR
South Korea
Prior art keywords
address
memory
column
row
path
Prior art date
Application number
KR10-2000-0015405A
Other languages
English (en)
Other versions
KR20010089969A (ko
Inventor
우람찬
윤치원
유회준
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원 filed Critical 한국과학기술원
Priority to KR10-2000-0015405A priority Critical patent/KR100368132B1/ko
Priority to US09/738,324 priority patent/US6400640B2/en
Publication of KR20010089969A publication Critical patent/KR20010089969A/ko
Application granted granted Critical
Publication of KR100368132B1 publication Critical patent/KR100368132B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

본 발명은 로우 애프터 칼럼(ROW AFTER COLUMN) 메모리 어드레싱 방법에 관한 것으로서, 특히 어드레싱 순서를 전환할 수 있게 함으로써 효율적인 메모리 어드레싱을 할 수 있는 방법에 관한 것이다. 이를 위해 본 발명의 실시예에 따른 로우 애프터 컬럼 메모리 어드레싱 방법은, 데이터 액세스를 위한 어드레스 입력시 그에 따른 컬럼 어드레스를 발생하여 컬럼 경로를 활성화시키는 제1단계와, 상기 데이터 액세스를 위한 어드레스 입력에 따른 로우 어드레스를 발생하여 로우 경로를 활성화시키는 제2단계를 하나의 주기로 하여 데이터를 액세스함으로서, 컬럼 어드레스(/CAS)를 나중에 입력하는 경우에 발생하는 파이프라인의 스톨현상을 제거하여 메모리 액세스 동작을 고속화함을 특징으로 한다.

Description

메모리 어드레싱 방법{METHOD FOR MEMORY ADDRESSING }
본 발명은 메모리 어드레싱 방법에 관한 것으로서, 더욱 상세하게는컬럼(COLUMN) 어드레스가 로우(ROW) 어드레스 보다 먼저 입력되는 메모리 어드레싱 방법에 관한 것이다.
대부분의 컴퓨터 시스템은 로우(ROW) 어드레스에 뒤따라 컬럼(COLUMN) 어드레스를 순차적으로 입력하는 어드레스 멀티플렉싱 방식을 채용하여 시스템 메모리를 사용하고 있다.
이를 구체적으로 설명하면, 메모리는 기본적으로 사용자가 원하는 위치에 데이터를 저장하거나 특정 위치의 데이터를 다시 읽어낼 수 있도록 만든 소자이다. 따라서 메모리에는 데이터 전송을 위한 데이터 버스와 함께 위치 지정을 위한 어드레스 버스도 함께 제공된다. 메모리의 용량이 증가할수록 위치 지정을 위해 필요한 어드레스의 수 역시 증가되기 때문에, 이를 그대로 사용하는 경우에는 메모리 소자의 출력 핀 수가 증가하여 비용이 상승되는 결과를 초래하며, 또한 패키지화하기 어려운 문제가 발생할 수 있다.
따라서 64킬로비트 이후 세대부터는 메모리 소자의 데이터 저장장소인 셀을 2차원적으로 배열하고 로우 어드레스와 컬럼 어드레스를 순차적으로 공급하는 어드레스 멀티플렉싱(ADDRESS MULTIPLEXING)방식을 사용하고 있다. 상기 어드레스 멀티플렉싱방식에서는 로우 어드레스와 컬럼 어드레스가 서로 다른 시간에 공급되므로 핀을 공유할 수 있는 장점이 있다.
상기 어드레스 멀티플렉싱 방식에서의 메모리 동작을 간단히 설명하면 다음과 같다.
우선 로우 어드레스가 공급되면 2차원 배열의 셀에서 로우 경로가 먼저 활성화되어 특정 로우에 있는 데이터들이 검출 증폭기(SENSE AMPLIFIER)를 통해 읽혀지며, 이후 컬럼 어드레스에 의해 컬럼 경로가 활성화되면 그에 따른 데이터가 외부로 출력된다. 로우 어드레스와 컬럼 어드레스의 생성은 시스템내의 메모리 컨트롤러가 담당하게 되는데, CPU에서 메모리에 저장된 특정 어드레스에 해당하는 데이터를 요구하는 경우 CPU와 메모리사이의 데이터 전송을 담당하는 메모리 컨트롤러는 CPU에서 요구한 어드레스 값을 현재 시스템에서 사용하고 있는 메모리 구조에 맞게 로우 어드레스와 칼럼 어드레스로 전환하여 전송하게 된다. 이러한 경우 메모리는 로우 경로(PATH)와 컬럼 경로로 순차 동작하기 때문에 매우 효율적인 메모리 어드레싱 방법이라 알려져 있으며, 현재 대부분의 PC또는 웍스테이션 시스템(WORKSTATION SYSTEM)에서 이 방식을 기반으로 시스템 메모리를 사용하고 있으며 대부분의 메모리 제품도 이에 맞추어 설계되고 있다.
도 1은 고속 SDRAM(SYNCRONOUS DRAM)에 있어서 일반적인 리드(READ)동작시의 파이프라이닝 과정을 설명하기 위한 도면이며, 도 2는 고속 SDRAM에 있어서 일반적인 라이트(WRITE)동작시의 파이프라이닝 과정을 설명하기 위한 도면이다.
도 1을 참조하여 리드동작시의 파이프라이닝과정을 설명하면, 로우 #1 어드레스 신호가 입력되면 상기 로우 #1 신호에 의해 선택된 로우 경로가 활성화되어 데이터를 받고, 컬럼 #1 어드레스 신호가 입력되면 상기 컬럼 #1 어드레스 신호에 의해 선택된 컬럼 경로가 활성화된다. 이때 로우 경로에서 컬럼 경로로 데이터가 전송되고 컬럼 경로는 로우 경로없이 전송된 데이터를 이용하여 독립적인 동작이 가능하게 된다. 따라서 로우 경로는 새로운 로우 어드레스를 입력 받아 다른 임무를 수행할 수 있게 된다. 따라서 리드 동작에서는 로우 어드레스(/RAS)를 먼저 입력하고 컬럼 어드레스(/CAS)를 나중에 입력하여도 파이프라인의 스톨(STALL)없이 계속해서 데이터를 엑세스 할 수 있다. 그러나 상기와 같은 어드레싱 방식은 순서가 고정되어 있기 때문에 시스템 성능을 저하시킬 수 있다. 이를 도 2를 참조하여 설명하면,
우선 라이트 동작에서는 외부의 데이터가 컬럼 경로로 먼저 전송되기 때문에 컬럼 어드레스 신호 입력이 들어올 때까지는 데이터 전송이 이루어지지 않는다. 만약 도 2에 도시한 바와 같이 컬럼 #1어드레스 신호가 입력되면 컬럼 경로가 활성화되기 때문에 외부로부터 데이터를 전송받을 수 있다. 이때 로우 경로는 컬럼 경로로부터 데이터를 받기위해 계속 활성화되어 있는 상태이며, 어드레스 입력열에는 다른 어드레스 입력 신호가 들어올 수 없으므로 스톨(STALL) 상태를 유지하게 된다. 만약 로우 경로가 컬럼 경로로부터 데이터 받기를 끝내면 다시 순차적으로 로우 #2 어드레스 신호가 입력되고 로우 경로가 활성화된다. 이때 컬럼 경로는 컬럼 #2 어드레스 신호가 입력될 때까지 스톨 상태를 유지한다. 이하 과정은 상기 서술한 과정이 반복되는 동일과정이다. 따라서 라이트동작에서는 리드동작에서와 같이 로우 어드레스(/RAS)를 먼저 입력하고 컬럼 어드레스(/CAS)를 나중에 입력했을때 파이프라인의 스톨(STALL)이 계속해서 발생하게 된다. 이는 곧 메모리의 데이터 액세스 시간의 지연을 의미한다. 즉, 메모리 라이트 동작의 경우에는 데이터 리드와는 달리 외부에서 들어온 데이터가 컬럼경로를 통과한 후, 로우 경로를 통해서 메모리 셀로 저장된다. 그러나 기존의 어드레싱은 로우 어드레스를 먼저 입력하고 컬럼 어드레스를 나중에 입력하는 것으로 고정되어 있기 때문에 두 동작을 중첩시킬 수 없고 메모리 동작이 비효율적으로 이루어 질 수 밖에 없다.
따라서 본 발명의 목적은 어드레스 멀티플렉싱을 하는 메모리에 있어서 시스템 구조의 변화 없이 메모리의 리드와 라이트 동작에 따라 메모리 어드레싱 순서만을 변화하여 메모리 액세스 속도를 증가시킬 수 있는 메모리 어드레싱 방법을 제공함에 있다.
본 발명의 또 다른 목적은 메모리 동작의 효율성을 높일 수 있는 메모리 어드레싱 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명은 시스템 제어부에서 요구한 어드레스 값을 입력받아 접속된 메모리 구조에 맞는 로우 어드레스와 컬럼 어드레스로 전환하여 전송하는 메모리 컨트롤러를 구비하는 시스템의 메모리 어드레싱 방법에 있어서,
데이터 액세스를 위한 어드레스 입력시 그에 따른 컬럼 어드레스를 발생하여 컬럼 경로를 활성화시키는 제1단계와,
상기 데이터 액세스를 위한 어드레스 입력에 따른 로우 어드레스를 발생하여 로우 경로를 활성화시키는 제2단계를 하나의 주기로 하여 데이터를 액세스함을 특징으로 한다.
도 1은 고속 SDRAM(SYNCRONOUS DRAM)에 있어서 일반적인 리드(READ)동작시의 파이프라이닝 과정을 설명하기 위한 도면.
도 2는 고속 SDRAM에 있어서 일반적인 라이트(WRITE)동작시의 파이프라이닝 과정을 설명하기 위한 도면.
도 3는 본 발명의 실시예에 따른 메모리 어드레싱 방법을 설명하기 위한 시스템 구성 예시도.
도 4는 본 발명의 실시예에 따른 메모리 어드레싱 방법의 하나인 라이트 동작시의 파이프라이닝 과정을 설명하기 위한 도면.
도 5는 본 발명의 일 실시예로써, 동일 뱅크(bank)내의 서로 다른 로우(ROW)에 대해 연속적인 라이트 동작이 발생하는 경우의 동작을 설명하기 위한 도면.
이하 첨부 도면을 참조하여 본 발명의 실시예에 따른 메모리 어드레싱 방법을 상세히 설명하기로 한다. 하기 설명 및 첨부 도면에서 싸이클의 수, 타이밍도와 같은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다. 한편 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략하기로 한다.
도 3은 본 발명의 실시예에 따른 메모리 어드레싱 방법을 설명하기 위한 시스템 구성을 예시한 것이다. 도 3을 참조하면 본 발명의 실시예에 따른 메모리 어드레싱 방법을 설명하기 위한 시스템은 CPU(10), 메모리 컨트롤러(20) 및 메모리(30)로 구성된다. 상기 메모리 컨트롤러(20)는 데이터 버스와 어드레스 버스를 통해 각각 CPU(10)와 메모리(30)에 접속되어 있다. 즉, 상기 메모리 컨트롤러(20)는 CPU(10)에서 메모리(30)에 저장된 특정 어드레스에 해당하는 데이터를 요구하는 경우 CPU(10)에서 요구한 어드레스 값을 현재 시스템에서 사용하고 있는 메모리 구조에 맞게 로우 어드레스와 컬럼 어드레스로 전환하여 메모리(30)로 전송한다.
한편 본 발명을 적용하기 위해서는 메모리 컨트롤러(20)의 메모리(30)측 어드레스 경로만 수정하면 되므로, 기존 시스템들의 하드웨어 구성의 커다란 변경없이 본 발명의 실시예에 따른 메모리 어드레싱 방법을 적용할 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 어드레싱 방법의 하나인 라이트 동작시의 파이프라이닝 과정을 설명하기 위한 도면을 도시한 것으로, 보다 상세하게는 RAC(ROW AFTER COLUMN)어드레싱 방법을 지원하는 SDRAM에 있어서 라이트 동작시의 파이프라이닝 과정을 나타낸 것이다.
도 4에 예시한 바와 같이, 컬럼 #1 어드레스 신호가 입력되면 상기 컬럼 #1 신호에 의해 선택된 컬럼 경로가 활성화되어 외부로부터 데이터를 전송받게 된다. 이후 로우 #1 어드레스 신호가 입력되면 상기 로우 #1 어드레스 신호에 의해 선택된 로우 경로가 활성화된다. 이때 컬럼 경로에서 로우 경로로 데이터가 전송되고, 로우 경로는 컬럼 경로없이 전송된 데이터를 이용하여 독립적 동작이 가능하게 된다. 때문에 컬럼 경로는 새로운 컬럼 어드레스를 입력 받아 다른 임무를 수행할 수 있게 된다. 이하 과정은 상기 서술한 과정이 반복되는 동일과정이다.
따라서 본 발명의 방식과 같이 라이트 동작에서 컬럼 어드레스(/CAS)를 먼저 입력하고 로우 어드레스(/RAS)를 나중에 입력하여도 파이프라인의 스톨(STALL)없이 계속하여 데이터를 메모리(30)상에 라이트할 수 있게 되는 것이다.
한편 도 5는 본 발명의 일실시예로써, 동일 뱅크(bank)내의 서로 다른 로우(ROW)에 대해 연속적인 라이트 동작이 발생하는 경우의 동작을 설명하기 위한 도면을 도시한 것으로, 100MHz 클럭을 사용할 경우의 DRAM 동작에 따른 타이밍도를 도시한 것이다.
도 5를 참조하면, 우선 종래의 방식에서는 로우 어드레스(/RAS)이후에 컬럼 어드레스(/CAS)가 입력되며 컬럼 어드레스(/CAS)에 맞추어 데이터가 데이터 핀에 입력된다. 이러한 경우 그 다음 라이트 명령을 수행하기까지 총 10사이클이 필요하다. 이에 반해, 컬럼 어드레스(/CAS)가 로우 어드레스(/RAS)에 앞서 입력되는 경우에는 컬럼 어드레스(/CAS)에 맞추어 데이터가 입력되고 있으며, 이후의 로우 어드레스(/RAS)에 의해 DRAM셀이 엑세스되므로 DRAM의 컬럼 동작과 로우 동작이 동시에 진행된다. 이러한 경우 다음 라이트 동작까지 총 8사이클이 소요된다.
따라서 라이트 동작이 계속적으로 일어날수록 종래의 메모리 어드레싱 방법(CBR: CAS Before RAS)과 본 발명의 실시예에 따른 메모리 어드레싱 방법(RAC:Row After Column) 사이에는 라이트 동작 완료 타이밍의 차가 커질 수 밖에 없다.
또한, 어드레스 멀티플렉싱을 하지 않는 메모리의 경우에도 내부 동작에서는 로우 경로가 먼저 활성화 된 다음 칼럼 경로가 활성화되므로, 어드레스 멀티플렉싱을 하는 메모리와 근본적인 어드레싱 방법은 같다고 할 수 있다. 따라서 어드레스 멀티플렉싱을 하지 않는 메모리의 경우에도 칼럼 경로를 먼저 활성화한 후 로우 경로를 활성화하는 본 발명을 적용할 수 있다.
한편 상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 여러가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시예에 의하여 정할 것이 아니고 특허청구의 범위와 특허청구의 범위의 균등한 것에 의해 정하여져야 한다.
상술한 바와 같이 본 발명은 라이트 동작시 컬럼 어드레스 입력후 로우 어드레스를 입력함으로써, 컬럼 어드레스(/CAS)를 나중에 입력하는 경우에 발생하는 파이프라인의 스톨현상을 제거하여 메모리 액세스 동작을 고속화할 수 있는 장점이 있다. 또한 메모리 컨트롤러의 메모리측 어드레스 경로만 본 발명의 실시예에 따른 어드레싱 방법에 맞게 수정하면 되므로, 시스템 차원에서의 호환성이 그대로 유지되면서 최소한의 비용상승만으로 시스템의 성능을 향상시킬 수 있는 장점도 있다.

Claims (4)

  1. 시스템 제어부에서 요구한 어드레스 값을 입력받아 접속된 메모리 구조에 맞는 로우 어드레스와 컬럼 어드레스로 전환하여 전송하는 메모리 컨트롤러를 구비하며 메모리 동작에 파이프라인 방식을 채용한 시스템의 메모리 어드레싱 방법에 있어서,
    데이터 액세스를 위한 어드레스 입력시 그에 따른 컬럼 어드레스를 발생하여 컬럼 경로를 활성화시키는 제1단계와,
    상기 데이터 액세스를 위한 어드레스 입력에 따른 로우 어드레스를 발생하여 로우 경로를 활성화시키는 제2단계를 하나의 주기로 하여 데이터를 액세스함을 특징으로 하는 메모리 어드레싱 방법.
  2. 제1항에 있어서, 상기 메모리의 리드 동작시에만 상기 로우 경로를 선활성화시킴을 특징으로 하는 메모리 어드레싱 방법.
  3. 제1항 또는 제2항에 있어서, 상기 메모리는 SDRAM임을 특징으로 하는 메모리 어드레싱 방법.
  4. 제1항 또는 제2항에 있어서, 상기 메모리는 어드레스 멀티플렉싱을 하지 않는 메모리를 사용함을 특징으로 하는 메모리 어드레싱 방법.
KR10-2000-0015405A 2000-03-27 2000-03-27 메모리 어드레싱 방법 KR100368132B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2000-0015405A KR100368132B1 (ko) 2000-03-27 2000-03-27 메모리 어드레싱 방법
US09/738,324 US6400640B2 (en) 2000-03-27 2000-12-18 Method for memory addressing

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0015405A KR100368132B1 (ko) 2000-03-27 2000-03-27 메모리 어드레싱 방법

Publications (2)

Publication Number Publication Date
KR20010089969A KR20010089969A (ko) 2001-10-17
KR100368132B1 true KR100368132B1 (ko) 2003-01-15

Family

ID=19658689

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0015405A KR100368132B1 (ko) 2000-03-27 2000-03-27 메모리 어드레싱 방법

Country Status (2)

Country Link
US (1) US6400640B2 (ko)
KR (1) KR100368132B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4149961B2 (ja) * 2004-05-20 2008-09-17 株式会社東芝 半導体記憶装置
KR101959853B1 (ko) 2012-04-09 2019-03-19 삼성전자주식회사 분할 어드레싱 방식 자기 랜덤 액세스 메모리 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09120678A (ja) * 1995-10-25 1997-05-06 Sony Corp 半導体記憶装置およびそのビット線選択方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2753129B2 (ja) 1990-10-02 1998-05-18 株式会社東芝 半導体記憶装置
KR0177774B1 (ko) * 1995-08-23 1999-04-15 김광호 반도체 메모리 장치의 초기화 회로
JPH09180443A (ja) 1995-12-25 1997-07-11 Toshiba Corp 半導体メモリ回路
DE59606849D1 (de) * 1996-06-04 2001-06-07 Infineon Technologies Ag Verfahren zum Lesen und Auffrischen eines dynamischen Halbleiterspeichers
US6191999B1 (en) * 1997-06-20 2001-02-20 Fujitsu Limited Semiconductor memory device with reduced power consumption

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09120678A (ja) * 1995-10-25 1997-05-06 Sony Corp 半導体記憶装置およびそのビット線選択方法

Also Published As

Publication number Publication date
KR20010089969A (ko) 2001-10-17
US6400640B2 (en) 2002-06-04
US20010024399A1 (en) 2001-09-27

Similar Documents

Publication Publication Date Title
US9257161B2 (en) Mechanism for enabling full data bus utilization without increasing data granularity
EP1474747B1 (en) Address space, bus system, memory controller and device system
US20120246401A1 (en) In-memory processor
US7694099B2 (en) Memory controller having an interface for providing a connection to a plurality of memory devices
CN109754833A (zh) 被配置为响应于内部命令存储和输出地址的存储器器件
US20090225623A1 (en) Method, device and system for reducing the quantity of interconnections on a memory device
US8468281B2 (en) Apparatus to improve bandwidth for circuits having multiple memory controllers
US20050268024A1 (en) Memory controller for use in multi-thread pipeline bus system and memory control method
JP2002175216A (ja) 行及び列コマンドを同時供給するためのシステム及び方法
US5822768A (en) Dual ported memory for a unified memory architecture
US7840744B2 (en) Rank select operation between an XIO interface and a double data rate interface
JP2004536417A (ja) 読出及び書込動作でバースト順序が異なるアドレッシングを行うメモリデバイス
CN102543159B (zh) 一种ddr控制器及其实现方法和芯片
US20070247953A1 (en) Memory control method and apparatuses
US6622222B2 (en) Sequencing data on a shared data bus via a memory buffer to prevent data overlap during multiple memory read operations
US7634623B2 (en) Method and apparatus for self-timed data ordering for multi-data rate memories and system incorporating same
US7298661B2 (en) Semiconductor memory device
US11861369B2 (en) Processing-in-memory (PIM) device
US7239569B2 (en) Semiconductor memory device and memory system
US6650586B1 (en) Circuit and system for DRAM refresh with scoreboard methodology
KR100368132B1 (ko) 메모리 어드레싱 방법
US8374040B2 (en) Write bandwidth in a memory characterized by a variable write time
KR20050025255A (ko) 멀티뱅크 메모리 스케줄링 방법
US5963482A (en) Memory integrated circuit with shared read/write line
KR20030097025A (ko) 고주파수 동작을 위한 멀티 뱅크 반도체 메모리장치의구동 제어장치 및 그 제어방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090102

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee