CN109754833A - 被配置为响应于内部命令存储和输出地址的存储器器件 - Google Patents

被配置为响应于内部命令存储和输出地址的存储器器件 Download PDF

Info

Publication number
CN109754833A
CN109754833A CN201810913085.0A CN201810913085A CN109754833A CN 109754833 A CN109754833 A CN 109754833A CN 201810913085 A CN201810913085 A CN 201810913085A CN 109754833 A CN109754833 A CN 109754833A
Authority
CN
China
Prior art keywords
address
internal command
depth
memory bank
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810913085.0A
Other languages
English (en)
Other versions
CN109754833B (zh
Inventor
申丞浚
黄炯烈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109754833A publication Critical patent/CN109754833A/zh
Application granted granted Critical
Publication of CN109754833B publication Critical patent/CN109754833B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G06F2212/1024—Latency reduction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G06F2212/1044—Space efficiency improvement
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Abstract

一种存储器器件，包括第一存储体组、第二存储体组、内部命令生成器和地址输入/输出(I/O)电路。每个存储体组可以包括多个存储体。内部命令生成器生成内部命令，并向第一目标存储体输出内部命令。所述内部命令是基于来自存储器控制器的用于控制第一目标存储体的存储器操作的命令而生成的。地址输入/输出(I/O)电路，接收与所述命令对应的第一地址，基于在与第一命令对应的数据突发操作间隔中是否存在气泡间隔来选择第一地址的存储路径，根据每个内部命令被输出的时间点来控制第一地址的输出。第一地址存储在地址I/O电路中。

Description

被配置为响应于内部命令存储和输出地址的存储器器件
相关申请的交叉引用
将2017年11月3日提交的题为“Memory Device Configured to Store andOutput Address in Response to Internal Command and Method of Operating theMemory Device(被配置为响应于内部命令存储和输出地址的存储器器件和操作存储器器件的方法)”的韩国专利申请No.10-2017-0146178通过引用整体并入本文中。
技术领域
本文描述的一个或多个实施例涉及响应于内部命令来控制地址的存储和输出的存储器器件。
背景技术
半导体存储器器件被广泛用于高性能电子系统。一个示例是动态随机存取存储器，它是一种基于存储在电容器中的电荷确定数据值的易失性存储器。另外，已经提出了各种存储器系统以用于高速写入和读取大量数据。这些存储器系统可以基于参考时钟频率来操作，该参考时钟频率不同于用于在存储器器件和存储器控制器之间收发数据的数据时钟频率。然而，使用参考时钟频率和数据时钟频率可能存在缺陷。
发明内容
根据一个或多个实施例，一种存储器器件包括：第一存储体组；第二存储体组，所述第一存储体组和所述第二存储体组中的每一个包括多个存储体；内部命令生成器，基于来自存储器控制器的第一命令生成第一内部命令和第二内部命令，所述第一命令用于控制所述第一存储体组中的第一目标存储体的存储器操作，所述内部命令生成器将所述第一内部命令和所述第二内部命令输出到所述第一目标存储体；以及地址输入/输出(I/O)电路，接收与所述第一命令对应的第一地址，基于在与所述第一命令对应的数据突发操作间隔中是否存在气泡间隔来选择所述第一地址的存储路径，根据所述第一内部命令和所述第二内部命令中的每一个被输出的时间点来控制所述第一地址的输出，并且将所述第一地址存储在所述地址I/O电路中。
根据一个或多个其他实施例，一种半导体器件包括：第一存储体组；第二存储体组，所述第一存储体组和所述第二存储体组中的每一个包括多个存储体；内部命令生成器，所述内部命令生成器基于从存储器控制器接收到的第一命令生成第一内部命令和第二内部命令，所述第一命令控制所述第一存储体组的第一目标存储体的存储器操作，基于从所述存储器控制器接收到的第二命令来生成第三内部命令以在所述第一命令之后控制所述第二存储体组的第二目标存储体的存储器操作，并且所述内部命令生成器输出所述第一内部命令至所述第三内部命令；以及地址输入/输出(I/O)电路，接收所述第一内部命令至所述第三内部命令，从所述存储器控制器接收与所述第一命令对应的第一地址和与所述第二命令对应的第二地址，并且使用基于在从接收到所述第一内部命令的时间点开始的第一时钟周期内是否接收到所述第三内部命令所选择的存储路径来存储所述第一地址和所述第二地址。
根据一个或多个其他实施例，一种半导体器件包括：第一存储体组；第二存储体组，所述第一存储体组和所述第二存储体组中的每一个包括多个存储体；内部命令生成器，基于从存储器控制器接收到的第一读命令来生成第一内部读命令和第二内部读命令，并且向所述第一存储体组的第一目标存储体输出所述第一内部读命令和所述第二内部读命令；以及包括第一锁存器和第二锁存器的地址输入/输出(I/O)电路，所述地址I/O电路从所述存储器控制器接收与所述第一读命令对应的第一地址，并且基于所述第一内部读命令将所述第一地址存储在所述第一锁存器中。所述地址I/O电路基于在与所述第一读命令对应的数据突发操作间隔中是否检测到气泡间隔来选择存储有所述第一地址的第一锁存器，并且根据所述内部命令生成器向所述第一目标存储体输出所述第二内部读命令的时间点来向所述第一目标存储体输出存储在所述第一锁存器中的第一地址。
根据一个或多个实施例，一种包括代码的非暂时性计算机可读介质，所述代码在由处理器执行时使所述处理器：由内部命令生成器基于来自存储器控制器的命令来生成第一内部命令和第二内部命令，所述命令控制第一存储体组中的第一目标存储体的存储器操作：由地址输入/输出(I/O)电路接收与所述命令对应的第一地址；基于在与所述命令对应的数据突发操作间隔中是否存在气泡间隔来选择所述第一地址的存储路径；根据所述第一内部命令和所述第二内部命令中的每一个向所述第一目标存储体输出的时间点来控制所述第一地址的输出；以及将所述第一地址存储在所述地址I/O电路中。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，在附图中：
图1示出了存储器系统的实施例；
图2示出了存储器系统的另一实施例；
图3示出了存储器器件的实施例；
图4示出了包括第一存储体组和第二存储体组的实施例；
图5A示出了用于控制存储器器件的信号的实施例，并且图5B示出了可由图5A的信号控制的存储器器件的实施例；
图6A示出了存储器器件的存储器操作的实施例，并且图6B示出了执行图6A的存储器操作的存储器器件的实施例；
图7示出了地址输入/输出(I/O)电路的实施例；
图8示出了气泡间隔检测器的实施例；
图9示出了深度地址输出电路的实施例；
图10A示出了用于当在与第一命令对应的数据突发间隔中存在气泡间隔时控制基于深度的地址输出单元的第一地址的存储和输出的实施例，并且图10B示出了用于操作图10A的基于深度的地址输出单元的时序图的实施例；
图11A示出了用于当在与第一命令对应的数据突发间隔中不存在气泡间隔时控制基于深度的地址输出单元的第一地址的存储和输出的实施例，并且图11B示出了用于操作图11A的基于深度的地址输出单元的时序图的实施例；
图12A和图12B示出了用于在读操作中操作存储器器件的时序图的实施例；
图13示出了考虑没有读时延的读操作而操作的地址I/O电路的实施例；
图14示出了气泡间隔检测器的另一实施例；
图15示出了基于深度的地址输出单元的实施例；
图16示出了基于深度的地址输出单元的另一实施例；
图17示出了存储器系统的另一实施例；
图18示出了半导体封装的实施例；以及
图19示出了半导体封装的另一实施例。
具体实施方式
图1示出了可以包括存储器控制器100A和存储器器件200A的存储器系统10A的实施例。存储器控制器100A可以包括存储器接口110A。存储器控制器100A可以通过存储器接口110A向存储器器件200A提供各种信号，并且控制存储器操作(诸如写操作和读操作)。例如，存储器控制器100A可以向存储器器件200A提供命令CMD和地址ADDR，并访问存储器区域210A的数据DATA。而且，存储器器件200A可以通过DQ焊盘或DQ引脚在存储器控制器100A与存储器器件200A之间收发数据DATA。
存储器控制器100A可以基于来自主机HOST的请求而访问存储器器件200A。存储器控制器100A可以使用各种协议与主机HOST进行通信。例如，存储器控制器100A可以使用诸如外围组件快速接口(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行连接的SCSI(SAS)之类的接口协议与主机HOST通信。另外，可以将诸如通用串行总线(USB)、多媒体卡(MMC)、增强小盘接口(ESDI)或集成驱动电子器件(IDE)之类的各种其他接口之一应用于主机HOST和存储器控制器100A之间的接口协议。
存储器器件200A可以包括存储器区域210A、内部命令生成器220A和地址I/O电路230A。存储器区域210A可以包括多个存储体组BG。每个存储体组BG可以包括多个存储体。在实施例中，每个存储体可以包括存储器单元阵列、行解码器、列解码器和读出放大器。存储器器件200A可以是动态随机存取存储器(DRAM)(例如双倍数据速率同步DRAM(DDR SDRAM)、低功率双倍数据速率(LPDDR)SDRAM、图形双倍数据速率(GDDR)SDRAM和Rambus DRAM(RDRAM))。
用作存储器器件200A的存储器操作的基础的参考时钟的频率可以低于用作存储器器件200A的数据突发操作的基础的数据时钟的频率。存储器系统10A的规格可以例如符合由联合电子设备工程委员会(JEDEC)建立的标准协议。
由于参考时钟和数据时钟之间的频率差，可能在存储豁器件200A的存储器操作(例如，与命令对应的数据突发操作)期间发生数据DATA未被发送至DQ焊盘/从DQ焊盘接收的间隔(例如，气泡间隔)。为了提高存储器系统10A的存储器操作的效率和性能，存储器系统10A可以执行用于减小或最小化气泡间隔的存储器操作。例如，存储器器件20A可以对多个存储体组BG中的每一个执行存储器操作。地址I/O电路230A可以存储地址ADDR以对每个存储体组BG执行存储器操作，并且可以执行先进先出(FIFO)控制操作以在适当的时间点中输出存储的地址ADDR。
内部命令生成器220A可以基于来自存储器控制器100A的命令CMD来生成内部命令。在实施例中，当由存储器器件200A基于命令CMD执行的数据突发操作的突发长度是预定数量的参考比特或更多时，内部命令生成器220A可以生成至少两个内部命令。例如，当与命令CMD对应的数据突发操作的突发长度是等于或多于参考比特的2n比特(n是等于或大于2的整数)时，内部命令生成器220A可以生成第一内部命令和第二内部命令。
与第一内部命令和第二内部命令中的每一个对应的数据突发操作的突发长度可以是n比特。如上所述，通过使用内部命令生成器220A来生成内部命令，当要执行具有预定数量的参考比特或更多比特的突发长度的数据突发操作时，存储器器件200A可以将突发长度划分为具有规定数量的参考比特数或更少比特的突发长度并执行数据突发操作。此外，内部存储器器件220A可以以运行中(OTF)模式操作，并通过改变突发长度来执行数据突发操作。
假定内部命令生成器220A接收到命令CMD并生成第一内部命令和第二内部命令，则与命令CMD对应的地址ADDR可以根据第一内部命令被输出到存储体组BG的时间点和第二内部命令被输出到存储体组BG的时间点而被输出到存储体组BG两次。
为了控制地址ADDR的输出，根据实施例的地址I/O电路230A可以存储来自存储器控制器100A的地址ADDR，并且根据由内部命令生成器220A生成的内部命令被输出到存储体组BG的时间点而将地址ADDR输出到存储体组BG。地址I/O电路230A可以基于在与接收到的命令CMD对应的数据突发操作间隔中是否存在气泡间隔来选择地址ADDR的存储路径。
地址I/O电路230A可以控制当在与接收到的命令CMD对应的数据突发操作间隔中存在气泡间隔时存储地址ADDR的电路不同于当不存在气泡间隔时存储地址ADDR的电路。地址I/O电路230A可以根据内部命令被输出到存储体组BG的时间点而将存储的地址ADDR输出到存储体组BG。由于地址I/O电路230A的上述操作，气泡间隔可以减小。结果，存储器器件200A可以执行高效的存储器操作。
图2示出了可包括应用处理器(AP)100B和存储器器件200B的存储器系统10B的实施例。AP 100B中的存储器控制模块110B和存储器器件200B可以形成存储器系统。而且，存储器器件200B可以包括存储器区域210B、内部命令生成器220B和地址I/O电路230B。
AP 100B可以用作图1的主机HOST。此外，AP 100B可以通过片上系统(SoC)来体现，其可以包括应用了预定标准总线协议的系统总线以及连接到系统总线的各种知识产权(IP)。先进RISC机器(ARM)公司提供的高级微控制器总线架构(AMBA)协议可以应用为为系统总线的标准协议。应用了AMBA协议的总线类型的示例包括高级高性能总线(AHB)、高级外设总线(APB)、高级可扩展接口(AXI)、AXI4和AXI一致性扩展(ACE)。另外，可以应用其他类型的协议(例如SONIC公司提供的uNetwork、IBM提供的CoreConnect和OCP-IP开放核心协议)。
存储器控制模块110B可以提供与先前实施例的存储器控制器相同的功能。此外，存储器器件200B可以执行存储器操作，以用于减小或最小化可由于参考时钟的频率(用于存储器操作)和数据时钟的频率(用于数据突发操作)之间的差而发生的气泡间隔。地址I/O电路230B可以存储地址ADDR并在适当的时间点输出地址ADDR以支持存储器操作。
图3示出了存储器器件300的实施例，其可以包括控制逻辑310、地址I/O电路320、存储体控制逻辑330、多个存储体组3401至340n以及数据I/O缓冲器350。图3的存储器器件300仅是示例。在一个实施例中，存储器器件300还可以包括用于执行写操作、读操作和/或其他存储器操作的各种类型的电路。
控制逻辑310可以包括命令解码器312、模式寄存器314和内部命令生成器316。控制逻辑310可以控制存储器器件300的整体操作。命令解码器312可以解码外部施加的命令CMD，并且在内部生成解码的命令信号。在示例中，命令解码器312可以解码芯片选择信号CS、行地址选通信号RAS、列地址选通信号CAS、写使能信号WE和时钟使能信号CKE。此外，控制逻辑310可以解码地址ADDR并且生成与写命令或读命令相关联的控制信号。模式寄存器314可以基于用于指定存储器器件300的操作模式和地址ADDR的模式寄存器信号来设置内部寄存器。
内部命令生成器316可以基于命令解码器312的解码结果来生成内部命令INTN_CMD。在实施例中，内部命令生成器316可以根据基于命令CMD的数据突发操作的突发长度来生成至少一个内部命令INTN_CMD。控制逻辑310可以将内部命令INTN_CMD输出到存储体组340_1至340_n和地址I/O电路320。
地址I/O电路320可以包括气泡间隔检测器322和基于深度的地址输出单元324。气泡间隔检测器322可以检测与命令CMD对应的数据突发操作间隔中的气泡间隔。在第一时钟周期(其是在存储器器件300接收到用于控制任何一个存储体组(例如，第一存储体组3401)的目标存储体的存储器操作的命令CMD的时间点开始的)内，气泡间隔检测器322可以基于存储器器件300是否接收到用于控制另一存储体组(例如，第二存储体组340_2)的目标存储体的存储器操作的另一命令来检测气泡间隔。
例如，当在从接收到用于控制第一存储体组3401的目标存储体的存储器操作的命令CMD的时间点开始的第一时钟周期内，接收到用于控制第二存储体组340_2的目标存储体的存储器操作的命令时，气泡间隔检测器322可以生成指示未检测到气泡间隔的检测信号。当在第一时钟周期之后接收到用于控制第二存储体组340_2的目标存储体的存储器操作的命令时，气泡间隔检测器322可以生成指示检测到气泡间隔的检测信号。
气泡间隔检测器322可以直接接收命令CMD，并基于命令CMD的模式来检测气泡间隔。在另一实施例中，气泡间隔检测器322可以接收内部命令INTN_CMD，并且基于内部命令INTN_CMD的模式来检测气泡间隔。
基于深度的地址输出单元324可以基于由气泡间隔检测器322生成的检测信号来选择并存储地址ADDR的存储路径。基于深度的地址输出单元324可以包括多个深度地址输出电路，用于存储各种地址并顺序地输出存储在其中的相应地址。例如，基于深度的地址输出单元324可以包括：第一深度地址输出电路至第三深度地址输出电路，其可以顺序地输出其中存储的相应地址。基于深度的地址输出单元324可以将首先接收到的第一地址存储在第一深度地址输出电路中，将随后接收到的第二地址存储在第二深度地址输出电路中，并且在第二个地址之前输出第一地址。
然而，如上所述，由于存储器器件300基于与具有参考比特或更大比特的突发长度的数据突发操作对应的命令CMD来生成至少两个内部命令INTN_CMD，并且基于该至少两个内部命令INTN_CMD执行存储器操作，所以地址I/O电路320可以输出地址ADDR至少两次，并根据内部命令INTN_CMD被输出的时间点来控制地址ADDR的输出。而且，如上所述，由于存储器器件300可以执行能够减小或最小化气泡间隔的存储器操作，所以基于深度的地址输出单元324可以基于命令模式或内部命令模式来控制地址ADDR的存储路径，以支持存储器操作。
地址I/O电路320可以根据内部命令INTN_CMD被输出到控制逻辑310的存储体组340_1至340_n的时间点来输出行地址X_ADDR、列地址Y_ADDR和存储体地址BA_ADDR。在实施例中，存储体地址BA_ADDR可以包括存储体组340_1至340_n的地址和存储体组3401至340_n的目标存储体的地址。存储体控制逻辑330可以接收存储体地址BA_ADDR并且生成存储体控制信号BA_CS。按照与第一存储体组340_1中的存储体340_11至340_1k类似的方式，存储体组340_2至340_n中的每一个中的存储体可以接收内部命令INTN_CMD、行地址X_ADDR、列地址Y_ADDR和存储体控制信号BA_CS。可以基于存储体控制信号BA_CS来使能存储体组340_1至340_n中的任何一个中的目标存储体。
可以对与行地址X_ADDR和列地址Y_ADDR对应的目标存储体中的存储器单元执行基于内部命令INTN_CMD的存储器操作。
数据I/O缓冲器350可以从目标存储体读取数据DATA，并将数据DATA提供到存储器器件300的外部(例如，图1中的存储器控制器100A)。在一个实施例中，数据I/O缓冲器350可以从外部(例如，图1中的存储器控制器100A)接收数据DATA并将数据DATA提供给目标存储体。数据DATA可以通过DQ焊盘DQ发送到外部或从外部接收。而且，数据I/O缓冲器350可以执行数据突发操作并基于从外部接收的数据时钟来收发数据DATA。
图4示出了图3的第一存储体组340_1和第二存储体组340_2的实施例。参照图4，第一存储体组340_1可以包括第一存储体340_11至第k存储体340_1k，并且第二存储体组340_2可以包括第一存储体340_21至第k存储体340_2k。第一存储体组340_1的第一存储体340_11可以包括其中多个存储器单元按行和列布置的存储体阵列341、行解码器342、读出放大器343和列解码器344。
行解码器342和列解码器344中的每一个可以接收存储体控制信号BA_CS并被使能。行解码器342和列解码器344可以分别接收行地址X_ADDR和列地址Y_ADDR，并且基于行地址X_ADDR和列地址Y_ADDR访问针对存储器操作所选择的至少一个存储器单元。例如，可以基于图3的存储体地址BA_ADDR来从存储体组3401至340_k中的任何一个中的存储体之中选择一个存储体，并且可以基于行地址X_ADDR和列地址Y_ADDR来访问选定的存储体的存储器单元。图4的第一存储体340_11的配置也可以应用于其他存储体340_12至340_2k。
在至少一个实施例中，包括至少一个存储体的存储器元件(unit)可以被视为存储体组。数据I/O线可以在一个存储体组中的存储体之间共享。如图4所示，用于输入和输出数据的I/O线可以在一个存储体组中的多个存储体之间共享。第一存储体组340_1的存储体340_11至340_1k可以连接至第一数据I/O线DIOL_1，并且第二存储体组340_2的存储体340_21至340_2k可以连接至第二数据I/O线DIOL_2。因此，通过将不同的数据I/O线连接到各个存储体组，图3的存储器器件300可以对各个存储体组执行存储器操作。
在至少一个实施例中，用于基于一个内部命令执行存储器操作的基于图3的存储器器件300的核心周期的时间间隔可以对应于第一时钟周期。例如，考虑到第一时钟周期，基于接收到的用于控制第一存储体组340_1的目标存储体的存储器操作的命令而生成的第一内部命令和第二内部命令可以被输出到目标存储体。而且，气泡间隔(或与内部命令对应的数据突发操作间隔)的时间间隔可以对应于第二时钟周期。然而，考虑到存储器器件300的内部信号的延迟，可以将第一时钟周期和第二时钟周期调整为各种时钟持续时间。
图5A示出了用于操作存储器器件400的时序图的实施例，其示出了气泡间隔B_INTV。图5B是存储器器件400的框图，其示出了当检测到气泡间隔时地址I/O电路420的操作。
根据一个实施例，数据时钟WCK的频率可以是参考时钟CLK的频率的两倍，第一时钟周期可以是四个时钟，并且第二时钟周期可以是两个时钟。基于一个命令生成的内部命令之间的输出时间间隔(在下文中，被称为time_CAS到CAS延迟(tCCD)间隔INTV_tCCD)可以是第一时钟周期。在一个实施例中，写时延“WR时延”可以是两个时钟。在其他实施例中，频率和/或时钟周期可以不同。
参考图5A和图5B，存储器器件400可以在时间点t1接收用于控制第一存储体组440_1的第一目标存储体440_11的存储器操作的第一写命令WR1和第一地址ADDR1。与第一写命令WR1对应的数据突发操作的突发长度BL 32可以是32比特。第一地址ADDR1可以包括与第一存储体组440_1的第一目标存储体440_11对应的第一存储体地址BA1、第一行地址X1和第一列地址Y1。内部命令生成器416可以基于第一写命令WR1来生成第一内部写命令INTN_WR1_a和第二内部写命令INTN_WR1_b。与第一内部写命令INTN_WR1_a和第二内部写命令INTN_WR1_b中的每一个对应的数据突发操作的突发长度BL 16可以是16比特。
考虑到写时延“WR时延”，内部命令生成器416可以在时间点t3向第一目标存储体440_11输出第一内部写命令INTN_WR1_a，并且在时间点t7向第一目标存储体440_11输出第二内部写命令INTN_WR1_b，其中时间点t7在时间点t3之后相距tCCD间隔INTV_tCCD。在这种情况下，根据内部命令生成器416向第一目标存储体440_11输出第一内部写命令INTN_WR1_a和第二内部写命令INTN_WR1_b的时间点，地址I/O电路420可以在时间点t3和时间点t7的每一个中向第一目标存储体440_11输出第一地址ADDR1。
存储器器件400可以在时间点t3和时间点t5之间执行与第一内部写命令INTN_WR1_a对应的数据突发操作BL 16A_1。之后，存储器器件400可以在时间点t7与时间点t9之间执行与第二内部写命令INTN_WR1_b对应的数据突发操作BL 16A_2。结果，在作为与第一写命令WR1对应的数据突发操作间隔的t3和t9之间的时间间隔期间，可以在t5和t7之间的时间间隔以及t9和t11之间的时间间隔中发生没有执行数据突发操作的气泡间隔B_INTV。
在实施例中，地址I/O电路420可以检测气泡间隔B_INTV，并基于检测结果存储和输出第一地址ADDR1。地址I/O电路420可以基于在从第一内部写命令INTN_WR1_a被接收到的时间点开始的第一时钟周期内(或者在第二时钟周期之后)是否接收到另一内部写命令来检测气泡间隔B_INTV。当地址I/O电路420检测到气泡间隔B_INTV时，地址I/O电路420可以将第一地址ADDR1存储在与第一深度Dep1对应的电路中，以在时间点t3输出第一地址ADDR1(其中时间点t3在时间点t1之后相距写时延“WR时延”)，并且将第一地址ADDR1存储在与第二深度Dep2对应的电路中，以在时间点t7再次输出第一地址ADDR1。地址I/O电路420可以首先通过与第一深度Dep1对应的电路输出第一地址ADDR1，然后通过与第二深度Dep2对应的电路输出第一地址ADDR1。
图6A示出了存储器器件400的存储器操作的时序图的实施例。图6B示出了存储器器件400的实施例，其示出了当检测到气泡间隔时地址I/O电路420的操作。
参照图6A和图6B，存储器器件400可以在时间点t1接收用于控制第一存储体组440_1的第一目标存储体440_11的存储器操作的第一写命令WR1和第一地址ADDR1，并且在时间点t3接收用于控制第二存储体组440_2的第二目标存储体440_22的存储器操作的第二写命令WR2和第二地址ADDR2。例如，存储器器件400可以在从接收到第一写命令WR1的时间点开始的第一时钟周期内接收第二写命令WR2。第一写命令WR1和第一地址ADDR1可以如以上参考图5A所述。
与第二写命令WR2对应的数据突发操作的突发长度BL 32可以是32比特。根据一个实施例，与第二写命令WR2对应的数据突发操作的突发长度BL 32可以是16比特或其他数量的比特。
考虑到写时延“WR时延”，内部命令生成器416可以在时间点t5向第二目标存储体440_22输出第三内部写命令INTN_WR2_a，并且在时间点t9向第二目标存储体440_22输出第四内部写命令INTN_WR2_b，时间点t9在时间点t5之后相距tCCD间隔INTV_tCCD。在这种情况下，根据内部命令生成器416向第二目标存储体42022输出第三内部写命令INTN_WR2_a和第四内部写命令INTN_WR2_b的时间点，地址I/O电路420可以在时间点t5和时间点t9中的每一个向第二目标存储体440_22输出第二地址ADDR2。
存储器器件400可以在时间点t5和时间点t7之间执行与三内部写命令INTN_WR2_a对应的数据突发操作BL_16B_1。之后，存储器器件400可以在时间点t9和时间点t11之间执行与第四内部写命令INTN_WR2_b对应的数据突发操作。结果，图5A中检测到的气泡间隔B_INTV可以被填充分别与第三内部写命令INTN_WR2_a和第四内部写命令INTN_WR2_b对应的数据突发操作BL 16B_1和BL 16B_2。
在实施例中，例如，当地址I/O电路420在从地址I/O电路420接收到第一内部写命令INTN_WR1_a的时间点开始的第一时钟周期内接收到第三内部写命令INTN_WR2_a时，不会检测到气泡间隔B_INTN。当如上所述未检测到气泡间隔B_INTV时，地址I/O电路420可以将第一地址ADDR1存储在与第一深度Dep1对应的电路中，以在时间点t3输出第一地址ADDR1(其中时间点t3在时间点t1之后相距写时延“WR时延”)，并且地址I/O电路420可以将第二地址ADDR2存储在与第二深度Dep2对应的电路中，以在时间点t5输出第二地址ADDR2(其中时间点t5在时间点t3之后相距写时延“WR时延”)。
而且，地址I/O电路420可以将第一地址ADDR1存储在与第三深度Dep3对应的电路中，以在时间点t7再次输出第一地址ADDR1，并将第二地址ADDR2存储在与第四深度Dep4对应的电路中，以在时间点t9再次输出第二地址ADDR2。地址I/O电路420可以通过与第一深度Dep1对应的电路输出第一地址ADDR1，通过与第二深度Dep2对应的电路输出第二地址ADDR2，通过与第三深度Dep3对应的电路输出第一地址ADDR1，并通过与第四深度Dep4对应的电路输出第二地址ADDR2。
图5A至图6B仅示出了基于第一写命令WR1和第二写命令WR2的存储器器件400的操作。在一个实施例中，存储器器件400可以基于读命令来操作。
图7示出了地址I/O电路500的实施例，地址I/O电路500可以包括气泡间隔检测器510、基于深度的地址输出单元530和使能/复位信号生成器550。气泡间隔检测器510可以接收内部命令INTN_CMD，并基于内部命令INTN_CMD的模式来检测气泡间隔。气泡间隔检测器510可以基于气泡间隔的检测结果来生成检测信号BD_RS，并将检测信号BD_RS提供给基于深度的地址输出单元530。
基于深度的地址输出单元530可以包括第一深度地址输出电路530_1至第n深度地址输出电路530_n。深度地址输出电路530_1至530_n中的每个可以存储地址ADDR中的任何一个。而且，各个深度地址输出电路530_1至530_n可以对应于不同深度，并且输出基于深度而被顺序存储的地址作为深度地址输出信号Dep_ADDR_out。例如，第一深度地址输出电路530_1至第n深度地址输出电路530_n可以分别对应于第一至第n深度，并因此输出被顺序地存储的地址。
使能/复位信号生成器550可以向第一深度地址输出电路530_1至第n深度地址输出电路530_n中的每一个提供使能信号ENS，使得各个第一深度地址输出电路530_1至第n深度地址输出电路530_n顺序地存储和输出地址。在实施例中，使能/复位信号生成器550可以基于内部命令INTN_CMD生成使能信号ENS。而且，当存储器器件断电或从外部接收到复位信号时，使能/复位信号生成器550可以提供复位信号RST，用于将存储在第一深度地址输出电路530_1至第n深度地址输出电路530_n中的每一个中的地址复位到第一深度地址输出电路530_1至第n深度地址输出电路530_n中的每一个。
图8示出了图7的气泡间隔检测器510的实施例，并且图9示出了图7的深度地址输出电路530_m的实施例。这里，第一内部命令INTN_CMD1_a和第二内部命令INTN_CMD1_b中的每一个可以是基于用于控制第一存储体组的目标存储体的存储器操作的第一命令而生成的信号，突发长度信号BLS是指示第一命令是否是用于执行具有参考比特或更多比特的突发长度的数据突发操作的命令，并且第三内部命令INTN_CMD2_a是响应于用于控制第二存储体组的目标存储体的存储器操作的第二命令而生成的信号。
参照图8，气泡间隔检测器510可以包括气泡间隔检测开始单元511、延迟单元512a至512d、信号检测器513、驱动器514a至514d以及锁存器515。驱动器514a至514d可以是被配置为改善各个信号的特性并对齐各个信号的边缘的电路。而且，延迟单元512a至512d中的每一个可以将信号延迟多达第二时钟周期(例如，2个时钟)。
现在将描述设置检测信号BD_RS的操作。气泡间隔检测开始单元511可以接收第一内部命令INTN_CMD1_a和突发长度信号BLS，并且开始检测气泡间隔。在示例中，当突发长度信号BLS是指示第一命令是用于执行具有参考比特或更多比特的突发长度的数据突发操作的命令的高电平信号时，气泡间隔检测开始单元511可以向延迟单元512a提供第一内部命令INTN_CMD1_a。延迟单元512a可以将第一内部命令INTN_CMD1_a延迟多达第二时钟周期，并且将延迟的第一内部命令INTN_CMD1_a提供给信号检测器513。
当在从气泡间隔检测开始单元511接收到第一内部命令INTN_CMD1_a的时间点开始的第二时钟周期之后气泡间隔检测开始单元511接收到第三内部命令INTN_CMD2_a时，信号检测器513可以向延迟单元512b提供延迟的第一内部命令INTN_CMD1_a，并且延迟单元512b可以将延迟的第一内部命令INTN_CMD2_a延迟多达第二时钟周期，并将该延迟的第一内部命令INTN_CMD2_a提供给锁存器515。
在这种情况下，锁存器515可以输出指示未检测到气泡间隔的高电平检测信号BD_RS。在另一种情况下，当在从接收到第一内部命令INTN_CMD1_a的时间点开始的第二时钟周期之后气泡间隔检测开始单元511没有接收到第三内部命令INTN_CMD2_a时，信号检测器513可以不向延迟单元512b提供延迟的第一内部命令INTN_CMD1_a，并且锁存器515可以输出指示检测到气泡间隔的低电平检测信号BD_RS。
现在将描述复位检测信号BD_RS的操作。在从气泡间隔检测开始单元511接收到第一内部命令INTN_CMD1_a的时间点开始的第一时钟周期之后，由气泡间隔检测器510接收的第二内部命令INTN_CMD1_b可以被延迟单元512c和512d延迟多达第一时钟周期，并且延迟单元512d可以将延迟的第二内部命令INTN_CMD1_b提供给锁存器515。在这种情况下，锁存器515可以将检测信号BD_RS复位为初始电平(例如，低电平)。在另一实施例中，气泡间隔检测器510可以被不同地配置。
参照图9，基于深度的地址输出单元530可以包括多个深度地址输出电路530_1至530_n。第m深度地址输出电路530_m可以包括存储路径选择器532_m和地址存储单元534_m。第m存储路径选择器532_m可以包括第一选择电路SC1至第三选择电路SC3。在实施例中，存储路径选择器532_m可以基于第m使能信号ENS[m]被使能，并且将第一内部命令INTN_CMD1_a或第二内部命令INTN_CMD2_b与检测信号RD_RS和检测反相信号/RD_RS一起接收。第m地址存储单元534_m可以包括包含多个开关元件(例如，开关元件SW1至SW3)的多路复用器MUX和锁存器LAT。多路复用器MUX可以基于由存储路径选择器532_m输出的选择信号来选择存储路径。锁存器LAT可以通过选定的存储路径来存储地址。随后，锁存器LAT可以将存储的地址输出到第m深度地址输出信号Dep_ADDR_out[m]。第m深度地址输出电路530_m的配置可以被应用于其他深度地址输出电路530_1至530_n。
在实施例中，当存储路径选择器532_m接收到第一内部命令INTN_CMD1_a时，第一选择电路SC1可以生成高电平的第一选择信号A，并且第二选择电路SC2和第三选择电路SC3可以分别生成低电平的第二选择信号C和低电平的第三选择信号E。地址存储单元534_m可以基于第一选择信号A将从外部接收的地址ADDR存储在锁存器LAT中，并且输出所存储的地址ADDR作为深度地址输出信号Dep_ADDR_out[m]。
当存储路径选择器532_m接收到第二内部命令INTN_CMD1_b和低电平检测信号BD_RS时，第二选择电路SC2可以生成高电平的第二选择信号C，并且第一选择电路SC1和第三选择电路SC3可以分别生成低电平的第一选择信号A和低电平的第三选择信号E。
地址存储单元534_m可以响应于第二选择信号C将由第m-1深度地址输出电路530_m-1输出的第m-1深度地址输出信号Dep_ADDR_out[m-1]存储在锁存器LAT中，并且输出所存储的第m-1深度地址输出信号Dep_ADDR_out[m-1]作为深度地址输出信号Dep_ADDR_out[m]。
最后，当存储路径选择器532_m接收到第二内部命令INTN_CMD1_b和高电平检测信号BD_RS时，第三选择电路SC3可以生成高电平的第三选择信号E，并且第一选择电路SC1和第二选择电路SC2可以分别生成低电平的第一选择信号A和低电平的第二选择信号C。地址存储单元534_m可以响应于第三选择信号E将由第m-2深度地址输出电路530_m-2输出的第m-2深度地址输出信号Dep_ADDR_out[m-2]存储在锁存器LAT中，并输出所存储的第m-2深度地址输出信号Dep_ADDR_out[m-2]作为深度地址输出信号Dep_ADDR_out[m]。随后，锁存器LAT可以接收第m复位信号RST[m]并被复位。在另一实施例中，基于深度的地址输出单元530可以具有不同的配置。
图10A示出了根据实施例的用于当在与第一命令WR1对应的数据突发间隔中存在气泡间隔时，控制基于深度的地址输出单元530的第一地址ADDR1的存储和输出的实施例。图10B示出了用于操作图10A的基于深度的地址输出单元530的时序图的实施例。
参照图10A，基于深度的地址输出单元530可以包括第一深度地址输出电路530_1至第四深度地址输出电路530_4。参照图10B，由于以上参考图5A详细描述了第一写命令WR1、第一地址ADDR1以及内部命令INTN_WR1_a和INTN_WR1_b，因此以下将描述基于深度的地址输出单元530基于使能信号ENS[1]至ENS[4]的操作。
返回参照图10A和图10B，第一深度地址输出电路530_1可以基于第一使能信号ENS[1]在时间点t1到t5被使能，并且在时间点t3接收第一内部写命令INTN_WR1_a。深度地址输出电路530_1可以基于第一内部写命令INTN_WR1_a从外部接收第一地址ADDR1并存储第一地址ADDR1。第一深度地址输出电路530_1可以输出第一地址ADDR1作为第一深度地址输出信号Dep_ADDR_out[1]以使能响应于第一内部写命令INTN_WR1_a的存储器操作。
在时间点t5之后，可以停用第一深度地址输出电路530_1。可以基于第二使能信号ENS[2]，在时间点t5和时间点t9之间使能第二深度地址输出电路530_2。第二深度地址输出电路530_2可以在时间点t7接收第二内部写命令INTN_WR1_b。第二深度地址输出电路530_2可以基于第二内部写命令INTN_WR1_b和高电平(H)检测信号BD_RS来存储在第一深度地址输出电路530_1中存储的第一地址ADDR1。第二深度地址输出电路530_2可以将第一地址ADDR1输出为第二深度地址输出信号Dep_ADDR_out[2]以使能响应于第二内部写命令INTN_WR1_b的存储器操作。
在时间点t9之后，可以停用第二深度地址电路530_2。第三深度地址输出电路530_3可以基于第三使能信号ENS[3]被使能，接收下一内部命令，并且待机以存储并输出与下一内部命令对应的地址。
图11A示出了根据实施例的用于当在与第一命令WR1对应的数据突发间隔中不存在气泡间隔时，控制基于深度的地址输出单元530的第一地址ADDR1的存储和输出的实施例。图11B示出了图11A的基于深度的地址输出单元530的操作的时序图的实施例。
参照图11A，基于深度的地址输出单元530可以包括第一深度地址输出电路530_1至第四深度地址输出电路530_4。参照图10B，由于以上参考图5A详细描述了第一写命令WR1、第一地址ADDR1以及内部命令INTN_WR1_a和INTN_WR1_b，因此以下将描述基于深度的地址输出单元530响应于使能信号ENS[1]至ENS[4]的操作。
返回参照图11A和图11B，第一深度地址输出电路530_1可以基于时间点t2和时间点t4之间的第一使能信号ENS[1]而被使能，并且在时间点t3接收第一内部写命令INTN_WR1_a。深度地址输出电路530_1可以从外部接收第一地址ADDR1，并且基于第一内部写命令INTN_WR1_a存储第一地址ADDR1。第一深度地址输出电路5301可以输出第一地址ADDR1作为第一深度地址输出信号Dep_ADDR_out[1]以使能基于第一内部写命令INTN_WR1_a的存储器操作。
在时间点t4之后，可以停用第一深度地址输出电路5301。可以基于第二使能信号ENS[2]，在时间点t4与时间点t6之间使能第二深度地址输出电路530_2。第二深度地址输出电路530_2可以在时间点t5接收第三内部写命令INTN_WR2_a。第二深度地址输出电路530_2可以从外部接收第二地址ADDR2，并基于第三内部写命令INTN_WR2_a存储第二地址ADDR2。第二深度地址输出电路530_2可以输出第二地址ADDR2作为第二深度地址输出信号Dep_ADDR_out[2]，以使能基于第三内部写命令INTN_WR2_a的存储器操作。
在时间点t6之后，可以停用第二深度地址输出电路5302。可以基于第三使能信号ENS[3]，在时间点t6和时间点t8之间使能第三深度地址输出电路530_3。第三深度地址输出电路530_3可以在时间点t7接收第二内部写命令INTN_WR1_b。第三深度地址输出电路530_3可以基于第二内部写命令INTN_WR1_b和低电平(L)检测信号BD_RS存储在第一深度地址输出电路530_1中存储的第一地址ADDR1。第三深度地址输出电路530_3可以输出第一地址ADDR1作为第三深度地址输出信号Dep_ADDR_out[3]，以使能基于第二内部写命令INTN_WR1_b的存储操作。
在时间点t8之后，可以停用第三深度地址输出电路530_3。可以基于第四使能信号ENS[4]，在时间点t8和时间点t10之间使能第四深度地址输出电路530_4。第四深度地址输出电路530_4可以在时间点t9接收第四内部写命令INTN_WR2_b。第四深度地址输出电路530_4可以基于第四内部写命令INTN_WR2_b和低电平(L)检测信号BD_RS来存储在第二深度地址输出电路530_2中存储的第二地址ADDR2。第四深度地址输出电路530_4可以输出第二地址ADDR2作为第四深度地址输出信号Dep_ADDR_out[4]，以使能基于第四内部写命令INTN_WR2_b的存储器操作。
图12A和图12B示出了用于在读操作中操作存储器器件的时序图的实施例。参照图12A，写时延“WR时延”可能存在于基于写命令的写操作中，如图5A所示。读时延可能不会存在于基于读命令的读操作中。
因此，内部命令生成器可以接收第一读命令RD1，在时间点t1向第一目标存储体输出第一内部读命令INTN_RD1_a，并且在时间点t5向第一目标存储体输出第二内部读命令INTN_RD1_b，时间点t5在时间点t1之后相距tCCD间隔INTV_tCCD。在这种情况下，地址I/O电路可以根据内部命令生成器将第一内部读命令INTN_RD1_a和第二内部读命令INTN_RD1_b向第一目标存储体输出的时间点，在时间点t1和时间点t5中的每一个中输出第一地址ADDR3。在实施例中，数据时钟WCK可以是基于从外部接收到的时钟(例如，存储器控制器)的信号。
另外，参考图12B，内部命令生成器还可以接收第二读命令RD2，在时间点t3向第二目标存储体输出第三内部读命令INTN_RD2_a，并且在时间点t7向第二目标存储体输出第四内部读命令INTN_RD2_b，时间点t7在时间点t3之后相距tCCD间隔INTV_tCCD。在这种情况下，根据内部命令生成器向第二目标存储体输出第三内部读命令INTN_RD2_a和第四内部读命令INTN_RD2_b的时间点，地址I/O电路可以在时间点t3和时间点t7中的每一个中向第二目标存储体输出第二地址ADDR4。
图13示出了被配置为考虑没有读时延的读操作而操作的地址I/O电路700的实施例。
参照图13，地址I/O电路700可以包括气泡间隔检测器710、基于深度的地址输出单元730和使能/复位信号生成器750。气泡间隔检测器710可以接收内部读命令INTN_RD并且基于内部读命令INTN_RD的模式来检测气泡间隔。气泡间隔检测器710可以基于气泡间隔的检测结果来生成检测信号BD_RS′，并将检测信号BD_RS提供给基于深度的地址输出单元730。基于深度的地址输出单元730可以包括读地址锁存电路731和深度读地址输出电路732。
读地址锁存电路731可以存储基于内部命令INTN_CMD接收到的地址ADDR。具体而言，读地址锁存电路731可以基于内部读命令INTN_RD来改变存储地址ADDR的位置。深度读地址输出电路732可以基于检测信号BD_RS′从存储在读地址锁存电路731中的地址ADDR之中选择读操作所需的地址，并且输出选定的地址作为深度读地址输出信号Dep_RD_ADDR_out。
当执行读操作时，使能/复位信号生成器750可以生成用于使能基于深度的地址输出单元730的使能信号ENS’。在实施例中，使能/复位信号生成器750可以基于内部读命令INTN_RD生成使能信号ENS′。而且，当存储器器件断电或从外部接收到复位信号时，使能/复位信号生成器750可以将复位信号RST提供给基于深度的地址输出单元730并复位存储在读地址锁存电路731中的地址ADDR。
图14示出了图13的气泡间隔检测器710的实施例和图13的基于深度的地址输出单元730的实施例。
参照图14，气泡间隔检测器710可以包括气泡间隔检测开始单元711、延迟单元712a至712c、信号检测器713、驱动器714a至714c以及锁存器715。因为在气泡间隔检测器710中连接到锁存器715的复位端子的延迟单元712a到712c的数量比图8的气泡间隔检测器510中的少一个，所以锁存器715的检测信号BD_RS′被设置的时间点可以比图8的锁存器515的检测信号BD_RS被复位的时间点早多达第二时钟周期。例如，气泡间隔检测器710的检测信号BD_RS′被设置的时间点可以被控制为不同于图8的气泡间隔检测器510的检测信号BD_RS被复位的时间点。气泡间隔检测器710的操作可以类似于图8的气泡间隔检测器510的操作。在另一实施例中，气泡间隔检测器710的配置可以不同。
还参照图15，基于深度的地址输出单元730可以包括读地址锁存电路731和深度读地址输出电路732。读地址锁存电路731可以包括多个开关元件SW1至SW4和多个锁存器LAT1至LAT4。读地址锁存电路731可以基于内部读命令INTN_RD_a来改变存储地址ADDR的锁存器。内部读命令INTN_RD_a可以是从与预定读命令对应的内部读命令之中第一次生成或输出的内部读命令。例如，从第一内部读命令、与第一读命令对应的第二内部读命令以及与第二读命令对应的第三内部读命令和第四内部读命令之中，读地址锁存电路731可以基于第一内部命令和第三内部命令来改变存储地址ADDR的锁存器。
深度读地址输出电路732可以包括多路复用器MUX和驱动器DRV。如以上参考图1所述，深度读地址输出电路732可以将地址ADDR输出到存储体。现在将描述根据实施例的深度读地址输出电路732的具体输出方法。
深度读地址输出电路732可以连接到读地址锁存电路731的第二锁存器LAT2和第四锁存器LAT4的输出端子，并且接收存储在第二锁存器LAT2中的地址ADDR_PRE和存储在第四锁存器LAT4中的地址ADDR_LAT。深度读地址输出电路732可以基于使能信号ENS直接输出接收到的地址ADDR作为深度读地址输出信号Dep_RD_ADDR_out，或者基于使能信号ENS和检测信号BD_RS’来选择存储在第二锁存器LAT2中的地址ADDR_PRE和存储在第四锁存器LAT4中的地址ADDR_LAT中的任何一个，并且输出选定的地址作为深度读地址输出信号Dep_RD_ADDR_out。在另一实施例中，基于深度的地址输出单元730的配置可以不同。
图16示出了与图12B的时序图对应的基于深度的地址输出单元730的操作的实施例。参考图12B和图13至图16，首先，当读地址锁存电路731接收到第一地址ADDR3和第一内部读命令INTN_RD1_a时，读地址锁存电路731可以将第一地址ADDR3顺序地存储在第一锁存器LAT1和第二锁存器LAT2中。而且，由于气泡间隔检测器710仅接收第一内部读命令INTN_RD1_a，所以气泡间隔检测器710可以输出初始电平(例如，低电平)检测信号BD_RS′。深度读地址输出电路732可以直接选择第一地址ADDR3并输出第一地址ADDR3作为深度读地址输出信号Dep_RD_ADDR_out。
当读地址锁存电路731接收到第二地址ADDR4和第三内部读命令INTN_RD2_a时，读地址锁存电路731可以顺序地将第二地址ADDR4存储在第一锁存器LAT1和第二锁存器LAT2中，并且顺序地将第一地址ADDR3存储在第三锁存器LAT3和第四锁存器LAT4中。而且，由于气泡间隔检测器710在从气泡间隔检测器710接收到第一内部读命令INTN_RD1_a的时间点开始的第二时钟周期之后接收第三内部读命令INTN_RD2_a，所以气泡间隔检测器710可以输出高电平检测信号BD_RS′。深度读地址输出电路732可以直接选择第二地址ADDR4并输出第二地址ADDR4作为深度读地址输出信号Dep_RD_ADDR_out。
当读地址锁存电路731接收到第二内部读命令INTN_RD1_b时，读地址锁存电路731可以维持第一锁存器LAT1至第四锁存器LAT4中的每一个的存储状态。虽然气泡间隔检测器710接收第二内部读命令INTN_RD1_b，但由于延迟单元712，气泡间隔检测器710可以输出维持在高电平的检测信号BD_RS′。深度读地址输出电路732可以基于高电平检测信号BD_RS′来选择并输出存储在第四锁存豁LAT4中的地址ADDR_LAT。也就是说，深度读地址输出电路732可以输出存储在第四锁存器LAT4中的第一地址ADDR3作为深度读地址输出信号Dep_RD_ADDR_out以执行响应于第二内部读命令INTN_RD1_b的读操作。
当读地址锁存电路731接收到第四内部读命令INTN_RD2_b时，读地址锁存电路731可以维持第一锁存器LAT1至第四锁存器LAT4中的每一个的存储状态。由于在气泡间隔检测器710接收到第二内部读命令INTN_RD1_b之后已经过了第二时钟周期，所以读地址锁存电路731可以输出被复位为低电平的检测信号BD_RS′。深度读地址输出电路732可以基于低电平检测信号BD_RS’来选择并输出存储在第二锁存器LAT2中的地址ADDR_PRE。也就是说，深度读地址输出电路732可以输出第二地址ADDR4作为深度读地址输出信号Dep_RD_ADDR_out以使能基于第四内部读命令INTN_RD2_b的读操作。
图17示出了可以包括存储器控制器1200和存储器模块1400的存储器系统1000的实施例。存储器模块1400可以包括至少一个存储器芯片1800以及缓冲器芯片1600，每个存储器芯片1800可以包括存储器单元阵列，缓冲器芯片1600用于在至少一个存储器芯片1800和存储器控制器1200之间收发信号或者管理对存储器芯片1800的存储器操作。存储器模块1400的存储器芯片1800可以被划分为第一等级R1和第二等级R2。至少一个存储器芯片1800中的每一个可以包括地址I/O电路AIDC，参考图1至图16描述的实施例被应用于该地址I/O电路AIDC以执行存储器操作。
尽管图17示出了在负载减小的双列直插式存储器模块(LRDIMM)型存储器模块中执行存储器控制器1200的部分功能的示例，但是本发明构思不限于此。例如，可以将全缓冲DIMM(FBDIMM)型存储器模块应用于存储器模块1400，并且可以将高级存储器缓冲器(AMB)芯片作为缓冲器芯片安装在存储器模块1400上。另外，可以将另一类型的存储器模块应用于存储器模块1400，并且存储器控制器1200的至少部分功能可以在存储豁模块1400中执行。
图18示出了包括具有多个层的堆叠结构的半导体封装2000的实施例。参考图18，半导体封装2000可以包括多个层LA1至LAn。第一至第n-1层LA1至LAn-1中的每一个可以是包括多个存储器存储体组2100的存储器层(或存储器芯片)。
每个存储器存储体组2100可以包括多个存储体，每个存储体可以包括被配置为存储数据的存储器单元阵列、行解码器、列解码器和读出放大器。第n层LAn可以是缓冲层。在半导体封装2000中，堆叠层LA1至LAn可以通过硅通孔(TSV)2300彼此连接。缓冲层LAn可以与外部存储器控制器和存储器层LA1至LAn-1通信，并且在存储器层LA1至LAn-1与外部存储器控制器之间路由收发信号。缓冲层LAn可以包括地址I/O电路2200。参考图1至图16描述的实施例可以应用于地址I/O电路2200以执行存储器操作。
图19示出了包括堆叠半导体芯片的半导体封装3000的实施例。参照图19，半导体封装3000可以是包括被安装在封装基板3100(例如，印刷电路板(PCB))的至少一个堆叠半导体芯片3300和片上系统(SoC)3400在内的存储器模块。内插器3200也可以可选地设置在封装基板3100上。
堆叠半导体芯片3300可以通过芯片上芯片(CoC)来实施。堆叠半导体芯片3300可以包括堆叠在缓冲器芯片3310(例如，逻辑芯片)上的至少一个存储器芯片3320。缓冲器芯片3310和至少一个存储器芯片3320可以通过硅通孔(TSV)彼此连接。缓冲器芯片3320可以包括地址I/O电路，参考图1至图16描述的实施例被应用于该地址I/O电路以执行存储器操作。在示例中，堆叠半导体芯片3300可以是具有约500GB/秒至约1TB/秒或更高的带宽的高带宽存储器(HBM)。
本文所述的方法、处理和/或操作可以通过要由计算机、处理器、控制器或其他信号处理设备执行的代码或指令来执行。计算机、处理器、控制器或其他信号处理设备可以是本文中所描述的元件或除了本文中所描述的元件之外的元件。因为详细描述了形成方法(或计算机、处理器、控制器或其他信号处理设备的操作)的基础的算法，所以用于实现方法实施例的操作的代码或指令可以将计算机、处理器、控制器或其他信号处理设备转换成用于执行本文中的方法的专用处理器。
这里公开的实施例的生成器、控制器、输出、接口、模块、检测器、解码器、延迟器和其他单元、锁存器以及其他信号生成、信号提供和信号处理特征可以以非暂时性逻辑来实现，例如，非暂时性逻辑可以包括硬件、软件或两者。当至少部分地以硬件实现时，生成器、控制器、输出、接口、模块、检测器、解码器、延迟器和其他单元、锁存器以及其他信号生成、信号提供和信号处理特征可以是例如包括但不限于专用集成电路、现场可编程门阵列、逻辑门、片上系统、微处理器或其他类型的处理或控制电路的组合在内的各种集成电路中的任何一个。
当至少部分以软件实现时，生成器、控制器、输出、接口、模块、检测器、解码器、延迟器和其他单元、锁存器以及其他信号生成、信号提供和信号处理特征可以包括例如存储器或其他存储设备，用于存储例如由计算机、处理器、微处理器、控制器或其他信号处理设备执行的代码或指令。计算机、处理器、微处理器、控制器或其他信号处理设备可以是本文中所描述的元件或除了本文中所描述的元件之外的元件。因为详细描述了形成方法(或计算机、处理器、微处理器、控制器或其他信号处理设备的操作)的基础的算法，所以用于实现方法实施例的操作的代码或指令可以将计算机、处理器、控制器或其他信号处理设备转换为用于执行本文中所描述的方法的专用处理器。
上述方法的各种操作可以通过能够执行操作的任何合适的装置来执行，诸如各种硬件和/或软件组件、电路和/或模块。
该软件可以包括用于实现逻辑功能的可执行指令的有序列表，并且可以体现在由指令执行系统、装置或设备(诸如单个或多个核心处理器或包含处理器的系统)使用或与其结合使用的任何“处理器可读介质”中。
结合本文公开的实施例描述的方法或算法和功能的框或步骤可直接体现为硬件、由处理器执行的软件模块或两者的组合。如果以软件实现，则可以将功能作为一个或多个指令或代码存储在有形的非暂时性计算机可读介质上或者通过其传输。软件模块可以驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD ROM或者本领域已知的任何其他形式的存储介质。
根据前述实施例中的一个或多个，由于参考时钟和数据时钟之间的频率差，在存储器器件的存储器操作(例如，与命令对应的数据突发操作)期间可能发生数据未被发送到焊盘和从焊盘接收数据的间隔(例如，气泡间隔)。为了提高存储器系统的存储器操作的效率和性能，存储器系统可以执行用于减小或最小化气泡间隔的存储器操作。例如，地址I/O电路可以控制(当在与接收到的命令对应的数据突发操作间隔中存在气泡间隔时存储地址的)电路不同于当不存在气泡间隔时存储地址的电路。地址I/O电路可以根据内部命令被输出到存储体组BG的时间点而将存储的地址输出到存储体组BG。由于地址I/O电路的上述操作，气泡间隔可以减小。结果，存储器器件可以执行高效的存储器操作。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且将被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如本领域技术人员在提交本申请时将清楚的，除非另有说明，否则结合特定实施例描述的特征、特性和/或元件可以单独地使用，或与结合其他实施例描述的特征、特性和/或元件相组合地使用。因此，在不脱离权利要求中阐述的实施例的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种存储器器件，包括：
第一存储体组；
第二存储体组，所述第一存储体组和所述第二存储体组中的每一个包括多个存储体；
内部命令生成器，基于来自存储器控制器的第一命令生成第一内部命令和第二内部命令，所述第一命令控制所述第一存储体组中的第一目标存储体的存储器操作，所述内部命令生成器向所述第一目标存储体输出所述第一内部命令和所述第二内部命令；以及
地址输入/输出I/O电路，接收与所述第一命令对应的第一地址，基于在与所述第一命令对应的数据突发操作间隔中是否存在气泡间隔来选择所述第一地址的存储路径，根据所述第一内部命令和所述第二内部命令中的每一个被输出的时间点来控制所述第一地址的输出，并且将所述第一地址存储在所述地址I/O电路中。
2.根据权利要求1所述的存储器器件，其中，在数据突发操作中同步的数据时钟的频率大于在所述存储器操作中同步的参考时钟的频率。
3.根据权利要求1所述的存储器器件，其中：
当与所述第一命令对应的数据突发操作的突发长度是等于或大于参考比特的2n比特时，与所述第一内部命令对应的数据突发操作的突发长度和与所述第二内部命令对应的数据突发操作的突发长度中的每一个是n比特，其中n是等于或大于2的整数。
4.根据权利要求1所述的存储器器件，其中，与所述第一命令对应的数据突发操作的突发长度等于或不等于与在所述存储器器件接收到所述第一命令之后由所述存储器器件接收到的第二命令对应的数据突发操作的突发长度。
5.根据权利要求1所述的存储器器件，其中：
与所述第一命令对应的数据突发操作间隔包括与所述第一内部命令对应的第一数据突发操作间隔和与所述第二内部命令对应的第二数据突发操作间隔，
所述气泡间隔是在所述第一数据突发操作间隔和所述第二数据突发操作间隔之间未执行数据突发操作的间隔。
6.根据权利要求1所述的存储器器件，其中，所述地址I/O电路包括：
气泡间隔检测器，基于是否在第一时钟周期内从所述存储器控制器接收到控制所述第二存储体组中的第二目标存储体的存储器操作的第二命令来检测所述气泡间隔，所述第一时钟周期是在所述存储器器件接收到所述第一命令的时间点开始的，所述气泡间隔检测器生成检测信号。
7.根据权利要求6所述的存储器器件，其中：
所述第一时钟周期包括基于核心周期的时间间隔以执行基于所述第一内部命令的存储器操作，以及
所述内部命令生成器在从所述内部命令生成器向所述第一目标存储体输出所述第一内部命令的时间点开始的所述第一时钟周期之后，向所述第一目标存储体输出所述第二内部命令。
8.根据权利要求6所述的存储器器件，其中：
所述内部命令生成器将在接收到所述第二命令的时间点基于所述第二命令来生成第三内部命令，以及
当在从接收到所述第一内部命令的时间点开始的第二时钟周期之后接收到所述第三内部命令时，所述气泡间隔检测器在从接收到所述第三内部命令的时间点开始的第二时钟周期之后，将所述检测信号设置为指示检测到所述气泡间隔的第一电平。
9.根据权利要求8所述的存储器器件，其中，所述第二时钟周期是所述气泡间隔的时间间隔。
10.根据权利要求9所述的存储器器件，其中：
当接收到所述第二内部命令时，所述气泡间隔检测器将在从接收到所述第二内部命令的时间点开始的第一时钟周期之后将所述检测信号复位为第二电平。
11.根据权利要求6所述的存储器器件，其中：
所述地址I/O电路包括基于深度的地址输出，所述基于深度的地址输出包括用于在其中存储相应地址的第一深度地址输出电路至第三深度地址输出电路，以及
所述第一深度地址输出电路至所述第三深度地址输出电路将其中存储的相应地址顺序地输出到任何一个存储体。
12.根据权利要求11所述的存储器器件，其中，当接收到所述第一内部命令时，所述基于深度的地址输出执行以下操作：
将从所述存储器控制器接收到的第一地址存储在所述第一深度地址输出电路中，以及
基于所述检测信号，将存储在所述第一深度地址输出电路中的第一地址存储在所述第二深度地址输出电路和所述第三深度地址输出电路中的一个中。
13.根据权利要求12所述的存储器器件，其中，当所述检测信号处于指示检测到所述气泡间隔的第一电平时，所述基于深度的地址输出执行以下操作：
将存储在所述第一深度地址输出电路中的第一地址存储在所述第三深度地址输出电路中，以及
将与所述第二命令对应的第二地址存储在所述第二深度地址输出电路中。
14.根据权利要求12所述的存储器器件，其中：
当所述检测信号处于指示未检测到所述气泡间隔的第二电平时，所述基于深度的地址输出将存储在所述第一深度地址输出电路中的第一地址存储在所述第二深度地址输出电路中。
15.根据权利要求1所述的存储器器件，其中，所述存储器器件以运行中模式操作，以执行具有可变突发长度的数据突发操作。
16.一种存储器器件，包括：
第一存储体组；
第二存储体组，所述第一存储体组和所述第二存储体组中的每一个包括多个存储体；
内部命令生成器，所述内部命令生成器基于从存储器控制器接收到的第一命令生成第一内部命令和第二内部命令，所述第一命令控制所述第一存储体组的第一目标存储体的存储器操作，基于从所述存储器控制器接收到的第二命令来生成第三内部命令以在所述第一命令之后控制所述第二存储体组的第二目标存储体的存储器操作，并且所述内部命令生成器输出所述第一内部命令至所述第三内部命令；以及
地址输入/输出I/O电路，接收所述第一内部命令至所述第三内部命令，从所述存储器控制器接收与所述第一命令对应的第一地址和与所述第二命令对应的第二地址，并且使用基于在从接收到所述第一内部命令的时间点开始的第一时钟周期内是否接收到所述第三内部命令所选择的存储路径来存储所述第一地址和所述第二地址。
17.根据权利要求16所述的存储器器件，其中：
所述地址I/O电路包括：存储了相应地址的第一深度地址输出电路至第三深度地址输出电路，以及
所述第一深度地址输出电路至所述第三深度地址输出电路将其中存储的相应地址顺序地输出到所述存储体之一。
18.根据权利要求17所述的存储器二器件，其中：
当在从接收到所述第一内部命令的时间点开始的第一时钟周期内接收到所述第三内部命令时，所述地址I/O电路将从所述存储器控制器接收到的第一地址存储在所述第一深度地址输出电路中，并根据所述内部命令生成器向所述第一目标存储体输出所述第一内部命令的时间点来通过所述第一深度地址输出电路向所述第一目标存储体输出所述第一地址，
所述地址I/O电路将从所述存储器控制器接收到的第二地址存储在所述第二深度地址输出电路中，并根据所述内部命令生成器向所述第二目标存储体输出所述第三内部命令的时间点来通过所述第二深度地址输出电路向所述第二目标存储体输出所述第二地址，以及
所述地址I/O电路将存储在所述第一深度地址输出电路中的第一地址存储在所述第三深度地址输出电路中，并根据所述内部命令生成器向所述第一存储体组的第一目标存储体输出所述第二内部命令的时间点来通过所述第三深度地址输出电路向所述第一目标存储体输出所述第一地址。
19.根据权利要求17所述的存储器器件，其中：
当在从接收到所述第一内部命令的时间点开始的第一时钟周期内未接收到所述第三内部命令时，所述地址I/O电路将从所述存储器控制器接收到的第一地址存储在所述第一深度地址输出电路中，并根据所述内部命令生成器向所述第一目标存储体输出所述第一内部命令的时间点来通过所述第一深度地址输出电路向所述第一目标存储体输出所述第一地址，
所述地址I/O电路将存储在所述第一深度地址输出电路中的第一地址存储在所述第二深度地址输出电路中，并根据所述内部命令生成器向所述第一目标存储体输出所述第二内部命令的时间点来通过所述第二深度地址输出电路向所述第一目标存储体输出所述第一地址，以及
所述地址I/O电路将从所述存储器控制器接收到的第二地址存储在所述第三深度地址输出电路中，并且根据所述内部命令生成器向所述第二目标存储体输出所述第三内部命令的时间点来通过所述第三深度地址输出电路向所述第二目标存储体输出所述第二地址。
20.一种包括代码的非暂时性计算机可读介质，所述代码在被处理器执行时使所述处理器：
由内部命令生成器基于来自存储器控制器的命令来生成第一内部命令和第二内部命令，所述命令控制第一存储体组中的第一目标存储体的存储器操作；
由地址输入/输出I/O电路接收与所述命令对应的第一地址；
基于在与所述命令对应的数据突发操作间隔中是否存在气泡间隔来选择所述第一地址的存储路径；
根据向所述第一目标存储体输出所述第一内部命令和所述第二内部命令中的每一个的时间点来控制所述第一地址的输出；以及
将所述第一地址存储在所述地址I/O电路中。
CN201810913085.0A 2017-11-03 2018-08-10 被配置为响应于内部命令存储和输出地址的存储器器件 Active CN109754833B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0146178 2017-11-03
KR1020170146178A KR102412609B1 (ko) 2017-11-03 2017-11-03 내부 커맨드에 따른 어드레스에 대한 저장 및 출력 제어를 수행하는 메모리 장치 및 그 동작방법

Publications (2)

Publication Number Publication Date
CN109754833A true CN109754833A (zh) 2019-05-14
CN109754833B CN109754833B (zh) 2023-11-07

Family

ID=66179282

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810913085.0A Active CN109754833B (zh) 2017-11-03 2018-08-10 被配置为响应于内部命令存储和输出地址的存储器器件

Country Status (5)

Country Link
US (1) US10671319B2 (zh)
JP (1) JP7044683B2 (zh)
KR (1) KR102412609B1 (zh)
CN (1) CN109754833B (zh)
DE (1) DE102018125277A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110265073A (zh) * 2018-03-12 2019-09-20 爱思开海力士有限公司 半导体器件
CN112540867A (zh) * 2019-09-20 2021-03-23 三星电子株式会社 存储模块以及存储控制器的纠错方法
CN114420173A (zh) * 2022-01-19 2022-04-29 长鑫存储技术有限公司 一种存储结构和半导体存储器

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11495286B2 (en) 2018-03-12 2022-11-08 SK Hynix Inc. Semiconductor devices
US11133054B2 (en) 2018-03-12 2021-09-28 SK Hynix Inc. Semiconductor devices performing for column operation
KR102591124B1 (ko) * 2018-07-25 2023-10-19 에스케이하이닉스 주식회사 반도체장치
KR102634962B1 (ko) * 2018-09-06 2024-02-08 에스케이하이닉스 주식회사 반도체장치
CN114303193A (zh) * 2019-08-23 2022-04-08 拉姆伯斯公司 分级存储体组时序
WO2021041445A1 (en) * 2019-08-27 2021-03-04 Rambus Inc. Joint command dynamic random access memory (dram) apparatus and methods
US11099784B2 (en) * 2019-12-17 2021-08-24 Sandisk Technologies Llc Crosspoint memory architecture for high bandwidth operation with small page buffer
US20210286561A1 (en) * 2021-06-02 2021-09-16 Intel Corporation Double fetch for long burst length memory data transfer
KR20220167996A (ko) 2021-06-15 2022-12-22 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US20230229348A1 (en) * 2022-01-20 2023-07-20 Micron Technology, Inc. Metadata implementation for memory devices
KR20240009812A (ko) * 2022-07-14 2024-01-23 삼성전자주식회사 프리페치 기능을 지원하는 스토리지 모듈 및 그것의 동작 방법
KR20240009813A (ko) * 2022-07-14 2024-01-23 삼성전자주식회사 단일 직렬 쓰기 인터페이싱 방식을 지원하는 스토리지 모듈 및 그것의 동작 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1486056A2 (en) * 2001-12-24 2004-12-15 Silicon Image, Inc. Method and system for video and auxiliary data transmission over a serial link
US20070115751A1 (en) * 2005-11-19 2007-05-24 Joung-Yeol Kim Latency control circuit and method thereof and an auto-precharge control circuit and method thereof
CN101026006A (zh) * 2005-11-19 2007-08-29 三星电子株式会社 等待时间控制电路及其方法和自动预充电控制电路及方法
WO2009130888A1 (ja) * 2008-04-22 2009-10-29 パナソニック株式会社 メモリ制御装置、メモリシステム、半導体集積回路およびメモリ制御方法
US20110007593A1 (en) * 2009-07-10 2011-01-13 Renesas Electronics Corporation Semiconductor memory device and access method
CN102750988A (zh) * 2011-03-28 2012-10-24 三星电子株式会社 使用命令/地址校准的存储器装置、系统和方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5469398A (en) 1991-09-10 1995-11-21 Silicon Systems, Inc. Selectable width, brustable FIFO
JP2000183739A (ja) 1998-12-17 2000-06-30 Mitsubishi Electric Corp 半導体集積回路
US6397361B1 (en) 1999-04-02 2002-05-28 International Business Machines Corporation Reduced-pin integrated circuit I/O test
US6732223B1 (en) * 2000-04-03 2004-05-04 Micron Technology, Inc. Method and apparatus for address FIFO for high-bandwidth command/address busses in digital storage system
US6457110B1 (en) * 2001-03-16 2002-09-24 Umax Data Systems, Inc. Method of accessing syncronous dynamic random access memory in scanner
KR100816131B1 (ko) 2001-09-03 2008-03-21 주식회사 하이닉스반도체 출력 드라이버 회로
US7043599B1 (en) * 2002-06-20 2006-05-09 Rambus Inc. Dynamic memory supporting simultaneous refresh and data-access transactions
KR101027673B1 (ko) 2004-10-15 2011-04-13 주식회사 하이닉스반도체 메모리 장치의 테스트 모드 제어장치
US20060129740A1 (en) * 2004-12-13 2006-06-15 Hermann Ruckerbauer Memory device, memory controller and method for operating the same
JP2007164415A (ja) 2005-12-13 2007-06-28 Sony Corp データ転送制御装置
US7716411B2 (en) 2006-06-07 2010-05-11 Microsoft Corporation Hybrid memory device with single interface
KR100771544B1 (ko) 2006-06-29 2007-10-31 주식회사 하이닉스반도체 출력회로
JP4470183B2 (ja) * 2006-08-28 2010-06-02 エルピーダメモリ株式会社 半導体記憶装置
KR100896462B1 (ko) 2007-06-27 2009-05-14 주식회사 하이닉스반도체 쓰기드라이빙장치를 포함하는 반도체메모리소자
US7930472B2 (en) * 2008-02-27 2011-04-19 Himax Technologies Limited Method for accessing a first-in-first-out (FIFO) buffer and a FIFO controller therefor
JP2010020815A (ja) 2008-07-08 2010-01-28 Canon Inc Ｆｉｆｏアクセス回路
KR100956781B1 (ko) 2008-09-10 2010-05-12 주식회사 하이닉스반도체 데이터 출력회로
KR20110029220A (ko) 2009-09-15 2011-03-23 주식회사 제니스트 고속 메모리 콘트롤러
US9396771B2 (en) * 2012-05-07 2016-07-19 Samsung Electronics Co., Ltd. Memory device for performing multi-core access to bank groups
KR20140146331A (ko) * 2013-06-17 2014-12-26 에스케이하이닉스 주식회사 데이터 스트로브 제어 장치
JP2015119149A (ja) 2013-12-20 2015-06-25 セイコーエプソン株式会社 面発光レーザーおよび原子発振器
KR102164019B1 (ko) * 2014-01-27 2020-10-12 에스케이하이닉스 주식회사 버스트 랭스 제어 장치 및 이를 포함하는 반도체 장치
JP2016095734A (ja) 2014-11-17 2016-05-26 ソニー株式会社 メモリコントローラ、記憶装置、情報処理システムおよびそれらにおける制御方法
US20160378366A1 (en) * 2015-06-24 2016-12-29 Intel Corporation Internal consecutive row access for long burst length
US10074413B2 (en) * 2016-03-17 2018-09-11 Toshiba Memory Corporation Semiconductor storage device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1486056A2 (en) * 2001-12-24 2004-12-15 Silicon Image, Inc. Method and system for video and auxiliary data transmission over a serial link
US20070115751A1 (en) * 2005-11-19 2007-05-24 Joung-Yeol Kim Latency control circuit and method thereof and an auto-precharge control circuit and method thereof
CN101026006A (zh) * 2005-11-19 2007-08-29 三星电子株式会社 等待时间控制电路及其方法和自动预充电控制电路及方法
WO2009130888A1 (ja) * 2008-04-22 2009-10-29 パナソニック株式会社 メモリ制御装置、メモリシステム、半導体集積回路およびメモリ制御方法
US20110007593A1 (en) * 2009-07-10 2011-01-13 Renesas Electronics Corporation Semiconductor memory device and access method
CN102750988A (zh) * 2011-03-28 2012-10-24 三星电子株式会社 使用命令/地址校准的存储器装置、系统和方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110265073A (zh) * 2018-03-12 2019-09-20 爱思开海力士有限公司 半导体器件
CN112540867A (zh) * 2019-09-20 2021-03-23 三星电子株式会社 存储模块以及存储控制器的纠错方法
CN114420173A (zh) * 2022-01-19 2022-04-29 长鑫存储技术有限公司 一种存储结构和半导体存储器
CN114420173B (zh) * 2022-01-19 2024-02-06 长鑫存储技术有限公司 一种存储结构和半导体存储器

Also Published As

Publication number Publication date
KR20190050608A (ko) 2019-05-13
JP7044683B2 (ja) 2022-03-30
US20190138245A1 (en) 2019-05-09
KR102412609B1 (ko) 2022-06-23
JP2019087240A (ja) 2019-06-06
CN109754833B (zh) 2023-11-07
US10671319B2 (en) 2020-06-02
DE102018125277A1 (de) 2019-05-09

Similar Documents

Publication Publication Date Title
CN109754833A (zh) 被配置为响应于内部命令存储和输出地址的存储器器件
CN108154895B (zh) 执行锤击刷新操作和关联操作的存储器设备和存储器系统
CN108538337B (zh) 具有固定带宽接口的存储器设备中的集成的错误检查和校正（ecc）
US9335951B2 (en) Memory device for reducing a write fail, a system including the same, and a method thereof
US20190348107A1 (en) Refresh control circuit, memory device including the same and method of operating the same for hammer refresh operation
US20170140810A1 (en) Memory device and memory system including the same for controlling collision between access operation and refresh operation
CN109427373B (zh) 存储系统及用于其的存储器模块和半导体存储器件
US20160163377A1 (en) Semiconductor memory device and memory system including same
US20130329491A1 (en) Hybrid Memory Module
US8873329B1 (en) Patterned memory page activation
US20200066325A1 (en) Semiconductor devices and semiconductor systems including the semiconductor devices
US20130272082A1 (en) Refresh circuit in semiconductor memory device
EP3129985A1 (en) Memory device having controller with local memory
JP7473386B2 (ja) 高帯域幅メモリシステム及びメモリアドレス方法
US9563384B2 (en) Systems and methods for data alignment in a memory system
KR20230030942A (ko) 메모리 장치
US8750068B2 (en) Memory system and refresh control method thereof
US11042326B2 (en) Data storage device and operating method thereof
US20130238841A1 (en) Data processing device and method for preventing data loss thereof
US20200192821A1 (en) Controller, data storage device and operating method thereof
US9710182B2 (en) Apparatuses and methods for a memory die architecture including an interface memory
US11699480B2 (en) Semiconductor memory device with column path control circuit that controls column path for accessing a core circuit with multiple bank groups and column path control circuit therefor
KR102458340B1 (ko) 메모리 장치
US20230215482A1 (en) Electronic devices and electronic systems
US20230376214A1 (en) Semiconductor system for performing row hammering tracking operation

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant