CN110265073A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括存储体组选择信号发生电路和存储体组地址发生电路。存储体组选择信号发生电路基于被产生为执行读取操作或写入操作的命令脉冲来储存存储体地址。存储体组选择信号发生电路将所储存的存储体地址输出为存储体组选择信号。存储体组地址发生电路产生存储体组地址和内部存储体组地址，用于执行包括在基于存储体组选择信号而选中的存储体组中的单元阵列的列操作。

Description

半导体器件
相关申请的交叉引用
本申请要求2018年3月12日提交的申请号为10-2018-0028439的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例总体而言涉及半导体器件，更具体地，涉及由半导体器件执行的操作。
背景技术
通常，诸如动态随机存取存储器(DRAM)的半导体器件中的每个可以包括多个存储体组，该多个存储体组包括通过地址选中的单元阵列。存储体组中的每个可以实现为包括多个存储体。半导体器件可以执行列操作，该列操作选择多个存储体组中的任意一个，并且经由输入/输出(I/O)线输出储存在选中的存储体组中包括的单元阵列中的数据。
发明内容
根据一个实施例，可以提供一种半导体器件。所述半导体器件可以包括存储体组选择信号发生电路和存储体组地址发生电路。所述存储体组选择信号发生电路可以被配置为基于被产生为执行读取操作或写入操作的命令脉冲来储存存储体地址。所述存储体组选择信号发生电路可以被配置为在与所述存储体地址被储存的时刻不同的时刻处将所储存的存储体地址输出为存储体组选择信号。所述存储体组地址发生电路可以被配置为产生存储体组地址和内部存储体组地址，用于执行包括在基于所述存储体组选择信号而选中的存储体组中的单元阵列的列操作。
根据一个实施例，可以提供一种半导体器件。所述半导体器件可以包括输入控制脉冲发生电路，其被配置为基于命令脉冲来产生输入控制脉冲；输出控制脉冲发生电路，其被配置为基于所述命令脉冲来产生输出控制脉冲和内部输出控制脉冲；以及存储体组选择信号发生电路，其被配置为基于所述输入控制脉冲来储存存储体地址，并且被配置为接收所述输出控制脉冲和所述内部输出控制脉冲，以在与储存所述存储体地址的时刻不同的时刻处将所储存的存储体地址输出为存储体组选择信号。所述输入控制脉冲可以控制针对被输入到所述存储体组选择信号发生电路的存储体地址的操作。所述输出控制脉冲和所述内部输出控制脉冲可以控制针对被从所述存储体组选择信号发生电路输出的所述存储体地址的操作。
附图说明
图1是示出了根据本公开的一个实施例的半导体器件的配置的框图。
图2是示出了用于产生在图1的半导体器件中使用的命令脉冲和地址的外部控制信号的各种逻辑电平组合的图表。
图3是示出了包括在图1的半导体器件中的列控制脉冲发生电路的示例的配置的框图。
图4是示出了包括在图1的半导体器件中的输入控制脉冲发生电路的示例的配置的框图。
图5是示出了包括在图1的半导体器件中的标志发生电路的示例的配置的框图。
图6是示出了包括在图1的半导体器件中的输出控制脉冲发生电路的示例的配置的框图。
图7是示出了包括在图1的半导体器件中的存储体组选择信号发生电路的示例的配置的框图。
图8是示出了包括在图7的存储体组选择信号发生电路中的第一地址储存电路的示例的配置的框图。
图9是示出了包括在图8的第一地址储存电路中的第一读取锁存器的示例的配置的电路图。
图10是示出了包括在图7的存储体组选择信号发生电路中的存储体解码器的示例的配置的电路图。
图11是示出了图10中所示的存储体解码器的操作的图表。
图12是示出了包括在图1的半导体器件中的存储体组地址发生电路的示例的配置的框图。
图13是示出了包括在图1的半导体器件中的核心电路的示例的配置的框图。
图14和图15是示出了图1中所述的半导体器件的操作的时序图。
图16是示出了采用图1中所示的半导体器件的电子系统的配置的框图。
具体实施方式
在下文中将参考附图描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明性的目的，并非旨在限制本公开的范围。
双倍数据速率5同步动态随机存取存储(DDR5SDRAM)器件可以提供存储体组模式、8存储体模式和16存储体模式。存储体组可以包括多个存储体。例如，存储体组可以包括四个存储体。在存储体组模式中，针对包括在存储体组中的一个存储体的列操作可以通过一个命令来执行。在8存储体模式中，针对分别包括在不同的存储体组中的两个存储体的列操作通过一个命令来依次执行。在16存储体模式中，针对分别包括在不同的存储体组中的四个存储体的列操作通过一个命令来依次执行。
参考图1，根据一个实施例的半导体器件可以包括：命令脉冲发生电路1、地址发生电路2、列控制脉冲发生电路3、输入控制脉冲发生电路4、标志发生电路5、输出控制脉冲发生电路6、存储体组选择信号发生电路7、存储体组地址发生电路8和核心电路9。
命令脉冲发生电路1可以响应于第一外部控制信号至第L外部控制信号CA<1:L>、内部时钟信号ICLK和反相内部时钟信号ICLKB而产生第一读取命令脉冲ERD1(即，命令脉冲)、第一写入命令脉冲EWT1(即，命令脉冲)、第二读取命令脉冲ERD2(即，命令脉冲)和第二写入命令脉冲EWT2(即，命令脉冲)。第一外部控制信号至第L外部控制信号CA<1:L>可以包括由外部设备提供的命令和地址。内部时钟信号ICLK可以同步于由该外部设备或另一个外部设备提供的时钟信号(未示出)的上升沿而被切换。反相内部时钟信号ICLKB可以同步于时钟信号(未示出)的下降沿而被切换。包括在第一外部控制信号至第L外部控制信号CA<1:L>中的比特位的数量“L”可以根据实施例而被设置为不同。
命令脉冲发生电路1可以同步于内部时钟信号ICLK或反相内部时钟信号ICLKB来对第一外部控制信号至第L外部控制信号CA<1:L>进行解码，以产生用于执行读取操作的第一读取命令脉冲ERD1和第二读取命令脉冲ERD2。在一个实施例中，为了执行读取操作，命令脉冲发生电路1可以同步于内部时钟信号ICLK来对第一外部控制信号至第L外部控制信号CA<1:L>进行解码，以产生第一读取命令脉冲ERD1，并且命令脉冲发生电路1可以同步于反相内部时钟信号ICLKB来将第一读取命令脉冲ERD1进行移位，以产生第二读取命令脉冲ERD2。为了读取操作而产生第一读取命令脉冲ERD1的时间点可以被确定为具有第一预定逻辑电平组合的第一外部控制信号至第L外部控制信号CA<1:L>同步于内部时钟信号ICLK的上升沿被输入至命令脉冲发生电路1的时间点。
命令脉冲发生电路1可以同步于内部时钟信号ICLK或反相内部时钟信号ICLKB来对第一外部控制信号至第L外部控制信号CA<1:L>进行解码，以产生用于执行写入操作的第一写入命令脉冲EWT1和第二写入命令脉冲EWT2。在一个实施例中，为了执行写入操作，命令脉冲发生电路1可以同步于内部时钟信号ICLK来对第一外部控制信号至第L外部控制信号CA<1:L>进行解码，以产生第一写入命令脉冲EWT1，并且命令脉冲发生电路1可以同步于反相内部时钟信号ICLKB来将第一写入命令脉冲EWT1进行移位，以产生第二写入命令脉冲EWT2。为了写入操作而产生第一写入命令脉冲EWT1的时间点可以被确定为具有第二预定逻辑电平组合的第一外部控制信号至第L外部控制信号CA<1:L>同步于内部时钟信号ICLK的上升沿被输入到命令脉冲发生电路1的时间点。
地址发生电路2可以响应于第一外部控制信号至第L外部控制信号CA<1:L>、内部时钟信号ICLK和反相内部时钟信号ICLKB而产生第一存储体地址至第四存储体地址IBA<1:4>。地址发生电路2可以同步于内部时钟信号ICLK或反相内部时钟信号ICLKB来对第一外部控制信号至第L外部控制信号CA<1:L>进行解码，以产生第一存储体地址至第四存储体地址IBA<1:4>。第一存储体地址至第四存储体地址IBA<1:4>的逻辑电平组合可以被确定为同步于内部时钟信号ICLK或反相内部时钟信号ICLKB的上升沿被输入到地址发生电路2的第一外部控制信号至第L外部控制信号CA<1:L>之中的一些信号的逻辑电平组合。
列控制脉冲发生电路3可以响应于第一读取命令脉冲ERD1和第一写入命令脉冲EWT1而产生读取列控制脉冲RDAYP、内部读取列控制脉冲IRDAYP、写入列控制脉冲WTAYP和内部写入列控制脉冲IWTAYP。
列控制脉冲发生电路3可以响应于第一读取命令脉冲ERD1而产生读取列控制脉冲RDAYP和内部读取列控制脉冲IRDAYP。列控制脉冲发生电路3可以在从第一读取命令脉冲ERD1出现的时间点起经过第三预定时段之后依次产生读取列控制脉冲RDAYP和内部读取列控制脉冲IRDAYP。列控制脉冲发生电路3可以将第一读取命令脉冲ERD1移位第三预定时段，以产生读取列控制脉冲RDAYP。第一读取命令脉冲ERD1被移位的第三预定时段可以根据读取延时来设置。第一读取命令脉冲ERD1被移位的第三预定时段可以根据实施例而被设置为不同。列控制脉冲发生电路3可以将读取列控制脉冲RDAYP移位第四预定时段，以产生内部读取列控制脉冲IRDAYP。读取列控制脉冲RDAYP被移位的第四预定时段可以是根据突发长度而被设置为执行列操作的时段。读取列控制脉冲RDAYP被移位的第四预定时段可以根据实施例而被设置为不同。
列控制脉冲发生电路3可以响应于第一写入命令脉冲EWT1而产生写入列控制脉冲WTAYP和内部写入列控制脉冲IWTAYP。列控制脉冲发生电路3可以在从第一写入命令脉冲EWT1出现的时间点起经过第五预定时段之后依次产生写入列控制脉冲WTAYP和内部写入列控制脉冲IWTAYP。列控制脉冲发生电路3可以将第一写入命令脉冲EWT1移位第五预定时段，以产生写入列控制脉冲WTAYP。第一写入命令脉冲EWT1被移位的第五预定时段可以根据写入延时来设置。第一写入命令脉冲EWT1被移位的第五预定时段可以根据实施例而被设置为不同。列控制脉冲发生电路3可以将写入列控制脉冲WTAYP移位第六预定时段，以产生内部写入列控制脉冲IWTAYP。写入列控制脉冲WTAYP被移位的第六预定时段可以是根据突发长度而被设置为执行列操作的时段。写入列控制脉冲WTAYP被移位的第六预定时段可以根据实施例而被设置为不同。在一些其他的实施例中，列控制脉冲发生电路3可以被配置为响应于第二读取命令脉冲ERD2和第二写入命令脉冲EWT2而产生读取列控制脉冲RDAYP、内部读取列控制脉冲IRDAYP、写入列控制脉冲WTAYP和内部写入列控制脉冲IWTAYP。
输入控制脉冲发生电路4可以响应于第二读取命令脉冲ERD2和第二写入命令脉冲EWT2而产生第一读取输入控制脉冲和第二读取输入控制脉冲RD_PINP<1:2>以及第一写入输入控制脉冲至第M写入输入控制脉冲WT_PINP<1:M>。
每当第二读取命令脉冲ERD2出现时，输入控制脉冲发生电路4可以交替地产生第一读取输入控制脉冲和第二读取输入控制脉冲RD_PINP<1:2>。例如，如果第二读取命令脉冲ERD2第一次出现，则输入控制脉冲发生电路4可以产生第一读取输入控制脉冲RD_PINP<1>，如果第二读取命令脉冲第二次出现，则输入控制脉冲发生电路4可以产生第二读取输入控制脉冲RD_PINP<2>，以及如果第二读取命令脉冲ERD2第三次出现，则输入控制脉冲发生电路4可以产生第一读取输入控制脉冲RD_PINP<1>。
每当第二写入命令脉冲EWT2出现时，输入控制脉冲发生电路4可以依次并重复地产生第一写入输入控制脉冲至第M写入输入控制脉冲WT_PINP<1:M>。例如，如果第二写入命令脉冲EWT2第一次出现，则输入控制脉冲发生电路4可以产生第一写入输入控制脉冲WT_PINP<1>，如果第二写入命令脉冲EWT2第二次出现，则输入控制脉冲发生电路4可以产生第二写入输入控制脉冲WT_PINP<2>，如果第二写入命令脉冲EWT2第“M”次出现，则输入控制脉冲发生电路4可以产生第M写入输入控制脉冲WT_PINP<M>，以及如果第二写入命令脉冲EWT2第“M+1”次出现，则输入控制脉冲发生电路4可以再次产生第一写入输入控制脉冲WT_PINP<1>。在一些其他的实施例中，输入控制脉冲发生电路4可以被配置为响应于第一读取命令脉冲ERD1和第一写入命令脉冲EWT1而产生第一读取输入控制脉冲和第二读取输入控制脉冲RD_PINP<1:2>以及第一写入输入控制脉冲至第M写入输入控制脉冲WT_PINP<1:M>。
标志发生电路5可以响应于第二读取命令脉冲ERD2和第二写入命令脉冲EWT2以及模式信号BG而产生读取标志RDF(即，标志)、内部读取标志IRDF(即，内部标志)、写入标志WTF(即，标志)和内部写入标志IWTF(即，内部标志)。模式信号BG可以在存储体组模式中被使能。
标志发生电路5可以响应于第二读取命令脉冲ERD2和模式信号BG而产生读取标志RDF和内部读取标志IRDF。标志发生电路5可以在从第二读取命令脉冲ERD2出现的时间点起经过第七预定时段之后产生读取标志RDF。标志发生电路5可以将第二读取命令脉冲ERD2移位第七预定时段以产生读取标志RDF。第二读取命令脉冲ERD2被移位的第七预定时段可以根据读取延时来设置。第二读取命令脉冲ERD2被移位的第七预定时段可以根据实施例而被设置为不同。标志发生电路5可以将读取标志RDF移位第八预定时段，以在模式信号BG被使能时产生内部读取标志IRDF。读取标志RDF被移位的第八预定时段可以是根据突发长度而被设置为执行列操作的时段。读取标志RDF被移位的第八预定时段可以根据实施例而被设置为不同。
标志发生电路5可以响应于第二写入命令脉冲EWT2和模式信号BG而产生写入标志WTF和内部写入标志IWTF。标志发生电路5可以在从第二写入命令脉冲EWT2出现的时间点起经过第九预定时段之后产生写入标志WTF。标志发生电路5可以将第二写入命令脉冲EWT2移位第九预定时段以产生写入标志WTF。第二写入命令脉冲EWT2被移位的第九预定时段可以根据写入延时来设置。第二写入命令脉冲EWT2被移位的第九预定时段可以根据实施例而被设置为不同。标志发生电路5可以将写入标志WTF移位第十预定时段，以在模式信号BG被使能时产生内部写入标志IWTF。写入标志WTF被移位的第十预定时段可以是根据突发长度而被设置为执行列操作的时段。写入标志WTF被移位的第十预定时段可以根据实施例而被设置为不同。
输出控制脉冲发生电路6可以响应于读取标志RDF、内部读取标志IRDF、写入标志WTF、内部写入标志IWTF、模式信号BG和突发长度信号BL32而产生第一读取输出控制脉冲和第二读取输出控制脉冲RD_POUTP<1:2>(即，输出控制脉冲)、第一内部读取输出控制脉冲和第二内部读取输出控制脉冲IRD_POUTP<1:2>(即，内部输出控制脉冲)、第一写入输出控制脉冲至第M写入输出控制脉冲WT_POUTP<1:M>(即，输出控制脉冲)以及第一内部写入输出控制脉冲至第M内部写入输出控制脉冲IWT_POUTP<1:M>(即，内部输出控制脉冲)。如果突发长度被设置为“32”，则突发长度信号BL32可以被使能。
每当读取标志RDF出现时，输出控制脉冲发生电路6可以交替地产生第一读取输出控制脉冲和第二读取输出控制脉冲RD_POUTP<1:2>。例如，如果读取标志RDF第一次出现，则输出控制脉冲发生电路6可以产生第一读取输出控制脉冲RD_POUTP<1>，如果读取标志RDF第二次出现，则输出控制脉冲发生电路6可以产生第二读取输出控制脉冲RD_POUTP<2>，以及如果读取标志RDF第三次出现，则输出控制脉冲发生电路6可以再次产生第一读取输出控制脉冲RD_POUTP<1>。
每当读取标志RDF或内部读取标志IRDF出现时，输出控制脉冲发生电路6可以交替地产生第一内部读取输出控制脉冲和第二内部读取输出控制脉冲IRD_POUTP<1:2>。例如，如果读取标志RDF或内部读取标志IRDF第一次出现，则输出控制脉冲发生电路6可以产生第一内部读取输出控制脉冲IRD_POUTP<1>，如果读取标志RDF或内部读取标志IRDF第二次出现，则输出控制脉冲发生电路6可以产生第二内部读取输出控制脉冲IRD_POUTP<2>，以及如果读取标志RDF或内部读取标志IRDF第三次出现，则输出控制脉冲发生电路6可以再次产生第一内部读取输出控制脉冲IRD_POUTP<1>。输出控制脉冲发生电路6可以根据在存储体组模式中的突发长度来控制第一内部读取输出控制脉冲和第二内部读取输出控制脉冲IRD_POUTP<1:2>的产生。例如，如果在存储体组模式中突发长度被设置为“32”，则输出控制脉冲发生电路6可以根据内部读取标志IRDF而依次产生第一内部读取输出控制脉冲和第二内部读取输出控制脉冲IRD_POUTP<1:2>，而如果半导体器件不在存储体组模式中或者突发长度未被设置为“32”，则输出控制脉冲发生电路6可以终止第一内部读取输出控制脉冲和第二内部读取输出控制脉冲IRD_POUTP<1:2>的产生。
每当写入标志WTF出现时，输出控制脉冲发生电路6可以依次并重复地产生第一写入输出控制脉冲至第M写入输出控制脉冲WT_POUTP<1:M>。例如，如果写入标志WTF第一次出现，则输出控制脉冲发生电路6可以产生第一写入输出控制脉冲WT_POUTP<1>，如果写入标志WTF第二次出现，则输出控制脉冲发生电路6可以产生第二写入输出控制脉冲WT_POUTP<2>，如果写入标志WTF第“M”次出现，则输出控制脉冲发生电路6可以产生第M写入输出控制脉冲WT_POUTP<M>，以及如果写入标志WTF第“(M+1)”次出现，则输出控制脉冲发生电路6可以再次产生第一写入输出控制脉冲WT_POUTP<1>。
每当写入标志WTF或内部写入标志IWTF出现时，输出控制脉冲发生电路6可以依次并重复地产生第一内部写入输出控制脉冲至第M内部写入输出控制脉冲IWT_POUTP<1:M>。例如，如果写入标志WTF或内部写入标志IWTF第一次出现，则输出控制脉冲发生电路6可以产生第一内部写入输出控制脉冲IWT_POUTP<1>，如果写入标志WTF或内部写入标志IWTF第二次出现，则输出控制脉冲发生电路6可以产生第二内部写入输出控制脉冲IWT_POUTP<2>，如果写入标志WTF或内部写入标志IWTF第“M”次出现，则输出控制脉冲发生电路6可以产生第M内部写入输出控制脉冲IWT_POUTP<M>，以及如果写入标志WTF或内部写入标志IWTF第“(M+1)”次出现，则输出控制脉冲发生电路6可以再次产生第一内部写入输出控制脉冲IWT_POUTP<1>。输出控制脉冲发生电路6可以根据在存储体组模式中的突发长度来控制第一内部写入输出控制脉冲至第M内部写入输出控制脉冲IWT_POUTP<1:M>的产生。例如，如果在存储体组模式中突发长度被设置为“32”，则输出控制脉冲发生电路6可以根据内部写入标志IWTF来依次产生第一内部写入输出控制脉冲至第M内部写入输出控制脉冲IWT_POUTP<1:M>，而如果半导体器件不在存储体组模式中或者突发长度未被设置为“32”，则输出控制脉冲发生电路6可以终止第一内部写入输出控制脉冲至第M内部写入输出控制脉冲IWT_POUTP<1:M>的产生。
存储体组选择信号发生电路7可以响应于第一读取输入控制脉冲和第二读取输入控制脉冲RD_PINP<1:2>、第一写入输入控制脉冲至第M写入输入控制脉冲WT_PINP<1:M>、第一读取输出控制脉冲和第二读取输出控制脉冲RD_POUTP<1:2>、第一内部读取输出控制脉冲和第二内部读取输出控制脉冲IRD_POUTP<1:2>、第一写入输出控制脉冲至第M写入输出控制脉冲WT_POUTP<1:M>、第一内部写入输出控制脉冲至第M内部写入输出控制脉冲IWT_POUTP<1:M>以及第一存储体地址至第四存储体地址IBA<1:4>而产生第一存储体组选择信号至第四存储体组选择信号BG<1:4>。存储体组选择信号发生电路7可以在读取操作期间响应于第一读取输入控制脉冲和第二读取输入控制脉冲RD_PINP<1:2>而储存第一存储体地址至第四存储体地址IBA<1:4>。存储体组选择信号发生电路7可以响应于第一读取输出控制脉冲和第二读取输出控制脉冲RD_POUTP<1:2>以及第一内部读取输出控制脉冲和第二内部读取输出控制脉冲IRD_POUTP<1:2>而将第一存储体地址至第四存储体地址IBA<1:4>输出为第一存储体组选择信号至第四存储体组选择信号BG<1:4>。存储体组选择信号发生电路7可以在写入操作期间响应于第一写入输入控制脉冲至第M写入输入控制脉冲WT_PINP<1:M>而储存第一存储体地址至第四存储体地址IBA<1:4>。存储体组选择信号发生电路7可以响应于第一写入输出控制脉冲至第M写入输出控制脉冲WT_POUTP<1:M>和第一内部写入输出控制脉冲至第M内部写入输出控制脉冲IWT_POUTP<1:M>而将第一存储体地址至第四存储体地址IBA<1:4>输出为第一存储体组选择信号至第四存储体组选择信号BG<1:4>。
存储体组地址发生电路8可以响应于读取列控制脉冲RDAYP、内部读取列控制脉冲IRDAYP、写入列控制脉冲WTAYP、内部写入列控制脉冲IWTAYP以及第一存储体组选择信号至第四存储体组选择信号BG<1:4>而产生第一存储体组地址至第四存储体组地址ADD_BG<1:4>和第一内部存储体组地址至第四内部存储体组地址IADD_BG<1:4>。如果执行读取操作，则存储体组地址发生电路8可以响应于读取列控制脉冲RDAYP、内部读取列控制脉冲IRDAYP和第一存储体组选择信号至第四存储体组选择信号BG<1:4>而根据执行列操作的存储体组来产生具有逻辑电平组合的第一存储体组地址至第四存储体组地址ADD_BG<1:4>和第一内部存储体组地址至第四内部存储体组地址IADD_BG<1:4>。如果执行写入操作，则存储体组地址发生电路8可以响应于写入列控制脉冲WTAYP、内部写入列控制脉冲IWTAYP和第一存储体组选择信号至第四存储体组选择信号BG<1:4>而根据执行列操作的存储体组来产生具有逻辑电平组合的第一存储体组地址至第四存储体组地址ADD_BG<1:4>和第一内部存储体组地址至第四内部存储体组地址IADD_BG<1:4>。
核心电路9可以接收第一存储体组地址至第四存储体组地址ADD_BG<1:4>和第一内部存储体组地址至第四内部存储体组地址IADD_BG<1:4>，以对每个存储体组执行列操作。核心电路9可以分别对一个存储体组中由第一存储体组地址至第四存储体组地址ADD_BG<1:4>和第一内部存储体组地址至第四内部存储体组地址IADD_BG<1:4>选择的单元阵列执行列操作。例如，如果在突发长度被设置为“32”时执行读取操作或写入操作，则针对包括在由第一存储体组选择信号至第四存储体组选择信号BG<1:4>选中的存储体组中的单元阵列的列操作可以被划分为分别对由第一存储体组地址至第四存储体组地址ADD_BG<1:4>选择的16比特位数据和由第一内部存储体组地址至第四内部存储体组地址IADD_BG<1:4>选择的16比特位数据执行的两个列操作。在突发长度中，“32”表示每当在列操作期间执行一次读取操作或写入操作时连续地读取或写入32个数据。
参考图2，列出了根据第一外部控制信号至第四外部控制信号CA<1:4>的逻辑电平组合而产生的命令脉冲和地址。如果第一外部控制信号至第四外部控制信号CA<1:4>被设置为具有同步于内部时钟信号ICLK的上升沿的逻辑电平组合“A”，则可以产生用于执行写入操作的命令脉冲。在第一外部控制信号至第四外部控制信号CA<1:4>中，逻辑电平组合“A”意味着第一外部控制信号CA<1>具有逻辑“低(L)”电平而第二外部控制信号和第三外部控制信号CA<2:3>具有逻辑“高(H)”电平。在这种情况下，第四外部控制信号CA<4>可以具有无关条件。在产生用于写入操作的命令脉冲之后，同步于内部时钟信号ICLK的下降沿而被输入到半导体器件的第一外部控制信号至第四外部控制信号CA<1:4>可以被产生为用于写入操作的第一存储体地址至第四存储体地址IBA<1:4>。如果第一外部控制信号至第四外部控制信号CA<1:4>被设置为具有同步于内部时钟信号ICLK的上升沿逻辑电平组合“B”，则可以产生用于执行读取操作的命令脉冲。在第一外部控制信号至第四外部控制信号CA<1:4>中，逻辑电平组合“B”意味着第一外部控制信号CA<1>具有逻辑“高(H)”电平而第二外部控制信号CA<2>具有逻辑“低(L)”电平。在这种情况下，第三外部控制信号和第四外部控制信号CA<3:4>可以具有无关条件。在产生用于读取操作的命令脉冲之后，同步于内部时钟信号ICLK的下降沿被输入到半导体器件的第一外部控制信号至第四外部控制信号CA<1:4>可以被产生为用于读取操作的第一存储体地址至第四存储体地址IBA<1:4>。
参考图3，列控制脉冲发生电路3可以包括：读取列控制脉冲发生器31、内部读取列控制脉冲发生器32、写入列控制脉冲发生器33和内部写入列控制脉冲发生器34。
读取列控制脉冲发生器31可以将第一读取命令脉冲ERD1移位第三预定时段以产生读取列控制脉冲RDAYP(即，列控制脉冲)。读取列控制脉冲发生器31可以被配置为将第一读取命令脉冲ERD1移位第三预定时段，该第三预定时段根据读取延时来设置。内部读取列控制脉冲发生器32可以将读取列控制脉冲RDAYP移位第四预定时段以产生内部读取列控制脉冲IRDAYP(即，内部列控制脉冲)。内部读取列控制脉冲发生器32可以被配置为将读取列控制脉冲RDAYP移位第四预定时段，该第四预定时段被设置为根据读取操作期间的突发长度来执行列操作。
写入列控制脉冲发生器33可以将第一写入命令脉冲EWT1移位第五预定时段以产生写入列控制脉冲WTAYP(即，列控制脉冲)。写入列控制脉冲发生器33可以被配置为将第一写入命令脉冲EWT1移位第五预定时段，该第五预定时段根据写入延时来设置。内部写入列控制脉冲发生器34可以将写入列控制脉冲WTAYP移位第六预定时段，以产生内部写入列控制脉冲IWTAYP(即，内部列控制脉冲)。内部写入列控制脉冲发生器34可以被配置为将写入列控制脉冲WTAYP移位第六预定时段，该第六预定时段被设置为根据写入操作期间的突发长度来执行列操作。根据实施例，读取列控制脉冲发生器31、内部读取列控制脉冲发生器32、写入列控制脉冲发生器33和内部写入列控制脉冲发生器34可以使用移位寄存器或延迟电路来实现。
参考图4，输入控制脉冲发生电路4可以包括读取输入计数器41和写入输入计数器42。
每当第二读取命令脉冲ERD2出现时，读取输入计数器41可以交替地产生第一读取输入控制脉冲和第二读取输入控制脉冲RD_PINP<1:2>。例如，如果第二读取命令脉冲ERD2第一次出现，则读取输入计数器41可以产生第一读取输入控制脉冲RD_PINP<1>，如果第二读取命令脉冲ERD2第二次出现，则读取输入计数器41可以产生第二读取输入控制脉冲RD_PINP<2>，以及如果第二读取命令脉冲ERD2第三次出现，则读取输入计数器41可以再次产生第一读取输入控制脉冲RD_PINP<1>。
每当第二写入命令脉冲EWT2出现时，写入输入计数器42可以交替并重复地产生第一写入输入控制脉冲至第M写入输入控制脉冲WT_PINP<1:M>。例如，如果第二写入命令脉冲EWT2第一次出现，则写入输入计数器42可以产生第一写入输入控制脉冲WT_PINP<1>，如果第二写入命令脉冲EWT2第二次出现，则写入输入计数器42可以产生第二写入输入控制脉冲WT_PINP<2>，如果第二写入命令脉冲EWT2第“M”次出现，则写入输入计数器42可以产生第M写入输入控制脉冲WT_PINP<M>，以及如果第二写入命令脉冲EWT2第“M+1”次出现，则写入输入计数器42可以再次产生第一写入输入控制脉冲WT_PINP<1>。
参考图5，标志发生电路5可以包括：读取标志发生器51、内部读取标志发生器52、写入标志发生器53和内部写入标志发生器54。
读取标志发生器51可以将第二读取命令脉冲ERD2移位第七预定时段以产生读取标志RDF。读取标志发生器51可以被配置为将第二读取命令脉冲ERD2移位第七预定时段，该第七预定时段根据读取延时来设置。如果模式信号BG在存储体组模式中被使能，则内部读取标志发生器52可以将读取标志RDF移位第八预定时段以产生内部读取标志IRDF。内部读取标志发生器52可以被配置为将读取标志RDF移位第八预定时段，该第八预定时段被设置为根据读取操作期间的突发长度来执行列操作。
写入标志发生器53可以将第二写入命令脉冲EWT2移位第九预定时段以产生写入标志WTF。写入标志发生器53可以被配置为将第二写入命令脉冲EWT2移位第九预定时段，该第九预定时段根据写入延时来设置。如果模式信号BG在存储体组模式中被使能，则内部写入标志发生器54可以将写入标志WTF移位第十预定时段以产生内部写入标志IWTF。内部写入标志发生器54可以被配置为将写入标志WTF移位第十预定时段，该第十预定时段被设置为根据写入操作期间的突发长度来执行列操作。根据实施例，读取标志发生器51、内部读取标志发生器52、写入标志发生器53和内部写入标志发生器54可以使用移位寄存器或延迟电路来实现。
参考图6，输出控制脉冲发生电路6可以包括：第一读取输出计数器61、读取选择器62、第二读取输出计数器63(即，输出计数器)、内部读取输出控制脉冲发生电路64、第一写入输出计数器65、写入选择器66、第二写入输出计数器67(即，输出计数器)和内部写入输出控制脉冲发生电路68。
每当读取标志RDF出现时，第一读取输出计数器61可以交替地产生第一读取输出控制脉冲和第二读取输出控制脉冲RD_POUTP<1:2>。例如，如果读取标志RDF第一次出现，则第一读取输出计数器61可以产生第一读取输出控制脉冲RD_POUTP<1>，如果读取标志RDF第二次出现，则第一读取输出计数器61可以产生第二读取输出控制脉冲RD_POUTP<2>，以及如果读取标志RDF第三次出现，则第一读取输出计数器61可以再次产生第一读取输出控制脉冲RD_POUTP<1>。
读取选择器62可以响应于模式信号BG而将读取标志RDF或内部读取标志IRDF输出为选择读取标志SRDF(即，选择标志)。如果半导体器件不在存储体组模式中，则读取选择器62可以将读取标志RDF输出为选择读取标志SRDF。读取选择器62可以在存储体组模式中将内部读取标志IRDF输出为选择读取标志SRDF。由于内部读取标志IRDF仅在存储体组模式中被产生，所以如果半导体器件不在存储体组模式中，则读取选择器62可以将读取标志RDF输出为选择读取标志SRDF。因此，第一内部读取输出控制脉冲和第二内部读取输出控制脉冲IRD_POUTP<1:2>可以被设置为要被产生与第一读取输出控制脉冲和第二读取输出控制脉冲RD_POUTP<1:2>相同的次数。
每当选择读取标志SRDF出现时，第二读取输出计数器63可以交替地产生第一读取计数脉冲和第二读取计数脉冲RCNTP<1:2>。例如，如果选择读取标志SRDF第一次出现，则第二读取输出计数器63可以产生第一读取计数脉冲RCNTP<1>，如果选择读取标志SRDF第二次出现，则第二读取输出计数器63可以产生第二读取计数脉冲RCNTP<2>，以及如果选择读取标志SRDF第三次出现，则第二读取输出计数器63可以再次产生第一读取计数脉冲RCNTP<1>。
内部读取输出控制脉冲发生电路64可以执行与非操作和反相操作。内部读取输出控制脉冲发生电路64可以包括：例如但不限于与非门NAND61和反相器IV61。内部读取输出控制脉冲发生电路64(即，内部输出控制脉冲发生电路)可以响应于第一读取计数脉冲和第二读取计数脉冲RCNTP<1:2>、模式信号BG和突发长度信号BL32而产生第一内部读取输出控制脉冲和第二内部读取输出控制脉冲IRD_POUTP<1:2>。如果在存储体组模式中突发长度被设置为“32”的同时模式信号BG和突发长度信号BL32二者都被使能为具有逻辑“高”电平，则内部读取输出控制脉冲发生电路64可以缓冲第一读取计数脉冲和第二读取计数脉冲RCNTP<1:2>，以将已缓冲的脉冲输出为第一内部读取输出控制脉冲和第二内部读取输出控制脉冲IRD_POUTP<1:2>。当半导体器件不在存储体组模式中(即，半导体器件不在存储体组模式中工作)或突发长度未被设置为“32”时，内部读取输出控制脉冲发生电路64可以终止第一内部读取输出控制脉冲和第二内部读取输出控制脉冲IRD_POUTP<1:2>的产生。
每当写入标志WTF出现时，第一写入输出计数器65可以依次并重复地产生第一写入输出控制脉冲至第M写入输出控制脉冲WT_POUTP<1:M>。例如，如果写入标志WTF第一次出现，则第一写入输出计数器65可以产生第一写入输出控制脉冲WT_POUTP<1>，如果写入标志WTF第二次出现，则第一写入输出计数器65可以产生第二写入输出控制脉冲WT_POUTP<2>，如果写入标志WTF第M次出现，则第一写入输出计数器65可以产生第M写入输出控制脉冲WT_POUTP<M>，以及如果写入标志WTF第(M+1)次出现，则第一写入输出计数器65可以再次产生第一写入输出控制脉冲WT_POUTP<1>。
写入选择器66可以响应于模式信号BG而将写入标志WTF或内部写入标志IWTF输出为选择写入标志SWTF(即，选择标志)。如果半导体器件不在存储体组模式中，则写入选择器66可以将写入标志WTF输出为选择写入标志SWTF。写入选择器66可以在存储体组模式中(即，半导体器件在存储体组模式中工作)将内部写入标志IWTF输出为选择写入标志SWTF。由于内部写入标志IWTF仅在存储体组模式中被产生，所以如果半导体器件不在存储体组模式中，则写入选择器66可以将写入标志WTF输出为选择写入标志SWTF。因此，第一内部写入输出控制脉冲至第M内部写入输出控制脉冲IWT_POUTP<1:M>可以被设置为要被产生与第一写入输出控制脉冲至第M写入输出控制脉冲WT_POUTP<1:M>相同的次数。
每当选择写入标志SWTF出现时，第二写入输出计数器67可以依次并重复地产生第一写入计数脉冲至第M写入计数脉冲WCNTP<1:M>。例如，如果选择写入标志SWTF第一次出现，则第二写入输出计数器67可以产生第一写入计数脉冲WCNTP<1>，如果选择写入标志SWTF第二次出现，则第二写入输出计数器67可以产生第二写入计数脉冲WCNTP<2>，如果选择写入标志SWTF第“M”次出现，则第二写入输出计数器67可以产生第M写入计数脉冲WCNTP<M>，以及如果选择写入标志SWTF第“M+1”次出现，则第二写入输出计数器67可以再次产生第一写入计数脉冲WCNTP<1>。
内部写入输出控制脉冲发生电路68(即，内部输出控制脉冲发生电路)可以执行与非操作和反相操作。内部写入输出控制脉冲发生电路68可以包括：例如但不限于与非门NAND62和反相器IV62。内部写入输出控制脉冲发生电路68可以响应于第一写入计数脉冲至第M写入计数脉冲WCNTP<1:M>、模式信号BG和突发长度信号BL32而产生第一内部写入输出控制脉冲至第M内部写入输出控制脉冲IWT_POUTP<1:M>。如果在存储体组模式中突发长度被设置为“32”的同时模式信号BG和突发长度信号BL32二者都被使能为具有逻辑“高”电平，则内部写入输出控制脉冲发生电路68可以缓冲第一写入计数脉冲至第M写入计数脉冲WCNTP<1:M>以将已缓冲的脉冲输出为第一内部写入输出控制脉冲至第M内部写入输出控制脉冲IWT_POUTP<1:M>。当半导体器件不在存储体组模式中或突发长度不被设置为“32”时，内部写入输出控制脉冲发生电路68可以终止第一内部写入输出控制脉冲至第M内部写入输出控制脉冲IWT_POUTP<1:M>的产生。
参考图7，存储体组选择信号发生电路7可以包括：第一地址储存电路71、第二地址储存电路72、第三地址储存电路73、第四地址储存电路74和存储体解码器75。在一个实施例中，除了输入信号和输出信号分别不同之外，第二地址储存电路72至第四地址储存电路74都可以具有与第一地址储存电路71相同的配置。因此，为了简化讨论，与图8相关的讨论将仅讨论第一地址储存电路71，作为关于其他地址储存电路如何操作的示例。
第一地址储存电路71可以响应于第一读取输入控制脉冲和第二读取输入控制脉冲RD_PINP<1:2>、第一写入输入控制脉冲至第M写入输入控制脉冲WT_PINP<1:M>、第一读取输出控制脉冲和第二读取输出控制脉冲RD_POUTP<1:2>、第一内部读取输出控制脉冲和第二内部读取输出控制脉冲IRD_POUTP<1:2>、第一写入输出控制脉冲至第M写入输出控制脉冲WT_POUTP<1:M>、第一内部写入输出控制脉冲至第M内部写入输出控制脉冲IWT_POUTP<1:M>以及第一存储体地址IBA<1>而产生第一锁存存储体地址LBA<1>。第一地址储存电路71可以响应于第一读取输入控制脉冲和第二读取输入控制脉冲RD_PINP<1:2>而在读取操作期间储存输入到第一地址储存电路71的第一存储体地址IBA<1>。第一地址储存电路71可以响应于第一读取输出控制脉冲和第二读取输出控制脉冲RD_POUTP<1:2>以及第一内部读取输出控制脉冲和第二内部读取输出控制脉冲IRD_POUTP<1:2>而将在读取操作期间储存在其中的第一存储体地址IBA<1>输出为第一锁存存储体地址LBA<1>。第一地址储存电路71可以响应于第一写入输入控制脉冲至第M写入输入控制脉冲WT_PINP<1:M>而在写入操作期间储存输入到第一地址储存电路71的第一存储体地址IBA<1>。第一地址储存电路71可以响应于第一写入输出控制脉冲至第M写入输出控制脉冲WT_POUTP<1:M>和第一内部写入输出控制脉冲至第M内部写入输出控制脉冲IWT_POUTP<1:M>而将在写入操作期间储存在其中的第一存储体地址IBA<1>输出为第一锁存存储体地址LBA<1>。
第二地址储存电路72可以响应于第一读取输入控制脉冲和第二读取输入控制脉冲RD_PINP<1:2>、第一写入输入控制脉冲至第M写入输入控制脉冲WT_PINP<1:M>、第一读取输出控制脉冲和第二读取输出控制脉冲RD_POUTP<1:2>、第一内部读取输出控制脉冲和第二内部读取输出控制脉冲IRD_POUTP<1:2>、第一写入输出控制脉冲至第M写入输出控制脉冲WT_POUTP<1:M>、第一内部写入输出控制脉冲至第M内部写入输出控制脉冲IWT_POUTP<1:M>以及第二存储体地址IBA<2>而产生第二锁存存储体地址LBA<2>。第二地址储存电路72可以响应于第一读取输入控制脉冲和第二读取输入控制脉冲RD_PINP<1:2>而在读取操作期间储存输入到第二地址储存电路72的第二存储体地址IBA<2>。第二地址储存电路72可以响应于第一读取输出控制脉冲和第二读取输出控制脉冲RD_POUTP<1:2>以及第一内部读取输出控制脉冲和第二内部读取输出控制脉冲IRD_POUTP<1:2>而将在读取操作期间储存在其中的第二存储体地址IBA<2>输出为第二锁存存储体地址LBA<2>。第二地址储存电路72可以响应于第一写入输入控制脉冲至第M写入输入控制脉冲WT_PINP<1:M>而在写入操作期间储存输入到第二地址储存电路72的第二存储体地址IBA<2>。第二地址储存电路72可以响应于第一写入输出控制脉冲至第M写入输出控制脉冲WT_POUTP<1:M>和第一内部写入输出控制脉冲至第M内部写入输出控制脉冲IWT_POUTP<1:M>而将在写入操作期间储存在其中的第二存储体地址IBA<2>输出为第二锁存存储体地址LBA<2>。
第三地址储存电路73可以响应于第一读取输入控制脉冲和第二读取输入控制脉冲RD_PINP<1:2>、第一写入输入控制脉冲至第M写入输入控制脉冲WT_PINP<1:M>、第一读取输出控制脉冲和第二读取输出控制脉冲RD_POUTP<1:2>、第一内部读取输出控制脉冲和第二内部读取输出控制脉冲IRD_POUTP<1:2>、第一写入输出控制脉冲至第M写入输出控制脉冲WT_POUTP<1:M>、第一内部写入输出控制脉冲至第M内部写入输出控制脉冲IWT_POUTP<1:M>以及第三存储体地址IBA<3>而产生第三锁存存储体地址LBA<3>。第三地址储存电路73可以响应于第一读取输入控制脉冲和第二读取输入控制脉冲RD_PINP<1:2>而在读取操作期间储存输入到第三地址储存电路73的第三存储体地址IBA<3>。第三地址储存电路73可以响应于第一读取输出控制脉冲和第二读取输出控制脉冲RD_POUTP<1:2>以及第一内部读取输出控制脉冲和第二内部读取输出控制脉冲IRD_POUTP<1:2>而将在读取操作期间储存在其中的第三存储体地址IBA<3>输出为第三锁存存储体地址LBA<3>。第三地址储存电路73可以响应于第一写入输入控制脉冲至第M写入输入控制脉冲WT_PINP<1:M>而在写入操作期间储存输入到第三地址储存电路73的第三存储体地址IBA<3>。第三地址储存电路73可以响应于第一写入输出控制脉冲至第M写入输出控制脉冲WT_POUTP<1:M>和第一内部写入输出控制脉冲至第M内部写入输出控制脉冲IWT_POUTP<1:M>而将在写入操作期间储存在其中的第三存储体地址IBA<3>输出为第三锁存存储体地址LBA<3>。
第四地址储存电路74可以响应于第一读取输入控制脉冲和第二读取输入控制脉冲RD_PINP<1:2>、第一写入输入控制脉冲至第M写入输入控制脉冲WT_PINP<1:M>、第一读取输出控制脉冲和第二读取输出控制脉冲RD_POUTP<1:2>、第一内部读取输出控制脉冲和第二内部读取输出控制脉冲IRD_POUTP<1:2>、第一写入输出控制脉冲至第M写入输出控制脉冲WT_POUTP<1:M>、第一内部写入输出控制脉冲至第M内部写入输出控制脉冲IWT_POUTP<1:M>和第四存储体地址IBA<4>而产生第四锁存存储体地址LBA<4>。第四地址储存电路74可以响应于第一读取输入控制脉冲和第二读取输入控制脉冲RD_PINP<1:2>而在读取操作期间储存输入到第四地址储存电路74的第四存储体地址IBA<4>。第四地址储存电路74可以响应于第一读取输出控制脉冲和第二读取输出控制脉冲RD_POUTP<1:2>以及第一内部读取输出控制脉冲和第二内部读取输出控制脉冲IRD_POUTP<1:2>而将在读取操作期间储存在其中的第四存储体地址IBA<4>输出为第四锁存存储体地址LBA<4>。第四地址储存电路74可以响应于第一写入输入控制脉冲至第M写入输入控制脉冲WT_PINP<1:M>而在写入操作期间储存输入到第四地址储存电路74的第四存储体地址IBA<4>。第四地址储存电路74可以响应于第一写入输出控制脉冲至第M写入输出控制脉冲WT_POUTP<1:M>和第一内部写入输出控制脉冲至第M内部写入输出控制脉冲IWT_POUTP<1:M>而将在写入操作期间储存在其中的第四存储体地址IBA<4>输出为第四锁存存储体地址LBA<4>。
存储体解码器75可以响应于第三锁存存储体地址LBA<3>和第四锁存存储体地址LBA<4>而产生第一存储体组选择信号至第四存储体组选择信号BG<1:4>。存储体解码器75可以对第三锁存存储体地址LBA<3>和第四锁存存储体地址LBA<4>进行解码，以产生第一存储体组选择信号至第四存储体组选择信号BG<1:4>。存储体解码器75可以根据第三锁存存储体地址LBA<3>和第四锁存存储体地址LBA<4>的逻辑电平组合来产生具有特定逻辑电平组合的第一存储体组选择信号至第四存储体组选择信号BG<1:4>。
参考图8，第一地址储存电路71可以包括：第一读取锁存器711<1>、第二读取锁存器711<2>、第一写入锁存器至第M写入锁存器712<1:M>和输出延迟电路713。在一个实施例中，除了输入信号和输出信号分别不同之外，第二读取锁存器711<2>和第一写入锁存器至第M写入锁存器712<1:M>都可以具有与第一读取锁存器711<1>相同的配置。因此，为了简化讨论，与图9相关的讨论将仅讨论第一读取锁存器711<1>，作为其它读取锁存器和写入锁存器如何操作的示例。
第一读取锁存器711<1>可以响应于第一读取输入控制脉冲RD_PINP<1>、第一读取输出控制脉冲RD_POUTP<1>、第一内部读取输出控制脉冲IRD_POUTP<1>和第一存储体地址IBA<1>而产生第一读取锁存信号RLS<1>。如果第一读取输入控制脉冲RD_PINP<1>出现，则第一读取锁存器711<1>可以锁存并储存第一存储体地址IBA<1>。如果第一读取输出控制脉冲RD_POUTP<1>或第一内部读取输出控制脉冲IRD_POUTP<1>出现，则第一读取锁存器711<1>可以将储存在其中的第一存储体地址IBA<1>输出为第一读取锁存信号RLS<1>。
第二读取锁存器711<2>可以响应于第二读取输入控制脉冲RD_PINP<2>、第二读取输出控制脉冲RD_POUTP<2>、第二内部读取输出控制脉冲IRD_POUTP<2>和第一存储体地址IBA<1>而产生第二读取锁存信号RLS<2>。如果第二读取输入控制脉冲RD_PINP<2>出现，则第二读取锁存器711<2>可以锁存并储存第一存储体地址IBA<1>。如果第二读取输出控制脉冲RD_POUTP<2>或第二内部读取输出控制脉冲IRD_POUTP<2>出现，则第二读取锁存器711<2>可以将储存在其中的第一存储体地址IBA<1>输出为第二读取锁存信号RLS<2>。
第一写入锁存器712<1>可以响应于第一写入输入控制脉冲WT_PINP<1>、第一写入输出控制脉冲WT_POUTP<1>、第一内部写入输出控制脉冲IWT_POUTP<1>和第一存储体地址IBA<1>而产生第一写入锁存信号WLS<1>。如果第一写入输入控制脉冲WT_PINP<1>出现，则第一写入锁存器712<1>可以锁存并储存第一存储体地址IBA<1>。如果第一写入输出控制脉冲WT_POUTP<1>或第一内部写入输出控制脉冲IWT_POUTP<1>出现，则第一写入锁存器712<1>可以将储存在其中的第一存储体地址IBA<1>输出为第一写入锁存信号WLS<1>。
第二写入锁存器712<2>可以响应于第二写入输入控制脉冲WT_PINP<2>、第二写入输出控制脉冲WT_POUTP<2>、第二内部写入输出控制脉冲IWT_POUTP<2>和第一存储体地址IBA<1>而产生第二写入锁存信号WLS<2>。如果第二写入输入控制脉冲WT_PINP<2>出现，则第二写入锁存器712<2>可以锁存并储存第一存储体地址IBA<1>。如果第二写入输出控制脉冲WT_POUTP<2>或第二内部写入输出控制脉冲IWT_POUTP<2>出现，则第二写入锁存器712<2>可以将储存在其中的第一存储体地址IBA<1>输出为第二写入锁存信号WLS<2>。
第M写入锁存器712<M>可以响应于第M写入输入控制脉冲WT_PINP<M>、第M写入输出控制脉冲WT_POUTP<M>、第M内部写入输出控制脉冲IWT_POUTP<M>和第一存储体地址IBA<1>而产生第M写入锁存信号WLS<M>。如果第M写入输入控制脉冲WT_PINP<M>出现，则第M写入锁存器712<M>可以锁存并储存第一存储体地址IBA<1>。如果第M写入输出控制脉冲WT_POUTP<M>或第M内部写入输出控制脉冲IWT_POUTP<M>出现，则第M写入锁存器712<M>可以将储存在其中的第一存储体地址IBA<1>输出为第M写入锁存信号WLS<M>。
输出延迟电路713可以响应于第一读取锁存信号和第二读取锁存信号RLS<1:2>以及第一写入锁存信号至第M写入锁存信号WLS<1:M>而产生第一锁存存储体地址LBA<1>。输出延迟电路713可以将第一读取锁存信号和第二读取锁存信号RLS<1:2>以及第一写入锁存信号至第M写入锁存信号WLS<1:M>中的任意一个延迟预定时段，以产生第一锁存存储体地址LBA<1>。输出延迟电路713可以将由第一读取输出控制脉冲RD_POUTP<1>或第一内部读取输出控制脉冲IRD_POUTP<1>的出现而产生的第一读取锁存信号RLS<1>延迟预定时段，以产生第一锁存存储体地址LBA<1>。输出延迟电路713可以将由第二读取输出控制脉冲RD_POUTP<2>或第二内部读取输出控制脉冲IRD_POUTP<2>的出现而产生的第二读取锁存信号RLS<2>延迟预定时段，以产生第一锁存存储体地址LBA<1>。输出延迟电路713可以将由第一写入输出控制脉冲WT_POUTP<1>或第一内部写入输出控制脉冲IWT_POUTP<1>的出现而产生的第一写入锁存信号WLS<1>延迟预定时段，以产生第一锁存存储体地址LBA<1>。输出延迟电路713可以将由第二写入输出控制脉冲WT_POUTP<2>或第二内部写入输出控制脉冲IWT_POUTP<2>的出现而产生的第二写入锁存信号WLS<2>延迟预定时段，以产生第一锁存存储体地址LBA<1>。输出延迟电路713可以将由第M写入输出控制脉冲WT_POUTP<M>或第M内部写入输出控制脉冲IWT_POUTP<M>的出现而产生的第M写入锁存信号WLS<M>延迟预定时段，以产生第一锁存存储体地址LBA<1>。
参考图9，第一读取锁存器711<1>可以包括：反相器IV711、IV712、IV713、IV714、IV715、IV716、IV717、IV718和IV719。反相器IV711可以将第一读取输入控制脉冲RD_PINP<1>反相缓冲并且可以输出已反相缓冲的脉冲。如果第一读取输入控制脉冲RD_PINP<1>具有逻辑“高”电平，则反相器IV712可以将第一存储体地址IBA<1>反相缓冲以输出已反相缓冲的地址。反相器IV713和IV714可以锁存反相器IV712的输出信号并且将其反相缓冲以输出已反相缓冲的信号。反相器IV715可以将反相器IV713的输出信号反相缓冲以输出已反相缓冲的信号。反相器IV716可以将第一读取输出控制脉冲RD_POUTP<1>反相缓冲以输出第一读取输出控制脉冲RD_POUTP<1>的已反相缓冲的信号。如果第一读取输出控制脉冲RD_POUTP<1>具有逻辑“高”电平，则反相器IV717可以将反相器IV715的输出信号反相缓冲以将已反相缓冲的信号输出为第一读取锁存信号RLS<1>。反相器IV718可以将第一内部读取输出控制脉冲IRD_POUTP<1>反相缓冲以输出第一内部读取输出控制脉冲IRD_POUTP<1>的已反相缓冲的信号。如果第一内部读取输出控制脉冲IRD_POUTP<1>具有逻辑“高”电平，则反相器IV719可以将反相器IV715的输出信号反相缓冲以将已反相缓冲的信号输出为第一读取锁存信号RLS<1>。如果第一读取输出控制脉冲RD_POUTP<1>或第一内部读取输出控制脉冲IRD_POUTP<1>出现，则第一读取锁存器711<1>可以将储存在其中的第一存储体地址IBA<1>输出为第一读取锁存信号RLS<1>。
参考图10，存储体解码器75可以包括：反相器IV751、IV752、IV753、IV754、IV755和IV756以及与非门NAND71、NAND72、NAND73和NAND74。反相器IV751可以将第三锁存存储体地址LBA<3>反相缓冲以输出已反相缓冲的地址。反相器IV752可以将第四锁存存储体地址LBA<4>反相缓冲以输出已反相缓冲的地址。与非门NAND71和反相器IV753可以对反相器IV751的输出信号和反相器IV752的输出信号执行逻辑与运算，以产生第一存储体组选择信号BG<1>。与非门NAND72和反相器IV754可以对第三锁存存储体地址LBA<3>和反相器IV752的输出信号执行逻辑与运算，以产生第二存储体组选择信号BG<2>。与非门NAND73和反相器IV755可以对第四锁存存储体地址LBA<4>和反相器IV751的输出信号执行逻辑与运算，以产生第三存储体组选择信号BG<3>。与非门NAND74和反相器IV756可以对第三锁存存储体地址LBA<3>和第四锁存存储体地址LBA<4>执行逻辑与运算，以产生第四存储体组选择信号BG<4>。
参考图11，列出了根据第三锁存存储体地址和第四锁存存储体地址LBA<3:4>的逻辑电平组合而被使能的存储体组选择信号BG<1:4>。如果第三锁存存储体地址LBA<3>具有逻辑“低”电平并且第四锁存存储体地址LBA<4>具有逻辑“低”电平，则第一存储体组选择信号BG<1>可以被使能为具有逻辑“高”电平，以选择第一存储体组。如果第三锁存存储体地址LBA<3>具有逻辑“高”电平而第四锁存存储体地址LBA<4>具有逻辑“低”电平，则第二存储体组选择信号BG<2>可以被使能为具有逻辑“高”电平，以选择第二存储体组。如果第三锁存存储体地址LBA<3>具有逻辑“低”电平而第四锁存存储体地址LBA<4>具有逻辑“高”电平，则第三存储体组选择信号BG<3>可以被使能为具有逻辑“高”电平，以选择第三存储体组。如果第三锁存存储体地址LBA<3>具有逻辑“高”电平并且第四锁存存储体地址LBA<4>具有逻辑“高”电平，则第四存储体组选择信号BG<4>可以被使能为具有逻辑“高”电平，以选择第四存储体组。
参考图12，存储体组地址发生电路8可以包括第一存储体组地址发生电路81和第二存储体组地址发生电路82。
第一存储体组地址发生电路81可以响应于读取列控制脉冲RDAYP、内部读取列控制脉冲IRDAYP和第一存储体组选择信号至第四存储体组选择信号BG<1:4>而产生第一存储体组地址至第四存储体组地址ADD_BG<1:4>和第一内部存储体组地址至第四内部存储体组地址IADD_BG<1:4>。第一存储体组地址发生电路81可以响应于读取列控制脉冲RDAYP而从第一存储体组选择信号至第四存储体组选择信号BG<1:4>产生第一存储体组地址至第四存储体组地址ADD_BG<1:4>。如果读取列控制脉冲RDAYP出现，则第一存储体组地址发生电路81可以缓冲第一存储体组选择信号至第四存储体组选择信号BG<1:4>，以产生第一存储体组地址至第四存储体组地址ADD_BG<1:4>。在一个实施例中，由第一存储体组地址发生电路81产生的第一存储体组地址至第四存储体组地址ADD_BG<1:4>的逻辑电平组合可以与第一存储体组选择信号至第四存储体组选择信号BG<1:4>的逻辑电平组合相同。然而，在另一个实施例中，由第一存储体组地址发生电路81产生的第一存储体组地址至第四存储体组地址ADD_BG<1:4>的逻辑电平组合可以不同于第一存储体组选择信号至第四存储体组选择信号BG<1:4>的逻辑电平组合。第一存储体组地址发生电路81可以响应于内部读取列控制脉冲IRDAYP而从第一存储体组选择信号至第四存储体组选择信号BG<1:4>产生第一内部存储体组地址至第四内部存储体组地址IADD_BG<1:4>。如果内部读取列控制脉冲IRDAYP出现，则第一存储体组地址发生电路81可以缓冲第一存储体组选择信号至第四存储体组选择信号BG<1:4>，以产生第一内部存储体组地址至第四内部存储体组地址IADD_BG<1:4>。在一个实施例中，由第一存储体组地址发生电路81产生的第一内部存储体组地址至第四内部存储体组地址IADD_BG<1:4>的逻辑电平组合可以与第一存储体组选择信号至第四存储体组选择信号BG<1:4>的逻辑电平组合相同。然而，在另一个实施例中，由第一存储体组地址发生电路81产生的第一内部存储体组地址至第四内部存储体组地址IADD_BG<1:4>的逻辑电平组合可以与第一存储体组选择信号至第四存储体组选择信号BG<1:4>的逻辑电平组合不同。
第二存储体组地址发生电路82可以响应于写入列控制脉冲WTAYP、内部写入列控制脉冲IWTAYP和第一存储体组选择信号至第四存储体组选择信号BG<1:4>而产生第一存储体组地址至第四存储体组地址ADD_BG<1:4>和第一内部存储体组地址至第四内部存储体组地址IADD_BG<1:4>。第二存储体组地址发生电路82可以响应于写入列控制脉冲WTAYP而从第一存储体组选择信号至第四存储体组选择信号BG<1:4>产生第一存储体组地址至第四存储体组地址ADD_BG<1:4>。如果写入列控制脉冲WTAYP出现，则第二存储体组地址发生电路82可以缓冲第一存储体组选择信号至第四存储体组选择信号BG<1:4>，以产生第一存储体组地址至第四存储体组地址ADD_BG<1:4>。在一个实施例中，由第二存储体组地址发生电路82产生的第一存储体组地址至第四存储体组地址ADD_BG<1:4>的逻辑电平组合可以与第一存储体组选择信号至第四存储体组选择信号BG<1:4>的逻辑电平组合相同。然而，在另一个实施例中，由第二存储体组地址发生电路82产生的第一存储体组地址至第四存储体组地址ADD_BG<1:4>的逻辑电平组合可以与第一存储体组选择信号至第四存储体组选择信号BG<1:4>的逻辑电平组合不同。第二存储体组地址发生电路82可以响应于内部写入列控制脉冲IWTAYP而从第一存储体组选择信号至第四存储体组选择信号BG<1:4>产生第一内部存储体组地址至第四内部存储体组地址IADD_BG<1:4>。如果内部写入列控制脉冲IWTAYP出现，则第二存储体组地址发生电路82可以缓冲第一存储体组选择信号至第四存储体组选择信号BG<1:4>，以产生第一内部存储体组地址至第四内部存储体组地址IADD_BG<1:4>。在一个实施例中，由第二存储体组地址发生电路82产生的第一内部存储体组地址至第四内部存储体组地址IADD_BG<1:4>的逻辑电平组合可以与第一存储体组选择信号至第四存储体组选择信号BG<1:4>的逻辑电平组合相同。然而，在另一个实施例中，由第二存储体组地址发生电路82产生的第一内部存储体组地址至第四内部存储体组地址IADD_BG<1:4>的逻辑电平组合可以与第一存储体组选择信号至第四存储体组选择信号BG<1:4>的逻辑电平组合不同。
参考图13，核心电路9可以包括列控制电路91和存储单元区域92。列控制电路91可以响应于第一存储体组地址至第四存储体组地址ADD_BG<1:4>和第一内部存储体组地址至第四内部存储体组地址IADD_BG<1:4>而控制设置在存储单元区域92中包括的第一存储体组至第四存储体组921、922、923和924中的单元阵列的列操作。如果第一存储体组地址ADD_BG<1>和第一内部存储体组地址IADD_BG<1>被依次使能，则列控制电路91可以依次执行包括在第一存储体组921中的单元阵列的列操作。当突发长度被设置为“32”时，列控制电路91可以响应于被使能的第一存储体组地址ADD_BG<1>而对包括在第一存储体组921中的单元阵列的16比特位数据执行列操作，并且可以响应于在经过特定时段之后被使能的第一内部存储体组地址IADD_BG<1>而对包括在第一存储体组921中的单元阵列的16比特位数据执行列操作。如果第二存储体组地址ADD_BG<2>和第二内部存储体组地址IADD_BG<2>被依次使能，则列控制电路91可以依次执行包括在第二存储体组922中的单元阵列的列操作。当突发长度被设置为“32”时，列控制电路91可以响应于被使能的第二存储体组地址ADD_BG<2>而对包括在第二存储体组922中的单元阵列的16比特位数据执行列操作，并且可以响应于在经过特定时段之后被使能的第二内部存储体组地址IADD_BG<2>而对包括在第二存储体组922中的单元阵列的16比特位数据执行列操作。如果第三存储体组地址ADD_BG<3>和第三内部存储体组地址IADD_BG<3>被依次使能，则列控制电路91可以依次执行包括在第三存储体组923中的单元阵列的列操作。当突发长度被设置为“32”时，列控制电路91可以响应于被使能的第三存储体组地址ADD_BG<3>而对包括在第三存储体组923中的单元阵列的16比特位数据执行列操作，并且可以响应于在经过特定时段之后被使能的第三内部存储体组地址IADD_BG<3>而对包括在第三存储体组923中的单元阵列的16比特位数据执行列操作。如果第四存储体组地址ADD_BG<4>和第四内部存储体组地址IADD_BG<4>被依次使能，则列控制电路91可以依次执行包括在第四存储体组924中的单元阵列的列操作。当突发长度被设置为“32”时，列控制电路91可以响应于被使能的第四存储体组地址ADD_BG<4>而对包括在第四存储体组924中的单元阵列的16比特位数据执行列操作，并且可以响应于在经过特定时段之后被使能的第四内部存储体组地址IADD_BG<4>而对包括在第四存储体组924中的单元阵列的16比特位数据执行列操作。列控制电路91可以包括各种电路，以响应于第一存储体组地址至第四存储体组地址ADD_BG<1:4>和第一内部存储体组地址至第四内部存储体组地址IADD_BG<1:4>而控制设置在存储单元区域92中包括的第一存储体组至第四存储体组921、922、923和924中的单元阵列的列操作。例如，列控制电路91可以包括响应于第一存储体组地址至第四存储体组地址ADD_BG<1:4>和第一内部存储体组地址至第四内部存储体组地址IADD_BG<1:4>的第一电路、第二电路和第三电路，其中：第一电路用于选择包括在第一存储体组921至第四存储体组924中的单元阵列之一；第二电路用于以16比特位为单位输出储存在选中的单元阵列中的数据；以及第三电路经由数据路径将从选中的单元阵列输出的数据传输到数据焊盘。用于选择单元阵列之一的第一电路、用于以由突发长度确定的单位输出储存在选中的单元阵列中的数据的第二电路以及用于将从选中的单元阵列输出的数据传输到数据焊盘的第三电路可以使用一般电路来实现。因此，在下文中将省略对第一电路至第三电路的描述。
在下文中将参考图14，结合其中当在存储体组模式中突发长度被设置为“32”时依次执行第一存储体组921和第二存储体组922的读取操作的示例来描述具有上述配置的半导体器件的读取模式。
如果用于第一存储体组921的读取操作的命令被输入到命令脉冲发生电路1，则第一读取命令脉冲ERD1可以同步于内部时钟信号ICLK来产生，并且第二读取命令脉冲ERD2可以同步于已反相的内部时钟信号ICLKB来产生。第一读取命令脉冲ERD1可以被移位由读取延时设置的时段，以提供读取列控制脉冲RDAYP。读取列控制脉冲RDAYP可以被移位一个时段(该时段根据突发长度而被设置为执行列操作)，以提供内部读取列控制脉冲IRDAYP。每当第二读取命令脉冲ERD2出现时，可以交替地产生第一读取输入控制脉冲RD_PINP<1>和第二读取输入控制脉冲RD_PINP<2>。每当第二读取命令脉冲ERD2出现时，可以在从第二读取命令脉冲ERD2出现的时间点起经过由读取延时设置的时段之后交替地产生第一读取输出控制脉冲RD_POUTP<1>和第二读取输出控制脉冲RD_POUTP<2>。每当第二读取命令脉冲ERD2出现时，可以在从第二读取命令脉冲ERD2出现的时间点起经过根据突发长度而设置为执行列操作的时段之后，交替地产生第一内部读取输出控制脉冲IRD_POUTP<1>和第二内部读取输出控制脉冲IRD_POUTP<2>。第一存储体组地址ADD_BG<1>可以同步于第一读取输出控制脉冲RD_POUTP<1>来产生，第二存储体组地址ADD_BG<2>可以同步于第二读取输出控制脉冲RD_POUTP<2>来产生，第一内部存储体组地址IADD_BG<1>可以同步于第一内部读取输出控制脉冲IRD_POUTP<1>来产生，以及第二内部存储体组地址IADD_BG<2>可以同步于第二内部读取输出控制脉冲IRD_POUTP<2>来产生。针对包括在第一存储体组921中的单元阵列的16比特位数据的列操作可以通过在产生第一存储体组地址ADD_BG<1>的同时创建的读取列控制脉冲RDAYP来执行。针对包括在第二存储体组922中的单元阵列的16比特位数据的列操作可以通过在产生第二存储体组地址ADD_BG<2>的同时创建的读取列控制脉冲RDAYP来执行。针对包括在第一存储体组921中的单元阵列的16比特位数据的列操作可以通过在产生第一内部存储体组地址IADD_BG<1>的同时创建的内部读取列控制脉冲IRDAYP来执行。针对包括在第二存储体组922中的单元阵列的16比特位数据的列操作可以通过在产生第二内部存储体组地址IADD_BG<2>的同时创建的内部读取列控制脉冲IRDAYP来执行。
在下文中将参考图15，结合其中当在存储体组模式中突发长度被设置为“32”时依次执行第一存储体组921和第二存储体组922的写入操作的示例来描述具有上述配置的半导体器件的写入模式。
如果用于第一存储体组921的写入操作的命令被输入到命令脉冲发生电路1，则第一写入命令脉冲EWT1可以同步于内部时钟信号ICLK来产生，并且第二写入命令脉冲EWT2可以同步于已反相的内部时钟信号ICLKB来产生。第一写入命令脉冲EWT1可以被移位由读取延时设置的时段，以提供写入列控制脉冲WTAYP。写入列控制脉冲WTAYP可以被移位一个时段(该时段根据突发长度而被设置为执行列操作)，以提供内部写入列控制脉冲IWTAYP。每当第二写入命令脉冲EWT2出现时，可以交替地产生第一写入输入控制脉冲WT_PINP<1>和第二写入输入控制脉冲WT_PINP<2>。每当第二写入命令脉冲EWT2出现时，可以在从第二写入命令脉冲EWT2出现的时间点起经过由读取延时设置的时段之后，交替地产生第一写入输出控制脉冲WT_POUTP<1>和第二写入输出控制脉冲WT_POUTP<2>。每当第二写入命令脉冲EWT2出现时，可以在从第二写入命令脉冲EWT2出现的时间点起经过根据突发长度而被设置为执行列操作的时段之后，交替地产生第一内部写入输出控制脉冲IWT_POUTP<1>和第二内部写入输出控制脉冲IWT_POUTP<2>。第一存储体组地址ADD_BG<1>可以同步于第一写入输出控制脉冲WT_POUTP<1>来产生，第二存储体组地址ADD_BG<2>可以同步于第二写入输出控制脉冲WT_POUTP<2>来产生，第一内部存储体组地址IADD_BG<1>可以同步于第一内部写入输出控制脉冲IWT_POUTP<1>来产生，以及第二内部存储体组地址IADD_BG<2>可以同步于第二内部写入输出控制脉冲IWT_POUTP<2>来产生。针对包括在第一存储体组921中的单元阵列的16比特位数据的列操作可以通过在产生第一存储体组地址ADD_BG<1>的同时创建的写入列控制脉冲WTAYP来执行。针对包括在第二存储体组922中的单元阵列的16比特位数据的列操作可以通过在产生第二存储体组地址ADD_BG<2>时创建的写入列控制脉冲WTAYP来执行。针对包括在第一存储体组921中的单元阵列的16比特位数据的列操作可以通过在产生第一内部存储体组地址IADD_BG<1>时创建的内部写入列控制脉冲IWTAYP来执行。针对包括在第二存储体组922中的单元阵列的16比特位数据的列操作可以通过在产生第二内部存储体组地址IADD_BG<2>时创建的内部写入列控制脉冲IWTAYP来执行。
如上所述，根据一个实施例的半导体器件可以分别对包括在由第一存储体地址至第四存储体地址IBA<1:4>访问的存储体组中的单元阵列执行列操作。这会导致列操作期间的列操作时间和电力消耗的减少。另外，根据一个实施例的半导体器件可以储存第一存储体地址至第四存储体地址IBA<1:4>以分别执行列操作。因此，可以有效地执行列操作。
参考图1至图15描述的半导体器件可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图16中所示，根据一个实施例的电子系统1000可以包括：数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
根据从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以读取所储存的数据并将其输出到存储器控制器1002。数据储存电路1001可以包括图1中所示的半导体器件。此外，数据储存电路1001可以包括即使在其电源被中断时也能够保留它们所储存的数据的非易失性存储器。非易失性存储器可以是诸如或非型快闪存储器或与非型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以经由I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码以控制用于将数据输入到数据储存电路1001或缓冲存储器1003中的操作或者用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。尽管图16用单个框图示了存储器控制器1002，但是存储器控制器1002可以包括用于控制数据储存电路1001的一个控制器和用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据。也就是说，缓冲存储器1003可以暂时地储存从数据储存电路1001输出的数据或要被输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取所储存的数据并将其输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理地并电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以经由I/O接口1004接收从外部设备(即，主机)提供的控制信号和数据，并且可以经由I/O接口1004将从存储器控制器1002输出的数据输出到外部设备(即，主机)。也就是说，电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括以下各种接口协议中的任意一种，诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)。
电子系统1000可以用作主机或外部储存器件的辅助储存储器件。电子系统1000可以包括：固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。

Claims (29)

1.一种半导体器件，包括：
存储体组选择信号发生电路，其被配置为基于被产生用于执行读取操作或写入操作的命令脉冲来储存存储体地址，并且被配置为在与所述存储体地址被储存的时刻不同的时刻处将所储存的存储体地址输出为存储体组选择信号；以及
存储体组地址发生电路，其被配置为产生存储体组地址和内部存储体组地址，用于执行单元阵列的列操作，其中所述单元阵列被包括在基于所述存储体组选择信号而选中的存储体组中。
2.根据权利要求1所述的半导体器件，其中，所述命令脉冲通过同步于内部时钟信号或反相内部时钟信号对外部控制信号进行解码来产生。
3.根据权利要求1所述的半导体器件，
其中，所述命令脉冲包括：第一读取命令脉冲、第一写入命令脉冲、第二读取命令脉冲和第二写入命令脉冲；
其中，所述第一读取命令脉冲通过同步于内部时钟信号对外部控制信号进行解码来产生，以执行所述读取操作；
其中，所述第一写入命令脉冲通过同步于所述内部时钟信号对所述外部控制信号进行解码来产生，以执行所述写入操作；
其中，所述第二读取命令脉冲通过同步于反相内部时钟信号对所述外部控制信号进行解码来产生，以执行所述读取操作；以及
其中，所述第二写入命令脉冲通过同步于所述反相内部时钟信号对所述外部控制信号进行解码来产生，以执行所述写入操作。
4.根据权利要求1所述的半导体器件，
其中，所述存储体组选择信号在第一时间点处被使能，并且在所述第一时间点之后的第二时间点处再次被使能；以及
其中，根据突发长度，通过用于执行所述列操作的时段来设置所述第一时间点和所述第二时间点之间的间隔。
5.根据权利要求1所述的半导体器件，
其中，所述存储体组选择信号发生电路被配置为在第一时间点处将所储存的存储体地址输出为所述存储体组选择信号，并且被配置为在所述第一时间点之后的第二时间点处将所储存的存储体地址输出为所述存储体组选择信号；以及
其中，所述存储体组地址发生电路被配置为在所述第一时间点处产生所述存储体组地址，并且被配置为在所述第二时间点处产生所述内部存储体组地址。
6.根据权利要求1所述的半导体器件，还包括输入控制脉冲发生电路，其被配置为基于所述命令脉冲来产生输入控制脉冲，所述输入控制脉冲用于控制针对被输入到所述存储体组选择信号发生电路的所述存储体地址的操作。
7.根据权利要求6所述的半导体器件，其中，基于所述命令脉冲的发生而依次产生包括在所述输入控制脉冲中的数据的比特位。
8.根据权利要求1所述的半导体器件，还包括输出控制脉冲发生电路，其被配置为基于所述命令脉冲来产生输出控制脉冲和内部输出控制脉冲，用于控制针对从所述存储体组选择信号发生电路输出的所述存储体地址的操作。
9.根据权利要求8所述的半导体器件，其中，根据突发长度，通过用于执行所述列操作的时段来设置产生所述输出控制脉冲和所述内部输出控制脉冲的时间点之间的间隔。
10.根据权利要求8所述的半导体器件，其中，如果在用于通过一个命令来执行一个存储体的所述列操作的存储体组模式中，突发长度被设置为具有预定值，则产生所述内部输出控制脉冲。
11.根据权利要求1所述的半导体器件，还包括输出控制脉冲发生电路，其被配置为基于模式信号和突发长度信号来从标志和内部标志产生输出控制脉冲和内部输出控制脉冲，所述标志和内部标志从所述命令脉冲来产生。
12.根据权利要求11所述的半导体器件，
其中，所述模式信号在用于通过一个命令来执行一个存储体的所述列操作的存储体组模式中被使能；以及
其中，如果所述模式信号被使能，则产生所述内部标志。
13.根据权利要求11所述的半导体器件，其中，所述输出控制脉冲发生电路包括：
选择器，其被配置为基于所述模式信号来将所述标志或所述内部标志输出为选择标志；
输出计数器，其被配置为响应于所述选择标志而产生计数脉冲；以及
内部输出控制脉冲发生电路，其被配置为响应于所述模式信号和所述突发长度信号而从所述计数脉冲产生所述内部输出控制脉冲。
14.根据权利要求13所述的半导体器件，其中，所述输出计数器在用于通过一个命令来执行一个存储体的所述列操作的存储体组模式中产生所述计数脉冲。
15.根据权利要求1所述的半导体器件，还包括列控制脉冲发生电路，其被配置为基于所述命令脉冲来产生列控制脉冲和内部列控制脉冲，用于控制包括在选中的存储体组中的所述单元阵列的所述列操作。
16.根据权利要求1所述的半导体器件，还包括核心电路，其被配置为包括多个存储体组，用于基于所述存储体组地址和所述内部存储体组地址来执行所述列操作，
其中，选中的存储体组是所述多个存储体组中的一个。
17.一种半导体器件，其包括：
输入控制脉冲发生电路，其被配置为基于命令脉冲来产生输入控制脉冲；
输出控制脉冲发生电路，其被配置为响应于所述命令脉冲而产生输出控制脉冲和内部输出控制脉冲；以及
存储体组选择信号发生电路，其被配置为基于所述输入控制脉冲来储存存储体地址，并且被配置为接收所述输出控制脉冲和所述内部输出控制脉冲，以在与储存所述存储体地址的时刻不同的时刻处将所储存的存储体地址输出为存储体组选择信号，
其中，所述输入控制脉冲控制针对被输入到所述存储体组选择信号发生电路的所述存储体地址的操作，以及
其中，所述输出控制脉冲和所述内部输出控制脉冲控制针对被从所述存储体组选择信号发生电路输出的所述存储体地址的操作。
18.根据权利要求17所述的半导体器件，其中，基于所述命令脉冲的发生而依次产生包括在所述输入控制脉冲中的数据的比特位。
19.根据权利要求17所述的半导体器件，其中，根据突发长度，通过用于执行列操作的时段来设置产生所述输出控制脉冲和所述内部输出控制脉冲的时间点之间的间隔。
20.根据权利要求17所述的半导体器件，其中，基于所述命令脉冲的发生而依次产生包括在所述输出控制脉冲和所述内部输出控制脉冲的每个中的数据的比特位。
21.根据权利要求17所述的半导体器件，其中，通过同步于内部时钟信号或反相内部时钟信号对外部控制信号进行解码来产生所述命令脉冲。
22.根据权利要求17所述的半导体器件，
其中，所述命令脉冲包括：第一读取命令脉冲、第一写入命令脉冲、第二读取命令脉冲和第二写入命令脉冲；
其中，所述第一读取命令脉冲通过同步于内部时钟信号对外部控制信号进行解码来产生，以执行读取操作；
其中，所述第一写入命令脉冲通过同步于所述内部时钟信号对所述外部控制信号进行解码来产生，以执行写入操作；
其中，所述第二读取命令脉冲通过同步于反相内部时钟信号对所述外部控制信号进行解码来产生，以执行所述读取操作；以及
其中，所述第二写入命令脉冲通过同步于所述反相内部时钟信号对所述外部控制信号进行解码来产生，以执行所述写入操作。
23.根据权利要求17所述的半导体器件，其中，所述输出控制脉冲发生电路被配置为基于模式信号和突发长度信号而从标志和内部标志产生所述输出控制脉冲和所述内部输出控制脉冲。
24.根据权利要求23所述的半导体器件，
其中，所述模式信号在用于通过一个命令来执行一个存储体的列操作的存储体组模式中被使能；以及
其中，如果所述模式信号被使能，则产生所述内部标志。
25.根据权利要求23所述的半导体器件，其中，所述输出控制脉冲发生电路包括：
选择器，其被配置为基于所述模式信号来将所述标志或所述内部标志输出为选择标志；
输出计数器，其被配置为响应于所述选择标志而产生计数脉冲；以及
内部输出控制脉冲发生电路，其被配置为响应于所述模式信号和所述突发长度信号而从所述计数脉冲产生所述内部输出控制脉冲。
26.根据权利要求25所述的半导体器件，其中，所述输出计数器在用于通过一个命令来执行一个存储体的列操作的存储体组模式中产生所述计数脉冲。
27.根据权利要求17所述的半导体器件，还包括列控制脉冲发生电路，其被配置为基于所述命令脉冲来产生列控制脉冲和内部列控制脉冲，用于控制包括在选中的存储体组中的单元阵列的列操作。
28.根据权利要求17所述的半导体器件，还包括存储体组地址发生电路，其被配置为产生存储体组地址和内部存储体组地址，用于执行包括在基于所述存储体组选择信号而选中的存储体组中的单元阵列的列操作。
29.根据权利要求28所述的半导体器件，
其中，所述存储体组选择信号发生电路被配置为在第一时间点处将所储存的存储体地址输出为所述存储体组选择信号，并且被配置为在所述第一时间点之后的第二时间点处将所储存的存储体地址输出为所述存储体组选择信号；以及
其中，所述存储体组地址发生电路被配置为在所述第一时间点处产生所述存储体组地址，并且被配置为在所述第二时间点处产生所述内部存储体组地址。
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