CN108073523A - 算术电路及半导体器件 - Google Patents

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Abstract

一种半导体器件可以包括输入控制电路、第一操作控制电路、算术电路以及第二操作控制电路。输入控制电路可以基于外部控制信号来产生读取信号、读取地址、写入信号和写入地址。第一操作控制电路可以控制第一单元阵列，使得储存在第一单元阵列中的第一读取数据和第二读取数据基于读取信号和读取地址来输出。算术电路可以基于第一读取数据和第二读取数据来执行预定算术操作以产生第一写入数据和第二写入数据。第二操作控制电路可以控制第二单元阵列，使得第一写入数据和第二写入数据基于写入信号和写入地址来储存至第二单元阵列中。

Description

算术电路及半导体器件
相关申请的交叉引用
本申请要求2016年11月11日提交的申请号为10-2016-0150498的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的实施例总体而言可以涉及半导体器件，更具体地，涉及半导体器件和算术电路。
背景技术
每个半导体系统可以包括用于储存数据的半导体器件和用于控制半导体器件的操作的控制器。在控制器从半导体器件接收数据以执行操作(例如，用于特定功能的算术逻辑运算)之后，控制器可以将数据施加到半导体器件。
发明内容
根据一个实施例，可以提供一种半导体器件。该半导体可以包括输入控制电路、第一操作控制电路、算术电路以及第二操作控制电路。输入控制电路可以被配置成基于外部控制信号来产生读取信号、读取地址、写入信号和写入地址。第一操作控制电路可以被配置成控制第一单元阵列，使得储存在第一单元阵列中的第一读取数据和第二读取数据基于读取信号和读取地址来输出。算术电路可以被配置成基于第一读取数据和第二读取数据来执行预定算术操作以产生第一写入数据和第二写入数据。第二操作控制电路可以被配置成控制第二单元阵列，使得第一写入数据和第二写入数据可以基于写入信号和写入地址来储存至第二单元阵列中。
根据一个实施例，一种半导体器件可以包括输入控制电路、第一操作控制电路、算术电路以及第二操作控制电路。输入控制电路可以被配置成基于外部控制信号来产生读取信号、读取地址、写入信号以及写入地址；第一操作控制电路可以被配置成控制第一单元阵列，使得储存在第一单元阵列中的第一读取数据可以基于读取信号和读取地址来输出。算术电路可以被配置成基于第一读取数据和第二读取数据来执行预定算术操作以产生第一写入数据和第二写入数据。第二操作控制电路可以被配置成控制第二单元阵列，使得第一写入数据和第二写入数据可以基于写入信号和写入地址来储存在第二单元阵列中。
根据一个实施例，一种半导体器件可以包括输入控制电路、算术电路以及第一操作控制电路。输入控制电路可以被配置成基于外部控制信号和模式信号来产生第一读取信号、第一读取地址、第二读取信号、第二读取地址、第一写入信号、第一写入地址、第二写入信号以及第二写入地址。算术电路可以被配置成如果模式信号具有第一逻辑电平，则基于第一读取数据来执行预定算术操作以产生第一写入数据。算术电路可以被配置成如果模式信号具有第二逻辑电平，则基于第二读取数据来执行预定算术操作以产生第二写入数据。第一操作控制电路可以被配置成控制第一单元阵列，使得如果模式信号具有第一逻辑电平，则储存在第一单元阵列中的第一读取数据基于第一读取信号和第一读取地址来输出。第一操作控制电路可以被配置成控制第一单元阵列，使得如果模式信号具有第二逻辑电平，则第二写入数据可以基于第二写入信号和第二写入地址来储存至第一单元阵列中。
附图说明
图1是图示根据一个实施例的半导体器件的配置的示例代表的框图。
图2是图示图1的半导体器件中所包括的输入控制电路的示例的配置的示例代表的框图。
图3是图示图1的半导体器件中所包括的算术电路的示例的配置的示例代表的框图。
图4是图示图1中所示的半导体器件的操作的示例代表的时序图。
图5是图示根据一个实施例的半导体器件的配置的示例代表的框图。
图6是图示根据一个实施例的半导体器件的配置的示例代表的框图。
图7是图示采用关于图1、图5和图6所图示或讨论的半导体器件中的至少一种的电子系统的配置的示例代表的框图。
具体实施方式
在下文中将参照附图来描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明的目的，而非意在限制本公开的范围。
各种实施例可以针对包括算术电路的半导体器件。
参见图1，根据一个实施例的半导体器件可以包括输入控制电路11、第一操作控制电路12、第一单元阵列13、算术电路14、第二操作控制电路15以及第二单元阵列16。
输入控制电路11可以响应于命令CMD和地址ADD来产生读取信号RDS、读取地址RADD、写入信号WTS、写入地址WADD和算术控制信号AR_CNT<1:M>。在一些实施例中，命令CMD和地址ADD可以经由同一信号线来传输。命令CMD和地址ADD中的每个可以根据实施例而为包括多个比特位的信号。输入控制电路11可以将命令CMD解码以产生读取信号RDS和写入信号WTS。读取信号RDS可以被使能以执行第一单元阵列13的读取操作。写入信号WTS可以被使能以执行第二单元阵列16的写入操作。输入控制电路11可以将地址ADD解码以产生读取地址RADD和写入地址WADD。读取地址RADD可以根据实施例而包括多个比特位。第一单元阵列13中所包括的单元之中的至少一个单元可以根据读取地址RADD中所包括的比特位的逻辑电平组合而被选中，且当读取信号RDS被使能时，第一单元阵列13的选中单元的数据可以被读出。写入地址WADD可以根据实施例而包括多个比特位。第二单元阵列16中所包括的单元中的至少一个单元可以根据写入地址WADD中所包括的比特位的逻辑电平组合而被选中，且当写入信号WTS被使能时，数据可以被储存至第二单元阵列16的选中单元中。在一些实施例中，算术控制信号AR_CNT<1:M>可以从外部器件来提供，或者可以在半导体器件中产生。算术控制信号AR_CNT<1:M>可以根据实施例而从经由命令CMD和地址ADD中的至少一个输入的信号来产生。稍后将参照图2来描述输入控制电路11的配置和操作。
第一操作控制电路12可以响应于读取信号RDS和读取地址RADD来控制第一单元阵列13的读取操作。第一操作控制电路12可以控制第一单元阵列13，使得当读取信号RDS被使能时，储存在第一单元阵列13的由读取地址RADD选中的单元中的数据被输出为第一读取数据RDATA1和第二读取数据RDATA2。
算术电路14可以响应于算术控制信号AR_CNT<1:M>来从第一读取数据RDATA1和第二读取数据RDATA2产生第一写入数据WDATA1和第二写入数据WDATA2。算术电路14可以接收第一读取数据RDATA1和第二读取数据RDATA2来执行各种操作以及产生第一写入数据WDATA1和第二写入数据WDATA2，以便执行由算术控制信号AR_CNT<1:M>设置的算术操作。由算术控制信号AR_CNT<1:M>设置的算术运算可以根据实施例而被设置为不同。算术操作可以包括：例如但不限于，加法运算、乘法运算、减法运算、逻辑与运算、逻辑或运算、异或逻辑运算、反相操作、移位操作和错误校正操作。算术控制信号AR_CNT<1:M>中所包括的比特位的数量“M”可以根据实施例而被设置为不同。
第二操作控制电路15可以响应于写入信号WTS和写入地址WADD来控制第二单元阵列16的写入操作。第二操作控制电路15可以控制第二单元阵列16，使得当写入信号WTS被使能时，第一写入数据WDATA1和第二写入数据WDATA2被储存在第二单元阵列16的由写入地址WADD选中的单元中。
参见图2，输入控制电路11可以包括命令解码器111、读取信号发生电路112、算术控制信号发生电路113、延迟信号发生电路114、写入信号发生电路115以及地址发生电路116。
命令解码器111可以将命令CMD解码以产生内部命令RMW。内部命令RMW可以被使能以执行这样的操作，该操作使用预定算术操作来对通过读取操作从第一单元阵列13输出的数据进行修改，并使用写入操作来将修改的数据储存在第二单元阵列16的单元中。
读取信号发生电路112可以响应于内部命令RMW来产生读取信号RDS。读取信号发生电路112可以产生读取信号RDS，该读取信号RDS同步于内部命令RMW被使能的时间点而被使能。
算术控制信号发生电路113可以响应于命令CMD和地址ADD来产生算术控制信号AR_CNT<1:M>。算术控制信号发生电路113可以将经由命令CMD和地址ADD输入的信号输出为算术控制信号AR_CNT<1:M>。算术控制信号发生电路113可以对经由命令CMD和地址ADD输入的信号执行预定算术操作以产生根据实施例的算术控制信号AR_CNT<1:M>。算术控制信号发生电路113可以根据实施例来从经由命令CMD和地址ADD中的任意一个输入的信号产生算术控制信号AR_CNT<1:M>。在一些实施例中，无论命令CMD和地址ADD如何，算术控制信号发生电路113都可以从外部器件接收算术控制信号AR_CNT<1:M>，或者可以产生算术控制信号AR_CNT<1:M>。
延迟信号发生电路114可以响应于算术控制信号AR_CNT<1:M>来从内部命令RMW产生延迟信号DLY。延迟信号发生电路114可以产生延迟信号DLY，该延迟信号DLY在从内部命令RMW被使能的时间点开始经过由算术控制信号AR_CNT<1:M>设定的延迟时间之后被使能。由算术控制信号AR_CNT<1:M>设定的延迟时间可以根据实施例而被设置为不同。延迟信号发生电路114可以根据实施例使用算术控制信号AR_CNT<1:M>中所包括的比特位之中的仅一个比特位或一些比特位来产生延迟信号DLY。在一些实施例中，无论算术控制信号AR_CNT<1:M>如何，延迟信号发生电路114都可以从外部器件接收延迟信号DLY，或者可以产生延迟信号DLY。
写入信号发生电路115可以响应于延迟信号DLY来产生写入信号WTS。写入信号发生电路115可以产生写入信号WTS，写入信号WTS同步于延迟信号DLY被使能的时间点而被使能。
地址发生电路116可以响应于内部命令RMW和延迟信号DLY而将地址ADD解码以产生读取地址RADD和写入地址WADD。如果内部命令RMW被使能，则地址发生电路116可以将地址ADD解码以产生读取地址RADD。如果延迟信号DLY被使能，则地址发生电路116可以将地址ADD解码以产生写入地址WADD。
参见图3，算术电路14可以包括选择器141、第一算术元件142、第二算术元件143、第三算术元件144、第四算术元件145、第五算术元件146、第六算术元件147、第七算术元件148、第八算术元件149、第九算术元件150和算术操作选择电路151。
选择器141可以响应于算术控制信号AR_CNT<1:M>中所包括的比特位AR_CNT<i>来接收第一读取数据RDATA1和第二读取数据RDATA2以输出第一读取数据RDATA1和第二读取数据RDATA2中的任意一个。第一算术元件142可以接收第一读取数据RDATA1和第二读取数据RDATA2，以及可以对第一读取数据RDATA1和第二读取数据RDATA2执行加法运算以产生第一计算信号CAL1。第二算术元件143可以接收第一读取数据RDATA1和第二读取数据RDATA2，以及可以在第一读取数据RDATA1与第二读取数据RDATA2之间执行减法运算以产生第二计算信号CAL2。第三算术元件144可以接收第一读取数据RDATA1和第二读取数据RDATA2，以及可以对第一读取数据RDATA1和第二读取数据RDATA2执行乘法运算以产生第三计算信号CAL3。第四算术元件145可以接收第一读取数据RDATA1和第二读取数据RDATA2，以及可以对第一读取数据RDATA1和第二读取数据RDATA2执行逻辑与运算以产生第四计算信号CAL4。第五算术元件146可以接收第一读取数据RDATA1和第二读取数据RDATA2，以及可以对第一读取数据RDATA1和第二读取数据RDATA2执行逻辑或运算以产生第五计算信号CAL5。第六算术元件147可以接收第一读取数据RDATA1和第二读取数据RDATA2，以及可以对第一读取数据RDATA1和第二读取数据RDATA2执行逻辑异或运算以产生第六计算信号CAL6。第七算术元件148可以将选择器141的输出信号反相以产生第七计算信号CAL7。第八算术元件149可以将选择器141的输出信号移位以产生第八计算信号CAL8。第九算术元件150可以将选择器141的输出信号旋转以产生第九计算信号CAL9。
算术操作选择电路151可以响应于算术控制信号AR_CNT<1:M>中所包括的比特位AR_CNT<j:k>来从第一计算信号CAL1至第九计算信号CAL9产生第一写入数据WDATA1和第二写入数据WDATA2。算术操作选择电路151可以根据算术控制信号AR_CNT<1:M>中所包括的比特位AR_CNT<j:k>的逻辑电平组合来对第一计算信号CAL1至第九计算信号CAL9选择性地执行各种算术操作中的任意一种以产生第一写入数据WDATA1和第二写入数据WDATA2。根据算术控制信号AR_CNT<1:M>中所包括的比特位AR_CNT<j:k>的各种逻辑电平组合而对第一计算信号CAL1至第九计算信号CAL9执行的各种算术操作可以根据实施例而被设置为不同。
在下文中将参照图4来描述具有前述配置的半导体器件的操作，假设内部命令RMW被使能以执行这样的操作，该操作在读取操作期间使用预定算术操作来修改从第一单元阵列13输出的数据并在写入操作期间将修改的数据储存至第二单元阵列16的单元中。
在时间点“T11”处，如果读取信号RDS被使能，包括在第一单元阵列13中并由读取地址RADD选中的单元的读取操作可以被执行以从第一单元阵列13输出第一读取数据RDATA1和第二读取数据RDATA2。
在从时间点“T11”起延迟预定时间的时间点“T12”处，写入信号WTS可以被使能，且包括在第二单元阵列16中并由写入地址WADD选中的单元的写入操作可以被执行以将第一写入数据WDATA1和第二写入数据WDATA2储存至第二单元阵列16中。
参见图5，根据一个实施例的半导体器件可以包括输入控制电路21、第一操作控制电路22、第一单元阵列23、算术电路24、第二操作控制电路25以及第二单元阵列26。
输入控制电路21可以响应于命令CMD和地址ADD来产生读取信号RDS、读取地址RADD、写入信号WTS、写入地址WADD以及算术控制信号AR_CNT<1:M>。在一些实施例中，命令CMD和地址ADD可以经由同一信号线来传输。命令CMD和地址ADD中的每个可以根据实施例而为包括多个比特位的信号。输入控制电路21可以将命令CMD解码以产生读取信号RDS和写入信号WTS。读取信号RDS可以被使能以对第一单元阵列23执行读取操作。写入信号WTS可以被使能以对第二单元阵列26执行写入操作。输入控制电路21可以将地址ADD解码以产生读取地址RADD和写入地址WADD。读取地址RADD可以根据实施例而包括多个比特位。第一单元阵列23中所包括的单元之中的至少一个单元可以根据读取地址RADD中所包括的比特位的逻辑电平组合而被选中，且当读取信号RDS被使能时，第一单元阵列23的选中单元的数据可以被读出。写入地址WADD可以根据实施例而包括多个比特位。第二单元阵列26中所包括的单元之中的至少一个单元可以根据写入地址WADD中所包括的比特位的逻辑电平组合而被选中，且当写入信号WTS被使能时，数据可以被储存至第二单元阵列26的选中单元中。在一些实施例中，算术控制信号AR_CNT<1:M>可以从外部器件来提供，或者可以在半导体器件中产生。算术控制信号AR_CNT<1:M>可以根据实施例而从经由命令CMD和地址ADD中至少一种输入的信号来产生。
在一个实施例中，输入控制电路21可以响应于外部控制信号ECS来产生读取信号RDS、读取地址RADD、写入信号WTS、写入地址WADD以及算术控制信号AR_CNT<1:M>。外部控制信号ECS可以由输入控制电路21来接收。外部控制信号ECS可以来源于半导体器件的外部，以及可以由输入控制电路21来从半导体器件外部地接收。外部控制信号ECS可以包括命令CMD和/或地址ADD中的至少一种。
第一操作控制电路22可以响应于读取信号RDS和读取地址RADD来控制第一单元阵列23的读取操作。第一操作控制电路22可以控制第一单元阵列23，使得当读取信号RDS被使能时，储存在第一单元阵列23的由读取地址RADD选中的单元中的数据被输出为第一读取数据RDATA1。
算术电路24可以响应于算术控制信号AR_CNT<1:M>来从第一读取数据RDATA1和第二读取数据RDATA2产生第一写入数据WDATA1和第二写入数据WDATA2。无论第一单元阵列23如何，第二读取数据RDATA2可以从外部器件来提供，或者可以在半导体器件中产生。在一个实施例中，第二读取数据RDATA2可以由算术电路24来从半导体器件外部地接收。算术电路24可以接收第一读取数据RDATA1和第二读取数据RDATA2以执行各种操作并产生第一写入数据WDATA1和第二写入数据WDATA2，以便于执行由算术控制信号AR_CNT<1:M>设置的算术操作。由算术控制信号AR_CNT<1:M>设置的算术操作可以根据实施例而被设置为不同。算术操作可以包括加法运算、乘法运算、减法运算、逻辑与运算、逻辑或运算、异或逻辑运算、反相操作、移位操作以及错误校正操作。算术控制信号AR_CNT<1:M>中所包括的比特位的数量“M”可以根据实施例而被设置为不同。
第二操作控制电路25可以响应于写入信号WTS和写入地址WADD来控制第二单元阵列26的写入操作。第二操作控制电路25可以控制第二单元阵列26，使得当写入信号WTS被使能时，第一写入数据WDATA1和第二写入数据WDATA2被储存至第二单元阵列26的由写入地址WADD选中的单元中。
参见图6，根据一个实施例的半导体器件可以包括输入控制电路31、第一操作控制电路32、第一单元阵列33、算术电路34、第二操作控制电路35和第二单元阵列36。
输入控制电路31可以响应于命令CMD、地址ADD和模式信号MODE来产生第一读取信号RDS1、第一读取地址RADD1、第二读取信号RDS2、第二读取地址RADD2、第一写入信号WTS1、第一写入地址WADD1、第二写入信号WTS2、第二写入地址WADD2和算术控制信号AR_CNT<1:M>。在一些实施例中，命令CMD和地址ADD可以经由同一信号线来传输。命令CMD和地址ADD中的每个可以是根据实施例包括多个比特位的信号。如果第一单元阵列33的读取操作被执行且第二单元阵列36的写入操作被执行，则模式信号MODE可以被设置为具有第一逻辑电平。如果第二单元阵列36的读取操作被执行且第一单元阵列33的写入操作被执行，则模式信号MODE可以被设置为具有第二逻辑电平。模式信号MODE的第一逻辑电平和第二逻辑电平可以根据实施例而被设置为不同。
在一个实施例中，输入控制电路31可以响应于外部控制信号ECS和模式信号来产生第一读取信号RDS1、第一读取地址RADD1、第二读取信号RDS2、第二读取地址RADD2、第一写入信号WTS1、第一写入地址WADD1、第二写入信号WTS2、第二写入地址WADD2以及算术控制信号AR_CNT<1:M>。外部控制信号ECS可以由输入控制电路31来接收。外部控制信号ECS可以来源于半导体器件的外部，且可以由输入控制电路31来从半导体器件外部地接收。外部控制信号ECS可以包括命令CMD和/或地址ADD中的至少一种。
如果模式信号MODE具有第一逻辑电平，则输入控制电路31可以将命令CMD解码以产生第一读取信号RDS1和第一写入信号WTS1。第一读取信号RDS1可以被使能以执行第一单元阵列33的读取操作。第一写入信号WTS1可以被使能以执行第二单元阵列36的写入操作。如果模式信号MODE具有第一逻辑电平，则输入控制电路31可以将地址ADD解码以产生第一读取地址RADD1和第一写入地址WADD1。第一读取地址RADD1可以根据实施例而包括多个比特位。第一单元阵列33中所包括的单元之中的至少一个单元可以根据第一读取地址RADD1中所包括的比特位的逻辑电平组合而被选中，且当第一读取信号RDS1被使能时，第一单元阵列33的选中单元的数据可以被读出。第一写入地址WADD1可以根据实施例而包括多个比特位。第二单元阵列36中所包括的单元之中的至少一个单元可以根据第一写入地址WADD1中所包括的比特位的逻辑电平组合而被选中，且当第一写入信号WTS1被使能时，数据可以被储存至第二单元阵列36的选中单元中。
如果模式信号MODE具有第二逻辑电平，则输入控制电路31可以将命令CMD解码以产生第二读取信号RDS2和第二写入信号WTS2。第二读取信号RDS2可以被使能以执行第二单元阵列36的读取操作。第二写入信号WTS2可以被使能以执行第一单元阵列33的写入操作。如果模式信号MODE具有第二逻辑电平，则输入控制电路31可以将地址ADD解码以产生第二读取地址RADD2和第二写入地址WADD2。第二读取地址RADD2可以根据实施例而包括多个比特位。第二单元阵列36中所包括的单元之中的至少一个单元可以根据第二读取地址RADD2中所包括的比特位的逻辑电平组合而被选中，且当第二读取信号RDS2被使能时，第二单元阵列36的选中单元的数据可以被读出。第二写入地址WADD2可以根据实施例而包括多个比特位。第一单元阵列33中所包括的单元之中的至少一个单元可以根据第二写入地址WADD2中所包括的比特位的逻辑电平组合而被选中，且当第二写入信号WTS2被使能时，数据可以被储存至第一单元阵列33的选中单元中。
在一些实施例中，算术控制信号AR_CNT<1:M>可以从外部器件提供，或者可以在半导体器件中产生。算术控制信号AR_CNT<1:M>可以根据实施例而从经由命令CMD和地址ADD中的至少一种输入的信号来产生。
如果模式信号MODE具有第一逻辑电平，则第一操作控制电路32可以响应于第一读取信号RDS1和第一读取地址RADD1来控制第一单元阵列33的读取操作。第一操作控制电路32可以控制第一单元阵列33，使得当第一读取信号RDS1被使能时，储存在第一单元阵列33的由第一读取地址RADD1选中的单元中的数据被输出为第一读取数据RDATA1和第二读取数据RDATA2。如果模式信号MODE具有第二逻辑电平，则第一操作控制电路32可以响应于第二写入信号WTS2和第二写入地址WADD2来控制第一单元阵列33的写入操作。第一操作控制电路32可以控制第一单元阵列33，使得当第二写入信号WTS2被使能时，第三写入数据WDATA3和第四写入数据WDATA4被储存至第一单元阵列33的由第二写入地址WADD2选中的单元中。
如果模式信号MODE具有第一逻辑电平，则算术电路34可以响应于算术控制信号AR_CNT<1:M>来从第一读取数据RDATA1和第二读取数据RDATA2产生第一写入数据WDATA1和第二写入数据WDATA2。算术电路34可以接收第一读取数据RDATA1和第二读取数据RDATA2以执行各种操作并产生第一写入数据WDATA1和第二写入数据WDATA2，以便于执行由算术控制信号AR_CNT<1:M>设置的算术操作。如果模式信号MODE具有第二逻辑电平，则算术电路34可以响应于算术控制信号AR_CNT<1:M>来从第三读取数据RDATA3和第四读取数据RDATA4产生第三写入数据WDATA3和第四写入数据WDATA4。算术电路34可以接收第三读取数据RDATA3和第四读取数据RDATA4以执行各种操作并产生第三写入数据WDATA3和第四写入数据WDATA4，以便于执行由算术控制信号AR_CNT<1:M>设置的算术操作。算术控制信号AR_CNT<1:M>所设置的算术操作可以根据实施例而被设置为不同。算术操作可以包括加法运算、乘法运算、减法运算、逻辑与运算、逻辑或运算、异或逻辑运算、反相操作、移位操作和错误校正操作。算术控制信号AR_CNT<1:M>中所包括的比特位的数量“M”可以根据实施例而被设置为不同。
如果模式信号MODE具有第一逻辑电平，则第二操作控制电路35可以响应于第一写入信号WTS1和第一写入地址WADD1来控制第二单元阵列36的写入操作。第二操作控制电路35可以控制第二单元阵列36，使得当第一写入信号WTS1被使能时，第一写入数据WDATA1和第二写入数据WDATA2被储存至第二单元阵列36的由第一写入地址WADD1选中的单元中。如果模式信号MODE具有第二逻辑电平，则第二操作控制电路35可以响应于第二读取信号RDS2和第二读取地址RADD2来控制第二单元阵列36的读取操作。第二操作控制电路35可以控制第二单元阵列36，使得当第二读取信号RDS2被使能时，储存在第二单元阵列36的由第二读取地址RADD2选中的单元中的数据被输出为第三读取数据RDATA3和第四读取数据RDATA4。
参照图1、图5和图6来描述的半导体器件中的至少一种可以应用于电子系统，该电子系统包括存储系统、图形系统、计算系统、移动系统等。例如，如图7中所示，根据一个实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003以及输出和/或输出(输入/输出)(I/O)接口1004。
数据储存电路1001可以根据由存储器控制器1002产生的控制信号来储存从存储器控制器1002输出的数据或者可以将储存的数据读取并输出到存储器控制器1002。数据储存电路1001可以包括关于图1、图5和图6而图示或讨论的半导体器件中的至少一种。数据储存电路1001可以包括即使其电源被中断仍能保留其储存的数据的非易失性存储器。非易失性存储器可以为诸如NOR型闪存或NAND型闪存的闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以经由I/O接口1004来接收从外部设备(例如，主机设备)输出的命令，或者可以将从主机设备输出的命令解码，以控制这样的操作：将数据输入至数据储存电路1001或缓冲存储器1003中，或者将储存在数据储存电路1001或缓冲存储器1003中的数据输出。虽然图7用单个框图示了存储器控制器1002，但是存储器控制器1002可以包括用于控制包括非易失性存储器的数据储存电路1001的一个控制器以及用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时地储存由存储器控制器1002来处理的数据。即，缓冲存储器1003可以暂时地储存从数据储存电路1001输出的数据或要输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以将储存的数据读取并输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理地且电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以经由I/O接口1004来接收从外部设备(即，主机)供应的控制信号和数据，以及可以经由I/O接口1004将从存储器控制器1002产生的数据输出到外部设备(即，主机)。即，电子系统1000可以经由I/O接口1004来与主机通信。I/O接口1004可以包括各种接口协议(诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互联-快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强小型设备接口(ESDI)和集成驱动电路(IDE))中的任意一种。
电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固体盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑式闪存(CF)卡等。
如上所述，根据实施例的每个半导体器件可以包括用来执行算术操作以实现特定功能的算术电路。因此，控制器与半导体器件之间的数据传输所需的电流量可以减小。

Claims (21)

1.一种半导体器件，包括：
输入控制电路，被配置成基于外部控制信号来产生读取信号、读取地址、写入信号和写入地址；
第一操作控制电路，被配置成控制第一单元阵列，使得储存在第一单元阵列中的第一读取数据和第二读取数据基于读取信号和读取地址来输出；
算术电路，被配置成基于第一读取数据和第二读取数据来执行预定算术操作以产生第一写入数据和第二写入数据；以及
第二操作控制电路，被配置成控制第二单元阵列，使得第一写入数据和第二写入数据基于写入信号和写入地址来储存至第二单元阵列中。
2.如权利要求1所述的半导体器件，其中，外部控制信号包括命令和地址中的至少一种。
3.如权利要求1所述的半导体器件，
其中，当第一单元阵列的读取操作被执行时，读取信号被使能；以及
其中，读取地址具有用于选择包括在储存第一读取数据和第二读取数据的第一单元阵列中的单元的逻辑电平组合。
4.如权利要求1所述的半导体器件，
其中，当第二单元阵列的写入操作被执行时，写入信号被使能；以及
其中，写入地址具有用于选择包括在储存第一写入数据和第二写入数据的第二单元阵列中的单元的逻辑电平组合。
5.如权利要求1所述的半导体器件，其中，输入控制电路包括：
命令解码器，被配置成将命令解码以产生内部命令；
读取信号发生电路，被配置成基于内部命令来产生读取信号；
延迟信号发生电路，被配置成基于内部命令来产生延迟信号；以及
写入信号发生电路，被配置成基于延迟信号来产生写入信号。
6.如权利要求5所述的半导体器件，其中，输入控制电路还包括：
算术控制信号发生电路，被配置成基于外部控制信号来产生算术控制信号；以及
地址发生电路，被配置成基于内部命令和延迟信号来从外部控制信号将地址解码以产生读取地址和写入地址，
其中，延迟信号发生电路被配置成基于内部命令和算术控制信号来产生延迟信号。
7.如权利要求5所述的半导体器件，其中，在第一单元阵列的读取操作被执行之后经过预定时间的时间点处，内部命令被使能以执行第二单元阵列的写入操作。
8.如权利要求5所述的半导体器件，其中，输入控制电路还包括地址发生电路，所述地址发生电路被配置成基于内部命令和延迟信号来将地址解码以产生读取地址和写入地址。
9.如权利要求8所述的半导体器件，
其中，如果内部命令被使能，则地址发生电路将地址解码以产生读取地址；以及
其中，如果延迟信号被使能，则地址发生电路将地址解码以产生写入地址。
10.如权利要求5所述的半导体器件，其中，延迟信号发生电路将内部命令延迟由算术控制信号设定的延迟时间以产生延迟信号。
11.如权利要求1所述的半导体器件，其中，输入控制电路基于外部控制信号来产生算术控制信号。
12.如权利要求11所述的半导体器件，其中，由算术电路执行的预定算术操作根据算术控制信号的逻辑电平组合来确定。
13.一种半导体器件，包括：
输入控制电路，被配置成基于外部控制信号来产生读取信号、读取地址、写入信号以及写入地址；
第一操作控制电路，被配置成控制第一单元阵列，使得储存在第一单元阵列中的第一读取数据基于读取信号和读取地址来输出；
算术电路，被配置成基于第一读取数据和第二读取数据来执行预定算术操作以产生第一写入数据和第二写入数据；以及
第二操作控制电路，被配置成控制第二单元阵列，使得第一写入数据和第二写入数据基于写入信号和写入地址来储存在第二单元阵列中。
14.如权利要求13所述的半导体器件，其中，第二读取数据从半导体器件来外部地提供。
15.如权利要求13所述的半导体器件，其中，外部控制信号包括命令和地址中的至少一种。
16.一种半导体器件，包括：
输入控制电路，被配置成基于外部控制信号和模式信号来产生第一读取信号、第一读取地址、第二读取信号、第二读取地址、第一写入信号、第一写入地址、第二写入信号以及第二写入地址；
算术电路，被配置成如果模式信号具有第一逻辑电平，则基于第一读取数据来执行预定算术操作以产生第一写入数据，以及被配置成如果模式信号具有第二逻辑电平，则基于第二读取数据来执行预定算术操作以产生第二写入数据；以及
第一操作控制电路，被配置成控制第一单元阵列，使得如果模式信号具有第一逻辑电平，则储存在第一单元阵列中的第一读取数据基于第一读取信号和第一读取地址来输出，以及被配置成控制第一单元阵列，使得如果模式信号具有第二逻辑电平，则第二写入数据基于第二写入信号和第二写入地址来储存至第一单元阵列中。
17.如权利要求16所述的半导体器件，其中，模式信号的逻辑电平由命令和地址中的至少一种来设置。
18.如权利要求16所述的半导体器件，
其中，当模式信号具有第一逻辑电平时，第一读取信号被使能以执行第一单元阵列的读取操作；以及
其中，当模式信号具有第一逻辑电平时，第一读取地址具有用于选择包括在储存第一读取数据的第一单元阵列中的单元的逻辑电平组合。
19.如权利要求16所述的半导体器件，
其中，当模式信号具有第二逻辑电平时，第二写入信号被使能以执行第一单元阵列的写入操作；以及
其中，当模式信号具有第二逻辑电平时，第二写入地址具有用于选择包括在用来储存第二写入数据的第一单元阵列中的单元的逻辑电平组合。
20.如权利要求16所述的半导体器件，还包括第二操作控制电路，所述第二操作控制电路被配置成控制第二单元阵列，使得如果模式信号具有第一逻辑电平，则第一写入数据基于第一写入信号和第一写入地址来储存在第二单元阵列中，以及被配置成控制第二单元阵列，使得如果模式信号具有第二逻辑电平，则储存在第二单元阵列中的第二读取数据基于第二读取信号和第二读取地址来输出。
21.如权利要求20所述的半导体器件，
其中，当模式信号具有第一逻辑电平时，第一写入信号被使能以执行第二单元阵列的写入操作；
其中，当模式信号具有第一逻辑电平时，第一写入地址具有用于选择包括在储存第一写入数据的第二单元阵列中的单元的逻辑电平组合；
其中，当模式信号具有第二逻辑电平时，第二读取信号被使能以执行第二单元阵列的读取操作；以及
其中，当模式信号具有第二逻辑电平时，第二读取地址具有用于选择包括在储存第二读取数据的第二单元阵列中的单元的逻辑电平组合。
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