CN107766173A - 半导体器件和半导体系统 - Google Patents

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金龙珠
李圣恩
李在善
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Abstract

可以提供一种半导体系统。该半导体系统可以包括第一半导体器件，其被配置为：输出传输命令和传输地址，输入并输出传输数据，以及当在读取操作中输入的传输数据中包括错误位时产生错误标志信号。该半导体系统可以包括第二半导体器件，其被配置为：当错误标志信号被使能时将传输地址存储在查找表电路中，以及当基于传输命令而执行读取操作时，比较传输地址和存储在查找表电路中的存储地址，并从查找表电路输出传输数据。

Description

半导体器件和半导体系统
相关申请的交叉引用
本申请要求于2016年8月16日向韩国知识产权局提交的申请号为10-2016-0103494的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
总体而言，本公开的实施例可以涉及半导体系统，并且，更具体地，涉及包括与执行错误校正操作相关的半导体器件的半导体系统。
背景技术
近来，为了提高半导体器件的工作速度，使用DDR2或DDR3发送信号，其中，在每个时钟周期中输入和输出(输入/输出)4位或8位数据。在数据的输入/输出速度增加的情况下，在数据传输过程期间发生错误的概率增加。因此，另外要求用于确保数据传输的可靠性的单独的器件和方法。
公开了一种方法，其中，在每次传输数据时产生能够检查错误发生的错误码，并用数据传送错误码，从而确保数据传输的可靠性。错误码包括：能够检测发生的错误的错误检测码(EDC)和能够在错误已经发生时自行校正的错误校正码(ECC)。
发明内容
在一个实施例中，可以提供一种半导体系统。所述半导体系统可以包括第一半导体器件，其被配置为：输出传输命令和传输地址，输入并输出传输数据，以及当在读取操作中输入的传输数据中包括错误位时，产生错误标志信号。半导体系统可以包括第二半导体器件，其被配置为：当错误标志信号被使能时将传输地址存储在查找表电路中，以及当基于传输命令来执行读取操作时，比较传输地址和存储在查找表电路中的存储地址，并且从查找表电路输出传输数据
在一个实施例中，可以提供一种半导体器件，所述半导体器件可以包括查找表电路，其被配置为：在读取操作中，当内部地址和存储在其中的存储地址相同时，产生具有第一逻辑电平的控制信号，基于所述控制信号来输出存储在其中的第一存储数据，以及基于错误标志信号来存储内部地址。所述半导体器件可以包括路径选择电路，其被配置为：当控制信号具有第一逻辑电平时将第一存储数据作为第一内部数据传送。所述半导体器件可以包括错误校正电路，其被配置为：通过校正第一内部数据的错误来输出第二内部数据，并且当第一内部数据的错误发生时产生错误标志信号。
在一个实施例中，可以提供一种半导体系统。所述半导体系统可以包括第一半导体器件，其被配置为：当执行读取操作时，基于通过比较主机地址和存储在查找表电路中的存储地址而产生的控制信号来输出传输命令和传输地址，基于所述控制信号，将传输数据或从查找表电路输出的存储数据作为内部数据传送，以及当内部数据包括错误位时，将主机地址存储在查找表电路中。所述半导体系统可以包括第二半导体器件，其被配置为：基于传输命令和传输地址来存储或输出传输数据。
在一个实施例中，可以提供一种半导体系统。所述半导体系统可以包括第一半导体器件，其被配置为：检测传输数据中的错误，并且产生传输地址。所述半导体系统可以包括第二半导体器件，其被配置为：从第一半导体器件接收传输地址，比较传输地址和存储在查找表电路中的存储地址，并根据比较从查找表电路或存储器核心电路输出传输数据。
附图说明
图1为示出了根据实施例的半导体系统的配置的示例表示的框图。
图2为示出了包括在图1所示的半导体系统中的查找表电路的示例表示的框图。
图3为示出了根据实施例的半导体系统的配置的示例表示的框图。
图4为示出了根据实施例的半导体系统的配置的示例表示的框图。
图5为示出了应用了图1至图4所示的半导体器件和半导体系统的电子系统的配置的示例表示的图。
图6是示出了应用了图1至图4所示的半导体器件和半导体系统的电子系统的配置的示例表示的图。
具体实施方式
在下文中，将参考附图而通过实施例的各个示例来描述半导体器件和半导体系统。
各个实施例可以涉及包括半导体器件的半导体系统，在读取操作中数据中包括错误位的情况下，该半导体器件将包括存储数据的位置的信息的地址存储在查找表电路中。
各个实施例可以涉及包括半导体器件的半导体系统，在用于存储器核心电路的读取操作或写入操作中数据包括错误位的情况下，该半导体器件根据地址而通过查找表电路来存储或输出数据。
根据一些实施例，在读取操作中数据包括错误位的情况下，查找表电路存储包括存储数据的位置的信息的地址，由此能够容易地管理不良地址。
此外，根据一些实施例，在用于存储器核心电路的读取操作或写入操作中数据包括错误位的情况下，根据地址而通过查找表电路来存储或输出数据，从而可以抑制数据中的错误的发生。
参见图1，根据实施例的半导体系统可以包括第一半导体器件11和第二半导体器件12。
第一半导体器件11可以输出传输命令TCMD、传输地址TADD和错误标志信号E_FLAG，并且可以输入和输出传输数据TD。传输命令TCMD可以由多个位来实现，并且具有与用于第二半导体器件12的读取操作和写入操作相对应的逻辑电平组合。传输地址TADD可以由多个位来实现，并且具有用于选择包括在第二半导体器件12中的存储器单元(未示出)的逻辑电平组合。传输命令TCMD和传输地址TADD可以通过相同的传输线来传送。第一半导体器件11可以在读取操作中输入有传输数据TD。第一半导体器件11可以在写入操作中输出传输数据TD。传输数据TD可以包括用于校正包括在传输数据TD中的错误位的奇偶校验位。第一半导体器件11可以是控制第二半导体器件12的控制器。第一半导体器件11可以包括错误校正电路111。错误校正电路111可以在读取操作中执行校正传输数据TD中的错误的错误校正操作。传输数据TD可以包括数据和奇偶校验位。奇偶校验位可以是用于校正数据中的错误的错误校正码(ECC)。错误校正电路111可以产生在读取操作中传输数据TD包括错误位的情况下被使能的错误标志信号E_FLAG。根据实施例，错误校正电路111可以产生在包括在传输数据TD中的错误位的数目超过错误校正范围的情况下被使能的错误标志信号E_FLAG。错误校正电路111可以产生在包括在传输数据TD中的错误位的数目等于或大于预定数目的情况下被使能的错误标志信号E_FLAG。在执行写入操作的情况下，错误校正电路111可以输入有来自主机(未示出)的数据并产生奇偶校验位，以及产生包括数据和奇偶校验位的传输数据TD。
第二半导体器件12可以包括命令地址输入电路121、查找表电路122、存储器核心电路123、路径选择电路124和数据输入/输出电路125。
命令地址输入电路121可以从传输命令TCMD和传输地址TADD中产生读取写入命令RWCMD和内部地址IADD。命令地址输入电路121可以通过将传输命令TCMD解码来产生读取写入命令RWCMD。读取写入命令RWCMD可以包括在读取操作中被使能的位和在写入操作中被使能的位。命令地址输入电路121可以通过缓冲传输地址TADD来产生内部地址IADD。
查找表电路122可以响应于读取写入命令RWCMD来比较内部地址IADD和存储在其中的存储地址SADD(参见图2)，并产生控制信号HIT。在内部地址IADD和存储地址SADD相同的情况下，查找表电路122可以产生具有第一逻辑电平的控制信号HIT。在内部地址IADD和存储地址SADD不相同的情况下，查找表电路122可以产生具有第二逻辑电平的控制信号HIT。查找表电路122可以存储多个存储地址SADD。在多个存储地址SADD存储在查找表电路122中的情况下，查找表电路122可以通过顺序地比较内部地址IADD和多个存储地址SADD来产生控制信号HIT。在读取操作中，控制信号HIT为第一逻辑电平的情况下，查找表电路122可以输出第一存储数据SD1。在读取操作中，控制信号HIT为第一逻辑电平的情况下，查找表电路122可以输出存储在与存储地址SADD相对应的位置处的第一存储数据SD1。在写入操作中，控制信号HIT为第一逻辑电平的情况下，查找表电路122可以存储第一存储数据SD1。在写入操作中，控制信号HIT为第一逻辑电平的情况下，查找表电路122可以将第一存储数据SD1存储在与存储地址SADD相对应的位置处。第一存储数据SD1可以包括数据和奇偶校验位。查找表电路122可以包括存储数据的存储区和存储奇偶校验位的存储区。查找表电路122可以响应于错误标志信号E_FLAG而存储内部地址IADD。在错误标志信号E_FLAG被使能的情况下，查找表电路122可以存储内部地址IADD。查找表电路122可以包括存储内部地址IADD的存储区。
存储器核心电路123可以响应于读取写入命令RWCMD、内部地址IADD和控制信号HIT而存储或输出第二存储数据SD2。在响应于读取写入命令RWCMD而执行读取操作并且控制信号HIT为第二逻辑电平的情况下，存储器核心电路123可以输出存储在与内部地址IADD相对应的位置处的第二存储数据SD2。在响应于读取写入命令RWCMD而执行读取操作并且控制信号HIT为第一逻辑电平的情况下，存储器核心电路123可以阻挡第二存储数据SD2的输出。在响应于读取写入命令RWCMD而执行写入操作并且控制信号HIT为第二逻辑电平的情况下，存储器核心电路123可以将第二存储数据SD2存储在与内部地址IADD相对应的位置处。在响应于读取写入命令RWCMD而执行写入操作并且控制信号HIT为第一逻辑电平的情况下，存储器核心电路123可以阻挡第二存储数据SD2的输入。第二存储数据SD2可以包括数据和奇偶校验位。存储器核心电路123可以包括存储数据的存储区和存储奇偶校验位的存储区。
路径选择电路124可以响应于控制信号HIT而将第一存储数据SD1或第二存储数据SD2作为内部数据ID传送。路径选择电路124可以响应于控制信号HIT而将内部数据ID作为第一存储数据SD1或第二存储数据SD2传送。在读取操作中控制信号HIT具有第一逻辑电平的情况下，路径选择电路124可以将第一存储数据SD1作为内部数据ID传送。在读取操作中控制信号HIT为第二逻辑电平的情况下，路径选择电路124可以将第二存储数据SD2作为内部数据ID传送。在写入操作中控制信号HIT具有第一逻辑电平的情况下，路径选择电路124可以将内部数据ID作为第一存储数据SD1传送。在写入操作中控制信号HIT为第二逻辑电平的情况下，路径选择电路124可以将内部数据ID作为第二存储数据SD2传送。
数据输入/输出电路125可以缓冲内部数据ID并且输出传输数据TD，或者缓冲传输数据TD并且输出内部数据ID。数据输入/输出电路125可以在读取操作中缓冲内部数据ID并且输出传输数据TD。数据输入/输出电路125可以在写入操作中缓冲传输数据TD并且输出内部数据ID。
参见图2，查找表电路122可以包括存储电路21和比较电路22。
存储电路21可以响应于读取写入命令RWCMD而输出存储地址SADD。在响应于读取写入命令RWCMD而执行读取操作的情况下，存储电路21可以响应于控制信号HIT而输出第一存储数据SD1。在读取操作中，控制信号HIT为第一逻辑电平的情况下，存储电路21可以输出存储在与存储地址SADD相对应的位置处的第一存储数据SD1。在响应于读取写入命令RWCMD而执行写入操作的情况下，存储电路21可以响应于控制信号HIT而存储第一存储数据SD1。在写入操作中，控制信号HIT为第一逻辑电平的情况下，存储电路21可以将第一存储数据SD1存储在与存储地址SADD相对应的位置处。第一存储数据SD1可以包括数据和奇偶校验位。存储电路21可以包括存储数据的存储区和存储奇偶校验位的存储区。存储电路21可以响应于错误标志信号E_FLAG而存储内部地址IADD。在错误标志信号E_FLAG被使能的情况下，存储电路21可以将内部地址IADD作为存储地址SADD存储。
比较电路22可以比较内部地址IADD和存储地址SADD并且产生控制信号HIT。在内部地址IADD和存储地址SADD相同的情况下，比较电路22可以产生具有第一逻辑电平的控制信号HIT。在内部地址IADD和存储地址SADD不相同的情况下，比较电路22可以产生具有第二逻辑电平的控制信号HIT。
将通过提供在根据实施例的半导体系统中从存储器核心电路123输出的第二存储数据SD2中出现错误位的情况的示例来进行描述。
第一半导体器件11可以输出与读取操作相对应的传输命令TCMD和传输地址TADD。第二半导体器件12可以从传输命令TCMD和传输地址TADD产生读取写入命令RWCMD和内部地址IADD。查找表电路122可以比较内部地址IADD和存储在其中的存储地址SADD，并且在内部地址IADD和存储地址SADD不相同的情况下产生第二逻辑电平的控制信号HIT。存储器核心电路123可以响应于第二逻辑电平的控制信号HIT而将与内部地址IADD相对应的存储器单元的数据和奇偶校验位作为第二存储数据SD2输出。路径选择电路124可以响应于第二逻辑电平的控制信号HIT而将第二存储数据SD2作为内部数据ID输出。数据输入/输出电路125可以将内部数据ID作为传输数据TD输出。第一半导体器件11可以通过错误校正电路111来执行校正传输数据TD的错误的错误校正操作。第一半导体器件11可以产生在传输数据TD中包括错误位的情况下被使能的错误标志信号E_FLAG。包括在第二半导体器件12中的查找表电路122可以在错误标志信号E_FLAG被使能的情况下存储内部地址IADD。
此后，在第二存储数据SD2中发生错误位的情况下，对应于传输地址TADD来执行读取或写入操作时，第二半导体器件12可以通过比较输入至第二半导体器件12的传输地址TADD和存储地址SADD来产生控制信号HIT，并且响应于控制信号HIT，可以将从查找表电路122输出的数据和奇偶校验位作为传输数据TD输出，或者将作为传输数据TD输入的数据和奇偶校验位存储在查找表电路122中。
从上述描述显而易见的是，在根据实施例的半导体系统中，在存储器核心电路123发生错误并且因而在内部数据ID中包括错误位的情况下，包括存储内部数据ID的位置的信息的内部地址IADD可以存储在查找表电路122中。在对存储在查找表电路122中的存储地址SADD执行读取操作或写入操作的情况下，可以通过查找表电路122来输出或存储数据，从而可以大体上抑制数据中的错误的发生。
参见图3，根据另一个实施例的半导体系统可以包括第一半导体器件31和第二半导体器件32。
第一半导体器件31可以输出传输命令TCMD和传输地址TADD，并且输入和输出传输数据TD。传输命令TCMD可以由多个位来实现，并且具有与用于第二半导体器件32的读取操作和写入操作相对应的逻辑电平组合。传输地址TADD可以由多个位来实现，并且具有用于选择包括在第二半导体器件32中的存储器单元(未示出)的逻辑电平组合。传输命令TCMD和传输地址TADD可以经由相同的传输线来传送。第一半导体器件31可以在读取操作中输入有传输数据TD。第一半导体器件31可以在写入操作中输出传输数据TD。传输数据TD可以包括用于校正包括在传输数据TD中的错误位的奇偶校验位。第一半导体器件31可以是控制第二半导体器件32的控制器。
第二半导体器件32可以包括命令地址输入电路321、查找表电路322、存储器核心电路323、路径选择电路324、错误校正电路325和数据输入/输出电路326。
命令地址输入电路321可以从传输命令TCMD和传输地址TADD产生读取写入命令RWCMD和内部地址IADD。命令地址输入电路321可以通过将传输命令TCMD解码来产生读取写入命令RWCMD。读取写入命令RWCMD可以包括在读取操作中被使能的位和在写入操作中被使能的位。命令地址输入电路321可以通过缓冲传输地址TADD来产生内部地址IADD。
查找表电路322可以响应于读取写入命令RWCMD而比较内部地址IADD和存储在其中的存储地址SADD(参见图2)，并且产生控制信号HIT。在内部地址IADD和存储地址SADD相同的情况下，查找表电路322可以产生具有第一逻辑电平的控制信号HIT。在内部地址IADD和存储地址SADD不相同的情况下，查找表电路322可以产生具有第二逻辑电平的控制信号HIT。查找表电路322可以存储多个存储地址SADD。在多个存储地址SADD存储在查找表电路322中的情况下，查找表电路322可以通过顺序地比较内部地址IADD和多个存储地址SADD来产生控制信号HIT。在读取操作中控制信号HIT为第一逻辑电平的情况下，查找表电路322可以输出第一存储数据SD1。在读取操作中，控制信号HIT为第一逻辑电平的情况下，查找表电路322可以输出存储在与存储地址SADD相对应的位置处的第一存储数据SD1。在写入操作中，在控制信号HIT为第一逻辑电平的情况下，查找表电路322可以存储第一存储数据SD1。在写入操作中，控制信号HIT为第一逻辑电平的情况下，查找表电路322可以将第一存储数据SD1存储在与存储地址SADD相对应的位置处。第一存储数据SD1可以包括数据和奇偶校验位。查找表电路322可以包括存储数据的存储区和存储奇偶校验位的存储区。查找表电路322可以响应于错误标志信号E_FLAG而存储内部地址IADD。在错误标志信号E_FLAG被使能的情况下，查找表电路322可以存储内部地址IADD。查找表电路322可以包括存储内部地址IADD的存储区。查找表电路322可以具有与图2所示的查找表电路122相同的配置。
存储器核心电路323可以响应于读取写入命令RWCMD、内部地址IADD和控制信号HIT而存储或输出第二存储数据SD2。在响应于读取写入命令RWCMD而执行读取操作并且控制信号HIT为第二逻辑电平的情况下，存储器核心电路323可以输出存储在与内部地址IADD相对应的位置处的第二存储数据SD2。在响应于读取写入命令RWCMD而执行读取操作并且控制信号HIT为第一逻辑电平的情况下，存储器核心电路323可以阻挡存储在与内部地址IADD相对应的位置处的第二存储数据SD2的输出。在响应于读取写入命令RWCMD而执行写入操作并且控制信号HIT为第二逻辑电平的情况下，存储器核心电路323可以将第二存储数据SD2存储在与内部地址IADD相对应的位置处。在响应于读取写入命令RWCMD而执行写入操作并且控制信号HIT为第一逻辑电平的情况下，存储器核心电路323可以阻挡将第二存储数据SD2输入至与内部地址IADD相对应的位置处。第二存储数据SD2可以包括数据和奇偶校验位。存储器核心电路323可以包括存储数据的存储区和存储奇偶校验位的存储区。
路径选择电路324可以响应于控制信号HIT而将第一存储数据SD1或第二存储数据SD2作为第一内部数据ID1传送。路径选择电路324可以响应于控制信号HIT而将第一内部数据ID1作为第一存储数据SD1或第二存储数据SD2传送。在读取操作中，控制信号HIT具有第一逻辑电平的情况下，路径选择电路324可以将第一存储数据SD1作为第一内部数据ID1传送。在读取操作中，控制信号HIT为第二逻辑电平的情况下，路径选择电路324可以将第二存储数据SD2作为第一内部数据ID1传送。在写入操作中，控制信号HIT具有第一逻辑电平的情况下，路径选择电路324可以将第一内部数据ID1作为第一存储数据SD1传送。在写入操作中，控制信号HIT为第二逻辑电平的情况下，路径选择电路324可以将第一内部数据ID1作为第二存储数据SD2传送。
错误校正电路325可以执行校正读取操作中第一内部数据ID1的错误并输出第二内部数据ID2的错误校正操作。第一内部数据ID1可以包括数据和奇偶校验位。奇偶校验位可以为用于校正数据中的错误的错误校正码(ECC)。错误校正电路325可以产生在读取操作中第一内部数据ID1中包括错误位的情况下被使能的错误标志信号E_FLAG。根据一个实施例，错误校正电路325可以产生在包括在第一内部数据ID1中的错误位的数目超过错误校正范围的情况下被使能的错误标志信号E_FLAG。错误校正电路325可以产生在包括在第一内部数据ID1中的错误位的数目等于或大于预定数目的情况下被使能的错误标志信号E_FLAG。在执行写入操作的情况下，错误校正电路325可以输入有来自数据输入/输出电路326的第二内部数据ID2并产生奇偶校验位，并且产生包括数据和奇偶校验位的第一内部数据ID1。
数据输入/输出电路326可以缓冲第二内部数据ID2并输出传输数据TD，或者缓冲传输数据TD并输出第二内部数据ID2。数据输入/输出电路326可以在读取操作中缓冲第二内部数据ID2并输出传输数据TD。数据输入/输出电路326可以在写入操作中缓冲传输数据TD并输出第二内部数据ID2。
从上述描述显而易见的是，在图3所示的半导体系统中，误差校正电路325包括在第二半导体器件32(其包括存储器核心电路323)中。因此，在第一内部数据ID1中包括错误位的情况下，第二半导体器件32可以将内部地址IADD和第一存储数据SD1内部存储在查找表电路322中。
参见图4，根据实施例的半导体系统可以包括第一半导体器件41和第二半导体器件42。
第一半导体器件41可以包括查找表电路411、路径选择电路412、错误校正电路413和命令地址输出电路414。
查找表电路411可以响应于主机命令HCMD而比较主机地址HADD和存储在其中的存储地址SADD(参见图2)，并且产生控制信号HIT。在主机地址HADD和存储地址SADD相同的情况下，查找表电路411可以产生具有第一逻辑电平的控制信号HIT。在主机地址HADD和存储地址SADD不相同的情况下，查找表电路411可以产生具有第二逻辑电平的控制信号HIT。查找表电路411可以存储多个存储地址SADD。在多个存储地址SADD存储在查找表电路411中的情况下，查找表电路411可以通过顺序地比较主机地址HADD和多个存储地址SADD来产生控制信号HIT。在读取操作中，控制信号HIT为第一逻辑电平的情况下，查找表电路411可以输出第一存储数据SD1。在读取操作中，控制信号HIT为第一逻辑电平的情况下，查找表电路411可以输出存储在与存储地址SADD相对应的位置处的第一存储数据SD1。在写入操作中，控制信号HIT为第一逻辑电平的情况下，查找表电路411可以存储第一存储数据SD1。在写入操作中，控制信号HIT为第一逻辑电平的情况下，查找表电路411可以将第一存储数据SD1存储在与存储地址SADD相对应的位置处。第一存储数据SD1可以包括数据和奇偶校验位。查找表电路411可以包括存储数据的存储区和存储奇偶校验位的存储区。查找表电路411可以响应于错误标志信号E_FLAG而存储主机地址HADD。在错误标志信号E_FLAG被使能的情况下，查找表电路411可以存储主机地址HADD。查找表电路411可以包括存储主机地址HADD的存储区。查找表电路411可以具有与图2所示的查找表电路122大体上相同的配置，除了其中输入和输出的信号之外。可以从主机设备(未示出)输入主机命令HCMD和主机地址HADD。
路径选择电路412可以响应于控制信号HIT而将第一存储数据SD1或传输数据TD作为内部数据ID传送。路径选择电路412可以响应于控制信号HIT而将内部数据ID作为第一存储数据SD1或传输数据TD传送。在读取操作中，控制信号HIT具有第一逻辑电平的情况下，路径选择电路412可以将第一存储数据SD1作为内部数据ID传送。在读取操作中，控制信号HIT为第二逻辑电平的情况下，路径选择电路412可以将传输数据TD作为内部数据ID传送。在写入操作中，控制信号HIT具有第一逻辑电平的情况下，路径选择电路412可以将内部数据ID作为第一存储数据SD1传送。在写入操作中，控制信号HIT为第二逻辑电平的情况下，路径选择电路412可以将内部数据ID作为传输数据TD传送。
错误校正电路413可以执行校正读取操作中内部数据ID的错误并输出主机数据HD的错误校正操作。内部数据ID可以包括数据和奇偶校验位。奇偶校验位可以是用于校正数据中的错误的错误校正码(ECC)。错误校正电路413可以产生在读取操作中内部数据ID中包括错误位的情况下被使能的错误标志信号E_FLAG。根据实施例，错误校正电路413可以产生在包括在内部数据ID中的错误位的数目超过错误校正范围的情况下被使能的错误标志信号E_FLAG。错误校正电路413可以产生在包括在内部数据ID中的错误位的数目等于或大于预定数目的情况下被使能的错误标志信号E_FLAG。在执行写入操作的情况下，错误校正电路413可以输入有来自主机设备的主机数据HD并产生奇偶校验位，并且产生包括数据和奇偶校验位的内部数据ID。
命令地址输出电路414可以响应于控制信号HIT而将主机命令HCMD和主机地址HADD作为传输命令TCMD和传输地址TADD输出。在控制信号HIT具有第一逻辑电平的情况下，命令地址输出电路414可以阻挡传输命令TCMD和传输地址TADD的输出。在控制信号HIT具有第二逻辑电平的情况下，命令地址输出电路414可以将主机命令HCMD和主机地址HADD作为传输命令TCMD和传输地址TADD输出。传输命令TCMD和传输地址TADD可以经由相同的传输线传输。
第二半导体器件42可以包括命令地址输入电路421、数据输入/输出电路422和存储器核心电路423。
命令地址输入电路421可以从传输命令TCMD和传输地址TADD产生读取写入命令RWCMD和内部地址IADD。命令地址输入电路421可以通过将传输命令TCMD解码来产生读取写入命令RWCMD。读取写入命令RWCMD可以包括在读取操作中被使能的位和在写入操作中被使能的位。命令地址输入电路421可以通过缓冲传输地址TADD来产生内部地址IADD。
数据输入/输出电路422可以缓冲第二存储数据SD2并且输出传输数据TD，或者缓冲传输数据TD并且输出第二存储数据SD2。数据输入/输出电路422可以在读取操作中缓冲第二存储数据SD2并且输出传输数据TD。数据输入/输出电路422可以在写入操作中缓冲传输数据TD并且输出第二存储数据SD2。
存储器核心电路423可以响应于读取写入命令RWCMD和内部地址IADD而存储或输出第二存储数据SD2。在响应于读取写入命令RWCMD而执行读取操作的情况下，存储器核心电路423可以输出存储在与内部地址IADD相对应的位置处的第二存储数据SD2。在响应于读取写入命令RWCMD而执行写入操作的情况下，存储器核心电路423可以将第二存储数据SD2存储在与内部地址IADD相对应的位置处。
如上述描述显而易见的是，在图4所示的半导体系统中，查找表电路411包括在第一半导体器件41中。因此，在存储器核心电路423中发生错误并且内部数据ID中包括错误位的情况下，可以将与错误位相对应的主机地址HADD存储在查找表电路411中。在对存储在查找表电路411中的存储地址SADD执行读取操作或写入操作的情况下，可以经由查找表电路411输出或存储数据，由此可以提高操作速度。
以上参照图1至图4描述的半导体器件可以应用于包括存储器系统、图形系统、计算系统或移动系统的电子系统。例如，参见图5，根据实施例的电子系统1000可以包括数据存储区1001、存储器控制器1002、缓冲存储器1003和输入/输出接口1004。
数据存储区1001存储从存储器控制器1002施加的数据，并且根据来自存储器控制器1002的控制信号读出存储的数据并将读出的数据输出至存储器控制器1002。数据存储区1001可以包括图1中所示的第二半导体器件12、图3所示的第二半导体器件32或者图4所示的第二半导体器件42。数据存储区1001可以包括即使电源被中断也不会丢失并连续地存储数据的非易失性存储器。可以将非易失性存储器实现为诸如或非(NOR)快闪存储器和与非(NAND)快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)或者磁性随机存取存储器(MRAM)。
存储器控制器1002将来自外部设备(主机)经由输入/输出接口1004所施加的命令解码，并且，根据解码结果，参照数据存储区1001和缓冲存储器1003来控制数据的输入/输出。存储器控制器1002可以包括图1所示的第一半导体器件11、图3所示的第一半导体器件31或者图4所示的第一半导体器件41。尽管存储器控制器1002在图5中被图示为一个块，但是应当注意的是，在存储器控制器1002中，可以独立地配置用于控制非易失性存储器的控制器和用于将缓冲存储器1003控制为易失性存储器的控制器。
缓冲存储器1003可以将要处理的数据(即，要从数据存储区1001输入和输出的数据)暂时地存储在存储器控制器1002中。缓冲存储器1003可以根据控制信号来存储从存储器控制器1002施加的数据。缓冲存储器1003读出存储的数据并且将读出的数据输出至存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如DRAM(动态随机存取存储器)、移动DRAM和SRAM(静态随机存取存储器)。
输入/输出接口1004提供存储器控制器1002和外部设备(主机)之间的物理连接，使得存储器控制器1002可以接收用于从外部设备输入/输出数据并与外部设备交换数据的控制信号。输入/输出接口1004可以包括诸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE的各种接口协议之一。
电子系统1000可以用作主机的辅助存储设备或外部存储设备。电子系统1000可以包括：固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型SD卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或者紧凑型闪存(CF)卡。
参见图6，根据实施例的电子系统2000可以包括：主机2001，存储器控制器2002和数据存储区2003。
主机2001可以将请求和数据传送至存储器控制器2002以访问数据存储区2003。存储器控制器2002可以响应于该请求而向数据存储区2003提供数据、数据选通信号、命令、地址和时钟，并且响应于此，数据存储区2003可以执行写入或读取操作。主机2001可以将数据发送至存储器控制器2002，以将数据存储在数据存储区2003中。此外，主机2001可以经由存储器控制器2002接收从数据存储区2003输出的数据。主机2001可以包括通过利用错误校正码(ECC)方案来校正数据中包括的错误的电路。
存储器控制器2002可以中继主机2001和数据存储区2003之间的通信。存储器控制器2002可以接收来自主机2002的请求和数据。为了控制数据存储区2003的操作，存储器控制器2002可以产生数据、数据选通信号、命令、地址和时钟，并且将它们提供给数据存储区2003。存储器控制器2002可以将从数据存储区2003输出的数据提供给主机2001。
数据存储区2003可以包括多个存储器。数据存储区2003可以接收来自存储器控制器2002的数据、数据选通信号、命令、地址和时钟，并且执行写入或读取操作。包括在数据存储区2003中的多个存储器中的每一个可以包括通过利用错误校正码(ECC)方案来校正包括在数据中的错误的电路。
根据实施例，包括在主机2001中的错误校正电路和包括在数据存储区2003的多个存储器中的错误校正电路可以实现为一起操作或者选择性地进行操作。根据实施例，主机2001和存储器控制器2002可以由相同的芯片来实现。根据实施例，存储器控制器2002和数据存储区2003可以由相同的芯片来实现。
尽管以上已经描述了各种实施例，但是本领域的技术人员将理解的是，所描述的实施例仅作为示例。因此，不应该基于所描述的实施例来限制本文所述的半导体器件和半导体系统。

Claims (20)

1.一种半导体系统，其包括：
第一半导体器件，其被配置为：输出传输命令和传输地址，输入并输出传输数据，以及在读取操作中输入的传输数据中包括错误位的情况下产生错误标志信号；以及
第二半导体器件，其被配置为：当错误标志信号被使能时，将传输地址存储在查找表电路中，以及当基于传输命令而执行读取操作时比较传输地址和存储在查找表电路中的存储地址，并从查找表电路输出传输数据。
2.根据权利要求1所述的半导体系统，其中，当传输地址和存储地址相同时，第二半导体器件从查找表电路输出传输数据。
3.根据权利要求1所述的半导体系统，其中，当传输地址和存储地址不同时，第二半导体器件从存储器核心电路输出传输数据。
4.根据权利要求1所述的半导体系统，其中，当基于传输命令执行写入操作并且传输地址和存储地址相同时，第二半导体器件将传输数据存储在查找表电路中。
5.根据权利要求1所述的半导体系统，其中，当基于传输命令执行写入操作并且传输地址和存储地址不相同时，第二半导体器件将传输数据存储在存储器核心电路中。
6.根据权利要求1所述的半导体系统，其中，当多个存储地址存储在查找表电路中时，第二半导体器件将传输地址与多个存储地址顺序地进行比较。
7.根据权利要求1所述的半导体系统，其中，第一半导体器件对传输数据执行错误校正操作，并且包括错误校正电路，当在传输数据中包括错误位时，错误校正电路产生错误标志信号。
8.根据权利要求1所述的半导体系统，其中，查找表电路包括:
存储电路，其配置为：基于从传输命令产生的读取写入命令来输出存储在其中的存储地址，当控制信号具有第一逻辑电平时，基于读取写入命令来存储或输出第一存储数据，以及当错误标志信号被使能时，存储从传输地址产生的内部地址；以及
比较电路，其被配置为：产生控制电路，控制电路在内部地址和存储地址相同时具有第一逻辑电平，而在内部地址和存储地址不同时具有第二逻辑电平。
9.根据权利要求8所述的半导体系统，其中，第二半导体器件包括：
命令地址输入电路，其被配置为：通过将传输命令解码来产生读取写入命令，并且通过缓冲传输地址来产生内部地址；
存储器核心电路，其被配置为：当控制信号具有第二逻辑电平时，基于读取写入命令和内部地址来存储或输出第二存储数据；
路径选择电路，其被配置为：当控制信号具有第一逻辑电平时，将内部数据作为第一存储数据传送或者将第一存储数据作为内部数据传送，而当控制信号具有第二逻辑电平时，将内部数据作为第二存储数据传送或者将第二存储数据作为内部数据传送；以及
数据输入/输出电路，其被配置为：在读取操作中通过缓冲内部数据来输出传输数据，并且在写入操作中通过缓冲传输数据来输出内部数据。
10.一种半导体器件，其包括:
查找表电路，其被配置为：当在读取操作中内部地址和其中存储的存储地址相同时，产生具有第一逻辑电平的控制信号，基于控制信号来输出存储在其中的第一存储数据，以及基于错误标志信号来存储内部地址；
路径选择电路，其被配置为：当控制信号具有第一逻辑电平时，将第一存储数据作为第一内部数据传送；以及
错误校正电路，其被配置为：通过校正第一内部数据的错误来输出第二内部数据，并且当第一内部数据的错误发生时产生错误标志信号。
11.根据权利要求10所述的半导体器件，其中，当控制信号具有第二逻辑电平时，路径选择电路将第二存储数据作为第一内部数据传送。
12.根据权利要求10所述的半导体器件，还包括：
存储器核心电路，其被配置为：当控制信号具有第二逻辑电平时，输出第二存储数据。
13.根据权利要求12所述的半导体器件，
其中，路径选择电路在写入操作中基于控制信号来将第一内部数据作为第一存储数据或第二存储数据传送，
其中，当控制信号具有第一逻辑电平时，查找表电路存储第一存储数据，以及
其中，当控制信号具有第二逻辑电平时，存储器核心电路存储第二存储数据。
14.根据权利要求10所述的半导体器件，其中，查找表电路包括：
存储电路，其被配置为：在读取操作或写入操作中输出存储在其中的存储地址，在控制信号具有第一逻辑电平的情况下存储或输出第一存储数据，以及在错误标志信号被使能的情况下存储内部地址；以及
比较电路，其被配置为：产生控制电路，控制电路在内部地址和存储地址相同的情况下具有第一逻辑电平，而在内部地址和存储地址不同的情况下具有第二逻辑电平。
15.一种半导体系统，其包括：
第一半导体器件，其被配置为：当执行读取操作时，基于通过比较主机地址和存储在查找表电路中的存储地址而产生的控制信号来输出传输命令和传输地址，基于控制信号，将传输数据或从查找表电路输出的存储数据作为内部数据传送，以及当内部数据包括错误位时，将主机地址存储在查找表电路中；以及
第二半导体器件，其被配置为：基于传输命令和传输地址来存储或输出传输数据。
16.根据权利要求15所述的半导体系统，其中，当主机地址和存储地址相同时，第一半导体器件从查找表电路输出存储数据，并且将存储数据作为内部数据传送。
17.根据权利要求15所述的半导体系统，其中，当主机地址和存储地址不同时，第一半导体器件将传输数据作为内部数据传送。
18.根据权利要求15所述的半导体系统，其中，当执行写入操作时，第一半导体器件基于控制信号将内部数据作为存储数据传送，或者将内部数据作为传输数据输出。
19.根据权利要求15所述的半导体系统，其中，查找表电路包括：
存储电路，其被配置为：基于主机命令来输出存储在其中的存储地址，当控制信号具有第一逻辑电平时，基于主机命令来存储或输出存储数据，以及当错误标志信号被使能时存储主机地址；以及
比较电路，其被配置为：产生控制电路，控制电路在主机地址和存储地址相同时具有第一逻辑电平，而在主机地址和存储地址不同时具有第二逻辑电平。
20.根据权利要求19所述的半导体系统，其中，第一半导体器件包括：
路径选择电路，其被配置为：当控制信号具有第一逻辑电平时，将内部数据作为存储数据传送或者将存储数据作为内部数据传送，而当控制信号具有第二逻辑电平时，将内部数据作为传输数据传送或者将传输数据作为内部数据传送；
错误校正电路，其被配置为：通过校正内部数据的错误来输出主机数据，并且当内部数据中包括错误位时产生错误标志信号；以及
命令地址输出电路，其被配置为：当控制信号为第二逻辑电平时，将主机命令和主机地址作为传输命令和传输地址输出。
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