CN110390974A - 半导体器件 - Google Patents

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Abstract

半导体器件包括列操作控制电路和存储体列地址发生电路。列操作控制电路在第一模式下响应于合成控制脉冲而从第一存储体选择信号和第二存储体选择信号来产生第一存储体地址控制信号和第二存储体地址控制信号以及第一存储体控制脉冲和第二存储体控制脉冲，使得第一存储体中的数据和第二存储体中的数据被同时输出。存储体列地址发生电路响应于第一存储体地址控制信号和第二存储体地址控制信号来从列地址产生第一存储体列地址和第二存储体列地址，以用于选择第一存储体和第二存储体。

Description

半导体器件
相关申请的交叉引用
本申请要求2018年4月23日提交的第10-2018-0047009号韩国申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的实施例涉及执行列操作的半导体器件。
背景技术
通常，半导体器件，例如动态随机存取存储(DRAM)器件，可以包括具有按地址选择的单元阵列的多个存储体组。每个存储体组可以被实现为包括多个存储体。半导体器件可以执行列操作，该列操作选择多个存储体组中的任意一个，并经由输入/输出(I/O)线来输出储存在选中的存储体组中所包括的单元阵列中的数据。
发明内容
根据本教导的一个实施例，一种半导体器件包括列操作控制电路和存储体列地址发生电路。所述列操作控制电路被配置为：在第一模式下响应于合成控制脉冲而从第一存储体选择信号和第二存储体选择信号来产生第一存储体地址控制信号和第二存储体地址控制信号以及第一存储体控制脉冲和第二存储体控制脉冲，使得第一存储体中的数据和第二存储体中的数据被同时输出。所述存储体列地址发生电路被配置为：响应于所述第一存储体地址控制信号和第二存储体地址控制信号来从列地址产生第一存储体列地址和第二存储体列地址，以用于选择所述第一存储体和第二存储体。
根据本教导的另一实施例，一种半导体器件包括列操作控制电路和存储体列地址发生电路。所述列操作控制电路被配置为响应于合成控制脉冲而从第一存储体选择信号来产生第一存储体地址控制信号和存储体控制脉冲，使得在数据被输入到第一存储体之后数据被输入到第二存储体。所述列操作控制电路还被配置为响应于内部合成控制脉冲而从第二存储体选择信号来产生第二存储体地址控制信号和内部存储体控制脉冲。所述存储体列地址发生电路被配置为响应于所述第一存储体地址控制信号和第二存储体地址控制信号来从列地址产生第一存储体列地址和第二存储体列地址，以用于选择所述第一存储体和第二存储体。
根据本教导的附加实施例，一种半导体器件包括合成控制脉冲发生电路和列操作控制电路。所述合成控制脉冲发生电路被配置为同步于读取命令脉冲而产生合成控制脉冲，其中，所述读取命令脉冲通过将外部控制信号解码而被建立以激活第一模式。所述合成控制脉冲发生电路还被配置为同步于写入命令脉冲而产生所述合成控制脉冲和内部合成控制脉冲，其中，所述写入命令脉冲通过将所述外部控制信号解码而被建立以激活第二模式。所述列操作控制电路被配置为在所述第一模式下响应于所述合成控制脉冲而从第一存储体选择信号和第二存储体选择信号来产生第一存储体地址控制信号和第二存储体地址控制信号以及第一存储体控制脉冲和第二存储体控制脉冲，使得第一存储体中的数据和第二存储体中的数据被同时输出。
附图说明
图1示出了根据本公开的一个实施例说明半导体器件的配置的框图。
图2示出了说明在图1的半导体器件中使用的、用于产生命令脉冲和地址的外部控制信号的各种逻辑电平组合的表。
图3示出了说明包括在图1的半导体器件中的列控制脉冲发生电路的配置的框图。
图4示出了说明包括在图1的半导体器件中的控制脉冲合成电路的电路图。
图5示出了说明包括在图1的半导体器件中的列操作控制电路的配置的框图。
图6示出了说明包括在图5的列操作控制电路中的第一列操作控制电路的电路图。
图7示出了说明包括在图5的列操作控制电路中的第二列操作控制电路的电路图。
图8示出了说明包括在图5的列操作控制电路中的第三列操作控制电路的电路图。
图9示出了说明包括在图5的列操作控制电路中的第四列操作控制电路的电路图。
图10示出了说明包括在图1的半导体器件中的存储体列地址发生电路的配置的框图。
图11示出了说明包括在图1的半导体器件中的列输入/输出(I/O)脉冲合成电路的电路图。
图12和图13示出了说明图1的半导体器件的操作的时序图。
图14示出了说明采用图1所示的半导体器件的电子系统的配置的框图。
具体实施方式
下面参考附图描述本公开的各种实施例。这里描述的实施例仅用于说明性目的，并不旨在限制本公开的范围。
如图1所示，根据一个实施例的半导体器件100可以包括命令脉冲发生电路1、存储体地址发生电路2、合成控制脉冲发生电路3、存储体选择信号发生电路4、列操作控制电路5、存储体列地址发生电路6、列输入/输出(I/O)脉冲合成电路7和数据I/O控制电路8。
命令脉冲发生电路1可以响应于第一至第L外部控制信号CA<1:L>、内部时钟信号ICLK和反相内部时钟信号ICLKB，来产生读取命令脉冲ERD和写入命令脉冲EWT。第一至第L外部控制信号CA<1:L>可以包括由外部设备提供的命令和地址。内部时钟信号ICLK可以同步于由该外部设备或另一外部设备提供的时钟信号(未示出)的上升沿来跳变(toggled)。反相内部时钟信号ICLKB可以同步于时钟信号(未示出)的下降沿来跳变。在不同的实施例中，第一至第L外部控制信号CA<1:L>中包括的比特位的数量“L”可以是不同的。
命令脉冲发生电路1可以同步于内部时钟信号ICLK或反相内部时钟信号ICLKB将第一至第L外部控制信号CA<1:L>解码，以产生用于执行读取操作的读取命令脉冲ERD。在一个实施例中，命令脉冲发生电路1同步于内部时钟信号ICLK将第一至第L外部控制信号CA<1:L>解码，以产生用于执行读取操作的读取命令脉冲ERD。针对读取操作而产生读取命令脉冲ERD的时间点，可以被确定为具有第一预定逻辑电平组合的第一至第L外部控制信号CA<1:L>同步于内部时钟信号ICLK的上升沿而被输入到命令脉冲发生电路1的时间点。在其它一些实施例中，读取命令脉冲ERD可以同步于反相内部时钟信号ICLKB而被产生。
命令脉冲发生电路1可以同步于内部时钟信号ICLK或反相内部时钟信号ICLKB将第一至第L外部控制信号CA<1:L>解码，以产生用于执行写入操作的写入命令脉冲EWT。在一个实施例中，命令脉冲发生电路1同步于内部时钟信号ICLK将第一至第L外部控制信号CA<1:L>解码，以产生用于执行写入操作的写入命令脉冲EWT。针对写入操作而产生写入命令脉冲EWT的时间点，可以被确定为具有第二预定逻辑电平组合的第一至第L外部控制信号CA<1:L>同步于内部时钟信号ICLK的上升沿而被输入到命令脉冲发生电路1的时间点。在其他一些实施例中，写入命令脉冲EWT可以同步于反相内部时钟信号ICLKB而被产生。
存储体地址发生电路2可以响应于第一至第L外部控制信号CA<1:L>、内部时钟信号ICLK和反相内部时钟信号ICLKB，来产生第一至第四存储体地址IBA<1:4>和列地址CADD。存储体地址发生电路2可以同步于内部时钟信号ICLK或反相内部时钟信号ICLKB将第一至第L外部控制信号CA<1:L>解码，以产生第一至第四存储体地址IBA<1:4>和列地址CADD。第一至第四存储体地址IBA<1:4>的逻辑电平组合可以被确定为同步于内部时钟信号ICLK的上升沿或反相内部时钟信号ICLKB的上升沿而被输入到存储体地址发生电路2的第一至第L外部控制信号CA<1:L>中的一些信号的逻辑电平组合。列地址CADD中所包含的比特位的逻辑电平组合可以被确定为同步于内部时钟信号ICLK的上升沿或反相内部时钟信号ICLKB的上升沿而被输入到存储体地址发生电路2的第一至第L外部控制信号CA<1:L>中的其他一些信号的逻辑电平组合。在不同的实施例中，列地址CADD中所包含的比特位的数量可以是不同的。
合成控制脉冲发生电路3可以响应于读取命令脉冲ERD和写入命令脉冲EWT，来产生合成控制脉冲AYP_SUM和内部合成控制脉冲IAYP_SUM。如果读取命令脉冲ERD或写入命令脉冲EWT出现，则合成控制脉冲发生电路3可以产生合成控制脉冲AYP_SUM和内部合成控制脉冲IAYP_SUM。合成控制脉冲发生电路3可以包括列控制脉冲发生电路31和控制脉冲合成电路32。
列控制脉冲发生电路31可以响应于读取命令脉冲ERD和写入命令脉冲EWT来产生读取列控制脉冲RDAYP、内部读取列控制脉冲IRDAYP、写入列控制脉冲WTAYP和内部写入列控制脉冲IWTAYP。
列控制脉冲发生电路31可以响应于读取命令脉冲ERD来产生读取列控制脉冲RDAYP和内部读取列控制脉冲IRDAYP。列控制脉冲发生电路31可以在从读取命令脉冲ERD被建立的时间点起经过第一预定时间段(也简单地称为“时段”)之后依次地产生读取列控制脉冲RDAYP和内部读取列控制脉冲IRDAYP。列控制脉冲发生电路31可以将读取命令脉冲ERD移位第一预定时段以产生读取列控制脉冲RDAYP。读取命令脉冲ERD被移位的第一预定时段可以根据读取延时来设置。在不同的实施例中，读取命令脉冲ERD被移位的第一预定时段可以是不同的。列控制脉冲发生电路31可以将读取列控制脉冲RDAYP移位第二预定时段以产生内部读取列控制脉冲IRDAYP。读取列控制脉冲RDAYP被移位的第二预定时段可以是根据突发长度而被设置以执行列操作的时段。在不同的实施例中，读取列控制脉冲RDAYP被移位的第二预定时段可以是不同的。
如本文关于参数所使用的“预定”一词，例如预定时段，意指在过程或算法中使用该参数之前该参数的值是已确定的。对于一些实施例，参数的值在过程或算法开始之前被确定。在其他实施例中，参数的值在过程或算法期间参数还未在过程或算法中使用之前被确定。
列控制脉冲发生电路31可以响应于写入命令脉冲EWT来产生写入列控制脉冲WTAYP和内部写入列控制脉冲IWTAYP。列控制脉冲发生电路31可以在从写入命令脉冲EWT被建立的时间点起经过第三预定时段之后依次地产生写入列控制脉冲WTAYP和内部写入列控制脉冲IWTAYP。列控制脉冲发生电路31可以将写入命令脉冲EWT移位第三预定时段以产生写入列控制脉冲WTAYP。写入命令脉冲EWT被移位的第三预定时段可以根据写入延时来设置。在不同的实施例中，写入命令脉冲EWT被移位的第三预定时段可以是不同的。列控制脉冲发生电路31可以将写入列控制脉冲WTAYP移位第四预定时段以产生内部写入列控制脉冲IWTAYP。写入列控制脉冲WTAYP被移位的第四预定时段可以是根据突发长度而被设置以执行列操作的时段。在不同的实施例中，写入列控制脉冲WTAYP被移位的第四预定时段可以是不同的。
控制脉冲合成电路32可以响应于读取列控制脉冲RDAYP、内部读取列控制脉冲IRDAYP、写入列控制脉冲WTAYP和内部写入列控制脉冲IWTAYP来产生合成控制脉冲AYP_SUM和内部合成控制脉冲IAYP_SUM。如果读取列控制脉冲RDAYP或写入列控制脉冲WTAYP被建立，则控制脉冲合成电路32可以产生合成控制脉冲AYP_SUM。如果内部读取列控制脉冲IRDAYP或内部写入列控制脉冲IWTAYP被建立，则控制脉冲合成电路32可以产生内部合成控制脉冲IAYP_SUM。
存储体选择信号发生电路4可以响应于读取命令脉冲ERD和写入命令脉冲EWT，从第一至第四存储体地址IBA<1:4>来产生第一至第四存储体选择信号BG<1:4>。如果读取命令脉冲ERD或写入命令脉冲EWT被建立，则存储体选择信号发生电路4可以将第一至第四存储体地址IBA<1:4>解码以产生第一至第四存储体选择信号BG<1:4>。在不同的实施例中，针对第一至第四存储体地址IBA<1:4>的各种逻辑电平组合中的每一个，在第一至第四存储体选择信号BG<1:4>之中被使能的信号可以是不同的。
列操作控制电路5可以响应于合成控制脉冲AYP_SUM、内部合成控制脉冲IAYP_SUM、第一至第四存储体选择信号BG<1:4>、模式信号8B_MB、模式写入信号8B_WRB和模式读取信号8B_RDB，来产生第一至第四存储体地址控制信号CADDL_BG<1:4>、第一至第四存储体控制脉冲AYP_BG<1:4>以及第一至第四内部存储体控制脉冲IAYP_BG<1:4>。模式信号8B_MB可以在八存储体模式下被使能为具有逻辑“低”电平。四存储体模式、八存储体模式和十六存储体模式可以由双数据速率(例如，第五代DDR5)存储器件提供。四存储体模式可以称为存储体组模式。存储体组可以包括多个存储体。例如，每个存储体组可以包括四个存储体。在四存储体模式下，一个存储体组中包含的一个存储体的列操作可以通过一个命令来执行。在八存储体模式下，分别被包括在两个独立的存储体组中的两个存储体的列操作可以通过一个命令来依次执行。在十六存储体模式下，分别被包括在四个独立的存储体组中的四个存储体的列操作可以通过一个命令来依次执行。八存储体模式可以包括八存储体读取模式和八存储体写入模式。模式写入信号8B_WRB可以在八存储体写入模式下被使能为具有逻辑“低”电平，使得数据通过一个写入命令被输入到包括在两个独立的存储体组中的两个存储体。模式读取信号8B_RDB可以在八存储体读取模式下被使能为具有逻辑“低”电平，使得包括在两个独立的存储体组中的两个存储体中所储存的数据通过一个读取命令被输出。当使能时，模式信号8B_MB的逻辑电平、模式写入信号8B_WRB的逻辑电平和模式读取信号8B_RDB的逻辑电平可以在不同的实施例中是不同的。
如果半导体器件100不在八存储体模式，列操作控制电路5可以同步于合成控制脉冲AYP_SUM来锁存第一至第四存储体选择信号BG<1:4>，以产生第一至第四存储体地址控制信号CADDL_BG<1:4>和第一至第四存储体控制脉冲AYP_BG<1:4>。如果半导体器件100不在八存储体模式，列操作控制电路5可以同步于内部合成控制脉冲IAYP_SUM来锁存第一至第四存储体选择信号BG<1:4>，以产生第一至第四内部存储体控制脉冲IAYP_BG<1:4>。
如果半导体器件100处于八存储体读取模式，列操作控制电路5可以同步于合成控制脉冲AYP_SUM来锁存第一至第四存储体选择信号BG<1:4>，以产生第一至第四存储体地址控制信号CADDL_BG<1:4>和第一至第四存储体控制脉冲AYP_BG<1:4>。
在八存储体写入模式下，列操作控制电路5可以同步于合成控制脉冲AYP_SUM来锁存第一和第二存储体选择信号BG<1:2>，以产生第一和第二存储体地址控制信号CADDL_BG<1:2>以及第一和第二存储体控制脉冲AYP_BG<1:2>。在八存储体写入模式下同步于合成控制脉冲AYP_SUM而被列操作控制电路5锁存的信号可以从第一至第四存储体选择信号BG<1:4>中选择从而根据实施例而不同。在八存储体写入模式下，列操作控制电路5可以同步于内部合成控制脉冲IAYP_SUM来锁存第三和第四存储体选择信号BG<3:4>，以产生第三和第四内部存储体控制脉冲IAYP_BG<3:4>。在八存储体写入模式下同步于内部合成控制脉冲IAYP_SUM而被列操作控制电路5锁存的信号可以从第一至第四存储体选择信号BG<1:4>中选择从而根据实施例而不同。
存储体列地址发生电路6可以响应于第一至第四存储体地址控制信号CADDL_BG<1:4>，从列地址CADD来产生第一至第四存储体列地址BYADD_BG<1:4>。如果第一存储体地址控制信号CADDL_BG<1>被使能，则存储体列地址发生电路6可以锁存列地址CADD，以将被锁存的列地址输出为第一存储体列地址BYADD_BG<1>。根据实施例，第一存储体地址控制信号CADDL_BG<1>可以被使能为具有逻辑“高”电平或逻辑“低”电平。第一存储体列地址BYADD_BG<1>可以包含与列地址CADD相同的比特位。如果第二存储体地址控制信号CADDL_BG<2>被使能，则存储体列地址发生电路6可以锁存列地址CADD，以将被锁存的列地址输出为第二存储体列地址BYADD_BG<2>。根据实施例，第二存储体地址控制信号CADDL_BG<2>可以被使能为具有逻辑“高”电平或逻辑“低”电平。第二存储体列地址BYADD_BG<2>可以包含与列地址CADD相同的比特位。如果第三存储体地址控制信号CADDL_BG<3>被使能，则存储体列地址发生电路6可以锁存列地址CADD，以将被锁存的列地址输出为第三存储体列地址BYADD_BG<3>。根据实施例，第三存储体地址控制信号CADDL_BG<3>可以被使能为具有逻辑“高”电平或逻辑“低”电平。第三存储体列地址BYADD_BG<3>可以包含与列地址CADD相同的比特位。如果第四存储体地址控制信号CADDL_BG<4>被使能，则存储体列地址发生电路6可以锁存列地址CADD，以将被锁存的列地址输出为第四存储体列地址BYADD_BG<4>。根据实施例，第四存储体地址控制信号CADDL_BG<4>可以被使能为具有逻辑“高”电平或逻辑“低”电平。第四存储体列地址BYADD_BG<4>可以包含与列地址CADD相同的比特位。
列I/O脉冲合成电路7可以响应于第一至第四存储体控制脉冲AYP_BG<1:4>和第一至第四内部存储体控制脉冲IAYP_BG<1:4>，来产生第一至第四存储体合成控制脉冲AYPSUM_BG<1:4>。如果第一存储体控制脉冲AYP_BG<1>或第一内部存储体控制脉冲IAYP_BG<1>被建立，则列I/O脉冲合成电路7可以产生第一存储体合成控制脉冲AYPSUM_BG<1>。如果第二存储体控制脉冲AYP_BG<2>或第二内部存储体控制脉冲IAYP_BG<2>被建立，则列I/O脉冲合成电路7可以产生第二存储体合成控制脉冲AYPSUM_BG<2>。如果第三存储体控制脉冲AYP_BG<3>或第三内部存储体控制脉冲IAYP_BG<3>被建立，则列I/O脉冲合成电路7可以产生第三存储体合成控制脉冲AYPSUM_BG<3>。如果第四存储体控制脉冲AYP_BG<4>或第四内部存储体控制脉冲IAYP_BG<4>被建立，则列I/O脉冲合成电路7可以产生第四存储体合成控制脉冲AYPSUM_BG<4>。
数据I/O控制电路8可以响应于第一至第四存储体列地址BYADD_BG<1:4>和第一至第四存储体合成控制脉冲AYPSUM_BG<1:4>，来控制半导体器件100的数据I/O操作。如果第一存储体合成控制脉冲AYPSUM_BG<1>被建立，则数据I/O控制电路8可以执行通过第一存储体列地址BYADD_BG<1>而选中的存储体的列操作。例如，如果在半导体器件100中包括第一至第四存储体组，并且包括在第一存储体组中的存储体通过第一存储体列地址BYADD_BG<1>被选中，则与根据突发长度而设置的比特位数量相同的数量的数据可以被依次地输入包括在第一存储体组中的选中的存储体或者可以被依次地从包括在第一存储体组中的选中的存储体输出。如果第二存储体合成控制脉冲AYPSUM_BG<2>被建立，则数据I/O控制电路8可以执行通过第二存储体列地址BYADD_BG<2>而选中的存储体的列操作。例如，如果在半导体器件100中包括第一至第四存储体组，并且包括在第二存储体组中的存储体通过第二存储体列地址BYADD_BG<2>被选中，则与根据突发长度而设置的比特位数量相同的数量的数据可以被依次地输入包括在第二存储体组中的选中的存储体或者可以被依次地从包括在第二存储体组中的选中的存储体输出。如果第三存储体合成控制脉冲AYPSUM_BG<3>被建立，则数据I/O控制电路8可以执行通过第三存储体列地址BYADD_BG<3>而选中的存储体的列操作。例如，如果半导体器件100中包括第一至第四存储体组，并且包括在第三存储体组中的存储体通过第三存储体列地址BYADD_BG<3>被选中，则与根据突发长度而设置的比特位数量相同的数量的数据可以被依次地输入包括在第三存储体组中的选中的存储体或者可以被依次地从包括在第三存储体组中的选中的存储体输出。如果第四存储体合成控制脉冲AYPSUM_BG<4>被建立，则数据I/O控制电路8可以执行通过第四存储体列地址BYADD_BG<4>而选中的存储体的列操作。例如，如果半导体器件100中包括第一至第四存储体组，并且包括在第四存储体组中的存储体通过第四存储体列地址BYADD_BG<4>被选中，则与根据突发长度而设置的比特位数量相同的数量的数据可以被依次地输入包括在第四存储体组中的选中的存储体或者可以被依次地从包括在第四存储体组中的选中的存储体输出。
参考图2，列出了根据第一至第四外部控制信号CA<1:4>的逻辑电平组合而产生的命令脉冲和地址。如果第一至第四外部控制信号CA<1:4>被设置为同步于内部时钟信号ICLK的上升沿而具有逻辑电平组合“A”，则用于执行写入操作的命令脉冲可以产生。对于第一至第四外部控制信号CA<1:4>，逻辑电平组合“A”意指第一外部控制信号CA<1>具有逻辑“低(L)”电平以及第二和第三外部控制信号CA<2:3>具有逻辑“高(H)”电平。在这种情况下，第四外部控制信号CA<4>可以是不相关的，如图2中所示的第四外部控制信号CA<4>被叉掉了。在产生用于写入操作的命令脉冲之后，同步于内部时钟信号ICLK的下降沿而被输入到半导体器件100的第一至第四外部控制信号CA<1:4>可以被产生为第一至第四存储体地址IBA<1:4>，以用于写入操作。
如果第一至第四外部控制信号CA<1:4>被设置为同步于内部时钟信号ICLK的上升沿而具有逻辑电平组合“B”，则用于执行读取操作的命令脉冲可以产生。在第一至第四外部控制信号CA<1:4>中，逻辑电平组合“B”意指第一外部控制信号CA<1>具有逻辑“高(H)”电平以及第二外部控制信号CA<2>具有逻辑“低(L)”电平。在这种情况下，第三和第四外部控制信号CA<3:4>可以是不相关的，如图2中所示的第三和第四外部控制信号CA<3:4>被叉掉了。在产生用于读取操作的命令脉冲之后，同步于内部时钟信号ICLK的下降沿而被输入到半导体器件100的第一至第四外部控制信号CA<1:4>可以被产生为第一至第四存储体地址IBA<1:4>，以用于读取操作。
参考图3，列控制脉冲发生电路31可以包括读取列控制脉冲发生器311、内部读取列控制脉冲发生器312、写入列控制脉冲发生器313和内部写入列控制脉冲发生器314。
读取列控制脉冲发生器311可以将读取命令脉冲ERD移位第一预定时段，以产生读取列控制脉冲RDAYP。读取列控制脉冲发生器311可以被配置为将读取命令脉冲ERD移位第一预定时段，所述第一预定时段根据读取延时来设置。内部读取列控制脉冲发生器312可以将读取列控制脉冲RDAYP移位第二预定时段以产生内部读取列控制脉冲IRDAYP。内部读取列控制脉冲发生器312可以被配置为将读取列控制脉冲RDAYP移位第二预定时段，所述第二预定时段根据读取操作期间的突发长度来设置以执行列操作。
写入列控制脉冲发生器313可以将写入命令脉冲EWT移位第三预定时段，以产生写入列控制脉冲WTAYP。写入列控制脉冲发生器313可以被配置为将写入命令脉冲EWT移位第三预定时段，所述第三预定时段根据写入延时来设置。内部写入列控制脉冲发生器314可以将写入列控制脉冲WTAYP移位第四预定时段，以产生内部写入列控制脉冲IWTAYP。内部写入列控制脉冲发生器314可以被配置为将写入列控制脉冲WTAYP移位第四预定时段，所述第四预定时段根据写入操作期间的突发长度来设置，以执行列操作。根据实施例，可以利用移位寄存器或延迟电路来实现读取列控制脉冲发生器311、内部读取列控制脉冲发生器312、写入列控制脉冲发生器313和内部写入列控制脉冲发生器314。
参考图4，控制脉冲合成电路32可以包括或非(NOR)门NOR31和NOR32以及反相器IV31和IV32。或非门NOR31和反相器IV31可以对读取列控制脉冲RDAYP和写入列控制脉冲WTAYP执行逻辑或运算，以产生合成控制脉冲AYP_SUM。如果读取列控制脉冲RDAYP或写入列控制脉冲WTAYP被建立，则合成控制脉冲AYP_SUM可以产生。或非门NOR32和反相器IV32可以执行内部读取列控制脉冲IRDAYP和内部写入列控制脉冲IWTAYP的逻辑或运算，以产生内部合成控制脉冲IAYP_SUM。如果内部读取列控制脉冲IRDAYP或内部写入列控制脉冲IWTAYP被建立，则内部合成控制脉冲IAYP_SUM可以产生。
参考图5，列操作控制电路5可以包括第一列操作控制电路51、第二列操作控制电路53、第三列操作控制电路55和第四列操作控制电路57。
第一列操作控制电路51可以响应于合成控制脉冲AYP_SUM、内部合成控制脉冲IAYP_SUM、第一存储体选择信号BG<1>和模式信号8B_MB，来产生第一存储体地址控制信号CADDL_BG<1>、第一存储体控制脉冲AYP_BG<1>以及第一内部存储体控制脉冲IAYP_BG<1>。第一列操作控制电路51可以从同步于合成控制脉冲AYP_SUM而被锁存的第一存储体选择信号BG<1>来产生第一存储体地址控制信号CADDL_BG<1>和第一存储体控制脉冲AYP_BG<1>。第一列操作控制电路51可以接收模式信号8B_MB(如果半导体器件100不在八存储体模式则该模式信号8B_MB被禁止)并且可以从同步于内部合成控制脉冲IAYP_SUM而被锁存的第一存储体选择信号BG<1>来产生第一内部存储体控制脉冲IAYP_BG<1>。第一列操作控制电路51可以接收在八存储体模式下被使能的模式信号8B_MB，并且可以中断第一内部存储体控制脉冲IAYP_BG<1>的建立。
第二列操作控制电路53可以响应于合成控制脉冲AYP_SUM、内部合成控制脉冲IAYP_SUM、第二存储体选择信号BG<2>和模式信号8B_MB，来产生第二存储体地址控制信号CADDL_BG<2>、第二存储体控制脉冲AYP_BG<2>以及第二内部存储体控制脉冲IAYP_BG<2>。第二列操作控制电路53可以从同步于合成控制脉冲AYP_SUM而被锁存的第二存储体选择信号BG<2>来产生第二存储体地址控制信号CADDL_BG<2>和第二存储体控制脉冲AYP_BG<2>。第二列操作控制电路53可以接收模式信号8B_MB(如果半导体器件100不在八存储体模式则该模式信号8B_MB被禁止)并且可以从同步于内部合成控制脉冲IAYP_SUM而被锁存的第二存储体选择信号BG<2>来产生第二内部存储体控制脉冲IAYP_BG<2>。第二列操作控制电路53可以接收在八存储体模式下被使能的模式信号8B_MB，并且可以中断第二内部存储体控制脉冲IAYP_BG<2>的建立。
第三列操作控制电路55可以响应于合成控制脉冲AYP_SUM、内部合成控制脉冲IAYP_SUM、第三存储体选择信号BG<3>、模式写入信号8B_WRB和模式读取信号8B_RDB，来产生第三存储体地址控制信号CADDL_BG<3>、第三存储体控制脉冲AYP_BG<3>以及第三内部存储体控制脉冲IAYP_BG<3>。
第三列操作控制电路55可以接收模式写入信号8B_WRB(如果半导体器件100不在八存储体写入模式则该模式写入信号8B_WRB被禁止)并且可以从同步于合成控制脉冲AYP_SUM而被锁存的第三存储体选择信号BG<3>来产生第三存储体控制脉冲AYP_BG<3>。第三列操作控制电路55可以接收在八存储体写入模式下被使能的模式写入信号8B_WRB，并且可以中断第三存储体控制脉冲AYP_BG<3>的建立。
第三列操作控制电路55可以接收模式读取信号8B_RDB(如果半导体器件100不在八存储体读取模式则该模式读取信号8B_RDB被禁止)并且可以从同步于内部合成控制脉冲IAYP_SUM而被锁存的第三存储体选择信号BG<3>来产生第三内部存储体控制脉冲IAYP_BG<3>。第三列操作控制电路55可以接收在八存储体读取模式下被使能的模式读取信号8B_RDB，并且可以中断第三内部存储体控制脉冲IAYP_BG<3>的产生。
第三列操作控制电路55可以接收模式信号8B_MB(如果半导体器件100不在八存储体写入模式和八存储体读取模式，则该模式信号8B_MB被禁止)并且可以从同步于合成控制脉冲AYP_SUM而被锁存的第三存储体选择信号BG<3>来产生第三存储体地址控制信号CADDL_BG<3>。第三列操作控制电路55可以接收在八存储体读取模式下被使能的模式读取信号8B_RDB，并且可以从同步于合成控制脉冲AYP_SUM而被锁存的第三存储体选择信号BG<3>来产生第三存储体地址控制信号CADDL_BG<3>。第三列操作控制电路55可以接收在八存储体写入模式下被使能的模式写入信号8B_WRB，并且可以从同步于内部合成控制脉冲IAYP_SUM而被锁存的第三存储体选择信号BG<3>来产生第三存储体地址控制信号CADDL_BG<3>。
第四列操作控制电路57可以响应于合成控制脉冲AYP_SUM、内部合成控制脉冲IAYP_SUM、第四存储体选择信号BG<4>、模式写入信号8B_WRB和模式读取信号8B_RDB，来产生第四存储体地址控制信号CADDL_BG<4>、第四存储体控制脉冲AYP_BG<4>和第四内部存储体控制脉冲IAYP_BG<4>。
第四列操作控制电路57可以接收模式写入信号8B_WRB(如果半导体器件100不在八存储体写入模式则该模式写入信号8B_WRB被禁止)并且可以从同步于合成控制脉冲AYP_SUM而被锁存的第四存储体选择信号BG<4>来产生第四存储体控制脉冲AYP_BG<4>。第四列操作控制电路57可以接收在八存储体写入模式下被使能的模式写入信号8B_WRB，并且可以中断第四存储体控制脉冲AYP_BG<4>的建立。
第四列操作控制电路57可以接收模式读取信号8B_RDB(如果半导体器件100不在八存储体读取模式则该模式读取信号8B_RDB被禁止)并且可以从同步于内部合成控制脉冲IAYP_SUM而被锁存的第四存储体选择信号BG<4>来产生第四内部存储体控制脉冲IAYP_BG<4>。第四列操作控制电路57可以接收在八存储体读取模式下被使能的模式读取信号8B_RDB，并且可以中断第四内部存储体控制脉冲IAYP_BG<4>的产生。
第四列操作控制电路57可以接收模式信号8B_MB(如果半导体器件100不在八存储体写入模式和八存储体读取模式，则该模式信号8B_MB被禁止)并且可以从同步于合成控制脉冲AYP_SUM而被锁存的第四存储体选择信号BG<4>来产生第四存储体地址控制信号CADDL_BG<4>。第四列操作控制电路57可以接收在八存储体读取模式下被使能的模式读取信号8B_RDB，并且可以从同步于合成控制脉冲AYP_SUM而被锁存的第四存储体选择信号BG<4>来产生第四存储体地址控制信号CADDL_BG<4>。第四列操作控制电路57可以接收在八存储体写入模式下被使能的模式写入信号8B_WRB，并且可以从同步于内部合成控制脉冲IAYP_SUM而被锁存的第四存储体选择信号BG<4>来产生第四存储体地址控制信号CADDL_BG<4>。
参考图6，第一列操作控制电路51可以包括：第一存储体选择信号锁存器511；第二存储体选择信号锁存器512；反相器IV511、IV512、IV513、IV514、IV515、IV516、IV517、IV518、IV519、IV520和IV521；PMOS晶体管P511和P512；以及与非(NAND)门NAND511和NAND512。第一存储体选择信号锁存器511可以同步于合成控制脉冲AYP_SUM来锁存第一存储体选择信号BG<1>，并将被锁存的信号输出到节点nd511。第二存储体选择信号锁存器512可以同步于内部合成控制脉冲IAYP_SUM来锁存第一存储体选择信号BG<1>，并将被锁存的信号输出到节点nd513。在上电信号PWRUPB被使能为具有逻辑“低”电平的同时，PMOS晶体管P511可以将节点nd511初始化为逻辑“高”电平。在上电信号PWRUPB被使能为具有逻辑“低”电平的同时，PMOS晶体管P512可以将节点nd513初始化为逻辑“高”电平。反相器IV511可以将节点nd511的信号反相缓冲，并将被反相缓冲的信号输出到节点nd512。反相器IV512可以将节点nd512的信号反相缓冲，并将被反相缓冲的信号输出到节点nd511。依次串联连接的反相器IV513和IV514可以对合成控制脉冲AYP_SUM进行缓冲并输出被缓冲的脉冲。与非门NAND511可以对节点nd512的信号和反相器IV514的输出信号执行逻辑与非运算。反相器IV515可以将与非门NAND511的输出信号反相缓冲，并且将被反相缓冲的信号输出为第一存储体控制脉冲AYP_BG<1>。反相器IV516可以将与非门NAND511的输出信号反相缓冲，并将被反相缓冲的信号输出为第一存储体地址控制信号CADDL_BG<1>。反相器IV517可以将节点nd513的信号反相缓冲，并将被反相缓冲的信号输出到节点nd514。反相器IV518可以将节点nd514的信号反相缓冲，并将被反相缓冲的信号输出到节点nd513。依次串联连接的反相器IV519和IV520可以缓冲内部合成控制脉冲IAYP_SUM并输出被缓冲的脉冲。与非门NAND512可以对节点nd514的信号、反相器IV520的输出信号和模式信号8B_MB执行逻辑与非运算。反相器IV521可以将与非门NAND512的输出信号反相缓冲，并将被反相缓冲的信号输出为第一内部存储体控制脉冲IAYP_BG<1>。
第一列操作控制电路51可以接收模式信号8B_MB(如果半导体器件100不在八存储体模式则该模式信号8B_MB被禁止)并且可以从同步于内部合成控制脉冲IAYP_SUM而被锁存的第一存储体选择信号BG<1>来产生第一内部存储体控制脉冲IAYP_BG<1>。第一列操作控制电路51可以接收在八存储体模式下被使能的模式信号8B_MB，并且可以中断第一内部存储体控制脉冲IAYP_BG<1>的建立。
参考图7，第二列操作控制电路53可以包括：第三存储体选择信号锁存器531；第四存储体选择信号锁存器532；反相器IV531、IV532、IV533、IV534、IV535、IV536、IV537、IV538、IV539、IV540和IV541；PMOS晶体管P531和P532；以及与非门NAND531和NAND 532。第三存储体选择信号锁存器531可以同步于合成控制脉冲AYP_SUM来锁存第二存储体选择信号BG<2>，并将被锁存的信号输出到节点nd531。第四存储体选择信号锁存器532可以同步于内部合成控制脉冲IAYP_SUM来锁存第二存储体选择信号BG<2>，并将被锁存的信号输出到节点nd533。在上电信号PWRUPB被使能为具有逻辑“低”电平的同时，PMOS晶体管P531可以将节点nd531初始化为逻辑“高”电平。在上电信号PWRUPB被使能为具有逻辑“低”电平的同时，PMOS晶体管P532可以将节点nd533初始化为逻辑“高”电平。反相器IV531可以将节点nd531的信号反相缓冲，并将被反相缓冲的信号输出到节点nd532。反相器IV532可以将节点nd532的信号反相缓冲，并将被反相缓冲的信号输出到节点nd531。依次串联连接的反相器IV533和IV534可以对合成控制脉冲AYP_SUM进行缓冲并输出被缓冲的脉冲。与非门NAND531可以对节点nd532的信号和反相器IV534的输出信号执行逻辑与非运算。反相器IV535可以将与非门NAND531的输出信号反相缓冲，并且将被反相缓冲的信号输出为第二存储体控制脉冲AYP_BG<2>。反相器IV536可以将与非门NAND531的输出信号反相缓冲，并将被反相缓冲的信号输出为第二存储体地址控制信号CADDL_BG<2>。反相器IV537可以将节点nd533的信号反相缓冲，并将被反相缓冲的信号输出到节点nd534。反相器IV538可以将节点nd534的信号反相缓冲，并将被反相缓冲的信号输出到节点nd533。依次串联连接的反相器IV539和IV540可以对内部合成控制脉冲IAYP_SUM进行缓冲并输出被缓冲的脉冲。与非门NAND532可以对节点nd534的信号、反相器IV540的输出信号和模式信号8B_MB执行逻辑与非运算。反相器IV541可以将与非门NAND532的输出信号反相缓冲，并将被反相缓冲的信号输出为第二内部存储体控制脉冲IAYP_BG<2>。
第二列操作控制电路53可以接收模式信号8B_MB(如果半导体器件100不在八存储体模式则该模式信号8B_MB被禁止)并且可以从同步于内部合成控制脉冲IAYP_SUM而被锁存的第二存储体选择信号BG<2>来产生第二内部存储体控制脉冲IAYP_BG<2>。第二列操作控制电路53可以接收在八存储体模式下被使能的模式信号8B_MB，并且可以中断第二内部存储体控制脉冲IAYP_BG<2>的产生。
参考图8，第三列操作控制电路55可以包括：第五存储体选择信号锁存器551；第六存储体选择信号锁存器552；反相器IV551、IV552、IV553、IV554、IV555、IV557、IV558、IV559、IV560、IV561和IV562；PMOS晶体管P551和P552；与非门NAND551、NAND552和NAND553；以及第一选择器553。第五存储体选择信号锁存器551可以同步于合成控制脉冲AYP_SUM来锁存第三存储体选择信号BG<3>，并将被锁存的信号输出到节点nd551。第六存储体选择信号锁存器552可以同步于内部合成控制脉冲IAYP_SUM来锁存第三存储体选择信号BG<3>，并将被锁存的信号输出到节点nd553。在上电信号PWRUPB被使能为具有逻辑“低”电平的同时，PMOS晶体管P551可以将节点nd551初始化为逻辑“高”电平。在上电信号PWRUPB被使能为具有逻辑“低”电平的同时，PMOS晶体管P552可以将节点nd553初始化为逻辑“高”电平。反相器IV551可以将节点nd551的信号反相缓冲，并将被反相缓冲的信号输出到节点nd552。反相器IV552可以将节点nd552的信号反相缓冲，并将被反相缓冲的信号输出到节点nd551。依次串联连接的反相器IV553和IV554可以对合成控制脉冲AYP_SUM进行缓冲并输出被缓冲的脉冲。与非门NAND551可以对节点nd552的信号、反相器IV554的输出信号和模式写入信号8B_WRB执行逻辑与非运算。反相器IV555可以将与非门NAND551的输出信号反相缓冲，并且将被反相缓冲的信号输出为第三存储体控制脉冲AYP_BG<3>。反相器IV557可以将节点nd553的信号反相缓冲，并将被反相缓冲的信号输出到节点nd554。反相器IV558可以将节点nd554的信号反相缓冲，并将被反相缓冲的信号输出到节点nd553。依次串联连接的反相器IV559和IV560可以对内部合成控制脉冲IAYP_SUM进行缓冲并输出被缓冲的脉冲。与非门NAND552可以对节点nd554的信号、反相器IV560的输出信号和模式读取信号8B_RDB执行逻辑与非运算。反相器IV561可以将与非门NAND551的输出信号反相缓冲，并输出被反相缓冲的信号。与非门NAND553可以对与非门NAND551的输出信号和与非门NAND552的输出信号执行逻辑与非运算。第一选择器553可以响应于模式信号8B_MB来选择性地将反相器IV561的输出信号或与非门NAND553的输出信号输出为第三存储体地址控制信号CADDL_BG<3>。如果半导体器件100不在八存储体模式，第一选择器553可以接收具有逻辑“高”电平的模式信号8B_MB，并且将反相器IV561的输出信号输出为第三存储体地址控制信号CADDL_BG<3>。在八存储体模式下，第一选择器553可以接收具有逻辑“低”电平的模式信号8B_MB，并且将与非门NAND553的输出信号输出为第三存储体地址控制信号CADDL_BG<3>。反相器IV562可以将与非门NAND552的输出信号反相缓冲并将被反相缓冲的信号输出为第三内部存储体控制脉冲IAYP_BG<3>。
第三列操作控制电路55可以接收模式写入信号8B_WRB(如果半导体器件100不在八存储体写入模式则该模式写入信号8B_WRB被禁止)并且可以从同步于合成控制脉冲AYP_SUM而被锁存的第三存储体选择信号BG<3>来产生第三存储体控制脉冲AYP_BG<3>。第三列操作控制电路55可以接收在八存储体写入模式下被使能的模式写入信号8B_WRB，并且可以中断第三存储体控制脉冲AYP_BG<3>的建立。第三列操作控制电路55可以接收模式读取信号8B_RDB(如果半导体器件100不在八存储体读取模式则该模式读取信号8B_RDB被禁止)并且可以从同步于内部合成控制脉冲IAYP_SUM而被锁存的第三存储体选择信号BG<3>产生第三内部存储体控制脉冲IAYP_BG<3>。第三列操作控制电路55可以接收在八存储体读取模式下被使能的模式读取信号8B_RDB，并且可以中断第三内部存储体控制脉冲IAYP_BG<3>的建立。第三列操作控制电路55可以接收模式信号8B_MB(如果半导体器件100不在八存储体写入模式和八存储体读取模式，则模式信号8B_MB被禁止)并且可以从同步于合成控制脉冲AYP_SUM而被锁存的第三存储体选择信号BG<3>来产生第三存储体地址控制信号CADDL_BG<3>。第三列操作控制电路55可以接收在八存储体读取模式下被使能的模式读取信号8B_RDB，并且可以从同步于合成控制脉冲AYP_SUM而被锁存的第三存储体选择信号BG<3>来产生第三存储体地址控制信号CADDL_BG<3>。第三列操作控制电路55可以接收在八存储体写入模式下被使能的模式写入信号8B_WRB，并且可以从同步于内部合成控制脉冲IAYP_SUM而被锁存的第三存储体选择信号BG<3>来产生第三存储体地址控制信号CADDL_BG<3>。
参考图9，第四列操作控制电路57可以包括：第七存储体选择信号锁存器571；第八存储体选择信号锁存器572；反相器IV571、IV572、IV573、IV574、IV575、IV577、IV578、IV579、IV580、IV581和IV582；PMOS晶体管P571和P572；与非门NAND571、NAND572和NAND573；以及第二选择器573。第七存储体选择信号锁存器571可以同步于合成控制脉冲AYP_SUM来锁存第四存储体选择信号BG<4>，并将被锁存的信号输出到节点nd571。第八存储体选择信号锁存器572可以同步于内部合成控制脉冲IAYP_SUM来锁存第四存储体选择信号BG<4>，并将被锁存的信号输出到节点nd573。在上电信号PWRUPB被使能为具有逻辑“低”电平的同时，PMOS晶体管P571可以将节点nd571初始化为逻辑“高”电平。在上电信号PWRUPB被使能为具有逻辑“低”电平的同时，PMOS晶体管P572可以将节点nd573初始化为逻辑“高”电平。反相器IV571可以将节点ND571的信号反相缓冲，并将被反相缓冲的信号输出到节点nd572。反相器IV572可以将节点nd572的信号反相缓冲，并将被反相缓冲的信号输出到节点nd571。依次串联连接地反相器IV573和IV574可以对合成控制脉冲AYP_SUM进行缓冲并输出被缓冲的脉冲。与非门NAND571可以对节点nd572的信号、反相器IV574的输出信号和模式写入信号8B_WRB执行逻辑与非运算。反相器IV575可以将与非门NAND571的输出信号反相缓冲，并将被反相缓冲的信号输出为第四存储体控制脉冲AYP_BG<4>。反相器IV577可以将节点nd573的信号反相缓冲，并将被反相缓冲的信号输出到节点nd574。反相器IV578可以将节点nd574的信号反相缓冲，并将被反相缓冲的信号输出到节点nd573。依次串联连接的反相器IV579和IV580，可以对内部合成控制脉冲IAYP_SUM进行缓冲并输出被缓冲的脉冲。与非门NAND572可以对节点nd574的信号、反相器IV580的输出信号和模式读取信号8B_RDB执行逻辑与非运算。反相器IV581可以将与非门NAND571的输出信号反相缓冲，并输出被反相缓冲的信号。与非门NAND573可以对与非门NAND571的输出信号和与非门NAND572的输出信号执行逻辑与非运算。第二选择器573可以响应于模式信号8B_MB来选择性地将反相器IV581的输出信号或与非门NAND573的输出信号输出为第四存储体地址控制信号CADDL_BG<4>。如果半导体器件100不在八存储体模式，第二选择器573可以接收具有逻辑“高”电平的模式信号8B_MB，并将反相器IV581的输出信号输出为第四存储体地址控制信号CADDL_BG<4>。在八存储体模式下，第二选择器573可以接收具有逻辑“低”电平的模式信号8B_MB，并将与非门NAND573的输出信号输出为第四存储体地址控制信号CADDL_BG<4>。反相器IV582可以将与非门NAND572的输出信号反相缓冲，并将被反相缓冲的信号输出为第四内部存储体控制脉冲IAYP_BG<4>。
第四列操作控制电路57可以接收模式写入信号8B_WRB(如果半导体器件100不在八存储体写入模式则该模式写入信号8B_WRB被禁止)并且可以从同步于合成控制脉冲AYP_SUM而被锁存的第四存储体选择信号BG<4>产生第四存储体控制脉冲AYP_BG<4>。第四列操作控制电路57可以接收在八存储体写入模式下被使能的模式写入信号8B_WRB，并且可以中断第四存储体控制脉冲AYP_BG<4>的建立。第四列操作控制电路57可以接收模式读取信号8B_RDB(如果半导体器件100不在八存储体读取模式则该模式读取信号8B_RDB被禁止)并且可以从同步于内部合成控制脉冲IAYP_SUM而被锁存的第四存储体选择信号BG<4>来产生第四内部存储体控制脉冲IAYP_BG<4>。第四列操作控制电路57可以接收在八存储体读取模式下被使能的模式读取信号8B_RDB，并且可以中断第四内部存储体控制脉冲IAYP_BG<4>的建立。第四列操作控制电路57可以接收模式信号8B_MB(如果半导体器件100不在八存储体写入模式和八存储体读取模式，则该模式信号8B_MB被禁止)并且可以从同步于合成控制脉冲AYP_SUM而被锁存的第四存储体选择信号BG<4>来产生第四存储体地址控制信号CADDL_BG<4>。第四列操作控制电路57可以接收在八存储体读取模式下被使能的模式读取信号8B_RDB，并且可以从同步于合成控制脉冲AYP_SUM而被锁存的第四存储体选择信号BG<4>来产生第四存储体地址控制信号CADDL_BG<4>。第四列操作控制电路57可以接收在八存储体写入模式下被使能的模式写入信号8B_WRB，并且可以从同步于内部合成控制脉冲IAYP_SUM而被锁存的第四存储体选择信号BG<4>来产生第四存储体地址控制信号CADDL_BG<4>。
参考图10，存储体列地址发生电路6可以包括第一地址锁存器61、第二地址锁存器62、第三地址锁存器63和第四地址锁存器64。如果第一存储体地址控制信号CADDL_BG<1>被使能为具有逻辑“高”电平，则第一地址锁存器61可以锁存列地址CADD并将被锁存的地址输出为第一存储体列地址BYADD_BG<1>。如果第二存储体地址控制信号CADDL_BG<2>被使能为具有逻辑“高”电平，则第二地址锁存器62可以锁存列地址CADD并将被锁存的地址输出为第二存储体列地址BYADD_BG<2>。如果第三存储体地址控制信号CADDL_BG<3>被使能为具有逻辑“高”电平，则第三地址锁存器63可以锁存列地址CADD并将被锁存的地址输出为第三存储体列地址BYADD_BG<3>。如果第四存储体地址控制信号CADDL_BG<4>被使能为具有逻辑“高”电平，则第四地址锁存器64可以锁存列地址CADD并将被锁存的地址输出为第四存储体列地址BYADD_BG<4>。
参考图11，列I/O脉冲合成电路7可以包括或非门NOR71、NOR72、NOR73和NOR74以及反相器IV71、IV72、IV73和IV74。或非门NOR71和反相器IV71可以一起执行对第一存储体控制脉冲AYP_BG<1>和第一内部存储体控制脉冲IAYP_BG<1>的逻辑或运算，以产生第一存储体合成控制脉冲AYPSUM_BG<1>。或非门NOR72和反相器IV72可以一起执行对第二存储体控制脉冲AYP_BG<2>和第二内部存储体控制脉冲IAYP_BG<2>的逻辑或运算，以产生第二存储体合成控制脉冲AYPSUM_BG<2>。或非门NOR73和反相器IV73可以一起执行对第三存储体控制脉冲AYP_BG<3>和第三内部存储体控制脉冲IAYP_BG<3>的逻辑或运算，以产生第三存储体合成控制脉冲AYPSUM_BG<3>。或非门NOR74和反相器IV74可以一起执行对第四存储体控制脉冲AYP_BG<4>和第四内部存储体控制脉冲IAYP_BG<4>的逻辑或运算，以产生第四存储体合成控制脉冲AYPSUM_BG<4>。如果第一存储体控制脉冲AYP_BG<1>或第一内部存储体控制脉冲IAYP_BG<1>被建立，则列I/O脉冲合成电路7可以产生第一存储体合成控制脉冲AYPSUM_BG<1>。如果第二存储体控制脉冲AYP_BG<2>或第二内部存储体控制脉冲IAYP_BG<2>被建立，则列I/O脉冲合成电路7可以产生第二存储体合成控制脉冲AYPSUM_BG<2>。如果第三存储体控制脉冲AYP_BG<3>或第三内部存储体控制脉冲IAYP_BG<3>被建立，则列I/O脉冲合成电路7可以产生第三存储体合成控制脉冲AYPSUM_BG<3>。如果第四存储体控制脉冲AYP_BG<4>或第四内部存储体控制脉冲IAYP_BG<4>被建立，则列I/O脉冲合成电路7可以产生第四存储体合成控制脉冲AYPSUM_BG<4>。
下面结合半导体器件100处于八存储体读取模式的示例和半导体器件100处于八存储体写入模式的示例参考图12和图13来描述具有上述配置的半导体器件100的操作。
如图12所示，如果八存储体读取命令8bank_RD_Cmd被输入半导体器件100以将半导体器件100置于八存储体读取模式，则模式信号8B_MB和模式读取信号8B_RDB可以被使能为具有逻辑“低”电平，以及读取命令脉冲ERD可以被建立。读取命令脉冲ERD可以被移位，以依次地产生读取列控制脉冲RDAYP和内部读取列控制脉冲IRDAYP。合成控制脉冲AYP_SUM和内部合成控制脉冲IAYP_SUM可以分别同步于读取列控制脉冲RDAYP和内部读取列控制脉冲IRDAYP而依次地产生。第一存储体地址控制信号CADDL_BG<1>、第三存储体地址控制信号CADDL_BG<3>、第一存储体控制脉冲AYP_BG<1>和第三存储体控制脉冲AYP_BG<3>可以同步于合成控制脉冲AYP_SUM而产生。包括在第一存储体组中的存储体可以通过第一存储体列地址BYADD_BG<1>的逻辑电平组合“X”来选择，以及具有预定数量的比特位的数据可以通过第一存储体合成控制脉冲AYPSUM_BG<1>而从选中的存储体输出，所述第一存储体列地址BYADD_BG<1>是通过同步于第一存储体地址控制信号CADDL_BG<1>来锁存列地址CADD而产生的，所述第一存储体合成控制脉冲AYPSUM_BG<1>是同步于第一存储体控制脉冲AYP_BG<1>而产生的。例如，如果突发长度被设置为“BL32”，则16比特位的数据可以从包括在第一存储体组中的存储体输出。包括在第三存储体组中的存储体可以通过第三存储体列地址BYADD_BG<3>的逻辑电平组合“X”来选择，以及具有预定数量的比特位的数据可以通过第三存储体合成控制脉冲AYPSUM_BG<3>而从选中的存储体输出，所述第三存储体列地址BYADD_BG<3>是通过同步于第三存储体地址控制信号CADDL_BG<3>来锁存列地址CADD而产生的，所述第三存储体合成控制脉冲AYPSUM_BG<3>是同步于第三存储体控制脉冲AYP_BG<3>而产生的。例如，如果突发长度被设置为“BL32”，则16比特位的数据可以从包括在第三存储体组中的存储体输出。在八存储体读取模式下，包括在第一存储体组中的存储体的数据和包括在第三存储体组中的存储体的数据可以同时加载到数据线上，并且在数据的输出次序根据突发长度而确定之后，加载到数据线上的数据可以经由数据路径从半导体器件100输出。虽然本实施例描述了八存储体读取模式，其中，包括在第一存储体组中的存储体的16比特位的数据和包括在第三存储体组中的存储体的16比特位的数据被输出，但本发明不限于此。例如，在不同的实施例中，存储体组的数量和数据中包含的比特位的数量可以不同。
本文中关于事件使用的词语“同时”意指事件发生在交叠的时间间隔上。例如，如果第一事件发生在第一时间间隔上，而第二事件同时发生在第二时间间隔上，则第一时间间隔和第二时间间隔彼此交叠，使得存在至少一个此时第一事件和第二事件两者都发生的时间。
如图13所示，如果八存储体写入命令8bank_WT_Cmd被输入半导体器件100以将半导体器件100置于八存储体写入模式，则模式信号8B_MB和模式写入信号8B_WRB可以被使能为具有逻辑“低”电平，以及写入命令脉冲EWT可以被建立。写入命令脉冲EWT可以被移位，以依次地产生写入列控制脉冲WTAYP和内部写入列控制脉冲IWTAYP。合成控制脉冲AYP_SUM和内部合成控制脉冲IAYP_SUM可以分别同步于写入列控制脉冲WTAYP和内部写入列控制脉冲IWTAYP而依次地产生。第一存储体地址控制信号CADDL_BG<1>和第一存储体控制脉冲AYP_BG<1>可以同步于合成控制脉冲AYP_SUM而产生。第三存储体地址控制信号CADDL_BG<3>和第三内部存储体控制脉冲IAYP_BG<3>可以同步于内部合成控制脉冲IAYP_SUM而产生。包括在第一存储体组中的存储体可以通过第一存储体列地址BYADD_BG<1>的逻辑级组合“Y”来选择，以及具有预定数量的比特位的数据可以通过第一存储体合成控制脉冲AYPSUM_BG<1>而被输入到选中的存储体，所述第一存储体列地址BYADD_BG<1>是通过同步于第一存储体地址控制信号CADLL_BG<1>来锁存列地址CADD而产生的，所述第一存储体合成控制脉冲AYPSUM_BG<1>是同步于第一存储体控制脉冲AYP_BG<1>而产生的。例如，如果突发长度被设置为“BL32”，则16比特位的数据可以被输入到包括在第一存储体组中的存储体。包括在第三存储体组中的存储体可以通过第三存储体列地址BYADD_BG<3>的逻辑电平组合“Y”来选择，以及具有预定数量的比特位的数据可以通过第三存储体合成控制脉冲AYPSUM_BG<3>被输入到选中的存储体，第三存储体列地址BYADD_BG<3>是通过同步于第三存储体地址控制信号CADDL_BG<3>来锁存列地址CADD而产生的，所述第三存储体合成控制脉冲AYPSUM_BG<3>是同步于第三内部存储体控制脉冲IAYP_BG<3>而产生的。例如，如果突发长度被设置为“BL32”，则16比特位的数据可以被输入到包括在第三存储体组中的存储体。在八存储体写入模式下，16比特位的数据可以被输入到包括在第一存储体组中的存储体，然后16比特位的数据可以被输入到包括在第三存储体组中的存储体。虽然本实施例描述了八存储体写入模式，其中，16比特位的数据被输入到包括在第一存储体组中的存储体，然后16比特位的数据被输入到包括在第三存储体组中的存储体，但是本公开不限于此。例如，在实施例中，存储体组的数量和数据中包含的比特位的数量可以是不同的。
如上所述，在八存储体读取模式下，根据本教导的一个实施例的半导体器件100可以将储存在不同的存储体组中的数据同时输出到数据路径，然后可以根据突发长度将加载在数据路径上的数据依次输出到外部设备。此外，在八存储体写入模式下，半导体器件100可以依次地将数据储存到被包括在不同的存储体组中的存储体。如果命令被输入到半导体器件100以将半导体器件100置于八存储体读取模式或八存储体写入模式，则包括在多个存储体组中的存储体之中所储存的数据可以被输出，或者数据可以被输入到包括在多个存储体组中的存储体。结果，可能减少在列操作中用于输出数据或接收数据所消耗的时间和能量。
根据上述实施例，如果命令被输入半导体器件100一次，那么在列操作期间多个存储体的列操作可以一起执行，以减少执行列操作所需的时间以及消耗的能量。
参考图1至图13描述的半导体器件100可以集成到包括存储系统、图形系统、计算系统或移动系统等的电子系统中。例如，如图14所示，根据一个实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
根据从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以将所储存的数据读取并输出到存储器控制器1002。数据储存电路1001可以包括图1所示的半导体器件100。数据储存电路1001可以包括非易失性存储器，该非易失性存储器即使在其电源中断时也能够保留其储存的数据。非易失性存储器可以是快闪存储器，如NOR型快闪存储器或NAND型快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)等。
存储器控制器1002可以经由I/O接口1004接收从外部设备(例如，主机设备)输出的命令并且可以将从主机设备输出的命令解码，以控制将数据输入到数据储存电路1001或缓冲存储器1003的操作或者将储存在数据储存电路1001或缓冲存储器1003中的数据输出的操作。虽然图14用一个方框示出了存储器控制器1002，但是存储器控制器1002可以包括用于控制数据储存电路1001的一个控制器和用于控制缓冲存储器1003另一个控制器，该缓冲存储器是易失性存储器。
缓冲存储器1003可以暂时储存待由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出的数据或要输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取所储存的数据并将其输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以物理地和电气地将存储器控制器1002连接到外部设备(即主机)。因此，存储器控制器1002可以经由I/O接口1004接收从外部设备(即主机)供给的控制信号和数据并且可以经由I/O接口1004将从数据储存电路1001或缓冲存储器1003输出的数据输出到外部设备(即主机)。即，电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议中的任何一种，如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)。
电子系统1000可以作为主机的辅助储存器件或外部储存器件。电子系统1000可以包括固态硬盘(SSD)、USB存储、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)或紧凑型闪存(CF)卡等。

Claims (20)

1.一种半导体器件，包括：
列操作控制电路，其被配置为：在第一模式下，响应于合成控制脉冲，从第一存储体选择信号和第二存储体选择信号来产生第一存储体地址控制信号和第二存储体地址控制信号以及第一存储体控制脉冲和第二存储体控制脉冲，使得第一存储体中的数据和第二存储体中的数据被同时输出；以及
存储体列地址发生电路，其被配置为：响应于所述第一存储体地址控制信号和第二存储体地址控制信号来从列地址产生第一存储体列地址和第二存储体列地址，以用于选择所述第一存储体和第二存储体。
2.如权利要求1所述的半导体器件，其中，在所述第一模式下，具有根据突发长度而确定的比特位数量的数据通过一个命令被从至少两个存储体输出。
3.如权利要求1所述的半导体器件，其中，所述合成控制脉冲同步于读取命令脉冲而被产生以激活所述第一模式，其中，所述读取命令脉冲通过将外部控制信号解码而被产生。
4.如权利要求1所述的半导体器件，其中，所述列操作控制电路还被配置为：
同步于所述合成控制脉冲来锁存所述第一存储体选择信号；
从被锁存的第一存储体选择信号产生所述第一存储体地址控制信号和所述第一存储体控制脉冲；
同步于所述合成控制脉冲来锁存所述第二存储体选择信号；以及
从被锁存的第二存储体选择信号产生所述第二存储体地址控制信号和所述第二存储体控制脉冲。
5.如权利要求1所述的半导体器件，还包括列输入和输出I/O脉冲合成电路，所述列输入和输出I/O脉冲合成电路被配置为：响应于所述第一存储体控制脉冲和第二存储体控制脉冲来产生第一存储体合成控制脉冲和第二存储体合成控制脉冲，以用于控制将所述第一存储体和第二存储体中的数据输出的列操作。
6.如权利要求1所述的半导体器件，其中，所述列操作控制电路被配置为：
在第二模式下，响应于所述合成控制脉冲，从所述第一存储体选择信号来产生所述第一存储体地址控制信号和所述第一存储体控制脉冲，使得在数据被输入到所述第一存储体之后数据被输入到所述第二存储体；以及
响应于内部合成控制脉冲，从所述第二存储体选择信号来产生所述第二存储体地址控制信号和内部存储体控制脉冲。
7.如权利要求6所述的半导体器件，其中，在所述第二模式下，具有根据突发长度而确定的比特位数量的数据通过一个命令被输入到至少两个存储体中。
8.如权利要求6所述的半导体器件，其中，所述合成控制脉冲同步于写入命令脉冲而被产生从而激活所述第二模式，其中，所述写入命令脉冲通过将外部控制信号解码而被产生，以激活所述第二模式。
9.如权利要求6所述的半导体器件，其中，在从所述合成控制脉冲被产生时起经过预定的时间段之后，所述内部合成控制脉冲产生。
10.如权利要求6所述的半导体器件，其中，在所述第二模式下，所述列操作控制电路还被配置为：
同步于所述合成控制脉冲来锁存所述第一存储体选择信号；
从被锁存的第一存储体选择信号产生所述第一存储体地址控制信号和所述第一存储体控制脉冲；
同步于所述内部合成控制脉冲来锁存所述第二存储体选择信号；以及
从被锁存的第二存储体选择信号产生所述第二存储体地址控制信号和所述内部存储体控制脉冲。
11.如权利要求6所述的半导体器件，还包括列输入和输出I/O脉冲合成电路，所述列输入和输出I/O脉冲合成电路被配置为：
响应于所述第一存储体控制脉冲，产生第一存储体合成控制脉冲，以用于控制将数据输入到所述第一存储体的列操作；
响应于所述内部存储体控制脉冲，产生第二存储体合成控制脉冲，以用于控制将数据输入到所述第二存储体的列操作。
12.一种半导体器件，包括：
列操作控制电路，其被配置为：
响应于合成控制脉冲，从第一存储体选择信号来产生第一存储体地址控制信号和存储体控制脉冲，使得在数据被输入到第一存储体之后数据被输入到第二存储体；以及
响应于内部合成控制脉冲，从第二存储体选择信号来产生第二存储体地址控制信号和内部存储体控制脉冲；以及
存储体列地址发生电路，其被配置为：响应于所述第一存储体地址控制信号和第二存储体地址控制信号来从列地址产生第一存储体列地址和第二存储体列地址，以用于选择所述第一存储体和第二存储体。
13.如权利要求12所述的半导体器件，其中，所述合成控制脉冲同步于写入命令脉冲而产生，其中，所述写入命令脉冲通过将外部控制信号解码而被产生。
14.如权利要求12所述的半导体器件，其中，在从所述合成控制脉冲被产生时起经过预定的时间段之后，所述内部合成控制脉冲产生。
15.如权利要求12所述的半导体器件，其中，所述列操作控制电路还被配置为：
同步于所述合成控制脉冲来锁存所述第一存储体选择信号；
从被锁存的第一存储体选择信号产生所述第一存储体地址控制信号和所述存储体控制脉冲；
同步于所述内部合成控制脉冲来锁存所述第二存储体选择信号；以及
从被锁存的第二存储体选择信号产生所述第二存储体地址控制信号和所述内部存储体控制脉冲。
16.如权利要求12所述的半导体器件，还包括列输入和输出I/O脉冲合成电路，所述列输入和输出I/O脉冲合成电路被配置为：
响应于所述第一存储体控制脉冲，产生第一存储体合成控制脉冲，以用于控制将数据输入到所述第一存储体的列操作；以及
响应于所述内部存储体控制脉冲，产生第二存储体合成控制脉冲，以用于控制将数据输入到所述第二存储体的列操作。
17.一种半导体器件，包括：
合成控制脉冲发生电路，其被配置为以下至少一种：
同步于读取命令脉冲来产生合成控制脉冲，其中，所述读取命令脉冲通过将外部控制信号解码而被产生以激活第一模式；以及
同步于写入命令脉冲来产生所述合成控制脉冲和内部合成控制脉冲，其中，所述写入命令脉冲通过将所述外部控制信号解码而被产生以激活第二模式；以及
列操作控制电路，其被配置为：在所述第一模式下，响应于所述合成控制脉冲，从第一存储体选择信号和第二存储体选择信号来产生第一存储体地址控制信号和第二存储体地址控制信号以及第一存储体控制脉冲和第二存储体控制脉冲，使得第一存储体中的数据和第二存储体中的数据被同时输出。
18.如权利要求17所述的半导体器件，其中，所述列操作控制电路被配置为：
同步于所述合成控制脉冲来锁存所述第一存储体选择信号；
从被锁存的第一存储体选择信号产生所述第一存储体地址控制信号和所述第一存储体控制脉冲；
同步于所述合成控制脉冲来锁存所述第二存储体选择信号；以及
从被锁存的第二存储体选择信号产生所述第二存储体地址控制信号和所述第二存储体控制脉冲。
19.如权利要求17所述的半导体器件，其中，所述列操作控制电路被配置为：
在所述第二模式下，响应于所述合成控制脉冲，从所述第一存储体选择信号来产生所述第一存储体地址控制信号和所述第一存储体控制脉冲，使得在数据被输入到所述第一存储体之后数据被输入到所述第二存储体；以及
响应于内部合成控制脉冲，从所述第二存储体选择信号来产生所述第二存储体地址控制信号和内部存储体控制脉冲。
20.如权利要求19所述的半导体器件，其中，在所述第二模式下，所述列操作控制电路被配置为：
同步于所述合成控制脉冲来锁存所述第一存储体选择信号；
从被锁存的第一存储体选择信号产生所述第一存储体地址控制信号和所述第一存储体控制脉冲；
同步于所述内部合成控制脉冲来锁存所述第二存储体选择信号；以及
从被锁存的第二存储体选择信号产生所述第二存储体地址控制信号和所述内部存储体控制脉冲。
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