KR20230117999A - 프리차지동작을 수행하기 위한 전자장치 - Google Patents

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Abstract

전자장치는 클럭의 홀 수번째 펄스에 동기 되어 발생하는 제1 내부클럭 및 상기 클럭의 짝 수번째 펄스에 동기 되어 발생하는 제2 내부클럭을 생성하는 클럭분주회로 및 상기 제1 내부클럭에 동기 되어 프리차지동작을 수행하기 위한 칩선택신호 및 커맨드/어드레스신호에 의해 토글링되거나 상기 제2 내부클럭에 동기 되어 상기 프리차지동작을 수행하기 위한 상기 칩선택신호 및 상기 커맨드/어드레스신호에 의해 토글링되는 카운팅신호를 토대로 오드프리차지커맨드 및 이븐프리차지커맨드를 생성하는 커맨드디코더를 포함하되, 상기 커맨드디코더는 상기 오드프리차지커맨드의 펄스를 적어도 상기 클럭의 2주기 구간 이상으로 생성하고, 상기 이븐프리차지커맨드의 펄스를 적어도 상기 클럭의 2주기 구간 이상으로 생성한다.

Description

프리차지동작을 수행하기 위한 전자장치{ELECTRONIC DEVICE PERFORMING FOR PRE CHARGE OPERATION}
본 발명은 연속적인 프리차지동작을 수행하기 위한 전자장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 전자장치는 외부 칩 셋(chip set)으로부터 입력되는 커맨드에 따라 데이터의 읽기 및 쓰기 동작을 수행한다. 전자장치가 이러한 읽기 및 쓰기 동작을 수행하기 위해서는 액티브동작 및 프리차지동작을 수행하여야 한다. 전자장치는 커맨드어드레스핀을 통해 입력되는 커맨드/어드레스신호에 의해 액티브동작 및 프리차지동작을 수행하기 위한 내부커맨드와 내부어드레스신호를 생성하는데, 칩선택신호(chip selection signal)를 사용하여 연속적으로 입력되는 커맨드와 어드레스를 구분하고 있다.
한편, 전자장치가 고속으로 동작하기 위해 클럭(clock)의 주파수가 증가되고 있다. 클럭의 주파수가 증가됨에 따라 클럭에 동기 되어 연속적으로 입력되는 커맨드와 어드레스에 의해 내부커맨드들이 생성오류가 발생 할 수 있고 이를 방지하기 위한 여러 가지 방법들이 제안되고 있다.
본 발명은 프리차지동작을 수행하기 위한 커맨드/어드레스신호가 연속적으로 입력될 때 프리차지커맨드의 펄스들을 적어도 클럭의 2주기(2tck) 구간 이상으로 생성함으로써 커맨드전송라인들의 로딩변화에도 프리차지커맨드의 펄스들이 병합되지 않도록 제어하는 전자장치를 제공한다.
이를 위해 본 발명은 클럭의 홀 수번째 펄스에 동기 되어 발생하는 제1 내부클럭 및 상기 클럭의 짝 수번째 펄스에 동기 되어 발생하는 제2 내부클럭을 생성하는 클럭분주회로 및 상기 제1 내부클럭에 동기 되어 프리차지동작을 수행하기 위한 칩선택신호 및 커맨드/어드레스신호에 의해 토글링되거나 상기 제2 내부클럭에 동기 되어 상기 프리차지동작을 수행하기 위한 상기 칩선택신호 및 상기 커맨드/어드레스신호에 의해 토글링되는 카운팅신호를 토대로 오드프리차지커맨드 및 이븐프리차지커맨드를 생성하는 커맨드디코더를 포함하되, 상기 커맨드디코더는 상기 오드프리차지커맨드의 펄스를 적어도 상기 클럭의 2주기 구간 이상으로 생성하고, 상기 이븐프리차지커맨드의 펄스를 적어도 상기 클럭의 2주기 구간 이상으로 생성하는 전자장치를 제공한다.
또한, 본 발명은 제1 내부클럭에 동기 되어 제1 및 제2 프리차지동작을 수행하기 위한 칩선택신호 및 커맨드/어드레스신호에 의해 토글링되거나 제2 내부클럭에 동기 되어 상기 제1 및 제2 프리차지동작을 수행하기 위한 상기 칩선택신호 및 상기 커맨드/어드레스신호에 의해 토글링되는 카운팅신호를 토대로 오드프리차지커맨드 및 이븐프리차지커맨드를 생성하는 커맨드디코더 및 상기 오드프리차지커맨드 및 상기 이븐프리차지커맨드 중 어느 하나가 입력될 때 상기 커맨드/어드레스신호로부터 생성되는 내부어드레스신호에 의해 제1 및 제2 뱅크그룹에 포함된 동일위치의 뱅크에 대한 상기 제1 프리차지동작을 수행하거나 상기 오드프리차지커맨드 및 상기 이븐프리차지커맨드 중 어느 하나가 입력될 때 상기 커맨드/어드레스신호로부터 생성되는 상기 내부어드레스신호에 의해 상기 제1 및 제2 뱅크그룹에 포함된 다수의 뱅크 중 하나에 대한 상기 제2 프리차지동작을 수행하는 코어회로를 포함하되, 상기 커맨드디코더는 상기 오드프리차지커맨드의 펄스를 적어도 클럭의 2주기 구간 이상으로 생성하고, 상기 이븐프리차지커맨드의 펄스를 적어도 상기 클럭의 2주기 구간 이상으로 생성하는 전자장치를 제공한다.
본 발명에 의하면 프리차지동작을 수행하기 위한 커맨드/어드레스신호가 연속적으로 입력될 때 프리차지커맨드의 펄스들을 적어도 클럭의 2주기(2tck) 구간 이상으로 생성함으로써 커맨드전송라인들의 로딩변화에도 프리차지커맨드의 펄스들이 병합되지 않도록 제어할 수 있는 효과가 있다.
또한, 본 발명에 의하면 프리차지동작을 수행하기 위한 커맨드/어드레스신호가 연속적으로 입력될 때 프리차지커맨드의 펄스들을 적어도 클럭의 2주기(2tck) 구간 이상으로 생성함으로써 프리차지동작 오류를 방지할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 전자장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 전자장치에 포함된 클럭분주회로의 동작을 설명하기 위한 타이밍도이다.
도 4 는 도 2에 도시된 전자장치에 포함된 커맨드디코더의 동작을 설명하기 위한 표이다.
도 5는 도 2에 도시된 전자장치에 포함된 커맨드디코더의 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 커맨드디코더에 포함된 프리차지디코더의 구성을 도시한 블럭도이다.
도 7은 도 6에 도시된 프리차지디코더에 포함된 카운팅회로의 구성을 도시한 도면이다.
도 8은 도 6에 도시된 프리차지디코더에 포함된 정렬회로의 구성을 도시한 블럭도이다.
도 9는 도 6에 도시된 프리차지디코더에 포함된 프리차지커맨드생성회로의 구성을 도시한 블럭도이다.
도 10은 도 9에 도시된 프리차지커맨드생성회로에 포함된 합성회로의 구성을 도시한 회로도이다.
도 11은 도 2에 도시된 전자장치에 포함된 코어회로의 구성을 도시한 블럭도이다.
도 12는 도 11에 도시된 뱅크에 포함된 메모리셀과 프리차지회로의 일 예에 따른 구성을 도시한 회로도이다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 반도체시스템의 동작을 설명하기 위한 타이밍도이다.
도 15는 도 1 내지 도 14에 도시된 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
"기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.
다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.
하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.
"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체시스템(1)은 컨트롤러(10) 및 전자장치(20)를 포함할 수 있다.
컨트롤러(10)는 제1 컨트롤핀(11_1), 제2 컨트롤핀(11_2), 제3 컨트롤핀(11_3) 및 제4 컨트롤핀(11_4)을 포함할 수 있다. 전자장치(20)는 제1 전자핀(13_1), 제2 전자핀(13_2), 제3 전자핀(13_3) 및 제4 전자핀(13_4)을 포함할 수 있다.
컨트롤러(10)는 제1 컨트롤핀(11_1) 및 제1 전자핀(13_1) 사이에 연결된 제1 전송라인(12_1)을 통해 클럭(CLK)를 전자장치(20)로 전송할 수 있다. 클럭(CLK)은 컨트롤러(10)와 전자장치(20)의 동작을 동기시키기 위해 주기적으로 토글링되는 신호로 설정될 수 있다. 컨트롤러(10)는 제2 컨트롤핀(11_2) 및 제2 전자핀(13_2) 사이에 연결된 제2 전송라인(12_2)을 통해 칩선택신호(CS)를 전자장치(20)로 전송할 수 있다. 컨트롤러(10)는 제3 컨트롤핀(11_3) 및 제3 전자핀(13_3) 사이에 연결된 제3 전송라인(12_3)을 통해 커맨드/어드레스신호(CA)를 전자장치(20)로 전송할 수 있다. 제3 컨트롤핀(11_3), 제3 전송라인(12_3) 및 제3 전자핀(13_3) 각각은 커맨드/어드레스신호(CA)의 비트 수에 따라 다수 개로 구현될 수 있다. 컨트롤러(10)는 제4 컨트롤핀(11_4) 및 제4 전자핀(13_4) 사이에 연결된 제4 전송라인(12_4)을 통해 데이터(DATA)를 전자장치(20)로 출력하거나, 전자장치(20)로부터 데이터(DATA)를 수신할 수 있다. 제4 컨트롤핀(13_4), 제4 전송라인(12_4) 및 제4 전자핀(13_4) 각각은 데이터(DATA)의 비트 수에 따라 다수 개로 구현될 수 있다.
컨트롤러(10)는 전자장치(20)의 동작을 제어하기 위한 클럭(CLK), 칩선택신호(CS) 및 커맨드/어드레스신호(CA)를 출력할 수 있다. 컨트롤러(10)는 전자장치(20)의 액티브동작, 라이트동작, 리드동작, 리프레쉬동작 및 프리차지동작을 제어하기 위한 로직레벨조합을 갖는 칩선택신호(CS) 및 커맨드/어드레스신호(CA)를 출력할 수 있다. 컨트롤러(10)는 라이트동작에서 전자장치(20)에 저장되기 위한 데이터(DATA)를 출력할 수 있다. 컨트롤러(10)는 리드동작에서 전자장치(20)로부터 출력되는 데이터(DATA)를 수신할 수 있다.
전자장치(20)는 클럭분주회로(210), 커맨드디코더(220), 어드레스디코더(230) 및 코어회로(240)를 포함할 수 있다.
클럭분주회로(210)는 클럭(CLK)을 토대로 제1 내부클럭(도 2의 CKA) 및 제2 내부클럭(도 2의 CKB)을 생성할 수 있다. 클럭분주회로(210)는 클럭(CLK)의 주파수를 분주하여 서로 반대 위상을 갖는 제1 내부클럭(도 2의 CKA) 및 제2 내부클럭(도 2의 CKB)을 생성할 수 있다. 클럭분주회로(210)는 클럭(CLK)의 홀 수번째 펄스에 동기 되어 발생하는 제1 내부클럭(도 2의 CKA)을 생성할 수 있다. 클럭분주회로(210)는 클럭(CLK)의 짝 수번째 펄스에 동기 되어 발생하는 제2 내부클럭(도 2의 CKB)을 생성할 수 있다.
커맨드디코더(220)는 제1 내부클럭(도 2의 CKA)에 동기 되어 프리차지동작을 수행하기 위한 칩선택신호(CS) 및 커맨드/어드레스신호(CA)에 의해 토글링되거나 제2 내부클럭(도 2의 CKB)에 동기 되어 프리차지동작을 수행하기 위한 칩선택신호(CS) 및 커맨드/어드레스신호(CA)에 의해 토글링되는 카운팅신호(도 6의 PG_C)를 토대로 오드프리차지커맨드(도 2의 PCG_OD) 및 이븐프리차지커맨드(도 2의 PCG_EV)를 생성할 수 있다.
어드레스디코더(230)는 칩선택신호(CS) 및 커맨드/어드레스신호(CA)를 디코딩하여 내부어드레스신호(도 2의 IADD<1:N>)를 생성할 수 있다.
코어회로(240)는 오드프리차지커맨드(도 2의 PCG_OD) 및 이븐프리차지커맨드(도 2의 PCG_EV) 중 어느 하나가 입력될 때 커맨드/어드레스신호(CA)로부터 생성되는 내부어드레스신호(도 2의 IADD<1:N>)에 의해 제1 내지 제4 뱅크그룹(도 11의 BG1,BG2,BG3,BG4)에 포함된 동일위치의 뱅크에 대한 제1 프리차지동작을 수행할 수 있다. 코어회로(240)는 오드프리차지커맨드(도 2의 PCG_OD) 및 이븐프리차지커맨드(도 2의 PCG_EV) 중 어느 하나가 입력될 때 커맨드/어드레스신호(CA)로부터 생성되는 내부어드레스신호(도 2의 IADD<1:N>)에 의해 제1 내지 제4 뱅크그룹(도 11의 BG1,BG2,BG3,BG4)에 포함된 다수의 뱅크 중 하나에 대한 제2 프리차지동작을 수행할 수 있다. 제1 프리차지동작은 제1 내지 제4 뱅크그룹(도 11의 BG1,BG2,BG3,BG4)에 포함된 동일위치의 뱅크에 대한 프리차지동작으로 설정될 수 있다. 제2 프리차지동작은 제1 내지 제4 뱅크그룹(도 11의 BG1,BG2,BG3,BG4)에 포함된 다수의 뱅크 중 하나에 대한 프리차지동작으로 설정될 수 있다. 프리차지동작은 다수의 뱅크에 포함된 메모리셀(도 12의 MC)에 연결된 비트라인쌍(도 12의 BL,/BL)을 비트라인프리차지전압(도 12의 VBLP)으로 구동하는 동작으로 설정될 수 있다.
도 2는 반도체시스템(1)에 포함된 전자장치(20)의 일 예에 따른 구성을 도시한 블럭도이다. 전자장치(20)는 클럭분주회로(210), 커맨드디코더(220), 어드레스디코더(230), 코어회로(240) 및 데이터입출력회로(250)를 포함할 수 있다.
클럭분주회로(210)는 클럭(CLK)을 토대로 제1 내부클럭(CKA) 및 제2 내부클럭(CKB)을 생성할 수 있다. 클럭분주회로(210)는 클럭(CLK)의 주파수를 분주하여 서로 반대 위상을 갖는 제1 내부클럭(CKA) 및 제2 내부클럭(CKB)을 생성할 수 있다. 클럭분주회로(210)는 클럭(CLK)의 주파수를 분주하고 클럭(CLK)의 홀 수번째 펄스에 동기 되어 발생하는 펄스를 포함하는 제1 내부클럭(CKA)을 생성할 수 있다. 클럭(CLK)의 홀 수번째 펄스는 주기적으로 발생하는 클럭(CLK)의 펄스들 중 제1 펄스, 제3 펄스, 제5 펄스들을 의미한다. 클럭분주회로(210)는 클럭(CLK)의 주파수를 분주하고 클럭(CLK)의 짝 수번째 펄스에 동기 되어 발생하는 펄스를 포함하는 제2 내부클럭(CKB)을 생성할 수 있다. 클럭(CLK)의 짝 수번째 펄스는 주기적으로 발생하는 클럭(CLK)의 펄스들 중 제2 펄스, 제4 펄스, 제6 펄스들을 의미한다.
커맨드디코더(220)는 제1 내부클럭(CKA) 및 제2 내부클럭(CKB)에 동기 되어 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>) 및 제9 커맨드/어드레스신호(CA<9>)를 디코딩하여 액티브커맨드(ACT), 라이트커맨드(WT), 리드커맨드(RD), 리프레쉬커맨드(REF), 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)를 생성할 수 있다.
커맨드디코더(220)는 제1 내부클럭(CKA) 및 제2 내부클럭(CKB)에 동기 되어 액티브동작을 수행하기 위한 칩선택신호(CS) 및 제1 및 제2 커맨드/어드레스신호(CA<1:2>)를 토대로 액티브커맨드(ACT)를 생성할 수 있다. 커맨드디코더(220)는 제1 내부클럭(CKA) 및 제2 내부클럭(CKB)에 동기 되어 라이트동작을 수행하기 위한 칩선택신호(CS) 및 제1 내지 제5 커맨드/어드레스신호(CA<1:5>)를 토대로 라이트커맨드(WT)를 생성할 수 있다. 커맨드디코더(220)는 제1 내부클럭(CKA) 및 제2 내부클럭(CKB)에 동기 되어 리드동작을 수행하기 위한 칩선택신호(CS) 및 제1 내지 제5 커맨드/어드레스신호(CA<1:5>)를 토대로 리드커맨드(RD)를 생성할 수 있다. 커맨드디코더(220)는 제1 내부클럭(CKA) 및 제2 내부클럭(CKB)에 동기 되어 리프레쉬동작을 수행하기 위한 칩선택신호(CS) 및 제1 내지 제5 커맨드/어드레스신호(CA<1:5>)를 토대로 리프레쉬커맨드(REF)를 생성할 수 있다. 커맨드디코더(220)는 제1 내부클럭(CKA)에 동기 되어 프리차지동작을 수행하기 위한 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>) 및 제9 커맨드/어드레스신호(CA<9>)에 의해 토글링되거나 제2 내부클럭(도 2의 CKB)에 동기 되어 프리차지동작을 수행하기 위한 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>) 및 제9 커맨드/어드레스신호(CA<9>)에 의해 토글링되는 카운팅신호(도6의 PG_C)를 토대로 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)를 생성할 수 있다. 액티브동작, 라이트동작, 리드동작, 리프레쉬동작 및 프리차지동작을 수행하기 위한 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>) 및 제9 커맨드/어드레스신호(CA<9>)의 로직레벨 조합은 후술하는 도 4에서 구체적으로 설명하도록 한다.
커맨드디코더(220)는 제1 내부클럭(CKA) 및 제2 내부클럭(CKB)에 동기 되어 프리차지동작을 수행하기 위한 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>) 및 제9 커맨드/어드레스신호(CA<9>)의 입력시점에 따라 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)를 생성할 수 있다. 커맨드디코더(220)는 오드프리차지커맨드(PCG_OD)의 펄스를 적어도 클럭(CLK)의 2주기 구간 이상으로 생성할 수 있다. 커맨드디코더(220)는 이븐프리차지커맨드(PCG_EV)의 펄스를 적어도 클럭(CLK)의 2주기 구간 이상으로 생성할 수 있다. 커맨드디코더(220)는 제1 내부클럭(CKA)에 동기 되어 입력된 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>) 및 제9 커맨드/어드레스신호(CA<9>)로부터 생성되는 오드프리차지커맨드(PCG_OD)의 펄스와 제2 내부클럭(CKB)에 동기 되어 입력된 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>) 및 제9 커맨드/어드레스신호(CA<9>)로부터 생성되는 오드프리차지커맨드(PCG_OD)의 펄스를 클럭(CLK)의 3주기 구간 이상으로 생성할 수 있다. 커맨드디코더(220)는 제1 내부클럭(CKA)에 동기 되어 입력된 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>) 및 제9 커맨드/어드레스신호(CA<9>)로부터 생성되는 이븐프리차지커맨드(PCG_EV)의 펄스와 제2 내부클럭(CKB)에 동기 되어 입력된 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>) 및 제9 커맨드/어드레스신호(CA<9>)로부터 생성되는 이븐프리차지커맨드(PCG_EV)의 펄스를 클럭(CLK)를 3주기 구간 이상으로 생성할 수 있다.
커맨드디코더(220)는 액티브커맨드(ACT)를 제1 커맨드전송라인(CL1)을 통해 코어회로(240)로 출력할 수 있다. 커맨드디코더(220)는 라이트커맨드(WT)를 제2 커맨드전송라인(CL2)을 통해 코어회로(240)로 출력할 수 있다. 커맨드디코더(220)는 리드커맨드(RD)를 제3 커맨드전송라인(CL3)을 통해 코어회로(240)로 출력할 수 있다. 커맨드디코더(220)는 리프레쉬커맨드(REF)를 제4 커맨드전송라인(CL4)을 통해 코어회로(240)로 출력할 수 있다. 커맨드디코더(220)는 오드프리차지커맨드(PCG_OD)를 제5 커맨드전송라인(CL5)을 통해 코어회로(240)로 출력할 수 있다. 커맨드디코더(220)는 이븐프리차지커맨드(PCG_EV)를 제6 커맨드전송라인(CL6)을 통해 코어회로(240)로 출력할 수 있다.
한편, 액티브커맨드(ACT), 라이트커맨드(WT), 리드커맨드(RD), 리프레쉬커맨드(REF)는 하나의 커맨드로 생성되지만 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)와 같이 2개의 커맨드로 생성될 수 있다.
어드레스디코더(230)는 칩선택신호(CS) 및 제1 내지 제9 커맨드/어드레스신호(CA<1:9>)를 디코딩하여 제1 내지 제N 내부어드레스신호(IADD<1:N>)를 생성할 수 있다. 제1 내지 제N 내부어드레스신호(IADD<1:N>)를 생성하기 위한 칩선택신호(CS) 및 제1 내지 제9 커맨드/어드레스신호(CA<1:9>)의 로직레벨 조합은 후술하는 도 4에서 구체적으로 설명하도록 한다.
코어회로(240)는 액티브커맨드(ACT)가 입력될 때 제1 내지 제N 내부어드레스신호(IADD<1:N>)에 의해 선택되는 워드라인(도 12의 WL)을 활성화하는 액티브동작을 수행할 수 있다. 코어회로(240)는 라이트커맨드(WT)가 입력될 때 제1 내지 제N 내부어드레스신호(IADD<1:N>)에 의해 선택되는 비트라인쌍(도 12의 BL,/BL)에 실린 내부데이터(ID)를 메모리셀(도 12의 MC)에 저장하는 라이트동작을 수행할 수 있다. 코어회로(240)는 리드커맨드(RD)가 입력될 때 제1 내지 제N 내부어드레스신호(IADD<1:N>)에 의해 선택되는 비트라인쌍(도 12의 BL,/BL)에 메모리셀(도 12의 MC)로부터 실린 내부데이터(ID)를 출력하는 리드동작을 수행할 수 있다. 코어회로(240)는 리프레쉬커맨드(REF)가 입력될 때 제1 내지 제N 내부어드레스신호(IADD<1:N>)에 의해 다수의 워드라인(도 12의 WL)을 순차적으로 활성화하여 리프레쉬동작을 수행할 수 있다. 코어회로(240)는 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV) 중 어느 하나가 입력될 때 제1 내지 제N 내부어드레스신호(IADD<1:N>)에 의해 선택되는 영역에 대한 프리차지동작을 수행할 수 있다.
데이터입출력회로(250)는 라이트동작 시 컨트롤러(10)로부터 입력되는 데이터(DATA)로부터 내부데이터(ID)를 생성하고, 내부데이터(ID)를 코어회로(240)로 출력할 수 있다. 데이터입출력회로(250)는 리드동작 시 코어회로(240)로부터 출력되는 내부데이터(ID)로부터 데이터(DATA)를 생성하고, 데이터(DATA)를 컨트롤러(10)로 출력할 수 있다.
전자장치(20)는 프리차지동작을 수행하기 위한 칩선택신호(CS) 및 제1 내지 제5 커맨드/어드레스신호(CA<1:5>)의 입력시점에 따라 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)의 펄스를 적어도 클럭(CLK)의 2주기 구간 이상으로 생성할 수 있다. 전자장치(20)는 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)의 펄스를 적어도 클럭(CLK)의 2주기 구간 이상으로 생성함으로써 커맨드전송라인의 로딩에 의해 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)의 펄스들이 병합되지 않도록 조절할 수 있다. 전자장치(20)는 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)의 펄스를 적어도 클럭(CLK)의 2주기 구간 이상으로 생성함으로써 프리차지동작의 마진을 확보할 수 있다.
도 3은 본 발명의 일 실시예에 따른 클럭분주회로(210)의 동작을 설명하기 위한 타이밍도이다.
T1 시점에, 클럭분주회로(210)는 클럭(CLK)의 제1 펄스(1st)에 동기 되어 클럭(CLK)의 1주기 구간동안 로직하이레벨로 생성되는 펄스를 포함하는 제1 내부클럭(CKA)을 생성할 수 있다. 클럭(CLK)의 제1 펄스(1st)는 클럭(CLK)의 홀 수번째 펄스로 설정될 수 있다.
T2 시점에, 클럭분주회로(210)는 클럭(CLK)의 제2 펄스(2nd)에 동기 되어 클럭(CLK)의 1주기 구간동안 로직하이레벨로 생성되는 펄스를 포함하는 제2 내부클럭(CKB)을 생성할 수 있다. 클럭(CLK)의 제2 펄스(2nd)는 클럭(CLK)의 짝 수번째 펄스로 설정될 수 있다.
도 3에 도시된 바와 같이 클럭분주회로(210)는 클럭(CLK)의 주파수를 분주하여 서로 반대 위상을 갖는 제1 내부클럭(CKA) 및 제2 내부클럭(CKB)을 생성할 수 있다. 클럭분주회로(210)는 클럭(CLK)의 주파수를 분주하고 클럭(CLK)의 홀 수번째 펄스에 동기 되어 발생하는 펄스를 포함하는 제1 내부클럭(CKA)을 생성할 수 있다. 클럭분주회로(210)는 클럭(CLK)의 주파수를 분주하고 클럭(CLK)의 짝 수번째 펄스에 동기 되어 발생하는 펄스를 포함하는 제2 내부클럭(CKB)을 생성할 수 있다.
도 4는 본 발명의 일 실시예에 따른 커맨드디코더(220) 및 어드레스디코더(230)의 동작을 설명하기 위한 도면이다.
커맨드디코더(220)는 칩선택신호(CS)가 로직로우레벨인 구간 동안 제1 커맨드/어드레스신호(CA<1>)가 로직로우레벨로 입력되고 제2 커맨드/어드레스신호(CA<2>)가 로직로우레벨로 입력될 때 액티브커맨드(ACT)를 생성할 수 있다.
어드레스디코더(230)는 칩선택신호(CS)가 로직로우레벨인 구간 동안 제3 내지 제5 커맨드/어드레스신호(CA<3:5>)를 제1 내지 제3 로우어드레스(ROW<1:3>)로 사용하고, 제6 및 제7 커맨드/어드레스신호(CA<6:7>)를 제1 내지 제4 뱅크(도 11의 BK1~BK4)를 선택하기 위한 제1 및 제2 뱅크어드레스(BA<1:2>)로 사용하며, 제8 및 제9 커맨드/어드레스신호(CA<8:9>)를 제1 내지 제4 뱅크그룹(도 11의 BG1~BG4)를 선택하기 위한 제1 및 제2 뱅크그룹어드레스(BG<1:2>)로 사용할 수 있다. 어드레스디코더(230)는 칩선택신호(CS)가 로직하이레벨인 구간 동안 제1 내지 제9 커맨드/어드레스신호(CA<1:9>)를 제4 내지 제12 로우어드레스(ROW<4:12>)로 사용할 수 있다. 제1 내지 제12 로우어드레스(ROW<1:12>)는 제1 내지 제4 뱅크(도 11의 BK1~BK4)에 포함된 다수의 워드라인(도 12의 WL)을 선택하기 위한 어드레스로 설정될 수 있다. 어드레스디코더(230)는 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>) 및 제1 내지 제12 로우어드레스(ROW<1:12>)를 디코딩하여 제1 내지 제N 내부어드레스신호(IADD<1:N>)를 생성할 수 있다.
커맨드디코더(220)는 칩선택신호(CS)가 로직로우레벨인 구간 동안 제1 커맨드/어드레스신호(CA<1>)가 로직하이레벨로 입력되고, 제2 커맨드/어드레스신호(CA<2>)가 로직로우레벨로 입력되며, 제3 커맨드/어드레스신호(CA<3>)가 로직하이레벨로 입력되고, 제4 커맨드/어드레스신호(CA<4>)가 로직하이레벨로 입력되며, 제5 커맨드/어드레스신호(CA<5>)가 로직로우레벨로 입력될 때 라이트커맨드(WT)를 생성할 수 있다.
어드레스디코더(230)는 칩선택신호(CS)가 로직로우레벨인 구간 동안 제6 및 제7 커맨드/어드레스신호(CA<6:7>)를 제1 내지 제4 뱅크(도 11의 BK1~BK4)를 선택하기 위한 제1 및 제2 뱅크어드레스(BA<1:2>)로 사용하고, 제8 및 제9 커맨드/어드레스신호(CA<8:9>)를 제1 내지 제4 뱅크그룹(도 11의 BG1~BG4)를 선택하기 위한 제1 및 제2 뱅크그룹어드레스(BG<1:2>)로 사용할 수 있다. 어드레스디코더(230)는 칩선택신호(CS)가 로직하이레벨인 구간 동안 제1 내지 제9 커맨드/어드레스신호(CA<1:9>)를 제1 내지 제9 컬럼어드레스(COL<1:9>)로 사용할 수 있다. 제1 내지 제9 컬럼어드레스(COL<1:9>)는 제1 내지 제4 뱅크(도 11의 BK1~BK4)에 포함된 다수의 비트라인쌍(도 12의 BL,/BL)을 선택하기 위한 어드레스로 설정될 수 있다. 어드레스디코더(230)는 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>) 및 제1 내지 제9 컬럼어드레스(COL<1:9>)를 디코딩하여 제1 내지 제N 내부어드레스신호(IADD<1:N>)를 생성할 수 있다.
커맨드디코더(220)는 칩선택신호(CS)가 로직로우레벨인 구간 동안 제1 커맨드/어드레스신호(CA<1>)가 로직하이레벨로 입력되고, 제2 커맨드/어드레스신호(CA<2>)가 로직로우레벨로 입력되며, 제3 커맨드/어드레스신호(CA<3>)가 로직하이레벨로 입력되고, 제4 커맨드/어드레스신호(CA<4>)가 로직하이레벨로 입력되며, 제5 커맨드/어드레스신호(CA<5>)가 로직하이레벨로 입력될 때 리드커맨드(RD)를 생성할 수 있다.
어드레스디코더(230)는 칩선택신호(CS)가 로직로우레벨인 구간 동안 제6 및 제7 커맨드/어드레스신호(CA<6:7>)를 제1 내지 제4 뱅크(도 11의 BK1~BK4)를 선택하기 위한 제1 및 제2 뱅크어드레스(BA<1:2>)로 사용하고, 제8 및 제9 커맨드/어드레스신호(CA<8:9>)를 제1 내지 제4 뱅크그룹(도 11의 BG1~BG4)를 선택하기 위한 제1 및 제2 뱅크그룹어드레스(BG<1:2>)로 사용할 수 있다. 어드레스디코더(230)는 칩선택신호(CS)가 로직하이레벨인 구간 동안 제1 내지 제9 커맨드/어드레스신호(CA<1:9>)를 제1 내지 제9 컬럼어드레스(COL<1:9>)로 사용할 수 있다. 제1 내지 제9 컬럼어드레스(COL<1:9>)는 제1 내지 제4 뱅크(도 11의 BK1~BK4)에 포함된 다수의 비트라인쌍(도 12의 BL,/BL)을 선택하기 위한 어드레스로 설정될 수 있다. 어드레스디코더(230)는 제1 및 제2 뱅크그룹어드레스(BG<1:2>), 제1 및 제2 뱅크어드레스(BA<1:2>) 및 제1 내지 제9 컬럼어드레스(COL<1:9>)를 디코딩하여 제1 내지 제N 내부어드레스신호(IADD<1:N>)를 생성할 수 있다.
커맨드디코더(220)는 칩선택신호(CS)가 로직로우레벨인 구간 동안 제1 커맨드/어드레스신호(CA<1>)가 로직하이레벨로 입력되고, 제2 커맨드/어드레스신호(CA<2>)가 로직하이레벨로 입력되며, 제3 커맨드/어드레스신호(CA<3>)가 로직로우레벨로 입력되고, 제4 커맨드/어드레스신호(CA<4>)가 로직로우레벨로 입력되며, 제5 커맨드/어드레스신호(CA<5>)가 로직하이레벨로 입력될 때 리프레쉬커맨드(REF)를 생성할 수 있다. 여기서, 제6 내지 제9 커맨드/어드레스신호(CA<6:9>)는 돈케어(X) 처리될 수 있다.
어드레스디코더(230)는 리프레쉬동작 시 순차적으로 카운팅되는 제1 내지 제N 내부어드레스신호(IADD<1:N>)를 생성할 수 있다.
커맨드디코더(220)는 칩선택신호(CS)가 로직로우레벨인 구간 동안 제1 커맨드/어드레스신호(CA<1>)가 로직하이레벨로 입력되고, 제2 커맨드/어드레스신호(CA<2>)가 로직하이레벨로 입력되며, 제3 커맨드/어드레스신호(CA<3>)가 로직로우레벨로 입력되고, 제4 커맨드/어드레스신호(CA<4>)가 로직하이레벨로 입력되며, 제5 커맨드/어드레스신호(CA<5>)가 로직로우레벨로 입력되고, 제9 커맨드/어드레스신호(CA<9>)가 로직하이레벨로 입력될 때 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)를 생성할 수 있다. 이때, 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)는 제1 프리차지동작을 위한 커맨드로 생성될 수 있다. 제1 프리차지동작은 제1 내지 제4 뱅크그룹(도 11의 BG1,BG2,BG3,BG4)에 포함된 동일위치의 뱅크에 대한 프리차지동작으로 설정될 수 있다. 프리차지동작은 다수의 뱅크에 포함된 메모리셀(도 12의 MC)에 연결된 비트라인쌍(도 12의 BL,/BL)을 비트라인프리차지전압(도 12의 VBLP)으로 구동하는 동작으로 설정될 수 있다.
어드레스디코더(230)는 칩선택신호(CS)가 로직로우레벨인 구간 동안 제6 및 제7 커맨드/어드레스신호(CA<6:7>)를 제1 내지 제4 뱅크(도 11의 BK1~BK4)를 선택하기 위한 제1 및 제2 뱅크어드레스(BA<1:2>)로 사용할 수 있다. 어드레스디코더(230)는 제1 및 제2 뱅크어드레스(BA<1:2>)를 디코딩하여 제1 내지 제N 내부어드레스신호(IADD<1:N>)를 생성할 수 있다. 이때, 제1 내지 제N 내부어드레스신호(IADD<1:N>)는 제1 내지 제4 뱅크그룹(BG1~BG4) 각각에 포함된 제1 내지 제4 뱅크(BK1~BK4) 중 동일한 위치의 뱅크를 선택하기 위한 로직레벨 조합으로 생성될 수 있다. 여기서, 제8 커맨드/어드레스신호(CA<8>)는 돈케어(X) 처리될 수 있다.
커맨드디코더(220)는 칩선택신호(CS)가 로직로우레벨인 구간 동안 제1 커맨드/어드레스신호(CA<1>)가 로직하이레벨로 입력되고, 제2 커맨드/어드레스신호(CA<2>)가 로직하이레벨로 입력되며, 제3 커맨드/어드레스신호(CA<3>)가 로직로우레벨로 입력되고, 제4 커맨드/어드레스신호(CA<4>)가 로직하이레벨로 입력되며, 제5 커맨드/어드레스신호(CA<5>)가 로직하이레벨로 입력될 때 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)를 생성할 수 있다. 이때, 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)는 제2 프리차지동작을 위한 커맨드로 생성될 수 있다. 제2 프리차지동작은 제1 내지 제4 뱅크그룹(도 11의 BG1,BG2,BG3,BG4)에 포함된 다수의 뱅크 중 하나에 대한 프리차지동작으로 설정될 수 있다.
어드레스디코더(230)는 칩선택신호(CS)가 로직로우레벨인 구간 동안 제6 및 제7 커맨드/어드레스신호(CA<6:7>)를 제1 내지 제4 뱅크(도 11의 BK1~BK4)를 선택하기 위한 제1 및 제2 뱅크어드레스(BA<1:2>)로 사용하고, 제8 및 제9 커맨드/어드레스신호(CA<8:9>)를 제1 내지 제4 뱅크그룹(도 11의 BG1~BG4)를 선택하기 위한 제1 및 제2 뱅크그룹어드레스(BG<1:2>)로 사용할 수 있다. 어드레스디코더(230)는 제1 및 제2 뱅크어드레스(BA<1:2>)와 제1 및 제2 뱅크그룹어드레스(BG<1:2>)를 디코딩하여 제1 내지 제N 내부어드레스신호(IADD<1:N>)를 생성할 수 있다. 이때, 제1 내지 제N 내부어드레스신호(IADD<1:N>)는 제1 내지 제4 뱅크그룹(BG1~BG4) 각각에 포함된 제1 내지 제4 뱅크(BK1~BK4) 중 어느 하나의 뱅크를 선택하기 위한 로직레벨 조합으로 생성될 수 있다.
커맨드디코더(220)는 칩선택신호(CS)가 로직로우레벨인 구간 동안 제1 커맨드/어드레스신호(CA<1>)가 로직하이레벨로 입력되고, 제2 커맨드/어드레스신호(CA<2>)가 로직하이레벨로 입력되며, 제3 커맨드/어드레스신호(CA<3>)가 로직로우레벨로 입력되고, 제4 커맨드/어드레스신호(CA<4>)가 로직하이레벨로 입력되며, 제5 커맨드/어드레스신호(CA<5>)가 로직로우레벨로 입력되고, 제9 커맨드/어드레스신호(CA<9>)가 로직로우레벨로 입력될 때 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)를 생성할 수 있다. 이때, 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)는 제3 프리차지동작을 위한 커맨드로 생성될 수 있다. 제3 프리차지동작은 제1 내지 제4 뱅크그룹(도 11의 BG1,BG2,BG3,BG4)에 각각 모든 뱅크에 대한 프리차지동작으로 설정될 수 있다. 프리차지동작은 다수의 뱅크에 포함된 메모리셀(도 12의 MC)에 연결된 비트라인쌍(도 12의 BL,/BL)을 비트라인프리차지전압(도 12의 VBLP)으로 구동하는 동작으로 설정될 수 있다. 여기서, 제6 내지 제8 커맨드/어드레스신호(CA<6:8>)는 돈케어(X) 처리될 수 있다.
커맨드디코더(220)에서 액티브커맨드(ACT), 라이트커맨드(WT), 리드커맨드(RD), 리프레쉬커맨드(REF), 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)를 생성하기 위한 제1 내지 제5 커맨드/어드레스신호(CA<1:5>)와 제9 커맨드/어드레스신호(CA<9>)는 제1 그룹으로 설정될 수 있다.
어드레스디코더(230)에서 제1 내지 제N 내부어드레스신호(IADD<1:N>)를 생성하기 위한 제1 내지 제9 커맨드/어드레스신호(CA<1:9>)는 제2 그룹으로 설정될 수 있다.
제1 내지 제9 커맨드/어드레스신호(CA<1:9>)의 제1 그룹과 제2 그룹은 실시예에 따라 다양하게 설정될 수 있다.
도 5는 전자장치(20)에 포함된 커맨드디코더(220)의 일 예에 따른 구성을 도시한 블럭도이다. 커맨드디코더(220)는 입력회로(221), 노멀디코더(222) 및 프리차지디코더(223)를 포함할 수 있다.
입력회로(221)는 제1 내부클럭(CKA)에 동기 되어 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>)와 제9 커맨드/어드레스신호(CA<9>)를 토대로 오드칩선택신호(CSA), 제1 내지 제5 오드커맨드/어드레스신호(CAA<1:5>)와 제9 오드커맨드/어드레스신호(CAA<9>)를 생성할 수 있다. 입력회로(221)는 제1 내부클럭(CKA)에 동기 되어 칩선택신호(CS)를 래치하고, 래치된 칩선택신호(CS)를 반전하여 오드칩선택신호(CSA)를 생성할 수 있다. 입력회로(221)는 제1 내부클럭(CKA)에 동기 되어 제1 내지 제5 커맨드/어드레스신호(CA<1:5>)와 제9 커맨드/어드레스신호(CA<9>)를 래치하여 제1 내지 제5 오드커맨드/어드레스신호(CAA<1:5>)와 제9 오드커맨드/어드레스신호(CAA<9>)를 생성할 수 있다. 입력회로(221)는 제2 내부클럭(CKB)에 동기 되어 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>)와 제9 커맨드/어드레스신호(CA<9>)를 토대로 이븐칩선택신호(CSB), 제1 내지 제5 이븐커맨드/어드레스신호(CAB<1:5>)와 제9 이븐커맨드/어드레스신호(CAB<9>)를 생성할 수 있다. 입력회로(221)는 제2 내부클럭(CKB)에 동기 되어 칩선택신호(CS)를 래치하고, 래치된 칩선택신호(CS)를 반전하여 이븐칩선택신호(CSB)를 생성할 수 있다. 입력회로(221)는 제2 내부클럭(CKB)에 동기 되어 제1 내지 제5 커맨드/어드레스신호(CA<1:5>)와 제9 커맨드/어드레스신호(CA<9>)를 래치하여 제1 내지 제5 이븐커맨드/어드레스신호(CAB<1:5>)와 제9 이븐커맨드/어드레스신호(CAB<9>)를 생성할 수 있다.
노멀디코더(222)는 제1 내부클럭(CKA)에 동기 되어 오드칩선택신호(CSA)가 로직하이레벨로 입력되고, 제1 및 제2 오드커맨드/어드레스신호(CAA<1:2>)가 액티브동작을 수행하기 위한 로직레벨 조합일 때 액티브커맨드(ACT)를 생성할 수 있다. 노멀디코더(222)는 제2 내부클럭(CKB)에 동기 되어 이븐칩선택신호(CSB)가 로직하이레벨로 입력되고, 제1 및 제2 이븐커맨드/어드레스신호(CAB<1:2>)가 액티브동작을 수행하기 위한 로직레벨 조합일 때 액티브커맨드(ACT)를 생성할 수 있다. 노멀디코더(222)는 제1 내부클럭(CKA)에 동기 되어 오드칩선택신호(CSA)가 로직하이레벨로 입력되고, 제1 내지 제5 오드커맨드/어드레스신호(CAA<1:5>)가 라이트동작을 수행하기 위한 로직레벨 조합일 때 라이트커맨드(WT)를 생성할 수 있다. 노멀디코더(222)는 제2 내부클럭(CKB)에 동기 되어 이븐칩선택신호(CSB)가 로직하이레벨로 입력되고, 제1 내지 제5 이븐커맨드/어드레스신호(CAB<1:5>)가 라이트동작을 수행하기 위한 로직레벨 조합일 때 라이트커맨드(WT)를 생성할 수 있다. 노멀디코더(222)는 제1 내부클럭(CKA)에 동기 되어 오드칩선택신호(CSA)가 로직하이레벨로 입력되고, 제1 내지 제5 오드커맨드/어드레스신호(CAA<1:5>)가 리드동작을 수행하기 위한 로직레벨 조합일 때 리드커맨드(RD)를 생성할 수 있다. 노멀디코더(222)는 제2 내부클럭(CKB)에 동기 되어 이븐칩선택신호(CSB)가 로직하이레벨로 입력되고, 제1 내지 제5 이븐커맨드/어드레스신호(CAB<1:5>)가 리드동작을 수행하기 위한 로직레벨 조합일 때 리드커맨드(RD)를 생성할 수 있다. 노멀디코더(222)는 제1 내부클럭(CKA)에 동기 되어 오드칩선택신호(CSA)가 로직하이레벨로 입력되고, 제1 내지 제5 오드커맨드/어드레스신호(CAA<1:5>)가 리프레쉬동작을 수행하기 위한 로직레벨 조합일 때 리프레쉬커맨드(REF)를 생성할 수 있다. 노멀디코더(222)는 제2 내부클럭(CKB)에 동기 되어 이븐칩선택신호(CSB)가 로직하이레벨로 입력되고, 제1 내지 제5 이븐커맨드/어드레스신호(CAB<1:5>)가 리프레쉬동작을 수행하기 위한 로직레벨 조합일 때 리프레쉬커맨드(REF)를 생성할 수 있다.
프리차지디코더(223)는 제1 내부클럭(CKA)에 동기 되어 오드칩선택신호(CSA)가 로직하이레벨로 입력되고, 제1 내지 제5 오드커맨드/어드레스신호(CAA<1:5>)와 제9 오드커맨드/어드레스신호(CAA<9>)가 제1 프리차지동작, 제2 프리차지동작 및 제3 프리차지동작을 수행하기 위한 로직레벨 조합일 때 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)를 생성할 수 있다. 프리차지디코더(223)는 제2 내부클럭(CKB)에 동기 되어 이븐칩선택신호(CSB)가 로직하이레벨로 입력되고, 제1 내지 제5 이븐커맨드/어드레스신호(CAB<1:5>)와 제9 이븐커맨드/어드레스신호(CAB<9>)가 제1 프리차지동작, 제2 프리차지동작 및 제3 프리차지동작을 수행하기 위한 로직레벨 조합일 때 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)를 생성할 수 있다.
도 6은 커맨드디코더(220)에 포함된 프리차지디코더(223)의 일 예에 따른 구성을 도시한 블럭도이다. 프리차지디코더(223)는 전치디코더(310), 카운팅회로(320), 정렬회로(330) 및 프리차지커맨드생성회로(340)를 포함할 수 있다.
전치디코더(310)는 제1 내부클럭(CKA)에 동기 되어 제1 내지 제5 오드커맨드/어드레스신호(CAA<1:5>)와 제9 오드커맨드/어드레스신호(CAA<9>)가 제1 프리차지동작, 제2 프리차지동작 및 제3 프리차지동작을 수행하기 위한 로직레벨 조합일 때 발생하는 제1 디코딩신호(PCGA)를 생성할 수 있다. 전치디코더(310)는 제2 내부클럭(CKB)에 동기 되어 제1 내지 제5 이븐커맨드/어드레스신호(CAB<1:5>)와 제9 이븐커맨드/어드레스신호(CAB<9>)가 제1 프리차지동작, 제2 프리차지동작 및 제3 프리차지동작을 수행하기 위한 로직레벨 조합일 때 발생하는 제2 디코딩신호(PCGB)를 생성할 수 있다.
카운팅회로(320)는 오드칩선택신호(CSA)와 제1 디코딩신호(PCGA)가 입력되는 구간에서 제1 내부클럭(CKA)의 라이징엣지에 동기 되어 토글링되는 카운팅신호(PG_C)를 생성할 수 있다. 카운팅회로(320)는 이븐칩선택신호(CSB)와 제2 디코딩신호(PCGB)가 입력되는 구간에서 제2 내부클럭(CKB)의 라이징엣지에 동기 되어 토글링되는 카운팅신호(PG_C)를 생성할 수 있다.
정렬회로(330)는 제1 내부클럭(CKA)의 폴링엣지에 동기 되어 카운팅신호(PG_C)를 토대로 제1 프리차지정렬신호(PG_AOD) 및 제2 프리차지정렬신호(PG_AEV)를 생성할 수 있다. 정렬회로(330)는 제1 내부클럭(CKA)의 폴링엣지에 동기 되어 카운팅신호(PG_C)를 래치하여 제1 프리차지정렬신호(PG_AOD)를 생성하고, 제1 프리차지정렬신호(PG_AOD)를 반전하여 제2 프리차지정렬신호(PG_AEV)를 생성할 수 있다. 정렬회로(330)는 제2 내부클럭(CKB)의 폴링엣지에 동기 되어 카운팅신호(PG_C)를 토대로 제3 프리차지정렬신호(PG_BOD) 및 제4 프리차지정렬신호(PG_BEV)를 생성할 수 있다. 정렬회로(330)는 제2 내부클럭(CKB)의 폴링엣지에 동기 되어 카운팅신호(PG_C)를 래치하여 제3 프리차지정렬신호(PG_BOD)를 생성하고, 제3 프리차지정렬신호(PG_BOD)를 반전하여 제4 프리차지정렬신호(PG_BEV)를 생성할 수 있다.
프리차지커맨드생성회로(340)는 제1 내부클럭(CKA)의 라이징엣지에 동기 되어 제1 디코딩신호(PCGA) 및 제1 프리차지정렬신호(PG_AOD) 및 제3 프리차지정렬신호(PG_BOD)를 토대로 오드프리차지커맨드(PCG_OD)를 생성할 수 있다. 프리차지커맨드생성회로(340)는 제2 내부클럭(CKB)의 라이징엣지에 동기 되어 제2 디코딩신호(PCGB) 및 제2 프리차지정렬신호(PG_AEV) 및 제4 프리차지정렬신호(PG_BEV)를 토대로 이븐프리차지커맨드(PCG_EV)를 생성할 수 있다.
도 7은 프리차지디코더(223)에 포함된 카운팅회로(320)의 일 예에 따른 구성을 도시한 도면이다. 카운팅회로(320)는 논리회로(321) 및 카운터(322)를 포함할 수 있다.
논리회로(321)는 낸드게이트들(321<1>,321<2>,321<3>)로 구현될 수 있다. 낸드게이트(321<1>)는 오드칩선택신호(CSA), 제1 디코딩신호(PCGA) 및 제1 내부클럭(CKA)이 로직하이레벨로 입력될 때 로직로우레벨의 출력신호를 생성할 수 있다. 낸드게이트(321<2>)는 이븐칩선택신호(CSB), 제2 디코딩신호(PCGB) 및 제2 내부클럭(CKB)이 로직하이레벨로 입력될 때 로직로우레벨의 출력신호를 생성할 수 있다. 낸드게이트(321<3>)는 낸드게이트들(321<2>,321<2>)의 출력신호 중 어느 하나가 로직로우레벨일 때 발생하는 로직하이레벨의 펄스신호(PG_P)를 생성할 수 있다.
논리회로(321)는 오드칩선택신호(CSA), 제1 디코딩신호(PCGA) 및 제1 내부클럭(CKA)이 로직하이레벨로 입력될 때 로직하이레벨의 펄스신호(PG_P)를 생성할 수 있다. 논리회로(321)는 이븐칩선택신호(CSB), 제2 디코딩신호(PCGB) 및 제2 내부클럭(CKB)이 로직하이레벨로 입력될 때 로직하이레벨의 펄스신호(PG_P)를 생성할 수 있다.
카운터(322)는 펄스신호(PG_P)의 펄스에 동기 되어 토글링되는 카운팅신호(PG_C)를 생성할 수 있다. 카운터(322)는 로직하이레벨의 펄스신호(PG_P)가 입력될 때 토글링되는 카운팅신호(PG_C)를 생성할 수 있다.
도 8은 프리차지디코더(223)에 포함된 정렬회로(330)의 일 예에 따른 구성을 도시한 도면이다. 정렬회로(330)는 제1 래치회로(331) 및 제2 래치회로(332)를 포함할 수 있다.
제1 래치회로(331)는 제1 내부클럭(CKA)의 폴링엣지에 동기 되어 카운팅신호(PG_C)를 토대로 제1 프리차지정렬신호(PG_AOD) 및 제2 프리차지정렬신호(PG_AEV)를 생성할 수 있다. 제1 래치회로(331)는 제1 내부클럭(CKA)의 폴링엣지에 동기 되어 카운팅신호(PG_C)를 래치하고, 래치된 카운팅신호(PG_C)를 반전하여 제1 프리차지정렬신호(PG_AOD)를 생성하고, 제1 프리차지정렬신호(PG_AOD)를 반전하여 제2 프리차지정렬신호(PG_AEV)를 생성할 수 있다.
제2 래치회로(332)는 제2 내부클럭(CKB)의 폴링엣지에 동기 되어 카운팅신호(PG_C)를 토대로 제3 프리차지정렬신호(PG_BOD) 및 제4 프리차지정렬신호(PG_BEV)를 생성할 수 있다. 제2 래치회로(332)는 제2 내부클럭(CKB)의 폴링엣지에 동기 되어 카운팅신호(PG_C)를 래치하고, 래치된 카운팅신호(PG_C)를 반전하여 제3 프리차지정렬신호(PG_BOD)를 생성하고, 제3 프리차지정렬신호(PG_BOD)를 반전하여 제4 프리차지정렬신호(PG_BEV)를 생성할 수 있다.
도 9는 프리차지디코더(223)에 포함된 프리차지커맨드생성회로(340)의 일 예에 따른 구성을 도시한 블럭도이다. 프리차지커맨드생성회로(340)는 제1 내부디코더(341), 제2 내부디코더(342), 제3 내부디코더(343), 제4 내부디코더(344) 및 합성회로(345)를 포함할 수 있다.
제1 내부디코더(341)는 제1 내부클럭(CKA), 제1 디코딩신호(PCGA) 및 제1 프리차지정렬신호(PG_AOD)를 토대로 제1 내부프리차지신호(PG_A_OC)를 생성할 수 있다. 제1 내부디코더(341)는 제1 내부클럭(CKA), 제1 디코딩신호(PCGA) 및 제1 프리차지정렬신호(PG_AOD)가 모두 로직하이레벨로 입력될 때 로직하이레벨로 발생하는 제1 내부프리차지신호(PG_A_OC)를 생성할 수 있다.
제2 내부디코더(342)는 제1 내부클럭(CKA), 제1 디코딩신호(PCGA) 및 제2 프리차지정렬신호(PG_AEV)를 토대로 제2 내부프리차지신호(PG_A_EC)를 생성할 수 있다. 제2 내부디코더(342)는 제1 내부클럭(CKA), 제1 디코딩신호(PCGA) 및 제2 프리차지정렬신호(PG_AEV)가 모두 로직하이레벨로 입력될 때 로직하이레벨로 발생하는 제2 내부프리차지신호(PG_A_EC)를 생성할 수 있다.
제3 내부디코더(343)는 제2 내부클럭(CKB), 제2 디코딩신호(PCGB) 및 제3 프리차지정렬신호(PG_BOD)를 토대로 제3 내부프리차지신호(PG_B_OC)를 생성할 수 있다. 제3 내부디코더(343)는 제2 내부클럭(CKB), 제2 디코딩신호(PCGB) 및 제3 프리차지정렬신호(PG_BOD)가 모두 로직하이레벨로 입력될 때 로직하이레벨로 발생하는 제3 내부프리차지신호(PG_B_OC)를 생성할 수 있다.
제4 내부디코더(344)는 제2 내부클럭(CKB), 제2 디코딩신호(PCGB) 및 제4 프리차지정렬신호(PG_BEV)를 토대로 제4 내부프리차지신호(PG_B_EC)를 생성할 수 있다. 제4 내부디코더(344)는 제2 내부클럭(CKB), 제2 디코딩신호(PCGB) 및 제4 프리차지정렬신호(PG_BEV)가 모두 로직하이레벨로 입력될 때 로직하이레벨로 발생하는 제4 내부프리차지신호(PG_B_EC)를 생성할 수 있다.
합성회로(345)는 제1 내부프리차지신호(PG_A_OC) 및 제3 내부프리차지신호(PG_B_OC)를 토대로 오드프리차지커맨드(PCG_OD)를 생성할 수 있다. 합성회로(345)는 제1 내부프리차지신호(PG_A_OC) 및 제3 내부프리차지신호(PG_B_OC)를 합성하여 오드프리차지커맨드(PCG_OD)를 생성할 수 있다. 합성회로(345)는 제2 내부프리차지신호(PG_A_EC) 및 제4 내부프리차지신호(PG_B_EC)를 토대로 이븐프리차지커맨드(PCG_EV)를 생성할 수 있다. 합성회로(345)는 제2 내부프리차지신호(PG_A_EC) 및 제4 내부프리차지신호(PG_B_EC)를 합성하여 이븐프리차지커맨드(PCG_EV)를 생성할 수 있다.
도 10은 프리차지커맨드생성회로(340)에 포함된 합성회로(345)의 일 예에 따른 구성을 도시한 회로도이다. 합성회로(345)는 제1 합성회로(410) 및 제2 합성회로(420)를 포함할 수 있다.
제1 합성회로(410)는 오어게이트(410<1>)로 구현될 수 있다. 제1 합성회로(410)는 제1 내부프리차지신호(PG_A_OC) 및 제3 내부프리차지신호(PG_B_OC)를 합성하여 오드프리차지커맨드(PCG_OD)를 생성할 수 있다. 제1 합성회로(410)는 제1 내부프리차지신호(PG_A_OC) 및 제3 내부프리차지신호(PG_B_OC)를 논리합 연산을 수행하여 오드프리차지커맨드(PCG_OD)를 생성할 수 있다. 제1 합성회로(410)는 제1 내부프리차지신호(PG_A_OC) 및 제3 내부프리차지신호(PG_B_OC) 중 어느 하나가 로직하이레벨로 입력될 때 로직하이레벨의 오드프리차지커맨드(PCG_OD)를 생성할 수 있다.
제2 합성회로(420)는 오어게이트(420<1>)로 구현될 수 있다. 제2 합성회로(420)는 제2 내부프리차지신호(PG_A_EC) 및 제4 내부프리차지신호(PG_B_EC)를 합성하여 이븐프리차지커맨드(PCG_EV)를 생성할 수 있다. 제2 합성회로(420)는 제2 내부프리차지신호(PG_A_EC) 및 제4 내부프리차지신호(PG_B_EC)를 논리합 연산을 수행하여 이븐프리차지커맨드(PCG_EV)를 생성할 수 있다. 제2 합성회로(420)는 제2 내부프리차지신호(PG_A_EC) 및 제4 내부프리차지신호(PG_B_EC) 중 어느 하나가 로직하이레벨로 입력될 때 로직하이레벨의 이븐프리차지커맨드(PCG_EV)를 생성할 수 있다.
도 11은 전자장치(20)에 포함된 코어회로(240)의 일 예에 따른 구성을 도시한 블럭도이다. 코어회로(240)는 제1 뱅크그룹(BG1), 제2 뱅크그룹(BG2), 제3 뱅크그룹(BG3) 및 제4 뱅크그룹(BG4)을 포함할 수 있다.
제1 뱅크그룹(BG1)은 제1 뱅크(BK1), 제2 뱅크(BK2), 제3 뱅크(BK3) 및 제4 뱅크(BK4)를 포함할 수 있다.
제1 뱅크그룹(BG1)은 액티브커맨드(ACT)가 입력될 때 제1 내지 제N 내부어드레스신호(IADD<1:N>)에 의해 제1 내지 제4 뱅크(BK1,BK2,BK3,BK4)에 포함된 워드라인(도 12의 WL)을 활성화하는 액티브동작을 수행할 수 있다. 제1 뱅크그룹(BG1)은 라이트커맨드(WT)가 입력될 때 제1 내지 제N 내부어드레스신호(IADD<1:N>)에 의해 제1 내지 제4 뱅크(BK1,BK2,BK3,BK4)에 포함된 비트라인쌍(도 12의 BL,/BL)에 실린 내부데이터(ID)를 메모리셀(도 12의 MC)에 저장하는 라이트동작을 수행할 수 있다. 제1 뱅크그룹(BG1)은 리드커맨드(RD)가 입력될 때 제1 내지 제N 내부어드레스신호(IADD<1:N>)에 의해 제1 내지 제4 뱅크(BK1,BK2,BK3,BK4)에 포함된 비트라인쌍(도 12의 BL,/BL)에 메모리셀(도 12의 MC)로부터 실린 내부데이터(ID)를 출력하는 리드동작을 수행할 수 있다. 제1 뱅크그룹(BG1)은 리프레쉬커맨드(REF)가 입력될 때 제1 내지 제N 내부어드레스신호(IADD<1:N>)에 의해 워드라인(도 12의 WL)을 순차적으로 활성화하여 리프레쉬동작을 수행할 수 있다. 제1 뱅크그룹(BG1)은 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV) 중 어느 하나가 입력될 때 제1 내지 제N 내부어드레스신호(IADD<1:N>)에 의해 선택되는 영역에 프리차지동작을 수행할 수 있다.
제2 내지 제4 뱅크그룹(BG2,BG3,BG4)은 제1 뱅크그룹(BG1)과 동일한 구성으로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다. 제1 내지 제4 뱅크그룹(BG1,BG2,BG3,BG4) 각각에 포함되는 제1 내지 제4 뱅크(BK1,BK2,BK3,BK4)는 동일한 위치의 뱅크로 설정될 수 있다. 예를 들어, 제1 뱅크그룹(BG1)의 제1 뱅크(BK1)는 제2 뱅크그룹(BG2)의 제1 뱅크(BK1)와 동일한 위치의 뱅크임을 의미한다.
도 12는 제1 내지 제4 뱅크(BK1,BK2,BK3,BK4)에 포함된 메모리셀(MC)과 프리차지회로(PC)의 일 예에 따른 구성을 도시한 회로도이다.
메모리셀(MC)은 워드라인(WL)과 비트라인쌍(BL,/BL)에 연결될 수 있다. 메모리셀(MC)에 연결된 워드라인(WL)은 액티브동작 시 제1 내지 제N 내부어드레스신호(IADD<1:N>)에 의해 구동될 수 있다. 메모리셀(MC)에 연결된 비트라인쌍(BL,/BL)은 라이트동작 시 제1 내지 제N 내부어드레스신호(IADD<1:N>)에 의해 구동되어 내부데이터(ID)를 메모리셀(도 12의 MC)에 저장할 수 있다. 메모리셀(MC)에 연결된 비트라인쌍(BL,/BL)은 리드동작 시 제1 내지 제N 내부어드레스신호(IADD<1:N>)에 의해 구동되어 메모리셀(MC)로부터 실린 내부데이터(ID)를 출력할 수 있다. 메모리셀(MC)에 연결된 워드라인(WL)은 리프레쉬동작 시 제1 내지 제N 내부어드레스신호(IADD<1:N>)에 의해 구동될 수 있다.
프리차지회로(PC)는 비트라인쌍(BL,/BL)에 연결될 수 있다. 프리차지회로(PC)는 프리차지동작 시 균등화신호(BLEQ)에 의해 비트라인(BL)과 비트라인(/BL)을 연결할 수 있다. 프리차지회로(PC)는 프리차지동작 시 비트라인(BL)과 비트라인(/BL)을 비트라인프리차지전압(VBLP)으로 구동할 수 있다. 균등화신호(BLEQ)는 프리차지동작 시 로직하이레벨로 생성되는 신호로 설정될 수 있다. 비트라인프리차지전압(VBLP)은 코어회로(240)에서 사용하는 전원전압의 1/2 전압레벨을 갖는 전압으로 설정될 수 있다.
도 12에 도시된 메모리셀(MC)과 프리차지회로(PC)는 다수로 구현되어 제1 내지 제4 뱅크(BK1,BK2,BK3,BK4)에 메모리셀어레이로 구현될 수 있다.
도 13 및 14를 참고하여 본 발명의 일 실시예의 반도체시스템(1)의 프리차지동작을 설명하되, 제1 내부클럭(CKA)에 동기 되어 연속적으로 프리차지동작(PCG)을 수행하기 위한 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>) 및 제9 커맨드/어드레스신호(CA<9>)가 입력되는 동작과 제1 내부클럭(CKA)에 동기 되어 프리차지동작(PCG)을 수행하기 위한 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>) 및 제9 커맨드/어드레스신호(CA<9>)가 입력된 이후 제2 내부클럭(CKB)에 동기 되어 프리차지동작(PCG)을 수행하기 위한 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>) 및 제9 커맨드/어드레스신호(CA<9>)가 연속적으로 입력되는 동작을 예를 들어 설명하면 다음과 같다.
우선, 제1 내부클럭(CKA)에 동기 되어 연속적으로 프리차지동작(PCG)을 수행하기 위한 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>) 및 제9 커맨드/어드레스신호(CA<9>)가 입력되는 동작을 설명하면 다음과 같다.
T11 시점에 컨트롤러(10)는 전자장치(20)의 프리차지동작(PCG)을 제어하기 위한 클럭(CLK), 칩선택신호(CS) 및 제1 내지 제9 커맨드/어드레스신호(CA<1:9>)를 출력한다.
클럭분주회로(210)는 클럭(CLK)의 주파수를 분주하여 서로 반대 위상을 갖는 제1 내부클럭(CKA) 및 제2 내부클럭(CKB)을 생성한다.
입력회로(221)는 제1 내부클럭(CKA)에 동기 되어 칩선택신호(CS)를 래치하고, 래치된 칩선택신호(CS)를 반전하여 오드칩선택신호(CSA)를 생성한다. 입력회로(221)는 제1 내부클럭(CKA)에 동기 되어 제1 내지 제5 커맨드/어드레스신호(CA<1:5>)와 제9 커맨드/어드레스신호(CA<9>)를 래치하여 제1 내지 제5 오드커맨드/어드레스신호(CAA<1:5>)와 제9 오드커맨드/어드레스신호(CAA<9>)를 생성한다. T11 시점에 입력되는 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>)와 제9 커맨드/어드레스신호(CA<9>)는 제1 내부클럭(CKA)의 라이징엣지에 동기 되어 입력된다.
전치디코더(310)는 제1 내부클럭(CKA)에 동기 되어 제1 내지 제5 오드커맨드/어드레스신호(CAA<1:5>)와 제9 오드커맨드/어드레스신호(CAA<9>)가 제1 프리차지동작, 제2 프리차지동작 및 제3 프리차지동작을 수행하기 위한 로직레벨 조합일 때 발생하는 제1 디코딩신호(PCGA)를 생성한다.
카운팅회로(320)는 오드칩선택신호(CSA)와 제1 디코딩신호(PCGA)가 입력되는 구간에서 제1 내부클럭(CKA)의 라이징엣지에 동기 되어 토글링되는 카운팅신호(PG_C)를 생성한다.
제1 내부디코더(341)는 제1 내부클럭(CKA), 제1 디코딩신호(PCGA) 및 제1 프리차지정렬신호(PG_AOD)가 모두 로직하이레벨로 입력될 때 로직하이레벨로 발생하는 제1 내부프리차지신호(PG_A_OC)를 생성한다.
T12 시점에 제1 래치회로(331)는 제1 내부클럭(CKA)의 폴링엣지에 동기 되어 카운팅신호(PG_C)를 래치하고, 래치된 카운팅신호(PG_C)를 반전하여 로직로우레벨의 제1 프리차지정렬신호(PG_AOD)를 생성하고, 제1 프리차지정렬신호(PG_AOD)를 반전하여 로직하이레벨의 제2 프리차지정렬신호(PG_AEV)를 생성한다.
T13 시점에 컨트롤러(10)는 전자장치(20)의 프리차지동작(PCG)을 제어하기 위한 클럭(CLK), 칩선택신호(CS) 및 제1 내지 제9 커맨드/어드레스신호(CA<1:9>)를 출력한다.
클럭분주회로(210)는 클럭(CLK)의 주파수를 분주하여 서로 반대 위상을 갖는 제1 내부클럭(CKA) 및 제2 내부클럭(CKB)을 생성한다.
입력회로(221)는 제1 내부클럭(CKA)에 동기 되어 칩선택신호(CS)를 래치하고, 래치된 칩선택신호(CS)를 반전하여 오드칩선택신호(CSA)를 생성한다. 입력회로(221)는 제1 내부클럭(CKA)에 동기 되어 제1 내지 제5 커맨드/어드레스신호(CA<1:5>)와 제9 커맨드/어드레스신호(CA<9>)를 래치하여 제1 내지 제5 오드커맨드/어드레스신호(CAA<1:5>)와 제9 오드커맨드/어드레스신호(CAA<9>)를 생성한다. T13 시점에 입력되는 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>)와 제9 커맨드/어드레스신호(CA<9>)는 제1 내부클럭(CKA)의 라이징엣지에 동기 되어 입력된다.
전치디코더(310)는 제1 내부클럭(CKA)에 동기 되어 제1 내지 제5 오드커맨드/어드레스신호(CAA<1:5>)와 제9 오드커맨드/어드레스신호(CAA<9>)가 제1 프리차지동작, 제2 프리차지동작 및 제3 프리차지동작을 수행하기 위한 로직레벨 조합일 때 발생하는 제1 디코딩신호(PCGA)를 생성한다.
카운팅회로(320)는 오드칩선택신호(CSA)와 제1 디코딩신호(PCGA)가 입력되는 구간에서 제1 내부클럭(CKA)의 라이징엣지에 동기 되어 토글링되는 카운팅신호(PG_C)를 생성한다.
제2 래치회로(332)는 제2 내부클럭(CKB)의 폴링엣지에 동기 되어 카운팅신호(PG_C)를 래치하고, 래치된 카운팅신호(PG_C)를 반전하여 로직하이레벨의 제3 프리차지정렬신호(PG_BOD)를 생성하고, 제3 프리차지정렬신호(PG_BOD)를 반전하여 로직로우레벨의 제4 프리차지정렬신호(PG_BEV)를 생성한다.
제1 내부디코더(341)는 제1 프리차지정렬신호(PG_AOD)가 로직로우레벨로 입력될 때 로직로우레벨의 제1 내부프리차지신호(PG_A_OC)를 생성한다.
제2 내부디코더(342)는 제1 내부클럭(CKA), 제1 디코딩신호(PCGA) 및 제2 프리차지정렬신호(PG_AEV)가 모두 로직하이레벨로 입력될 때 로직하이레벨로 발생하는 제2 내부프리차지신호(PG_A_EC)를 생성한다.
제3 내부디코더(343)는 제2 디코딩신호(PCGB)가 로직로우레벨로 입력될 때 로직로우레벨의 제3 내부프리차지신호(PG_B_OC)를 생성한다.
제4 내부디코더(344)는 제2 디코딩신호(PCGB)가 로직로우레벨로 입력될 때 로직로우레벨의 제4 내부프리차지신호(PG_B_EC)를 생성한다.
제1 합성회로(410)는 제1 내부프리차지신호(PG_A_OC) 및 제3 내부프리차지신호(PG_B_OC)를 합성하여 로직로우레벨의 오드프리차지커맨드(PCG_OD)를 생성한다.
제2 합성회로(420)는 제2 내부프리차지신호(PG_A_EC) 및 제4 내부프리차지신호(PG_B_EC)를 합성하여 로직하이레벨의 이븐프리차지커맨드(PCG_EV)를 생성한다.
T14 시점에 제1 래치회로(331)는 제1 내부클럭(CKA)의 폴링엣지에 동기 되어 카운팅신호(PG_C)를 래치하고, 래치된 카운팅신호(PG_C)를 반전하여 로직하이레벨의 제1 프리차지정렬신호(PG_AOD)를 생성하고, 제1 프리차지정렬신호(PG_AOD)를 반전하여 로직로우레벨의 제2 프리차지정렬신호(PG_AEV)를 생성한다.
T15 시점에 컨트롤러(10)는 전자장치(20)의 프리차지동작(PCG)을 제어하기 위한 클럭(CLK), 칩선택신호(CS) 및 제1 내지 제9 커맨드/어드레스신호(CA<1:9>)를 출력한다.
클럭분주회로(210)는 클럭(CLK)의 주파수를 분주하여 서로 반대 위상을 갖는 제1 내부클럭(CKA) 및 제2 내부클럭(CKB)을 생성한다.
입력회로(221)는 제1 내부클럭(CKA)에 동기 되어 칩선택신호(CS)를 래치하고, 래치된 칩선택신호(CS)를 반전하여 오드칩선택신호(CSA)를 생성한다. 입력회로(221)는 제1 내부클럭(CKA)에 동기 되어 제1 내지 제5 커맨드/어드레스신호(CA<1:5>)와 제9 커맨드/어드레스신호(CA<9>)를 래치하여 제1 내지 제5 오드커맨드/어드레스신호(CAA<1:5>)와 제9 오드커맨드/어드레스신호(CAA<9>)를 생성한다. T15 시점에 입력되는 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>)와 제9 커맨드/어드레스신호(CA<9>)는 제1 내부클럭(CKA)의 라이징엣지에 동기 되어 입력된다.
전치디코더(310)는 제1 내부클럭(CKA)에 동기 되어 제1 내지 제5 오드커맨드/어드레스신호(CAA<1:5>)와 제9 오드커맨드/어드레스신호(CAA<9>)가 제1 프리차지동작, 제2 프리차지동작 및 제3 프리차지동작을 수행하기 위한 로직레벨 조합일 때 발생하는 제1 디코딩신호(PCGA)를 생성한다.
카운팅회로(320)는 오드칩선택신호(CSA)와 제1 디코딩신호(PCGA)가 입력되는 구간에서 제1 내부클럭(CKA)의 라이징엣지에 동기 되어 토글링되는 카운팅신호(PG_C)를 생성한다.
제2 래치회로(332)는 제2 내부클럭(CKB)의 폴링엣지에 동기 되어 카운팅신호(PG_C)를 래치하고, 래치된 카운팅신호(PG_C)를 반전하여 로직로우레벨의 제3 프리차지정렬신호(PG_BOD)를 생성하고, 제3 프리차지정렬신호(PG_BOD)를 반전하여 로직하이레벨의 제4 프리차지정렬신호(PG_BEV)를 생성한다.
제1 내부디코더(341)는 제1 내부클럭(CKA), 제1 디코딩신호(PCGA) 및 제1 프리차지정렬신호(PG_AOD)가 모두 로직하이레벨로 입력될 때 로직하이레벨의 제1 내부프리차지신호(PG_A_OC)를 생성한다.
제2 내부디코더(342)는 제2 프리차지정렬신호(PG_AEV)가 로직로우레벨로 입력될 때 로직로우레벨로 발생하는 제2 내부프리차지신호(PG_A_EC)를 생성한다.
제3 내부디코더(343)는 제2 디코딩신호(PCGB)가 로직로우레벨로 입력될 때 로직로우레벨의 제3 내부프리차지신호(PG_B_OC)를 생성한다.
제4 내부디코더(344)는 제2 디코딩신호(PCGB)가 로직로우레벨로 입력될 때 로직로우레벨의 제4 내부프리차지신호(PG_B_EC)를 생성한다.
제1 합성회로(410)는 제1 내부프리차지신호(PG_A_OC) 및 제3 내부프리차지신호(PG_B_OC)를 합성하여 로직하이레벨의 오드프리차지커맨드(PCG_OD)를 생성한다.
제2 합성회로(420)는 제2 내부프리차지신호(PG_A_EC) 및 제4 내부프리차지신호(PG_B_EC)를 합성하여 로직로우레벨의 이븐프리차지커맨드(PCG_EV)를 생성한다.
이와 같은 본 발명의 일 실시예에 따른 전자장치(20)는 프리차지동작을 수행하기 위한 커맨드/어드레스신호가 연속적으로 입력될 때 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)의 펄스들을 적어도 클럭(CLK)의 2주기(2tck) 구간 이상으로 생성함으로써 커맨드전송라인들의 로딩변화에도 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)의 펄스들이 병합되지 않도록 제어할 수 있다. 본 발명의 일 실시예에 따른 전자장치(20)는 프리차지동작을 수행하기 위한 커맨드/어드레스신호가 연속적으로 입력될 때 프리차지커맨드의 펄스들을 적어도 클럭의 2주기(2tck) 구간 이상으로 생성함으로써 프리차지동작 오류를 방지할 수 있다.
다음으로, 제1 내부클럭(CKA)에 동기 되어 프리차지동작(PCG)을 수행하기 위한 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>) 및 제9 커맨드/어드레스신호(CA<9>)가 입력된 이후 제2 내부클럭(CKB)에 동기 되어 프리차지동작(PCG)을 수행하기 위한 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>) 및 제9 커맨드/어드레스신호(CA<9>)가 연속적으로 입력되는 동작을 예를 들어 설명하면 다음과 같다.
T16 시점에 컨트롤러(10)는 전자장치(20)의 프리차지동작(PCG)을 제어하기 위한 클럭(CLK), 칩선택신호(CS) 및 제1 내지 제9 커맨드/어드레스신호(CA<1:9>)를 출력한다.
클럭분주회로(210)는 클럭(CLK)의 주파수를 분주하여 서로 반대 위상을 갖는 제1 내부클럭(CKA) 및 제2 내부클럭(CKB)을 생성한다.
입력회로(221)는 제2 내부클럭(CKB)에 동기 되어 칩선택신호(CS)를 래치하고, 래치된 칩선택신호(CS)를 반전하여 이븐칩선택신호(CSB)를 생성한다. 입력회로(221)는 제2 내부클럭(CKB)에 동기 되어 제1 내지 제5 커맨드/어드레스신호(CA<1:5>)와 제9 커맨드/어드레스신호(CA<9>)를 래치하여 제1 내지 제5 이븐커맨드/어드레스신호(CAB<1:5>)와 제9 이븐커맨드/어드레스신호(CAB<9>)를 생성한다. T16 시점에 입력되는 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>)와 제9 커맨드/어드레스신호(CA<9>)는 제2 내부클럭(CKB)의 라이징엣지에 동기 되어 입력된다.
전치디코더(310)는 제2 내부클럭(CKB)에 동기 되어 제1 내지 제5 이븐커맨드/어드레스신호(CAB<1:5>)와 제9 이븐커맨드/어드레스신호(CAB<9>)가 제1 프리차지동작, 제2 프리차지동작 및 제3 프리차지동작을 수행하기 위한 로직레벨 조합일 때 발생하는 제2 디코딩신호(PCGB)를 생성한다.
카운팅회로(320)는 이븐칩선택신호(CSB)와 제2 디코딩신호(PCGB)가 입력되는 구간에서 제2 내부클럭(CKB)의 라이징엣지에 동기 되어 토글링되는 카운팅신호(PG_C)를 생성한다.
제1 래치회로(331)는 제1 내부클럭(CKA)의 폴링엣지에 동기 되어 카운팅신호(PG_C)를 래치하고, 래치된 카운팅신호(PG_C)를 반전하여 로직하이레벨의 제1 프리차지정렬신호(PG_AOD)를 생성하고, 제1 프리차지정렬신호(PG_AOD)를 반전하여 로직로우레벨의 제2 프리차지정렬신호(PG_AEV)를 생성한다.
제1 내부디코더(341)는 제1 디코딩신호(PCGA)가 로직로우레벨로 입력될 때 로직로우레벨의 제1 내부프리차지신호(PG_A_OC)를 생성한다.
제2 내부디코더(342)는 제1 디코딩신호(PCGA)가 로직로우레벨로 입력될 때 로직로우레벨의 제2 내부프리차지신호(PG_A_EC)를 생성한다.
제3 내부디코더(343)는 제3 프리차지정렬신호(PG_BOD)가 로직로우레벨로 입력될 때 로직로우레벨의 제3 내부프리차지신호(PG_B_OC)를 생성한다.
제4 내부디코더(344)는 제2 내부클럭(CKB), 제2 디코딩신호(PCGB) 및 제4 프리차지정렬신호(PG_BEV)가 모두 로직하이레벨로 입력될 때 로직하이레벨의 제4 내부프리차지신호(PG_B_EC)를 생성한다.
제1 합성회로(410)는 제1 내부프리차지신호(PG_A_OC) 및 제3 내부프리차지신호(PG_B_OC)를 합성하여 로직로우레벨의 오드프리차지커맨드(PCG_OD)를 생성한다.
제2 합성회로(420)는 제2 내부프리차지신호(PG_A_EC) 및 제4 내부프리차지신호(PG_B_EC)를 합성하여 로직하이레벨의 이븐프리차지커맨드(PCG_EV)를 생성한다.
T17 시점에 제2 래치회로(332)는 제2 내부클럭(CKB)의 폴링엣지에 동기 되어 카운팅신호(PG_C)를 래치하고, 래치된 카운팅신호(PG_C)를 반전하여 로직하이레벨의 제3 프리차지정렬신호(PG_BOD)를 생성하고, 제3 프리차지정렬신호(PG_BOD)를 반전하여 로직로우레벨의 제4 프리차지정렬신호(PG_BEV)를 생성한다.
T18 시점에 컨트롤러(10)는 전자장치(20)의 프리차지동작(PCG)을 제어하기 위한 클럭(CLK), 칩선택신호(CS) 및 제1 내지 제9 커맨드/어드레스신호(CA<1:9>)를 출력한다.
클럭분주회로(210)는 클럭(CLK)의 주파수를 분주하여 서로 반대 위상을 갖는 제1 내부클럭(CKA) 및 제2 내부클럭(CKB)을 생성한다.
입력회로(221)는 제2 내부클럭(CKB)에 동기 되어 칩선택신호(CS)를 래치하고, 래치된 칩선택신호(CS)를 반전하여 이븐칩선택신호(CSB)를 생성한다. 입력회로(221)는 제2 내부클럭(CKB)에 동기 되어 제1 내지 제5 커맨드/어드레스신호(CA<1:5>)와 제9 커맨드/어드레스신호(CA<9>)를 래치하여 제1 내지 제5 이븐커맨드/어드레스신호(CAB<1:5>)와 제9 이븐커맨드/어드레스신호(CAB<9>)를 생성한다. T18 시점에 입력되는 칩선택신호(CS), 제1 내지 제5 커맨드/어드레스신호(CA<1:5>)와 제9 커맨드/어드레스신호(CA<9>)는 제2 내부클럭(CKB)의 라이징엣지에 동기 되어 입력된다.
전치디코더(310)는 제2 내부클럭(CKB)에 동기 되어 제1 내지 제5 이븐커맨드/어드레스신호(CAB<1:5>)와 제9 이븐커맨드/어드레스신호(CAB<9>)가 제1 프리차지동작, 제2 프리차지동작 및 제3 프리차지동작을 수행하기 위한 로직레벨 조합일 때 발생하는 제2 디코딩신호(PCGB)를 생성한다.
카운팅회로(320)는 이븐칩선택신호(CSB)와 제2 디코딩신호(PCGB)가 입력되는 구간에서 제2 내부클럭(CKB)의 라이징엣지에 동기 되어 토글링되는 카운팅신호(PG_C)를 생성한다.
제1 래치회로(331)는 제1 내부클럭(CKA)의 폴링엣지에 동기 되어 카운팅신호(PG_C)를 래치하고, 래치된 카운팅신호(PG_C)를 반전하여 로직로우레벨의 제1 프리차지정렬신호(PG_AOD)를 생성하고, 제1 프리차지정렬신호(PG_AOD)를 반전하여 로직하이레벨의 제2 프리차지정렬신호(PG_AEV)를 생성한다.
제1 내부디코더(341)는 제1 디코딩신호(PCGA)가 로직로우레벨로 입력될 때 로직로우레벨의 제1 내부프리차지신호(PG_A_OC)를 생성한다.
제2 내부디코더(342)는 제1 디코딩신호(PCGA)가 로직로우레벨로 입력될 때 로직로우레벨의 제2 내부프리차지신호(PG_A_EC)를 생성한다.
제3 내부디코더(343)는 제2 내부클럭(CKB), 제2 디코딩신호(PCGB) 및 제3 프리차지정렬신호(PG_BOD)가 모두 로직하이레벨로 입력될 때 로직하이레벨의 제3 내부프리차지신호(PG_B_OC)를 생성한다.
제4 내부디코더(344)는 제4 프리차지정렬신호(PG_BEV)가 로직로우레벨로 입력될 때 로직로우레벨의 제4 내부프리차지신호(PG_B_EC)를 생성한다.
제1 합성회로(410)는 제1 내부프리차지신호(PG_A_OC) 및 제3 내부프리차지신호(PG_B_OC)를 합성하여 로직하이레벨의 오드프리차지커맨드(PCG_OD)를 생성한다.
제2 합성회로(420)는 제2 내부프리차지신호(PG_A_EC) 및 제4 내부프리차지신호(PG_B_EC)를 합성하여 로직로우레벨의 이븐프리차지커맨드(PCG_EV)를 생성한다.
이와 같은 본 발명의 일 실시예에 따른 전자장치(20)는 프리차지동작을 수행하기 위한 커맨드/어드레스신호가 연속적으로 입력될 때 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)의 펄스들을 적어도 클럭(CLK)의 3주기(3tck) 구간 이상으로 생성함으로써 커맨드전송라인들의 로딩변화에도 오드프리차지커맨드(PCG_OD) 및 이븐프리차지커맨드(PCG_EV)의 펄스들이 병합되지 않도록 제어할 수 있다. 본 발명의 일 실시예에 따른 전자장치(20)는 프리차지동작을 수행하기 위한 커맨드/어드레스신호가 연속적으로 입력될 때 프리차지커맨드의 펄스들을 적어도 클럭의 3주기(3tck) 구간 이상으로 생성함으로써 프리차지동작 오류를 방지할 수 있다.
도 15는 본 발명의 일 실시예에 따른 전자시스템(1000)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 15에 도시된 바와 같이, 전자시스템(1000)은 호스트(1100) 및 반도체시스템(1200)을 포함할 수 있다.
호스트(1100) 및 반도체시스템(1200)은 인터페이스 프로토콜을 사용하여 상호 신호들을 전송할 수 있다. 호스트(1100) 및 반도체시스템(1200) 사이에 사용되는 인터페이스 프로토콜에는 MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), USB(Universal Serial Bus) 등이 있다.
반도체시스템(1200)은 컨트롤러(1300)와 전자장치들(1400(K:1))을 포함할 수 있다. 컨트롤러(1300)는 전자장치들(1400(K:1))의 동작을 제어하기 위한 칩선택신호(CS) 및 커맨드/어드레스신호를 전자장치들(1400(K:1))에 인가할 수 있다. 전자장치들(1400(K:1)) 각각은 프리차지동작을 수행하기 위한 커맨드/어드레스신호가 연속적으로 입력될 때 프리차지커맨드의 펄스들을 적어도 클럭의 2주기(2tck) 구간 이상으로 생성함으로써 커맨드전송라인들의 로딩변화에도 프리차지커맨드의 펄스들이 병합되지 않도록 제어할 수 있다. 전자장치들(1400(K:1)) 각각은 프리차지동작을 수행하기 위한 커맨드/어드레스신호가 연속적으로 입력될 때 프리차지커맨드의 펄스들을 적어도 클럭의 2주기(2tck) 구간 이상으로 생성함으로써 프리차지동작 오류를 방지할 수 있다.
컨트롤러(1300)는 도 1 에 도시된 컨트롤러(10)로 구현될 수 있다. 전자장치들(1400(K:1)) 각각은 도 1 및 2에 도시된 전자장치(20)로 구현될 수 있다. 실시예에 따라서 전자장치들(1400(K:1))은 DRAM(dynamic random access memory), PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나로 구현될 수 있다.
1. 반도체시스템 10. 컨트롤러
20. 전자장치 210. 클럭분주회로
220. 커맨드디코더 221. 입력회로
222. 노멀디코더 223. 프리차지디코더
230. 어드레스디코더 240. 코어회로
250. 데이터입출력회로 310. 전치디코더
320. 카운팅회로 321. 논리회로
322. 카운터 330. 정렬회로
331. 제1 래치회로 332. 제2 래치회로
340. 프리차지커맨드생성회로 341. 제1 내부디코더
342. 제2 내부디코더 343. 제3 내부디코더
344. 제4 내부디코더 345. 합성회로
410. 제1 합성회로 420. 제2 합성회로
BG1: 제1 뱅크그룹 BG2: 제2 뱅크그룹
BG3: 제3 뱅크그룹 BG4: 제4 뱅크그룹
BK1: 제1 뱅크 BK2: 제2 뱅크
BK3: 제3 뱅크 BK4: 제4 뱅크

Claims (20)

  1. 클럭의 홀 수번째 펄스에 동기 되어 발생하는 제1 내부클럭 및 상기 클럭의 짝 수번째 펄스에 동기 되어 발생하는 제2 내부클럭을 생성하는 클럭분주회로; 및
    상기 제1 내부클럭에 동기 되어 프리차지동작을 수행하기 위한 칩선택신호 및 커맨드/어드레스신호에 의해 토글링되거나 상기 제2 내부클럭에 동기 되어 상기 프리차지동작을 수행하기 위한 상기 칩선택신호 및 상기 커맨드/어드레스신호에 의해 토글링되는 카운팅신호를 토대로 오드프리차지커맨드 및 이븐프리차지커맨드를 생성하는 커맨드디코더를 포함하되, 상기 커맨드디코더는 상기 오드프리차지커맨드의 펄스를 적어도 상기 클럭의 2주기 구간 이상으로 생성하고, 상기 이븐프리차지커맨드의 펄스를 적어도 상기 클럭의 2주기 구간 이상으로 생성하는 전자장치.
  2. 제 1 항에 있어서,
    상기 커맨드디코더는 상기 제1 내부클럭에 동기 되어 입력된 상기 커맨드/어드레스신호로부터 생성되는 상기 오드프리차지커맨드의 펄스와 상기 제2 내부클럭에 동기 되어 입력된 상기 커맨드/어드레스신호로부터 생성되는 상기 오드프리차지커맨드의 펄스를 상기 클럭의 3주기 구간 이상으로 생성하고,
    상기 커맨드디코더는 상기 제1 내부클럭에 동기 되어 입력된 상기 커맨드/어드레스신호로부터 생성되는 상기 이븐프리차지커맨드의 펄스와 상기 제2 내부클럭에 동기 되어 입력된 상기 커맨드/어드레스신호로부터 생성되는 상기 이븐프리차지커맨드의 펄스를 상기 클럭의 3주기 구간 이상으로 생성하는 전자장치.
  3. 제 1 항에 있어서,
    상기 커맨드디코더는 상기 오드프리차지커맨드를 제1 커맨드전송라인을 통해 코어회로로 출력하고, 상기 이븐프리차지커맨드를 제2 커맨드전송라인을 통해 상기 코어회로로 출력하는 전자장치.
  4. 제 3 항에 있어서,
    상기 코어회로는 상기 오드프리차지커맨드 및 상기 이븐프리차지커맨드 중 어느 하나가 입력될 때 상기 커맨드/어드레스신호로부터 생성되는 내부어드레스신호에 의해 선택되는 영역에 대한 상기 프리차지동작을 수행하는 전자장치.
  5. 제 1 항에 있어서, 상기 커맨드디코더는
    상기 제1 내부클럭에 동기 되어 상기 칩선택신호 및 상기 커맨드/어드레스신호를 토대로 오드칩선택신호 및 오드커맨드/어드레스신호를 생성하고, 상기 제2 내부클럭에 동기 되어 상기 칩선택신호 및 상기 커맨드/어드레스신호로부터 이븐칩선택신호 및 이븐커맨드/어드레스신호를 생성하는 입력회로; 및
    상기 제1 내부클럭 및 상기 제2 내부클럭에 동기 되어 상기 오드칩선택신호 및 상기 오드커맨드/어드레스신호와 상기 이븐칩선택신호 및 상기 이븐커맨드/어드레스신호를 토대로 상기 오드프리차지커맨드 및 상기 이븐프리차지커맨드를 생성하는 프리차지디코더를 포함하는 전자장치.
  6. 제 5 항에 있어서, 상기 프리차지디코더는
    상기 제1 내부클럭에 동기 되어 상기 오드커맨드/어드레스신호가 상기 프리차지동작을 수행하기 위한 로직레벨조합일 때 발생하는 제1 디코딩신호를 생성하고, 상기 제2 내부클럭에 동기 되어 상기 이븐커맨드/어드레스신호가 상기 프리차지동작을 수행하기 위한 로직레벨조합일 때 발생하는 제2 디코딩신호를 생성하는 전치디코더;
    상기 오드칩선택신호와 상기 제1 디코딩신호가 입력되는 구간에서 상기 제1 내부클럭의 라이징엣지에 동기 되어 토글링되고, 상기 이븐칩선택신호와 상기 제2 디코딩신호가 입력되는 구간에서 상기 제2 내부클럭의 라이징엣지에 동기 되어 토글링되는 상기 카운팅신호를 생성하는 카운팅회로;
    상기 제1 내부클럭의 폴링엣지에 동기 되어 상기 카운팅신호를 래치하여 제1 프리차지정렬신호 및 제2 프리차지정렬신호를 생성하고, 상기 제2 내부클럭의 폴링엣지에 동기 되어 상기 카운팅신호를 래치하여 제3 프리차지정렬신호 및 제4 프리차지정렬신호를 생성하는 정렬회로; 및
    상기 제1 내부클럭의 라이징엣지에 동기 되어 상기 제1 디코딩신호 및 상기 제1 프리차지정렬신호 및 상기 제3 프리차지정렬신호를 토대로 상기 오드프리차지커맨드를 생성하고, 상기 제2 내부클럭의 라이징엣지에 동기 되어 상기 제2 디코딩신호 및 상기 제2 프리차지정렬신호 및 상기 제4 프리차지정렬신호를 토대로 상기 이븐프리차지커맨드를 생성하는 프리차지커맨드생성회로를 포함하는 전자장치.
  7. 제 6 항에 있어서, 상기 카운팅회로는
    상기 오드칩선택신호, 상기 제1 디코딩신호 및 상기 제1 내부클럭이 입력될 때 발생하거나 상기 이븐칩선택신호, 상기 제2 디코딩신호 및 상기 제2 내부클럭이 입력될 때 발생하는 펄스신호를 생성하는 논리회로; 및
    상기 펄스신호의 펄스에 동기 되어 토글링되는 상기 카운팅신호를 생성하는 카운터를 포함하는 전자장치.
  8. 제 6 항에 있어서, 상기 정렬회로는
    상기 제1 내부클럭의 폴링엣지에 동기 되어 상기 카운팅신호를 래치하여 상기 제1 프리차지정렬신호를 생성하고, 상기 제1 프리차지정렬신호를 반전하여 상기 제2 프리차지정렬신호를 생성하는 제1 래치회로; 및
    상기 제2 내부클럭의 폴링엣지에 동기 되어 상기 카운팅신호를 래치하여 상기 제3 프리차지정렬신호를 생성하고, 상기 제3 프리차지정렬신호를 반전하여 상기 제4 프리차지정렬신호를 생성하는 제2 래치회로를 포함하는 전자장치.
  9. 제 6 항에 있어서, 상기 프리차지커맨드생성회로는
    상기 제1 내부클럭, 상기 제1 디코딩신호 및 상기 제1 프리차지정렬신호가 입력될 때 발생하는 제1 내부프리차지신호를 생성하는 제1 내부디코더;
    상기 제1 내부클럭, 상기 제1 디코딩신호 및 상기 제2 프리차지정렬신호가 입력될 때 발생하는 제2 내부프리차지신호를 생성하는 제2 내부디코더;
    상기 제2 내부클럭, 상기 제2 디코딩신호 및 상기 제3 프리차지정렬신호가 입력될 때 발생하는 제3 내부프리차지신호를 생성하는 제3 내부디코더;
    상기 제2 내부클럭, 상기 제2 디코딩신호 및 상기 제4 프리차지정렬신호가 입력될 때 발생하는 제4 내부프리차지신호를 생성하는 제4 내부디코더; 및
    상기 제1 내부프리차지신호 및 상기 제3 내부프리차지신호를 토대로 상기 오드프리차지커맨드를 생성하고, 상기 제2 내부프리차지신호 및 상기 제4 내부프리차지신호를 토대로 상기 이븐프리차지커맨드를 생성하는 합성회로를 포함하는 전자장치.
  10. 제 9 항에 있어서, 상기 합성회로는
    상기 제1 내부프리차지신호 및 상기 제3 내부프리차지신호를 합성하여 상기 오드프리차지커맨드를 생성하는 제1 합성회로; 및
    상기 제2 내부프리차지신호 및 상기 제4 내부프리차지신호를 합성하여 상기 이븐프리차지커맨드를 생성하는 제2 합성회로를 포함하는 전자장치.
  11. 제1 내부클럭에 동기 되어 제1 및 제2 프리차지동작을 수행하기 위한 칩선택신호 및 커맨드/어드레스신호에 의해 토글링되거나 제2 내부클럭에 동기 되어 상기 제1 및 제2 프리차지동작을 수행하기 위한 상기 칩선택신호 및 상기 커맨드/어드레스신호에 의해 토글링되는 카운팅신호를 토대로 오드프리차지커맨드 및 이븐프리차지커맨드를 생성하는 커맨드디코더; 및
    상기 오드프리차지커맨드 및 상기 이븐프리차지커맨드 중 어느 하나가 입력될 때 상기 커맨드/어드레스신호로부터 생성되는 내부어드레스신호에 의해 제1 및 제2 뱅크그룹에 포함된 동일위치의 뱅크에 대한 상기 제1 프리차지동작을 수행하거나 상기 오드프리차지커맨드 및 상기 이븐프리차지커맨드 중 어느 하나가 입력될 때 상기 커맨드/어드레스신호로부터 생성되는 상기 내부어드레스신호에 의해 상기 제1 및 제2 뱅크그룹에 포함된 다수의 뱅크 중 하나에 대한 상기 제2 프리차지동작을 수행하는 코어회로를 포함하되, 상기 커맨드디코더는 상기 오드프리차지커맨드의 펄스를 적어도 클럭의 2주기 구간 이상으로 생성하고, 상기 이븐프리차지커맨드의 펄스를 적어도 상기 클럭의 2주기 구간 이상으로 생성하는 전자장치.
  12. 제 11 항에 있어서,
    상기 커맨드디코더는 상기 제1 내부클럭에 동기 되어 입력된 상기 커맨드/어드레스신호로부터 생성되는 상기 오드프리차지커맨드의 펄스와 상기 제2 내부클럭에 동기 되어 입력된 상기 커맨드/어드레스신호로부터 생성되는 상기 오드프리차지커맨드의 펄스를 상기 클럭의 3주기 구간 이상으로 생성하고,
    상기 커맨드디코더는 상기 제1 내부클럭에 동기 되어 입력된 상기 커맨드/어드레스신호로부터 생성되는 상기 이븐프리차지커맨드의 펄스와 상기 제2 내부클럭에 동기 되어 입력된 상기 커맨드/어드레스신호로부터 생성되는 상기 이븐프리차지커맨드의 펄스를 상기 클럭의 3주기 구간 이상으로 생성하는 전자장치.
  13. 제 11 항에 있어서, 상기 커맨드디코더는
    상기 제1 내부클럭에 동기 되어 상기 칩선택신호 및 상기 커맨드/어드레스신호를 토대로 오드칩선택신호 및 오드커맨드/어드레스신호를 생성하고, 상기 제2 내부클럭에 동기 되어 상기 칩선택신호 및 상기 커맨드/어드레스신호로부터 이븐칩선택신호 및 이븐커맨드/어드레스신호를 생성하는 입력회로; 및
    상기 제1 내부클럭 및 상기 제2 내부클럭에 동기 되어 상기 오드칩선택신호 및 상기 오드커맨드/어드레스신호와 상기 이븐칩선택신호 및 상기 이븐커맨드/어드레스신호를 토대로 상기 오드프리차지커맨드 및 상기 이븐프리차지커맨드를 생성하는 프리차지디코더를 포함하는 전자장치.
  14. 제 13 항에 있어서, 상기 프리차지디코더는
    상기 제1 내부클럭에 동기 되어 상기 오드커맨드/어드레스신호가 상기 제1 및 제2 프리차지동작을 수행하기 위한 로직레벨조합일 때 발생하는 제1 디코딩신호를 생성하고, 상기 제2 내부클럭에 동기 되어 상기 이븐커맨드/어드레스신호가 상기 제1 및 제2 프리차지동작을 수행하기 위한 로직레벨조합일 때 발생하는 제2 디코딩신호를 생성하는 전치디코더;
    상기 오드칩선택신호와 상기 제1 디코딩신호가 입력되는 구간에서 상기 제1 내부클럭의 라이징엣지에 동기 되어 토글링되고, 상기 이븐칩선택신호와 상기 제2 디코딩신호가 입력되는 구간에서 상기 제2 내부클럭의 라이징엣지에 동기 되어 토글링되는 상기 카운팅신호를 생성하는 카운팅회로;
    상기 제1 내부클럭의 폴링엣지에 동기 되어 상기 카운팅신호를 래치하여 제1 프리차지정렬신호 및 제2 프리차지정렬신호를 생성하고, 상기 제2 내부클럭의 폴링엣지에 동기 되어 상기 카운팅신호를 래치하여 제3 프리차지정렬신호 및 제4 프리차지정렬신호를 생성하는 정렬회로; 및
    상기 제1 내부클럭의 라이징엣지에 동기 되어 상기 제1 디코딩신호, 상기 제1 프리차지정렬신호 및 상기 제3 프리차지정렬신호를 토대로 상기 오드프리차지커맨드를 생성하고, 상기 제2 내부클럭의 라이징엣지에 동기 되어 상기 제2 디코딩신호, 상기 제2 프리차지정렬신호 및 상기 제4 프리차지정렬신호를 토대로 상기 이븐프리차지커맨드를 생성하는 프리차지커맨드생성회로를 포함하는 전자장치.
  15. 제 14 항에 있어서, 상기 카운팅회로는
    상기 오드칩선택신호, 상기 제1 디코딩신호 및 상기 제1 내부클럭이 입력될 때 발생하거나 상기 이븐칩선택신호, 상기 제2 디코딩신호 및 상기 제2 내부클럭이 입력될 때 발생하는 펄스신호를 생성하는 논리회로; 및
    상기 펄스신호의 펄스에 동기 되어 토글링되는 상기 카운팅신호를 생성하는 카운터를 포함하는 전자장치.
  16. 제 14 항에 있어서, 상기 정렬회로는
    상기 제1 내부클럭의 폴링엣지에 동기 되어 상기 카운팅신호를 래치하여 상기 제1 프리차지정렬신호를 생성하고, 상기 제1 프리차지정렬신호를 반전하여 상기 제2 프리차지정렬신호를 생성하는 제1 래치회로; 및
    상기 제2 내부클럭의 폴링엣지에 동기 되어 상기 카운팅신호를 래치하여 상기 제3 프리차지정렬신호를 생성하고, 상기 제3 프리차지정렬신호를 반전하여 상기 제4 프리차지정렬신호를 생성하는 제2 래치회로를 포함하는 전자장치.
  17. 제 14 항에 있어서, 상기 프리차지커맨드생성회로는
    상기 제1 내부클럭, 상기 제1 디코딩신호 및 상기 제1 프리차지정렬신호가 입력될 때 발생하는 제1 내부프리차지신호를 생성하는 제1 내부디코더;
    상기 제1 내부클럭, 상기 제1 디코딩신호 및 상기 제2 프리차지정렬신호가 입력될 때 발생하는 제2 내부프리차지신호를 생성하는 제2 내부디코더;
    상기 제2 내부클럭, 상기 제2 디코딩신호 및 상기 제3 프리차지정렬신호가 입력될 때 발생하는 제3 내부프리차지신호를 생성하는 제3 내부디코더;
    상기 제2 내부클럭, 상기 제2 디코딩신호 및 상기 제4 프리차지정렬신호가 입력될 때 발생하는 제4 내부프리차지신호를 생성하는 제4 내부디코더; 및
    상기 제1 내부프리차지신호 및 상기 제3 내부프리차지신호를 토대로 상기 오드프리차지커맨드를 생성하고, 상기 제2 내부프리차지신호 및 상기 제4 내부프리차지신호를 토대로 상기 이븐프리차지커맨드를 생성하는 합성회로를 포함하는 전자장치.
  18. 제 11 항에 있어서, 상기 코어회로는
    제1 및 제2 뱅크를 포함하는 상기 제1 뱅크그룹; 및
    제3 및 제4 뱅크를 포함하는 상기 제2 뱅크그룹을 포함하고,
    상기 코어회로는 상기 제1 프리차지동작 시 상기 내부어드레스신호에 의해 상기 제1 및 제2 뱅크그룹에 포함된 상기 제1 뱅크 및 상기 제3 뱅크 중 어느 하나와 상기 제1 및 제2 뱅크그룹에 포함된 상기 제2 뱅크 및 상기 제4 뱅크 중 어느 하나에 대한 상기 제1 프리차지동작을 수행하고,
    상기 제2 프리차지동작 시 상기 내부어드레스신호에 의해 상기 제1 및 제2 뱅크그룹에 포함된 상기 제1 내지 제4 뱅크 중 어느 하나에 대한 상기 제2 프리차지동작을 수행하는 전자장치.
  19. 제 11 항에 있어서,
    상기 커맨드디코더는 상기 커맨드/어드레스신호에 포함된 제1 그룹으로부터 상기 오드프리차지커맨드 및 상기 이븐프리차지커맨드를 생성하는 전자장치.
  20. 제 11 항에 있어서,
    상기 제1 프리차지동작 시 상기 커맨드/어드레스신호에 포함된 제2 그룹으로부터 상기 제1 및 제2 뱅크그룹에 포함된 동일위치의 뱅크를 선택하기 위한 조합을 갖는 상기 내부어드레스신호를 생성하고,
    상기 제2 프리차지동작 시 상기 커맨드/어드레스신호에 포함된 상기 제2 그룹으로부터 상기 제1 및 제2 뱅크그룹에 포함된 동일위치의 뱅크를 선택하기 위한 조합을 갖는 상기 내부어드레스신호를 생성하는 어드레스디코더를 더 포함하는 전자장치.
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