JP2023112112A - 疑似スタティックランダムアクセスメモリ - Google Patents

疑似スタティックランダムアクセスメモリ Download PDF

Info

Publication number
JP2023112112A
JP2023112112A JP2023102455A JP2023102455A JP2023112112A JP 2023112112 A JP2023112112 A JP 2023112112A JP 2023102455 A JP2023102455 A JP 2023102455A JP 2023102455 A JP2023102455 A JP 2023102455A JP 2023112112 A JP2023112112 A JP 2023112112A
Authority
JP
Japan
Prior art keywords
latency
transaction
precharge
input
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2023102455A
Other languages
English (en)
Other versions
JP7507289B2 (ja
Inventor
仁史 池田
Hitoshi Ikeda
貴彦 佐藤
Takahiko Sato
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Priority to JP2023102455A priority Critical patent/JP7507289B2/ja
Publication of JP2023112112A publication Critical patent/JP2023112112A/ja
Application granted granted Critical
Publication of JP7507289B2 publication Critical patent/JP7507289B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

【課題】データ転送速度を向上させることの可能な疑似スタティックランダムアクセスメモリを提供する。【解決手段】疑似スタティックランダムアクセスメモリは、第１トランザクションにおいて、コマンド及びロウアドレスが入力されてから初期レイテンシが経過した後に、入力されたロウアドレス及びカラムアドレスに対応するメモリセルのデータの入力又は出力を行う疑似スタティックランダムアクセスメモリであって、所定の条件を満たす場合に、第１トランザクションの後の第２トランザクションにおけるレイテンシが初期レイテンシよりも短くなるように制御する制御部を備える。【選択図】図５

Description

本発明は、疑似スタティックランダムアクセスメモリ（ｐＳＲＡＭ：pseudo-Static Random Access Memory）に関する。
ｐＳＲＡＭは、ＳＲＡＭ（Static Random Access Memory）と互換性を有するインタフェースを備えた半導体記憶装置である（例えば、特許文献１）。また、ｐＳＲＡＭは、ＤＲＡＭ（Dynamic Random Access Memory）をメモリセルアレイとしてデータを記憶し、ＤＲＡＭのアクセスインタフェースを再設計し、ＳＲＡＭのアクセスインタフェースと互換性を持たせたものである。さらに、ｐＳＲＡＭは、データ転送方式としてＤＤＲ（Double Data Rate）方式を採用している。
図１（ａ）は、読み出しコマンドが入力された場合の従来のｐＳＲＡＭ内の信号の時間推移の一例を示すタイムチャートであり、図１（ｂ）は、書き込みコマンドが入力された場合の従来のｐＳＲＡＭ内の信号の時間推移を示すタイムチャートである。なお、ここでは、ｐＳＲＡＭが、クロック信号に同期して信号を受信するクロック同期型のｐＳＲＡＭであって、アドレスデータマルチプレックスインタフェース型のｐＳＲＡＭである場合を一例として示している。アドレスデータマルチプレックスインタフェース型のｐＳＲＡＭは、アドレス信号及びデータ信号の各々が入力されるように構成されたアドレスデータ端子を有している。
このようなｐＳＲＡＭは、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）からアサート（ローレベル）に移行すると読み出し又は書き込みトランザクションを開始し、チップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に移行すると読み出し又は書き込みトランザクションを終了して、プリチャージを行うように構成されている。
図１（ａ）及び図１（ｂ）に示す例では、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）からアサート（ローレベル）に移行した後の外部クロック信号ＣＬＫの第１クロックから第３クロックの各クロックに同期して、コマンド（ＣＭＤ）、ロウアドレス（ＲＡ）及びカラムアドレス（ＣＡ）がアドレスデータ端子を介して入力される。具体的に説明すると、外部クロック信号ＣＬＫの第１クロックの立ち上がりエッジにおいてコマンド（ＣＭＤ）が入力され、外部クロック信号ＣＬＫの第２クロックの立ち上がりエッジ及び立ち下がりエッジにおいてロウアドレス（ＲＡ）が入力され、外部クロック信号ＣＬＫの第３クロックの立ち上がりエッジ及び立ち下がりエッジにおいてカラムアドレス（ＣＡ）が入力される。なお、ここでは、クロックエッジ毎に８ビットの信号が入力される場合を一例として示している。
図１（ａ）に示す例では、ワード線（ＷＬ）は、ロウアドレス（ＲＡ）が入力された後にアクティブ（ハイレベル）になり、カラム選択線（ＣＳＬ）は、カラムアドレス（ＣＡ）が入力された後にトグルされる。そして、コマンド（ＣＭＤ）及びロウアドレス（ＲＡ）が入力されてから初期レイテンシが経過した後に、入力されたロウアドレス（ＲＡ）及びカラムアドレス（ＣＡ）に対応するメモリセルのデータが読み出しデータとして出力される。また、ワード線（ＷＬ）は、チップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に移行するとプリチャージされる。ここで、初期レイテンシは、ｔＣＫ（ｔＣＫは、クロックサイクルを示す）×レイテンシカウントＮ（Ｎは、１以上の整数であり、レイテンシカウントを示す）で表されるものであり、図１（ａ）は、レイテンシカウントが８（Ｎ＝８）の場合を一例として示している。なお、レイテンシカウントは、外部クロック信号ＣＬＫの周波数に依存する。例えば、外部クロック信号ＣＬＫの周波数が高くなるほど、レイテンシカウントが大きくなる。
また、図１（ｂ）に示す例では、ワード線（ＷＬ）は、ロウアドレス（ＲＡ）が入力された後にアクティブ（ハイレベル）になる。そして、コマンド（ＣＭＤ）及びロウアドレス（ＲＡ）が入力されてから初期レイテンシが経過した後に書き込みデータが入力されると、カラム選択線（ＣＳＬ）がトグルされる。ここで、書き込みトランザクションにおける初期レイテンシの長さは、読み出しトランザクションにおける初期レイテンシの長さと等しい。また、ワード線（ＷＬ）は、チップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に移行するとプリチャージされる。
特開２０２０－１３５９１４号公報
ところで、このようなｐＳＲＡＭでは、各トランザクションにおいて初期レイテンシが経過するまで読み出し又は書き込みデータを入力又は出力することができないので、各トランザクションの時間を短縮することができず、結果として、データ転送速度を向上させることが困難であった。
本発明は上記課題に鑑みてなされたものであり、データ転送速度を向上させることの可能な疑似スタティックランダムアクセスメモリを提供することを目的とする。
上記課題を解決するために、本発明は、第１トランザクションにおいて、コマンド及びロウアドレスが入力されてから初期レイテンシが経過した後に、入力されたロウアドレス及びカラムアドレスに対応するメモリセルのデータの入力又は出力を行う疑似スタティックランダムアクセスメモリであって、所定の条件を満たす場合に、前記第１トランザクションの後の第２トランザクションにおけるレイテンシが前記初期レイテンシよりも短くなるように制御する制御部を備える、疑似スタティックランダムアクセスメモリを提供する（発明１）。
かかる発明（発明１）によれば、所定の条件を満たす場合に、第２トランザクションにおけるレイテンシが初期レイテンシよりも短くなる。これにより、第２トランザクションの時間を短縮することが可能になるので、第２トランザクションにおけるデータ転送速度を向上させることができる。
上記発明（発明１）においては、前記所定の条件は、前記第１トランザクションにおいて、前記第２トランザクションにおけるレイテンシを前記初期レイテンシよりも短くするための所定のコマンドが入力されたことを含んでもよい（発明２）。
かかる発明（発明２）によれば、第１トランザクションにおいて所定のコマンドが入力された場合に、第２トランザクションにおけるレイテンシを初期レイテンシよりも短くすることが可能になる。
上記発明（発明２）においては、前記所定のコマンドは、入力されたロウアドレスに対応するワード線のプリチャージを行わないように指示するための読み出しコマンド又は書き込みコマンドを含んでもよい（発明３）。
かかる発明（発明３）によれば、第１トランザクションにおいてアクセスされたロウアドレスに対応するワード線を、プリチャージを行うことなくアクティブ状態に維持することが可能になるので、第１トランザクションにおいて所定のコマンドが入力された場合には、第２トランザクションにおいて、初期レイテンシよりも短いレイテンシの間に当該ロウアドレスにアクセスすることができる。
上記発明（発明３）においては、前記制御部は、入力されたコマンドに基づいて、前記入力されたロウアドレスに対応するワード線のプリチャージを行うか否かを示すプリチャージ可否信号を生成するプリチャージ信号生成部と、前記プリチャージ可否信号がプリチャージを行うことを示す場合に、前記入力されたロウアドレスに対応するワード線のプリチャージを行うように制御するプリチャージ制御部と、前記プリチャージ可否信号がプリチャージを行わないことを示す場合に、前記第２トランザクションにおけるレイテンシを前記初期レイテンシよりも短くするように制御するレイテンシ制御部と、を備え、前記プリチャージ信号生成部は、前記プリチャージを行わないように指示するための読み出し又は書き込みコマンドが入力された場合に、前記入力されたロウアドレスに対応するワード線のプリチャージを行わないことを示すプリチャージ可否信号を前記プリチャージ制御部及び前記レイテンシ制御部に出力してもよい（発明４）。
かかる発明（発明４）によれば、第１トランザクションにおいて、プリチャージを行わないように指示するための読み出し又は書き込みコマンドが入力された場合に、第２トランザクションにおけるレイテンシを初期レイテンシよりも短くするように設定することが可能になる。
上記発明（発明２～４）においては、前記所定のコマンドは、レジスタ書き込みコマンドを含んでもよい（発明５）。
かかる発明（発明５）によれば、第１トランザクションのレジスタ書き込みコマンドによって、第２トランザクションにおけるレイテンシを初期レイテンシよりも短くするように設定することが可能になる。
上記発明（発明５）においては、前記制御部は、入力されたコマンドに基づいて、前記入力されたロウアドレスに対応するワード線のプリチャージを行うか否かを示すプリチャージ可否信号を生成するプリチャージ信号生成部と、前記プリチャージ可否信号がプリチャージを行うことを示す場合に、前記入力されたロウアドレスに対応するワード線のプリチャージを行うように制御するプリチャージ制御部と、前記プリチャージ可否信号がプリチャージを行わないことを示す場合に、前記第２トランザクションにおけるレイテンシを前記初期レイテンシよりも短くするように制御するレイテンシ制御部と、を備え、前記プリチャージ信号生成部は、前記プリチャージを行わないように指示するためのレジスタ書き込みコマンドが入力された場合に、前記入力されたロウアドレスに対応するワード線のプリチャージを行わないことを示すプリチャージ可否信号を前記プリチャージ制御部及び前記レイテンシ制御部に出力してもよい（発明６）。
かかる発明（発明６）によれば、第１トランザクションにおいて、プリチャージを行わないように指示するためのレジスタ書き込みコマンドが入力された場合に、第２トランザクションにおけるレイテンシを初期レイテンシよりも短くするように設定することが可能になる。
上記発明（発明１～６）においては、前記所定の条件は、前記第１トランザクションと前記第２トランザクションとにおいて同じロウアドレスが入力されたことを含んでもよい（発明７）。
かかる発明（発明７）によれば、第２トランザクションにおいて第１トランザクションと同じロウアドレスにアクセスされる場合に、第２トランザクションにおけるレイテンシを初期レイテンシよりも短くすることが可能になる。
上記発明（発明７）においては、前記制御部は、前記所定の条件を満たす場合に、前記第２トランザクションの次の連続するトランザクションの各々において前記同じロウアドレスが入力されている間、前記連続するトランザクションの各々におけるレイテンシが前記初期レイテンシよりも短くなるように制御してもよい（発明８）。
かかる発明（発明８）によれば、第２トランザクション以降の連続するトランザクションの各々において第１トランザクションと同じロウアドレスが入力されている間、第２トランザクション以降の連続するトランザクションの各々におけるレイテンシを初期レイテンシよりも短くすることが可能になる。
上記発明（発明７～８）においては、前記制御部は、ｎ（ｎは、１以上の整数）番目のトランザクションにおいて入力されたロウアドレスと、ｎ－１番目のトランザクションにおいて入力されたロウアドレスと、を比較して、比較結果を出力するコンパレータと、前記比較結果が、前記ｎ番目のトランザクションにおいて入力されたロウアドレスと、前記ｎ－１番目のトランザクションにおいて入力されたロウアドレスと、が同じロウアドレスであることを示す場合に、前記ｎ番目のトランザクションにおけるレイテンシを前記初期レイテンシよりも短くするように制御するレイテンシ制御部と、を備えてもよい（発明９）。
かかる発明（発明９）によれば、ｎ番目のトランザクションにおいてｎ－１番目のトランザクションと同じロウアドレスにアクセスされる場合に、ｎ番目のトランザクションにおけるレイテンシを初期レイテンシよりも短くすることが可能になる。
上記発明（発明１～９）においては、前記所定の条件は、前記第１トランザクションにおいて入力された書き込みデータにエラーが検出されたことを含んでもよい（発明１０）。
かかる発明（発明１０）によれば、第１トランザクションにおいて入力された書き込みデータにエラーが検出された場合に、第２トランザクションにおけるレイテンシを初期レイテンシよりも短くすることが可能になる。
上記発明（発明１０）においては、前記制御部は、前記第１トランザクションにおいて入力された書き込みデータがエラーを含むか否かを検出するエラー検出部と、前記エラー検出部が、前記書き込みデータがエラーを含むことを検出した場合に、前記第２トランザクションにおけるレイテンシを前記初期レイテンシよりも短くするように制御するレイテンシ制御部と、を備えてもよい（発明１１）。
かかる発明（発明１１）によれば、第１トランザクションにおいて入力された書き込みデータにエラーが検出された場合に、第２トランザクションにおけるレイテンシを初期レイテンシよりも短くすることが可能になる。
上記発明（発明１～１１）においては、前記疑似スタティックランダムアクセスメモリは、（ｉ）クロック信号に同期して信号が入力又は出力されるクロック同期型の疑似スタティックランダムアクセスメモリ、又は、（ｉｉ）アドレスデータマルチプレックスインタフェース型の疑似スタティックランダムアクセスメモリ、の何れかであってもよい（発明１２）。
かかる発明（発明１２）によれば、疑似スタティックランダムアクセスメモリがクロック同期型の疑似スタティックランダムアクセスメモリである場合には、コマンド信号、アドレス信号及びデータ信号がクロック信号に同期して入力又は出力されるので、コマンド信号及びアドレス信号が入力されてからデータ信号が入力又は出力されるまでの間のレイテンシの長さをクロックサイクル数に基づいて設定することが可能になる。また、疑似スタティックランダムアクセスメモリがアドレスデータマルチプレックスインタフェース型の疑似スタティックランダムアクセスメモリである場合には、アドレス信号及びデータ信号の各々が、独立した端子ではなく共通の端子を介して入力されるので、トランザクション中に他のトランザクションのコマンド、アドレス及びデータが入力されないように制御することが可能になる。これにより、第１トランザクション及び／又は第２トランザクション中に入力される他のトランザクションに基づいてレイテンシの制御が行われるのを抑制することができる。
本発明の疑似スタティックランダムアクセスメモリによれば、データ転送速度を向上させることができる。
（ａ）は、読み出しコマンドが入力された場合の従来のｐＳＲＡＭ内の信号の時間推移の一例を示すタイムチャートであり、（ｂ）は、書き込みコマンドが入力された場合の従来のｐＳＲＡＭ内の信号の時間推移の一例を示すタイムチャートである。 本発明の第１実施形態に係るｐＳＲＡＭの構成例を示すブロック図である。 異なるクロックサイクル毎の初期レイテンシとショートレイテンシとの関係の一例を示す図である。 コマンドのビット割り当ての一例を示す図である。 （ａ）は、プリチャージ信号生成部の構成例を示す図であり、（ｂ）は、レイテンシ信号生成部の構成例を示す図である。 （ａ）は、初期レイテンシが設定されている状態で読み出しコマンドが入力された場合のｐＳＲＡＭ内の信号の時間推移の一例を示すタイムチャートであり、（ｂ）は、ショートレイテンシが設定されている状態で読み出しコマンドが入力された場合のｐＳＲＡＭ内の信号の時間推移の一例を示すタイムチャートである。 本発明の第２実施形態に係るｐＳＲＡＭにおいてレジスタ書き込みコマンドが入力された場合の信号の時間推移の一例を示すタイムチャートである。 第２実施形態に係るｐＳＲＡＭ内の信号の時間推移の一例を示すタイムチャートである。 本発明の第３実施形態に係るｐＳＲＡＭの構成例を示すブロック図である。 第３実施形態に係るｐＳＲＡＭ内の信号の時間推移の一例を示すタイムチャートである。 （ａ）は、コマンドのビット割り当ての一例を示す図であり、（ｂ）は、コマンドが入力された場合の信号の時間推移の一例を示すタイムチャートである。 本発明の第４実施形態に係るｐＳＲＡＭの構成例を示すブロック図である。 （ａ）は、書き込みデータにエラーが検出されていない場合のｐＳＲＡＭ内の信号の時間推移の一例を示すタイムチャートであり、（ｂ）は、書き込みデータにエラーが検出された場合のｐＳＲＡＭ内の信号の時間推移の一例を示すタイムチャートである。
以下、本発明の実施形態に係るｐＳＲＡＭについて添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。
また、本明細書等における「第１」、「第２」、「第３」等の表記は、或る構成要素を他の構成要素と区別するために使用されるものであって、当該構成要素の数、順序又は優先度等を限定するためのものではない。例えば、「第１要素」及び「第２要素」との記載が存在する場合、「第１要素」及び「第２要素」という２つの要素のみが採用されることを意味するものではないし、「第１要素」が「第２要素」に先行しなければならないことを意味するものでもない。
（第１実施形態）
図２は、本発明の第１実施形態に係るｐＳＲＡＭの構成例を示すブロック図である。本実施形態に係るｐＳＲＡＭは、第１トランザクションにおいて、コマンド及びロウアドレスが入力されてから初期レイテンシが経過した後に、入力されたロウアドレス及びカラムアドレスに対応するメモリセルのデータの入力又は出力を行うように構成されている。また、本実施形態に係るｐＳＲＡＭは、制御部１０と、メモリセルアレイ２０と、を備える。制御部１０及びメモリセルアレイ２０の各々は、専用のハードウェアデバイスや論理回路によって構成されてもよい。
制御部１０は、所定の条件を満たす場合に、第１トランザクションの後の第２トランザクションにおけるレイテンシが初期レイテンシよりも短くなるように制御する。なお、制御部１０の詳細な構成については後述する。
また、本実施形態において、所定の条件は、第１トランザクションにおいて、第２トランザクションにおけるレイテンシを初期レイテンシよりも短くするための所定のコマンドが入力されたことを含む。これにより、第１トランザクションにおいて所定のコマンドが入力された場合に、第２トランザクションにおけるレイテンシを初期レイテンシよりも短くすることが可能になる。
さらに、本実施形態では、所定のコマンドは、入力されたロウアドレスに対応するワード線のプリチャージを行わないように指示するためのコマンドを含む。これにより、第１トランザクションにおいてアクセスされたロウアドレスに対応するワード線を、プリチャージを行うことなくアクティブ状態に維持することが可能になるので、第１トランザクションにおいて所定のコマンドが入力された場合には、第２トランザクションにおいて、初期レイテンシよりも短いレイテンシの間に当該ロウアドレスにアクセスすることができる。
さらにまた、本実施形態では、所定のコマンドは、読み出し又は書き込みコマンドを含む。この場合、第１トランザクションの読み出し又は書き込みコマンドによって、第２トランザクションにおけるレイテンシを初期レイテンシよりも短くするように設定することが可能になる。
メモリセルアレイ２０は、行列状に配置された複数のメモリセルを備える。各メモリセルの構成は、周知の構成と同様であってもよい。
なお、本実施形態に係るｐＳＲＡＭは、クロック信号（例えば、外部クロック信号ＣＬＫ）に同期して信号が入力又は出力されるクロック同期型の疑似スタティックランダムアクセスメモリであってもよい。この場合、コマンド信号、アドレス信号及びデータ信号がクロック信号（ここでは、外部クロック信号ＣＬＫ）に同期して入力又は出力されるので、コマンド信号及びアドレス信号が入力されてからデータ信号が入力又は出力されるまでの間のレイテンシの長さをクロックサイクル数に基づいて設定することが可能になる。
また、本実施形態に係るｐＳＲＡＭは、アドレス信号及びデータ信号の各々が入力されるように構成されたアドレスデータ端子を有するアドレスデータマルチプレックスインタフェース型の疑似スタティックランダムアクセスメモリであってもよい。この場合、アドレス信号及びデータ信号の各々が、独立した端子ではなく共通の端子（アドレスデータ端子）を介して入力されるので、トランザクション中に他のトランザクションのコマンド、アドレス及びデータが入力されないように制御することが可能になる。これにより、第１トランザクション及び／又は第２トランザクション中に入力される他のトランザクションに基づいてレイテンシの制御が行われるのを抑制することができる。
次に、本実施形態における制御部１０の詳細な構成について説明する。制御部１０は、コマンドデコーダ１０１と、ロウ制御部１０２と、レイテンシカウンタ１０３と、カラム制御部１０４と、プリチャージ信号生成部１０５と、プリチャージ制御部１０６と、レイテンシ信号生成部１０７と、を備える。なお、本実施形態では、説明を簡略化するために、例えば、電源回路、コマンドデコーダ、ロウデコーダ、カラムデコーダ、クロックジェネレータ等の他の周知の構成が示されていない。
また、ここでは、各トランザクションにおいて同じロウアドレスにアクセスされる場合を想定した制御部１０の構成を一例として説明する。
コマンドデコーダ１０１は、外部から入力されたチップセレクト信号ＣＳ＃がネゲート（ハイレベル）からアサート（ローレベル）に変化した場合に、外部クロック信号ＣＬＫに同期して、アドレスデータ端子を介して入力されたコマンドＣＭＤ（図６（ａ）に示す）をデコードして、内部コマンドを生成する。ここで、生成される内部コマンドには、例えば、アクティブ信号ＡＣＴ、リード信号ＲＤ、ライト信号ＷＲ等が含まれる。なお、図には示されていないが、コマンドデコーダ１０１は、リフレッシュ信号等を内部コマンドとして生成してもよい。コマンドデコーダ１０１は、アクティブ信号ＡＣＴを生成した場合に、生成したアクティブ信号ＡＣＴをロウ制御部１０２に出力する。また、コマンドデコーダ１０１は、リード信号ＲＤ又はライト信号ＷＲを生成した場合に、生成したリード信号ＲＤ又はライト信号ＷＲをレイテンシカウンタ１０３に出力する。
ロウ制御部１０２は、コマンドデコーダ１０１から入力されたアクティブ信号ＡＣＴに基づいて、メモリセルアレイ２０内の対応するメモリアレイの活性化／非活性化を制御する。例えば、ロウ制御部１０２は、アサート（ハイレベル）されたアクティブ信号ＡＣＴがコマンドデコーダ１０１から入力されると、アドレスデータ端子を介して入力されたロウアドレスＲＡ（図６（ａ）に示す）に対応するワード線を活性化する（アクティブにする）ための信号ＷＬをアサート（ハイレベル）して、メモリセルアレイ２０に出力する。また、ロウ制御部１０２は、例えば、アサート（ハイレベル）されたアクティブ信号ＡＣＴがコマンドデコーダ１０１から入力されると、センスアンプを活性化する（アクティブにする）ための信号ＳＡをアサート（ハイレベル）して、メモリセルアレイ２０に出力する。
また、ロウ制御部１０２は、アサート（ハイレベル）されたプリチャージ信号ＰＲＥがプリチャージ制御部１０６から入力されている場合に、トランザクションの終了後（チップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化した後）に信号ＷＬをネゲート（ローレベル）して、メモリセルアレイ２０に出力する。これにより、活性化されたワード線がトランザクションの終了後に非活性化され、当該ワード線のプリチャージ動作が行われる。一方、ロウ制御部１０２は、ネゲート（ローレベル）されたプリチャージ信号ＰＲＥがプリチャージ制御部１０６から入力されている場合に、トランザクションの終了後においても信号ＷＬをアサート（ハイレベル）した状態でメモリセルアレイ２０に出力する。この場合、トランザクションの終了後においてもワード線の活性化状態が維持され、当該ワード線のプリチャージが行われない。
レイテンシカウンタ１０３は、リード信号ＲＤ又はライト信号ＷＲがコマンドデコーダ１０１から入力されると、外部から入力された外部クロック信号ＣＬＫのパルス数（トグル数）をカウントする。そして、レイテンシカウンタ１０３は、カウントしたパルス数が所定のレイテンシの値に達した場合に、アドレスデータ端子を介して入力されたカラムアドレスＣＡ（図６（ａ）に示す）を指定するための信号ＣＡＳをカラム制御部１０４に出力する。
ここで、レイテンシカウンタ１０３は、レイテンシ信号生成部１０７から入力された信号ＮＬＴＮＣＹに応じて、カウントするレイテンシの値を設定するように構成されている。例えば、信号ＮＬＴＮＣＹがアサート（ハイレベル）されている場合には、レイテンシカウンタ１０３は、レイテンシが初期レイテンシであると判別して、カウントするレイテンシの値を、初期レイテンシに対応する値に設定する。また、信号ＮＬＴＮＣＹがネゲート（ローレベル）されている場合には、レイテンシカウンタ１０３は、レイテンシが初期レイテンシよりも短いショートレイテンシであると判別して、カウントするレイテンシの値を、ショートレイテンシに対応する値（初期レイテンシに対応する値よりも小さい値）に設定する。
初期レイテンシに対応する値と、ショートレイテンシに対応する値との関係の一例を図３に示す。図３に示す例では、初期レイテンシに対応する値及びショートレイテンシに対応する値がクロックサイクル（ｔＣＫ）毎に設定されている。また、各クロックサイクルにおいて、初期レイテンシの値（外部クロック信号ＣＬＫのクロック数）は、ショートレイテンシの値（外部クロック信号ＣＬＫのクロック数）よりも大きい値に設定されている。さらに、初期レイテンシに対応する値及びショートレイテンシに対応する値は、クロックサイクルが短くなるほど（外部クロック信号ＣＬＫの周波数が高くなるほど）、大きくなるように設定されている。なお、このような関係を示す情報は、例えば、ｐＳＲＡＭの動作モードの情報（例えば、バースト長等）を記憶するモードレジスタ等に記憶され、レイテンシカウンタ１０３によって参照されてもよい。
また、レイテンシカウンタ１０３は、レイテンシが初期レイテンシの場合（信号ＮＬＴＮＣＹがアサート（ハイレベル）されている場合）に、コマンドＣＭＤ及びロウアドレスＲＡが入力された後の外部クロック（図６（ａ）に示す例では、第３クロック）からクロックのパルス数のカウントを開始してもよい。さらに、レイテンシカウンタ１０３は、レイテンシがショートレイテンシの場合（信号ＮＬＴＮＣＹがネゲート（ローレベル）されている場合）に、コマンドＣＭＤ及びカラムアドレスＣＡが入力された後の外部クロック（図６（ｂ）に示す例では、第４クロック）からクロックのパルス数のカウントを開始してもよい。
カラム制御部１０４は、信号ＣＡＳがレイテンシカウンタ１０３から入力されると、信号ＣＡＳによって指定されたカラムアドレスＣＡに対応するカラム選択線を活性化する（アクティブにする）ための信号ＣＳＬをアサート（ハイレベル）して、メモリセルアレイ２０に出力する。
なお、メモリセルアレイ２０内の複数のメモリセルに対するデータ制御の詳細については周知の技術と同様であるため、本実施形態では説明を省略する。
プリチャージ信号生成部１０５は、アドレスデータ端子を介して入力されたコマンドＣＭＤに基づいて、アドレスデータ端子を介して入力されたロウアドレスＲＡに対応するワード線のプリチャージを行うか否かを示すプリチャージ可否信号ＰＲＥＥＮを生成して、プリチャージ制御部１０６に出力する。具体的に説明すると、プリチャージ信号生成部１０５は、トランザクションにおける１番目の外部クロック信号ＣＬＫ（図５（ａ）において、１ｓｔＣＬＫとして示す）と、１番目の外部クロック信号ＣＬＫの立ち上がりエッジにおいて入力される８ビットの信号ＡＤＱ［７：０］のうちＡＤＱ５ビットの値と、が入力されると、プリチャージ可否信号ＰＲＥＥＮを生成して、プリチャージ制御部１０６に出力する。
ここで、図４を参照して、コマンドＣＭＤのデータ構成例について説明する。図４は、コマンドＣＭＤのビット割り当ての一例を示す図である。本実施形態において、コマンドＣＭＤは、トランザクションにおける１番目の外部クロック信号ＣＬＫの立ち上がりエッジにおいて入力される８ビットの信号ＡＤＱ［７：０］のうちＡＤＱ７ビット、ＡＤＱ６ビット及びＡＤＱ５ビットの３つのビットで構成されている。
ＡＤＱ７ビットは、コマンド種別（読み出しコマンド又は書き込みコマンド）を指定するためのビットである。ＡＤＱ７ビットの値が１の場合、コマンドＣＭＤは読み出しコマンドであり、ＡＤＱ７ビットの値が０の場合、コマンドＣＭＤは書き込みコマンドである。
ＡＤＱ６ビットは、コマンドの処理対象（メモリセル又はレジスタ）を指定するためのビットである。ＡＤＱ６ビットの値が１の場合、レジスタに対してコマンド処理が行われ、ＡＤＱ６ビットの値が０の場合、メモリセルに対してコマンド処理が行われる。
ＡＤＱ５ビットは、アドレスデータ端子を介して入力されたロウアドレスＲＡに対応するワード線のプリチャージを行うか否かを指示するためのビットである。ＡＤＱ５ビットの値が１の場合、コマンドＣＭＤによってワード線のプリチャージを行わないように指示し、ＡＤＱ５ビットの値が０の場合、コマンドＣＭＤによってワード線のプリチャージを行うように指示する。
本実施形態では、第１トランザクションにおいてプリチャージ無し（ＡＤＱ５ビットの値が１）の読み出しコマンド又は書き込みコマンド（所定のコマンド）が入力された場合、後述するように、第２トランザクションにおけるレイテンシが初期レイテンシよりも短いショートレイテンシになるように制御される。
次に、図５（ａ）を参照して、プリチャージ信号生成部１０５の構成について説明する。プリチャージ信号生成部１０５は、シフトレジスタ１０５ａと、インバータ１０５ｂと、を備える。
シフトレジスタ１０５ａは、トランザクションにおける１番目の外部クロック信号ＣＬＫ（１ｓｔＣＬＫ）がクロック信号として入力されると、１番目の外部クロック信号ＣＬＫの立ち上がりエッジにおいて入力される８ビットの信号ＡＤＱ［７：０］のうちＡＤＱ５ビットをラッチして出力する。インバータ１０５ｂは、シフトレジスタ１０５ａから出力された信号を論理反転し、論理反転した信号をプリチャージ可否信号ＰＲＥＥＮとしてプリチャージ制御部１０６及びレイテンシ信号生成部１０７に出力する。なお、シフトレジスタ１０５ａの／ＣＬＲ端子には、例えば制御部１０内の他の回路によって生成されたリセット信号ｅｎａｂｌｅが印加されてもよい。
プリチャージ制御部１０６は、プリチャージ可否信号ＰＲＥＥＮがプリチャージを行うことを示す場合（プリチャージ可否信号ＰＲＥＥＮがアサート（ハイレベル）されている場合）に、入力されたロウアドレスに対応するワード線のプリチャージを行うように制御する。本実施形態において、プリチャージ制御部１０６は、チップセレクト信号ＣＳ＃がアサート（ローレベル）されている場合に、プリチャージ信号生成部１０５から入力されたプリチャージ可否信号ＰＲＥＥＮに基づいてプリチャージ信号ＰＲＥを生成し、生成したプリチャージ信号ＰＲＥをロウ制御部１０２に出力する。例えば、プリチャージ可否信号ＰＲＥＥＮがアサート（ハイレベル）されている場合（プリチャージが行われる場合）、プリチャージ制御部１０６は、プリチャージ信号ＰＲＥをアサート（ハイレベル）して、ロウ制御部１０２に出力する。また、プリチャージ可否信号ＰＲＥＥＮがネゲート（ローレベル）されている場合（プリチャージが行われない場合）、プリチャージ制御部１０６は、プリチャージ信号ＰＲＥをネゲート（ローレベル）して、ロウ制御部１０２に出力する。
レイテンシ信号生成部１０７は、プリチャージ可否信号ＰＲＥＥＮがプリチャージを行わないことを示す場合（プリチャージ可否信号ＰＲＥＥＮがネゲート（ローレベル）されている場合）に、第２トランザクションにおけるレイテンシを初期レイテンシよりも短くする（ショートレイテンシにする）ように制御する。本実施形態において、レイテンシ信号生成部１０７は、プリチャージ信号生成部１０５から入力されたプリチャージ可否信号ＰＲＥＥＮに基づいて信号ＮＬＴＮＣＹを生成し、生成した信号ＮＬＴＮＣＹをレイテンシカウンタ１０３に出力する。なお、本実施形態において、レイテンシ信号生成部１０７は、本発明の「レイテンシ制御部」の一例である。
図５（ｂ）を参照して、レイテンシ信号生成部１０７の構成について説明する。レイテンシ信号生成部１０７は、シフトレジスタ１０７ａと、インバータ１０７ｂ，１０７ｃ，１０７ｄと、を備える。
シフトレジスタ１０７ａは、インバータ１０７ｃによって論理反転されたチップセレクト信号ＣＳ＃がクロック信号として入力されると、インバータ１０７ｂによって論理反転されたプリチャージ可否信号ＰＲＥＥＮをラッチして出力する。インバータ１０７ｄは、シフトレジスタ１０７ａから出力された信号を論理反転し、論理反転した信号を信号ＮＬＴＮＣＹとしてレイテンシカウンタ１０３に出力する。なお、シフトレジスタ１０７ａの／ＣＬＲ端子には、例えば制御部１０内の他の回路によって生成されたリセット信号ｅｎａｂｌｅが印加されてもよい。
以上のように構成された制御部１０は、前のトランザクション（第１トランザクション）においてアクセスされたワード線が活性化されている状態（プリチャージ可否信号ＰＲＥＥＮがネゲート（ローレベル）されている状態）で後のトランザクション（第２トランザクション）において当該ワード線がアクセスされる場合に、後のトランザクションにおいて入力されるアドレスのうちロウアドレスＲＡを無効にし、カラムアドレスＣＡのみを有効にすることによって、後のトランザクションにおけるレイテンシを初期レイテンシよりも短くするように構成されている。
次に、本実施形態に係るｐＳＲＡＭの動作について図６を参照して説明する。図６（ａ）は、初期レイテンシが設定されている状態で読み出しコマンドが入力された場合のｐＳＲＡＭ内の信号の時間推移の一例を示すタイムチャートであり、図６（ｂ）は、ショートレイテンシが設定されている状態で読み出しコマンドが入力された場合のｐＳＲＡＭ内の信号の時間推移の一例を示すタイムチャートである。
先ず、図６（ａ）に示す動作について説明する。なお、ここでは、図６（ａ）に示す読み出しトランザクション（第１トランザクション）の開始前では、プリチャージ可否信号ＰＲＥＥＮがアサート（ハイレベル）されており（つまり、プリチャージが行われる）、信号ＮＬＴＮＣＹがアサート（ハイレベル）されている（つまり、読み出しトランザクションにおけるレイテンシが初期レイテンシである）場合を想定する。
チップセレクト信号ＣＳ＃がアサート（ローレベル）されることによって読み出しトランザクションが開始された後に、外部クロック信号ＣＬＫに同期してコマンドＣＭＤが入力されると、プリチャージ信号生成部１０５は、コマンドＣＭＤに基づいてプリチャージ可否信号ＰＲＥＥＮを生成する。なお、ここでは、コマンドＣＭＤが、プリチャージ無し（ＡＤＱ５ビットの値が１）の読み出しコマンドである場合を想定する。この場合、プリチャージ信号生成部１０５は、プリチャージ可否信号ＰＲＥＥＮをネゲート（ローレベル）して、プリチャージ制御部１０６及びレイテンシ信号生成部１０７に出力する。
一方、レイテンシ信号生成部１０７のシフトレジスタ１０７ａは、クロック端子に入力される信号（チップセレクト信号ＣＳ＃の論理反転信号）が既にアサート（ハイレベル）されている状態であるため、プリチャージ信号生成部１０５から出力されたプリチャージ可否信号ＰＲＥＥＮの論理反転信号をラッチしない。これにより、レイテンシ信号生成部１０７は、アサート（ハイレベル）された信号ＮＬＴＮＣＹをレイテンシカウンタ１０３に出力する。
レイテンシカウンタ１０３は、アサート（ハイレベル）された信号ＮＬＴＮＣＹが入力されると、この読み出しトランザクションにおけるレイテンシが初期レイテンシであると判別して、外部クロック信号ＣＬＫのパルス数を、初期レイテンシに対応する値に達するまでカウントする。なお、ロウ制御部１０２は、初期レイテンシの間に、入力されたロウアドレスＲＡに対応するワード線を活性化する。
そして、外部クロック信号ＣＬＫのパルス数が、初期レイテンシに対応する値に達した場合に、レイテンシカウンタ１０３は、信号ＣＡＳをカラム制御部１０４に出力する。このようにして、入力されたロウアドレスＲＡ及びカラムアドレスＣＡに対応するメモリセルのデータが読み出される。また、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）されることによって読み出しトランザクションが終了する。なお、この読み出しトランザクションにおいてプリチャージ無し（ＡＤＱ５ビットの値が１）の読み出しコマンドが入力されたので、入力されたロウアドレスＲＡに対応するワード線のプリチャージが行われず、ワード線の活性化状態が維持される。
次に、図６（ｂ）に示す動作について説明する。なお、ここでは、図６（ａ）に示す読み出しトランザクションの後に、図６（ｂ）に示す読み出しトランザクション（第２トランザクション）が行われる場合を想定する。この場合、図６（ｂ）に示す読み出しトランザクションの開始前では、プリチャージ可否信号ＰＲＥＥＮがネゲート（ローレベル）されており、信号ＮＬＴＮＣＹがアサート（ハイレベル）されている。なお、この場合には、後の読み出しトランザクションにおけるロウアドレスＲＡの入力が無効になるので、図６（ｂ）に示すように、入力されるアドレスのうちロウアドレスＲＡが省略されている。
チップセレクト信号ＣＳ＃がアサート（ローレベル）されることによって読み出しトランザクションが開始された後に、外部クロック信号ＣＬＫに同期してコマンドＣＭＤが入力されると、プリチャージ信号生成部１０５は、コマンドＣＭＤに基づいてプリチャージ可否信号ＰＲＥＥＮを生成する。なお、ここでは、コマンドＣＭＤが、プリチャージ有り（ＡＤＱ５ビットの値が０）の読み出しコマンドである場合を想定する。この場合、プリチャージ信号生成部１０５は、プリチャージ可否信号ＰＲＥＥＮをアサート（ハイレベル）して、プリチャージ制御部１０６及びレイテンシ信号生成部１０７に出力する。
一方、レイテンシ信号生成部１０７のシフトレジスタ１０７ａは、チップセレクト信号ＣＳ＃がアサート（ローレベル）されたタイミングでプリチャージ可否信号ＰＲＥＥＮの論理反転信号をラッチする。なお、チップセレクト信号ＣＳ＃がアサート（ローレベル）されたタイミングでは、プリチャージ可否信号ＰＲＥＥＮはローレベルである。このため、プリチャージ可否信号ＰＲＥＥＮの論理反転信号はハイレベルとなる。よって、レイテンシ信号生成部１０７は、ネゲート（ローレベル）された信号ＮＬＴＮＣＹをレイテンシカウンタ１０３に出力する。
レイテンシカウンタ１０３は、ネゲート（ローレベル）された信号ＮＬＴＮＣＹが入力されると、この読み出しトランザクションにおけるレイテンシがショートレイテンシであると判別して、外部クロック信号ＣＬＫのパルス数を、ショートレイテンシに対応する値に達するまでカウントする。
そして、外部クロック信号ＣＬＫのパルス数が、ショートレイテンシに対応する値に達すると、レイテンシカウンタ１０３は、信号ＣＡＳをカラム制御部１０４に出力する。このようにして、この読み出しトランザクション（第２トランザクション）において入力されたカラムアドレスＣＡに対応するメモリセルのデータが読み出される。また、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）されることによって読み出しトランザクションが終了する。なお、後の読み出しトランザクション（第２トランザクション）においてプリチャージ有り（ＡＤＱ５ビットの値が０）の読み出しコマンドが入力されたので、第１トランザクションにおいて入力されたロウアドレスＲＡに対応するワード線のプリチャージが行われる。
このようにして、前の読み出しトランザクション（第１トランザクション）において所定のコマンド（プリチャージ無しの読み出しコマンド）が入力された場合に、後の読み出しトランザクション（第２トランザクション）におけるレイテンシを初期レイテンシよりも短くすることができる。
上述したように、本実施形態のｐＳＲＡＭによれば、所定の条件を満たす場合に、後の読み出しトランザクション（第２トランザクション）におけるレイテンシが初期レイテンシよりも短くなる。これにより、後の読み出しトランザクションの時間を短縮することが可能になるので、後の読み出しトランザクションにおけるデータ転送速度を向上させることができる。
（第２実施形態）
以下、本発明の第２実施形態について説明する。本実施形態のｐＳＲＡＭは、第１トランザクションにおいて所定のコマンドが入力された場合に、第２トランザクションにおけるレイテンシを初期レイテンシよりも短くする点において第１実施形態と同様であるが、所定のコマンドがレジスタ書き込みコマンドを含む点において第１実施形態と異なっている。以下、第１実施形態と異なる構成について説明する。
本実施形態において、レジスタ書き込みコマンドは、図７に示すように、コマンド及びアドレスと、モードレジスタに書き込まれるモードレジスタ（ＭＲ）データと、によって構成されている。ここで、ＭＲデータには、プリチャージを行うか否かを示す１つ以上のビット数の情報が含まれてもよい。なお、レジスタ書き込みコマンドは、第１実施形態において説明したように、トランザクションにおける１番目の外部クロック信号ＣＬＫの立ち上がりエッジにおいて入力される８ビットの信号ＡＤＱ［７：０］のうちＡＤＱ６ビットの値が１に設定されたコマンドであってもよい。
本実施形態において、制御部１０のプリチャージ信号生成部１０５は、モードレジスタ書き込みコマンドが入力された場合に、モードレジスタに書き込まれたプリチャージに関する情報を取得してもよい。そして、プリチャージ信号生成部１０５は、プリチャージを行うことを示す情報がモードレジスタに書き込まれている場合に、プリチャージ可否信号ＰＲＥＥＮをアサート（ハイレベル）して、プリチャージ制御部１０６及びレイテンシ信号生成部１０７に出力する。また、プリチャージ信号生成部１０５は、プリチャージを行わないことを示す情報がモードレジスタに書き込まれている場合に、プリチャージ可否信号ＰＲＥＥＮをネゲート（ローレベル）して、プリチャージ制御部１０６及びレイテンシ信号生成部１０７に出力する。
本実施形態において、制御部１０のレイテンシ信号生成部１０７は、第１トランザクションにおいてモードレジスタ書き込みコマンドが入力された場合に、第１トランザクションの後の第２トランザクション（読み出し又は書き込みトランザクション）の終了時（チップセレクト信号ＣＳ＃の立ち上がりエッジ）にプリチャージ可否信号ＰＲＥＥＮをラッチし、ラッチした信号を信号ＮＬＴＮＣＹとしてレイテンシカウンタ１０３に出力する。
本実施形態に係るｐＳＲＡＭの動作について図８を参照して説明する。図８は、本実施形態に係るｐＳＲＡＭ内の信号の時間推移の一例を示すタイムチャートである。なお、ここでは、第１実施形態と同様に、各トランザクションにおいて同じロウアドレスにアクセスされる場合を想定して説明する。
また、ここでは、時刻ｔ１の前のタイミングにおいて、プリチャージ可否信号ＰＲＥＥＮがアサート（ハイレベル）されており（つまり、プリチャージが行われる）、信号ＮＬＴＮＣＹがアサート（ハイレベル）されている（つまり、読み出しトランザクションにおけるレイテンシが初期レイテンシである）場合を一例として説明する。
時刻ｔ１においてプリチャージ無しのレジスタ書き込みコマンドが入力されると、プリチャージ信号生成部１０５は、モードレジスタに書き込まれたプリチャージに関する情報を参照した後に、プリチャージ可否信号ＰＲＥＥＮをネゲート（ローレベル）して、プリチャージ制御部１０６及びレイテンシ信号生成部１０７に出力する。なお、レイテンシ信号生成部１０７は、プリチャージ可否信号ＰＲＥＥＮをラッチするタイミングではないので、アサート（ハイレベル）された信号ＮＬＴＮＣＹをレイテンシカウンタ１０３に出力する。
次に、時刻ｔ２において読み出し又は書き込みトランザクションが開始されると、レイテンシカウンタ１０３は、アサート（ハイレベル）された信号ＮＬＴＮＣＹに基づいて、トランザクションにおけるレイテンシを初期レイテンシに設定する。そして、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）されることによって読み出し又は書き込みトランザクションが終了すると、レイテンシ信号生成部１０７は、ネゲート（ローレベル）されたプリチャージ可否信号ＰＲＥＥＮをラッチして、ネゲート（ローレベル）された信号ＮＬＴＮＣＹをレイテンシカウンタ１０３に出力する。
時刻ｔ３において読み出し又は書き込みトランザクションが開始されると、レイテンシカウンタ１０３は、ネゲート（ローレベル）された信号ＮＬＴＮＣＹに基づいて、トランザクションにおけるレイテンシをショートレイテンシに設定する。これにより、この読み出し又は書き込みトランザクションの時間が、前の読み出し又は書き込みトランザクションよりも短くなる。
次に、時刻ｔ４においてプリチャージ有りのレジスタ書き込みコマンドが入力されると、プリチャージ信号生成部１０５は、モードレジスタに書き込まれたプリチャージに関する情報を参照した後に、プリチャージ可否信号ＰＲＥＥＮをアサート（ハイレベル）して、プリチャージ制御部１０６及びレイテンシ信号生成部１０７に出力する。なお、レイテンシ信号生成部１０７は、プリチャージ可否信号ＰＲＥＥＮをラッチするタイミングではないので、ネゲート（ローレベル）された信号ＮＬＴＮＣＹをレイテンシカウンタ１０３に出力する。
時刻ｔ５において読み出し又は書き込みトランザクションが開始されると、レイテンシカウンタ１０３は、ネゲート（ローレベル）された信号ＮＬＴＮＣＹに基づいて、トランザクションにおけるレイテンシをショートレイテンシに設定する。そして、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）されることによって読み出し又は書き込みトランザクションが終了すると、レイテンシ信号生成部１０７は、アサート（ハイレベル）されたプリチャージ可否信号ＰＲＥＥＮをラッチして、アサート（ハイレベル）された信号ＮＬＴＮＣＹをレイテンシカウンタ１０３に出力する。
次に、時刻ｔ６において読み出し又は書き込みトランザクションが開始されると、レイテンシカウンタ１０３は、アサート（ハイレベル）された信号ＮＬＴＮＣＹに基づいて、トランザクションにおけるレイテンシを初期レイテンシに設定する。
このようにして、所定のトランザクション（第１トランザクション）において入力されたレジスタ書き込みコマンドによって、後のトランザクション（第２トランザクション）におけるレイテンシを初期レイテンシ又はショートレイテンシに設定することができる。
上述したように、本実施形態のｐＳＲＡＭによれば、第１トランザクションのレジスタ書き込みコマンドによって、第２トランザクションにおけるレイテンシを初期レイテンシよりも短くするように設定することが可能になる。
（第３実施形態）
以下、本発明の第３実施形態について説明する。本実施形態では、制御部１０が、所定の条件を満たす場合に、第２トランザクションにおけるレイテンシを初期レイテンシよりも短くする点において上記各実施形態と同様であるが、所定の条件が、第１トランザクションと第２トランザクションとにおいて同じロウアドレスＲＡが入力されたことを含む点において、上記各実施形態と異なっている。以下、上記各実施形態と異なる構成について説明する。
本実施形態において、制御部１０は、所定の条件を満たす場合に、第２トランザクションの次の連続するトランザクションの各々において同じロウアドレスＲＡが入力されている間、連続するトランザクションの各々におけるレイテンシが初期レイテンシよりも短くなるように制御するように構成されている。これにより、第２トランザクション以降の連続するトランザクションの各々において第１トランザクションと同じロウアドレスＲＡが入力されている間、第２トランザクション以降の連続するトランザクションの各々におけるレイテンシを初期レイテンシよりも短くすることが可能になる。
図９は、本実施形態に係るｐＳＲＡＭの構成例を示す図である。本実施形態において、制御部１０は、コマンドデコーダ１０１と、ロウ制御部１０２と、レイテンシカウンタ１０３と、カラム制御部１０４と、ｎ（ｎは、１以上の整数）番目のトランザクションにおいて入力されたロウアドレスＲＡをラッチするロウアドレス［ｎ］ラッチ部１０８と、ｎ－１番目のトランザクションにおいて入力されたロウアドレスＲＡをラッチするロウアドレス［ｎ－１］ラッチ部１０９と、コンパレータ１１０と、インバータ１１１と、を備える。コマンドデコーダ１０１、ロウ制御部１０２、レイテンシカウンタ１０３及びカラム制御部１０４の構成は、第１実施形態と同様であってもよい。
ロウアドレス［ｎ］ラッチ部１０８は、トランザクション毎に、各トランザクションにおいて入力されたロウアドレスＲＡをラッチする。そして、ロウアドレス［ｎ］ラッチ部１０８は、ラッチしたロウアドレスＲＡの値を示す信号ＲＡ［ｎ］を、ロウアドレス［ｎ－１］ラッチ部１０９、コンパレータ１１０及びメモリセルアレイ２０に出力する。
ロウアドレス［ｎ－１］ラッチ部１０９は、ロウアドレス［ｎ］ラッチ部１０８から信号ＲＡ［ｎ］が入力される毎に、入力された信号ＲＡ［ｎ］と、当該信号ＲＡ［ｎ］の１つ前のトランザクションにおいて入力された信号ＲＡ［ｎ］である信号ＲＡ［ｎ－１］と、をラッチする。そして、ロウアドレス［ｎ－１］ラッチ部１０９は、信号ＲＡ［ｎ－１］をコンパレータ１１０に出力する。
コンパレータ１１０は、ロウアドレス［ｎ］ラッチ部１０８から入力された信号ＲＡ［ｎ］の値と、ロウアドレス［ｎ－１］ラッチ部１０９から入力された信号ＲＡ［ｎ－１］の値とを比較する。そして、コンパレータ１１０は、両者の値が等しい場合に、比較結果を示す信号ＲＡＣＭＰをアサート（ハイレベル）してインバータ１１１に出力し、プリチャージ信号ＰＲＥをネゲート（ローレベル）してロウ制御部１０２に出力する。一方、コンパレータ１１０は、両者の値が異なる場合に、信号ＲＡＣＭＰをネゲート（ローレベル）してインバータ１１１に出力し、プリチャージ信号ＰＲＥをアサート（ハイレベル）してロウ制御部１０２に出力する。
インバータ１１１は、コンパレータ１１０から出力された信号ＲＡＣＭＰを論理反転し、論理反転した信号を信号ＮＬＴＮＣＹとしてレイテンシカウンタ１０３に出力する。すなわち、インバータ１１１は、比較結果を示す信号ＲＡＣＭＰが、ｎ番目のトランザクションにおいて入力されたロウアドレス（信号ＲＡ［ｎ］の値）と、ｎ－１番目のトランザクションにおいて入力されたロウアドレス（信号ＲＡ［ｎ－１］の値）と、が同じロウアドレスであることを示す場合（信号ＲＡＣＭＰがアサート（ハイレベル）されている場合）に、ネゲート（ローレベル）された信号ＮＬＴＮＣＹをレイテンシカウンタ１０３に出力することによって、ｎ番目のトランザクションにおけるレイテンシを初期レイテンシよりも短くする（ショートレイテンシにする）ように制御する。なお、本実施形態において、インバータ１１１は、本発明の「レイテンシ制御部」の一例である。
本実施形態に係るｐＳＲＡＭの動作について図１０を参照して説明する。図１０は、本実施形態に係るｐＳＲＡＭ内の信号の時間推移の一例を示すタイムチャートである。なお、ここでは、時刻ｔ１１の前のトランザクションにおいて、０の値を有するロウアドレスＲＡに対してアクセスが行われており、当該ロウアドレスＲＡに対応するワード線が活性化されたままの状態であり、プリチャージ信号ＰＲＥがネゲート（ローレベル）されており、信号ＮＬＴＮＣＹがアサート（ハイレベル）されている場合を想定する。
時刻ｔ１１において次のトランザクションが開始され、１の値を有するロウアドレスＲＡが入力されると、ロウアドレス［ｎ］ラッチ部１０８は、１の値を有する信号ＲＡ［ｎ］をロウアドレス［ｎ－１］ラッチ部１０９、コンパレータ１１０及びメモリセルアレイ２０に出力する。一方、ロウアドレス［ｎ－１］ラッチ部１０９は、１の値を有する信号ＲＡ［ｎ］が入力されると、０の値を有する信号［ｎ－１］をコンパレータ１１０に出力する。
コンパレータ１１０は、信号ＲＡ［ｎ］の値と信号ＲＡ［ｎ－１］の値とを比較する。そして、コンパレータ１１０は、両者の値が異なっていることから、信号ＲＡＣＭＰをネゲート（ローレベル）してインバータ１１１に出力し、プリチャージ信号ＰＲＥをアサート（ハイレベル）してロウ制御部１０２に出力する。なお、この場合、ロウ制御部１０２は、前のトランザクションにおいて入力されたロウアドレスＲＡに対応するワード線（ここでは、０の値を有するロウアドレスＲＡに対応するワード線）をプリチャージし、１の値を有するロウアドレスＲＡに対応するワード線を活性化してもよい。
また、レイテンシカウンタ１０３は、アサート（ハイレベル）された信号ＮＬＴＮＣＹに基づいて、トランザクションにおけるレイテンシを初期レイテンシに設定する。なお、トランザクションが終了した後、１の値を有するロウアドレスＲＡに対応するワード線の活性化状態が維持されてもよい。
次に、時刻ｔ１２において次のトランザクションが開始され、１の値を有するロウアドレスＲＡが入力されると、ロウアドレス［ｎ］ラッチ部１０８は、１の値を有する信号ＲＡ［ｎ］をロウアドレス［ｎ－１］ラッチ部１０９、コンパレータ１１０及びメモリセルアレイ２０に出力する。一方、ロウアドレス［ｎ－１］ラッチ部１０９は、１の値を有する信号ＲＡ［ｎ］が入力されると、１の値を有する信号［ｎ－１］をコンパレータ１１０に出力する。
コンパレータ１１０は、信号ＲＡ［ｎ］の値と信号ＲＡ［ｎ－１］の値とを比較する。そして、コンパレータ１１０は、両者の値が等しいことから、信号ＲＡＣＭＰをアサート（ハイレベル）してインバータ１１１に出力し、プリチャージ信号ＰＲＥをネゲート（ローレベル）してロウ制御部１０２に出力する。
また、レイテンシカウンタ１０３は、ネゲート（ローレベル）された信号ＮＬＴＮＣＹに基づいて、トランザクションにおけるレイテンシをショートレイテンシに設定する。これにより、トランザクションの時間が前のトランザクションよりも短くなる。
時刻ｔ１３において次のトランザクションが開始され、１の値を有するロウアドレスＲＡが入力された場合には、入力されたロウアドレスＲＡの値が、１つ前のトランザクションにおいて入力されたロウアドレスＲＡの値と等しいことから、１つ前のトランザクションと同様の動作が行われる。この場合においても、トランザクションにおけるレイテンシがショートレイテンシに設定される。
次に、時刻ｔ１４において次のトランザクションが開始され、２の値を有するロウアドレスＲＡが入力されると、ロウアドレス［ｎ］ラッチ部１０８は、２の値を有する信号ＲＡ［ｎ］をロウアドレス［ｎ－１］ラッチ部１０９、コンパレータ１１０及びメモリセルアレイ２０に出力する。一方、ロウアドレス［ｎ－１］ラッチ部１０９は、２の値を有する信号ＲＡ［ｎ］が入力されると、１の値を有する信号［ｎ－１］をコンパレータ１１０に出力する。
コンパレータ１１０は、信号ＲＡ［ｎ］の値と信号ＲＡ［ｎ－１］の値とを比較する。そして、コンパレータ１１０は、両者の値が異なっていることから、信号ＲＡＣＭＰをネゲート（ローレベル）してインバータ１１１に出力し、プリチャージ信号ＰＲＥをアサート（ハイレベル）してロウ制御部１０２に出力する。なお、この場合、ロウ制御部１０２は、前のトランザクションにおいて入力されたロウアドレスＲＡに対応するワード線（ここでは、１の値を有するロウアドレスＲＡに対応するワード線）をプリチャージし、２の値を有するロウアドレスＲＡに対応するワード線を活性化してもよい。
また、レイテンシカウンタ１０３は、アサート（ハイレベル）された信号ＮＬＴＮＣＹに基づいて、トランザクションにおけるレイテンシを初期レイテンシに設定する。なお、トランザクションが終了した後、２の値を有するロウアドレスＲＡに対応するワード線の活性化状態が維持されてもよい。
このようにして、連続するトランザクションの各々において前のトランザクションと同じロウアドレスＲＡが入力されている間、連続するトランザクションの各々におけるレイテンシをショートレイテンシに設定することができる。
上述したように、本実施形態のｐＳＲＡＭによれば、後のトランザクション（第２トランザクション）において前のトランザクション（第１トランザクション）と同じロウアドレスＲＡにアクセスされる場合に、後のトランザクションにおけるレイテンシを初期レイテンシよりも短くすることが可能になる。
また、本実施形態のｐＳＲＡＭによれば、後のトランザクション（第２トランザクション）以降の連続するトランザクションの各々において前のトランザクション（第１トランザクション）と同じロウアドレスＲＡが入力されている間、後のトランザクション以降の連続するトランザクションの各々におけるレイテンシを初期レイテンシよりも短くすることが可能になる。
なお、本実施形態では、トランザクションの終了後にワード線の活性化状態が維持されるように構成されているので、このワード線をプリチャージするためのコマンドＣＭＤが設けられてもよい。図１１（ａ）に、コマンドのデータ構成例を示す。図１１（ａ）に示す例では、コマンドＣＭＤは、トランザクションにおける１番目の外部クロック信号ＣＬＫの立ち上がりエッジにおいて入力される８ビットの信号ＡＤＱ［７：０］のうちＡＤＱ７ビット、ＡＤＱ６ビット及びＡＤＱ４ビットの３つのビットで構成されている。なお、ＡＤＱ７ビット及びＡＤＱ６ビットの内容は、第１実施形態と同様であってもよい。
ＡＤＱ４ビットは、１つ前のトランザクションにおいて入力されたロウアドレスＲＡに対応するワード線のプリチャージを行うか否かを指示するためのビットである。例えば、ＡＤＱ４ビットの値が１の場合、プリチャージが行われてもよい。
なお、ワード線をプリチャージするためのコマンドＣＭＤが入力される場合には、図１１（ｂ）に示すように、コマンド及びアドレスのみが入力され、データが入力されなくてもよい。
（第４実施形態）
以下、本発明の第４実施形態について説明する。本実施形態のｐＳＲＡＭは、制御部１０が、所定の条件を満たす場合に、第２トランザクションにおけるレイテンシを初期レイテンシよりも短くする点において上記各実施形態と同様であるが、所定の条件が、第１トランザクションにおいて入力された書き込みデータにエラーが検出されたことを含む点において、上記各実施形態と異なっている。以下、上記各実施形態と異なる構成について説明する。
図１２は、本実施形態に係るｐＳＲＡＭの構成例を示す図である。本実施形態において、制御部１０は、コマンドデコーダ１０１と、ロウ制御部１０２と、レイテンシカウンタ１０３と、カラム制御部１０４と、プリチャージ制御部１０６と、書き込みデータラッチ部１１２と、エラー検出部１１３と、インバータ１１４と、を備える。コマンドデコーダ１０１、ロウ制御部１０２、レイテンシカウンタ１０３及びカラム制御部１０４の構成は、第１実施形態と同様であってもよい。
本実施形態において、プリチャージ制御部１０６は、チップセレクト信号ＣＳ＃がアサート（ローレベル）されている場合に、書き込みデータＷＲＤＡＴＡにエラーが検出されたことを示す信号ＥＲＲがアサート（ハイレベル）された状態でエラー検出部１１３から入力されると、プリチャージ信号ＰＲＥをネゲート（ローレベル）して、ロウ制御部１０２に出力する。一方、プリチャージ制御部１０６は、信号ＥＲＲがネゲート（ローレベル）された状態（書き込みデータＷＲＤＡＴＡにエラーが検出されなかった場合）でエラー検出部１１３から入力されると、プリチャージ信号ＰＲＥをアサート（ハイレベル）して、ロウ制御部１０２に出力する。
書き込みデータラッチ部１１２は、書き込みトランザクション毎に、アドレスデータ端子を介して入力された書き込みデータをラッチし、ラッチした書き込みデータＷＲＤＡＴＡをエラー検出部１１３及びメモリセルアレイ２０に出力する。なお、本実施形態において、外部から入力される書き込みデータは、誤り検出用のチェックデータ（例えば、パリティ符号やＣＲＣ（Cyclic Redundancy Checking）符号等）が付された状態で入力される。
エラー検出部１１３は、書き込みデータラッチ部１１２から書き込みデータＷＲＤＡＴＡ及びチェックデータが入力されると、書き込みデータＷＲＤＡＴＡに対して、チェックデータを用いた周知の誤り検出処理を行う。また、エラー検出部１１３は、書き込みデータＷＲＤＡＴＡがエラーを含むことを検出した場合に、信号ＥＲＲをアサート（ハイレベル）して、インバータ１１４及びプリチャージ制御部１０６に出力するとともに、エラー端子を介して外部に出力する。一方、エラー検出部１１３は、書き込みデータＷＲＤＡＴＡがエラーを含まないことを検出した場合に、信号ＥＲＲをネゲート（ローレベル）して、インバータ１１４及びプリチャージ制御部１０６に出力するとともに、エラー端子を介して外部に出力する。
インバータ１１４は、エラー検出部１１３から出力された信号ＥＲＲを論理反転し、論理反転した信号を信号ＮＬＴＮＣＹとしてレイテンシカウンタ１０３に出力する。すなわち、インバータ１１４は、エラー検出部１１３が、書き込みデータがエラーを含むことを検出した場合（信号ＥＲＲがアサート（ハイレベル）されている場合）に、ネゲート（ローレベル）された信号ＮＬＴＮＣＹをレイテンシカウンタ１０３に出力することによって、第２トランザクションにおけるレイテンシを初期レイテンシよりも短くする（ショートレイテンシにする）ように制御する。なお、本実施形態において、インバータ１１４は、本発明の「レイテンシ制御部」の一例である。
本実施形態に係るｐＳＲＡＭの動作について図１３を参照して説明する。図１３（ａ）は、書き込みデータＷＲＤＡＴＡにエラーが検出されていない場合のｐＳＲＡＭ内の信号の時間推移の一例を示すタイムチャートであり、図１３（ｂ）は、書き込みデータＷＲＤＡＴＡにエラーが検出された場合のｐＳＲＡＭ内の信号の時間推移の一例を示すタイムチャートである。なお、ここでは、各トランザクションにおいて同じロウアドレスにアクセスされる場合を想定して説明する。
図１３（ａ）を参照して、書き込みデータＷＲＤＡＴＡにエラーが検出されていない場合について説明する。なお、書き込みデータ及びチェックデータが入力されるまでのｐＳＲＡＭの動作は、第１実施形態と同様である。書き込みデータ及びチェックデータが入力されると、書き込みデータラッチ部１１２は、入力された書き込みデータ及びチェックデータをラッチし、ラッチした書き込みデータを書き込みデータＷＲＤＡＴＡとしてエラー検出部１１３及びメモリセルアレイ２０に出力する。また、書き込みデータラッチ部１１２は、ラッチしたチェックデータをエラー検出部１１３に出力する。
エラー検出部１１３は、書き込みデータＷＲＤＡＴＡ及びチェックデータが入力されると、チェックデータを用いて、書き込みデータＷＲＤＡＴＡにエラーが含まれてるか否かを検出する。そして、エラー検出部１１３は、書き込みデータＷＲＤＡＴＡにエラーが含まれていないことを検出すると、信号ＥＲＲをネゲート（ローレベル）して、インバータ１１４及びプリチャージ制御部１０６に出力するとともに、エラー端子を介して外部に出力する。この場合、インバータ１１４は、信号ＮＬＴＮＣＹをアサート（ハイレベル）してレイテンシカウンタ１０３に出力する。これにより、次のトランザクションにおけるレイテンシが初期レイテンシに設定される。また、プリチャージ制御部１０６は、プリチャージ信号ＰＲＥをアサート（ハイレベル）して、ロウ制御部１０２に出力する。さらに、ロウ制御部１０２は、アサート（ハイレベル）されたプリチャージ信号ＰＲＥが入力されると、書き込みトランザクションの終了後にワード線をプリチャージする。
次に、図１３（ｂ）を参照して、書き込みデータＷＲＤＡＴＡにエラーが検出された場合について説明する。エラー検出部１１３は、書き込みデータＷＲＤＡＴＡ及びチェックデータが入力されると、チェックデータを用いて、書き込みデータＷＲＤＡＴＡにエラーが含まれてるか否かを検出する。そして、エラー検出部１１３は、書き込みデータＷＲＤＡＴＡにエラーが含まれていることを検出すると、信号ＥＲＲをアサート（ハイレベル）して、インバータ１１４及びプリチャージ制御部１０６に出力するとともに、エラー端子を介して外部に出力する。この場合、インバータ１１４は、信号ＮＬＴＮＣＹをネゲート（ローレベル）してレイテンシカウンタ１０３に出力する。これにより、次のトランザクションにおけるレイテンシがショートレイテンシに設定される。また、プリチャージ制御部１０６は、プリチャージ信号ＰＲＥをネゲート（ローレベル）して、ロウ制御部１０２に出力する。さらに、ロウ制御部１０２は、ネゲート（ローレベル）されたプリチャージ信号ＰＲＥが入力されると、書き込みトランザクションの終了後においてもワード線の活性化状態を維持する。
このようにして、書き込みトランザクション（第１トランザクション）において入力された書き込みデータＷＲＤＡＴＡにエラーが検出された場合に、後のトランザクション（第２トランザクション）におけるレイテンシをショートレイテンシに設定することができる。
上述したように、本実施形態のｐＳＲＡＭによれば、書き込みトランザクションにおいて入力された書き込みデータＷＲＤＡＴＡにエラーが検出された場合に、後のトランザクションにおけるレイテンシを初期レイテンシよりも短くすることが可能になる。
なお、本実施形態では、第３実施形態と同様に、書き込みデータＷＲＤＡＴＡにエラーが検出されたトランザクションの終了後にワード線の活性化状態が維持されるように構成されているので、このワード線をプリチャージするためのコマンドＣＭＤが設けられてもよい。このコマンドＣＭＤは、図１１に示す構成と同様に構成されてもよい。
以上説明した各実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記各実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
例えば、上述した第１実施形態では、所定のコマンドが、読み出し又は書き込みコマンドと、ワード線のプリチャージを行うか否かを指示するためのコマンドとを含む場合を一例として説明したが、本発明はこの場合に限られない。例えば、所定のコマンドは、読み出しコマンド及び書き込みコマンドのうち何れか一方のみであってもよい。この場合、第１トランザクション及び第２トランザクションにおいて同じロウアドレスＲＡが入力された場合であって、第１トランザクションにおいて読み出しコマンド又は書き込みコマンドが入力された場合に、第２トランザクションにおけるレイテンシが初期レイテンシよりも短くなるように制御されてもよい。また、所定のコマンドは、ワード線のプリチャージを行うか否かを指示するためのコマンドのみであってもよい。さらに、所定のコマンドは、後のトランザクション（第２トランザクション）におけるレイテンシをショートレイテンシに設定するように構成された任意のコマンドであってもよい。
また、図２、図９及び図１２に示す制御部１０の構成は一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。
さらに、図５（ａ）に示すプリチャージ信号生成部１０５及び図５（ｂ）に示すレイテンシ信号生成部１０７の構成は一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。
１０…制御部
１０１…コマンドデコーダ
１０２…ロウ制御部
１０３…レイテンシカウンタ
１０４…カラム制御部
１０５…プリチャージ信号生成部
１０６…プリチャージ制御部
１０７…レイテンシ信号生成部
１０８…ロウアドレス［ｎ］ラッチ部
１０９…ロウアドレス［ｎ－１］ラッチ部
１１０…コンパレータ
１１１…インバータ
１１２…書き込みデータラッチ部
１１３…エラー検出部
１１４…インバータ
２０…メモリセルアレイ

Claims (11)

  1. 第１トランザクションにおいて、コマンド及びロウアドレスが入力されてから初期レイテンシが経過した後に、入力されたロウアドレス及びカラムアドレスに対応するメモリセルのデータの入力又は出力を行う疑似スタティックランダムアクセスメモリであって、
    所定の条件を満たす場合に、前記第１トランザクションの後の第２トランザクションにおけるレイテンシが前記初期レイテンシよりも短くなるように制御する制御部を備え、
    前記所定の条件は、前記第１トランザクションにおいて入力された書き込みデータにエラーが検出されたことを含む、
    疑似スタティックランダムアクセスメモリ。
  2. 前記所定の条件は、前記第１トランザクションにおいて、前記第２トランザクションにおけるレイテンシを前記初期レイテンシよりも短くするための所定のコマンドが入力されたことを含む、請求項１に記載の疑似スタティックランダムアクセスメモリ。
  3. 前記所定のコマンドは、入力されたロウアドレスに対応するワード線のプリチャージを行わないように指示するための読み出しコマンド又は書き込みコマンドを含む、請求項２に記載の疑似スタティックランダムアクセスメモリ。
  4. 前記制御部は、
    入力されたコマンドに基づいて、前記入力されたロウアドレスに対応するワード線のプリチャージを行うか否かを示すプリチャージ可否信号を生成するプリチャージ信号生成部と、
    前記プリチャージ可否信号がプリチャージを行うことを示す場合に、前記入力されたロウアドレスに対応するワード線のプリチャージを行うように制御するプリチャージ制御部と、
    前記プリチャージ可否信号がプリチャージを行わないことを示す場合に、前記第２トランザクションにおけるレイテンシを前記初期レイテンシよりも短くするように制御するレイテンシ制御部と、を備え、
    前記プリチャージ信号生成部は、前記プリチャージを行わないように指示するための読み出し又は書き込みコマンドが入力された場合に、前記入力されたロウアドレスに対応するワード線のプリチャージを行わないことを示すプリチャージ可否信号を前記プリチャージ制御部及び前記レイテンシ制御部に出力する、請求項３に記載の疑似スタティックランダムアクセスメモリ。
  5. 前記所定のコマンドは、レジスタ書き込みコマンドを含む、請求項２～４の何れかに記載の疑似スタティックランダムアクセスメモリ。
  6. 前記制御部は、
    入力されたコマンドに基づいて、前記入力されたロウアドレスに対応するワード線のプリチャージを行うか否かを示すプリチャージ可否信号を生成するプリチャージ信号生成部と、
    前記プリチャージ可否信号がプリチャージを行うことを示す場合に、前記入力されたロウアドレスに対応するワード線のプリチャージを行うように制御するプリチャージ制御部と、
    前記プリチャージ可否信号がプリチャージを行わないことを示す場合に、前記第２トランザクションにおけるレイテンシを前記初期レイテンシよりも短くするように制御するレイテンシ制御部と、を備え、
    前記プリチャージ信号生成部は、前記プリチャージを行わないように指示するためのレジスタ書き込みコマンドが入力された場合に、前記入力されたロウアドレスに対応するワード線のプリチャージを行わないことを示すプリチャージ可否信号を前記プリチャージ制御部及び前記レイテンシ制御部に出力する、請求項５に記載の疑似スタティックランダムアクセスメモリ。
  7. 前記所定の条件は、前記第１トランザクションと前記第２トランザクションとにおいて同じロウアドレスが入力されたことを含む、請求項１～６の何れかに記載の疑似スタティックランダムアクセスメモリ。
  8. 前記制御部は、前記所定の条件を満たす場合に、前記第２トランザクションの次の連続するトランザクションの各々において前記同じロウアドレスが入力されている間、前記連続するトランザクションの各々におけるレイテンシが前記初期レイテンシよりも短くなるように制御する、請求項７に記載の疑似スタティックランダムアクセスメモリ。
  9. 前記制御部は、
    ｎ（ｎは、１以上の整数）番目のトランザクションにおいて入力されたロウアドレスと、ｎ－１番目のトランザクションにおいて入力されたロウアドレスと、を比較して、比較結果を出力するコンパレータと、
    前記比較結果が、前記ｎ番目のトランザクションにおいて入力されたロウアドレスと、前記ｎ－１番目のトランザクションにおいて入力されたロウアドレスと、が同じロウアドレスであることを示す場合に、前記ｎ番目のトランザクションにおけるレイテンシを前記初期レイテンシよりも短くするように制御するレイテンシ制御部と、を備える、請求項７又は８に記載の疑似スタティックランダムアクセスメモリ。
  10. 前記制御部は、
    前記第１トランザクションにおいて入力された書き込みデータがエラーを含むか否かを検出するエラー検出部と、
    前記エラー検出部が、前記書き込みデータがエラーを含むことを検出した場合に、前記第２トランザクションにおけるレイテンシを前記初期レイテンシよりも短くするように制御するレイテンシ制御部と、を備える、請求項１に記載の疑似スタティックランダムアクセスメモリ。
  11. 前記疑似スタティックランダムアクセスメモリは、
    （ｉ）クロック信号に同期して信号が入力又は出力されるクロック同期型の疑似スタティックランダムアクセスメモリ、又は、
    （ｉｉ）アドレスデータマルチプレックスインタフェース型の疑似スタティックランダムアクセスメモリ、
    の何れかである、請求項１～１０の何れかに記載の疑似スタティックランダムアクセスメモリ。
JP2023102455A 2021-11-08 2023-06-22 疑似スタティックランダムアクセスメモリ Active JP7507289B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023102455A JP7507289B2 (ja) 2021-11-08 2023-06-22 疑似スタティックランダムアクセスメモリ

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021181689A JP2023069655A (ja) 2021-11-08 2021-11-08 疑似スタティックランダムアクセスメモリ
JP2023102455A JP7507289B2 (ja) 2021-11-08 2023-06-22 疑似スタティックランダムアクセスメモリ

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2021181689A Division JP2023069655A (ja) 2021-11-08 2021-11-08 疑似スタティックランダムアクセスメモリ

Publications (2)

Publication Number Publication Date
JP2023112112A true JP2023112112A (ja) 2023-08-10
JP7507289B2 JP7507289B2 (ja) 2024-06-27

Family

ID=86229773

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2021181689A Pending JP2023069655A (ja) 2021-11-08 2021-11-08 疑似スタティックランダムアクセスメモリ
JP2023102455A Active JP7507289B2 (ja) 2021-11-08 2023-06-22 疑似スタティックランダムアクセスメモリ

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2021181689A Pending JP2023069655A (ja) 2021-11-08 2021-11-08 疑似スタティックランダムアクセスメモリ

Country Status (2)

Country Link
US (1) US20230143405A1 (ja)
JP (2) JP2023069655A (ja)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08255107A (ja) * 1994-11-29 1996-10-01 Toshiba Corp ディスプレイコントローラ
JP4549001B2 (ja) 2000-02-07 2010-09-22 ルネサスエレクトロニクス株式会社 情報処理装置及び半導体集積回路
JP4370063B2 (ja) * 2001-06-27 2009-11-25 富士通マイクロエレクトロニクス株式会社 半導体記憶装置の制御装置および半導体記憶装置の制御方法
JP2004013618A (ja) * 2002-06-07 2004-01-15 Renesas Technology Corp 同期型半導体記憶装置のアクセス制御装置
JP2005222581A (ja) * 2004-02-03 2005-08-18 Renesas Technology Corp 半導体記憶装置
JP6751460B1 (ja) * 2019-05-30 2020-09-02 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 疑似スタティックランダムアクセスメモリ及びそのデータ書き込み方法

Also Published As

Publication number Publication date
JP7507289B2 (ja) 2024-06-27
JP2023069655A (ja) 2023-05-18
US20230143405A1 (en) 2023-05-11

Similar Documents

Publication Publication Date Title
US7212465B2 (en) Clock signal generation apparatus for use in semiconductor memory device and its method
US6759884B2 (en) Semiconductor integrated circuit, method of controlling the same, and variable delay circuit
US7466623B2 (en) Pseudo SRAM capable of operating in continuous burst mode and method of controlling burst mode operation thereof
US9190127B2 (en) Burst length control circuit
US11276442B2 (en) Apparatuses and methods for clock leveling in semiconductor memories
JP2004152378A (ja) 半導体集積回路装置
JP6476325B1 (ja) 擬似ｓｒａｍ及びその制御方法
JPH11162170A (ja) 半導体メモリ装置及びカラム選択制御方法
JP3789173B2 (ja) 半導体記憶装置及び半導体記憶装置のアクセス方法
US6069829A (en) Internal clock multiplication for test time reduction
US20030031081A1 (en) Semiconductor memory device operating in synchronization with data strobe signal
US7254090B2 (en) Semiconductor memory device
US9651983B2 (en) Clock generation device and semiconductor device including the same
US6636455B2 (en) Semiconductor memory device that operates in synchronization with a clock signal
JPH09180435A (ja) 半導体記憶装置
JP7507289B2 (ja) 疑似スタティックランダムアクセスメモリ
TWI777847B (zh) 虛擬靜態隨機存取記憶體
CN113838496A (zh) 包括等待时间设定电路的半导体存储器件
KR20230087293A (ko) 의사 정적 랜덤 액세스 메모리
US11328756B1 (en) Semiconductor device and semiconductor system performing auto-precharge operation
US20230352083A1 (en) Pseudo-static random-access memory and reading method thereof
US20240161851A1 (en) Test systems configured to perform test mode operations for multiple memory devices
TWI809849B (zh) 偽靜態隨機存取記憶體及其讀取方法
CN116230047A (zh) 虚拟静态随机存取存储器
US20230215483A1 (en) Semiconductor memory device and memory system including the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230622

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240611

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240617