JPH11162170A - 半導体メモリ装置及びカラム選択制御方法 - Google Patents

半導体メモリ装置及びカラム選択制御方法

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JPH11162170A
JPH11162170A JP10251387A JP25138798A JPH11162170A JP H11162170 A JPH11162170 A JP H11162170A JP 10251387 A JP10251387 A JP 10251387A JP 25138798 A JP25138798 A JP 25138798A JP H11162170 A JPH11162170 A JP H11162170A
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control signal
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JP10251387A
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Saikyu Ro
盧再九
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】 【課題】高周波で動作する半導体メモリ装置において、
誤動作のない安定的な書込動作を実現する。 【解決手段】クロック信号CLKに応答して制御信号CPEを
発生するクロックバッファ311と、読出時は、制御信号C
PE及びカラムアドレスイネーブル信号ΦYEに応答してカ
ラム選択制御信号CSLENを発生し、書込時は、制御信号C
PE、カラムアドレスイネーブル信号ΦYE及び書込制御信
号ハイWRに応答して読出時に発生するカラム選択制御信
号より所定の時間だけ遅延したカラム選択制御信号CSLE
Nを発生するカラム選択信号制御器313とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
及びカラム選択制御方法に関する。
【０００２】
【従来の技術】半導体メモリ装置は、多量のデータを保
持するためのメモリセルの集合体であるメモリセルアレ
ーと、該メモリセルアレーに保持されたデータの入出力
を制御するための周辺回路で構成される。メモリセルア
レーの単位メモリセルは、通常は、多数のワードライン
と多数のビットライン対とに夫々マトリックス状に配列
される。各ワードライン及びビットライン対には、所定
のアドレスが設定されている。カラム選択ゲートは、外
部からビットライン対へのデータの伝達や、ビットライ
ン対から外部へのデータの伝達を制御するものであっ
て、カラム選択信号により制御される。
【０００３】図1は、従来のカラム選択信号制御器の回
路図である。図1に示すように、従来のカラム選択信号
の制御器は、第1バッファ101、パルス発生部103及び第2
バッファ105で構成される。
【０００４】第1バッファ101は、外部から入力される制
御信号CPEをバッファリングする。第1バッファ101は、
直列に連結された第1及び第2インバータ121及び122で構
成される。
【０００５】パルス発生部103は、第2インバータ122の
出力を入力してパルスを発生する。パルス発生部103
は、第2インバータ122の出力を遅延及び反転させるため
に直列に連結された第3乃至第7インバータ123〜127と、
第7インバータ127の出力及び第2インバータ122の出力を
入力とするNANDゲート131で構成される。
【０００６】第2バッファ105は、パルス発生部103の出
力をバッファリングする。第2バッファ105は、直列に連
結された第8及び第9インバータ128及び129で構成され
る。第9インバータ129からは、従来のカラム選択信号制
御器の出力であるカラム選択制御信号/CPが発生され
る。
【０００７】図2は、図1に示す各信号のタイミング図で
ある。図2に示すように、クロック信号CLKがハイになる
と、制御信号CPEがハイに活性化される。制御信号CPEが
活性化されると、カラム選択制御信号/CPがアクティブ
ローパルスとして発生される。カラム選択制御信号/CP
がローに活性化されると、カラム選択信号CSLがローに
非活性化され、カラム選択制御信号/CPがハイに非活性
化される。この時、カラム選択信号CSLはハイに活性化
される。
【０００８】以下、図2を参照しながら図1に示す従来の
カラム選択信号制御器の動作を説明する。一般に、クロ
ック信号CLKはクロックバッファ(図示せず)に入力さ
れ、クロックバッファ(図示せず）は制御信号CPEを発生
する。制御信号CPEは、第1バッファ101を通過しながら
バッファリングされる。
【０００９】最初は、制御信号CPEはローである。この
ロー信号は、第2インバータ122を介して第3インバータ1
23及びNANDゲート131に同時に入力される。この時、NAN
Dゲート131はハイ信号を発生する。NANDゲート131がハ
イ信号を出力する間、第3インバータ123に入力されるハ
イ信号は、第3及び第7インバータ123〜127を通過する間
に遅延及び反転されて、これによりNANDゲート131には
ハイ信号が入力される。しかし、NANDゲート131は依然
としてハイ信号を発生する。
【００１０】次いで、制御信号CPEがハイに活性化され
ると、NANDゲート131の入力端にはハイ信号が入力され
る。このハイ信号は、第7インバータ127から出力される
ハイ信号と共にNANDゲート131に印加されるため、NAND
ゲート131の出力はハイからローに反転する。
【００１１】第3インバータ123に入力されるハイ信号
は、第3乃至第7インバータ123〜127を通過する間に遅延
及び反転されるので、その遅延時間の経過後に第7イン
バータ127の出力はハイからローに反転される。第7イン
バータ127の出力がローに遷移すると、NANDゲート131の
出力は再びハイに反転される。このようにしてカラム選
択制御信号/CPは、ローパルスとして発生される。
【００１２】カラム選択制御信号/CPに従って、カラム
デコーダ(図示せず)は、カラム選択信号CSLを発生す
る。即ち、カラム選択制御信号/CPがローパルスを発生
している間はカラム選択信号CSLは非活性化され、カラ
ム選択制御信号/CPがハイの間はカラム選択信号CSLが活
性化される。データの読出及び書込動作は、カラム選択
信号CSLが活性化されている間にカラム選択ゲートを介
してが行われる。
【００１３】このような動作を通じて、カラム選択信号
CSLは、読出時及び書込時において同一のタイミングで
活性化される。しかし、高周波で動作する半導体メモリ
装置では、カラム選択信号CSLのアクティブ時間及び入
出力ライン対のプリチャージ時間が十分に与えられなく
なる。これはアクセスサイクル時間に制限されるからで
ある。
【００１４】従って、読出及び書込時にカラム選択信号
CSLのイネーブル時間が不足し、これが高周波での動作
時にアクセス時間を制限することになり、特に書込動作
時にエラーが発生する可能性がある。即ち、高周波での
書込動作時は、書込時間の不足により入出力ライン対
(図示せず）の有効なデータがビットライン対(図示せ
ず)に十分に伝達されなくなる。よって、書込動作の際
にエラーが発生する可能性が高くなる。これは、特にダ
ブルデータレートの同期DRAM(SDRAM）の書込動作時にさ
らに顕著になる。
【００１５】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、例えば、データ書込時間を十分に保
障するための半導体メモリ装置を提供することにある。
【００１６】本発明の他の技術的課題は、例えば、カラ
ム選択信号のイネーブル時間を、データ読出時よりデー
タ書込時の方が遅くなるようにするカラム選択信号制御
方法を提供することにある。
【００１７】
【課題を解決するための手段】前記技術的課題を達成す
るため、本発明に係る半導体メモリ装置は、クロックバ
ッファ、カラム選択信号制御器、カラムデコーダ、カラ
ム選択ゲート、感知増幅器及びメモリセルアレーを具備
する。
【００１８】前記クロックバッファは、クロック信号に
応答して制御信号を発生する。前記カラム選択信号制御
器は、読出時は、前記制御信号及びカラムアドレス信号
を制御するカラムアドレスイネーブル信号に応答してカ
ラム選択制御信号を発生し、書込時は、前記制御信号、
前記カラムアドレスイネーブル信号及び書込制御信号に
応答して前記読出時に発生するカラム選択制御信号より
所定の時間だけ遅延した前記カラム選択制御信号を発生
する。前記カラムデコーダは、前記カラム選択制御信号
及びカラムアドレス信号に応答してカラム選択信号を発
生する。前記感知増幅器は、カラム選択ゲートと前記メ
モリセルアレーとの間に連結され、前記メモリセルアレ
ーから出力されるデータを感知及び増幅する。前記メモ
リセルアレーはデータを保持する。前記カラム選択ゲー
トは、前記カラム選択信号に応答して外部から入力され
るデータを前記感知増幅器に伝達する他、前記感知増幅
器から出力されるデータを外部に伝達する。
【００１９】前記他の技術的課題を達成するため、本発
明は、半導体メモリ装置のメモリセルアレーに形成され
たビットラインを選択するためのカラム選択信号制御方
法において、前記メモリセルアレーに保持されたデータ
を読出す場合は、クロック信号を発生する段階、カラム
選択制御信号を発生する段階、カラム選択信号を発生す
る段階及び前記メモリセルアレーに保持されたデータを
読出す段階を実行し、前記メモリセルアレーにデータを
書込む場合は、クロック信号を発生する段階、前記クロ
ック信号を所定時間遅延させる段階、カラム選択制御信
号を発生する段階、カラム選択信号を発生する段階及び
前記データを前記メモリセルアレーに書込む段階を実行
する。
【００２０】
【発明の実施の形態】以下、添付図面に基づいて本発明
の好適な実施の形態を説明する。
【００２１】図3は、本発明の好適な実施の形態に係る
半導体メモリ装置のブロック図である。図3に示すよう
に、本発明の好適な実施の形態に係る半導体メモリ装置
301は、クロックバッファ311、カラム選択信号制御器31
3、カラムプリデコーダ315、カラムデコーダ317、カラ
ム選択ゲート319、感知増幅器321及びメモリセルアレー
323を具備する。
【００２２】クロックバッファ311は、外部から印加さ
れるクロック信号CLKに応答して制御信号CPEを発生す
る。
【００２３】カラム選択信号制御器313は、読出時は、
制御信号CPEと、カラムアドレスを取り込ませるカラム
アドレスイネーブル信号ΦYEとに応答して、カラム選択
制御信号CSLENを発生する。また、カラム選択信号制御
器313は、書込時は、制御信号CPEと、カラムアドレスイ
ネーブル信号ΦYEと、書込制御信号ΦWRとに応答して、
読出時に発生するカラム選択制御信号CSLENより所定時
間遅延したカラム選択制御信号CSLENを発生する。カラ
ム選択信号制御器313は、第1乃至第3論理素子351乃至35
3及び遅延器371を具備する。
【００２４】第1論理素子351は、制御信号CPE、カラム
アドレスイネーブル信号ΦYE、バンク選択信号BA、及び
書込制御信号ΦWRの反転信号を入力とする。第1論理素
子351は、制御信号CPE、カラムアドレスイネーブル信号
ΦYE、バンク選択信号BA、及び書込イネーブル制御信号
ΦWRの反転信号のうち何れか1つでもローであればロー
レベルの信号を出力し、制御信号CPE、カラムアドレス
イネーブル信号ΦYE、バンク選択信号BA、及び前記書込
制御信号ΦWRの反転信号が全てハイであればハイレバル
の信号を出力する。
【００２５】書込制御信号ΦWRの反転信号は、外部から
入力される書込制御信号ΦWRが第1インバータ341により
反転された信号である。第1論理素子351は、制御信号CP
E、カラムアドレスイネーブル信号ΦYE、バンク選択信
号BA、及び書込制御信号ΦWRの反転信号を入力とする第
1NANDゲート361と、第1NANDゲート361の出力を反転させ
る第2インバータ342とで構成される。
【００２６】遅延器371は、制御信号CPEを所定時間遅延
させる。遅延器371は、例えば遅延同期ループ又は位相
同期ループPLL等で構成される。遅延器371は、クロック
信号CLKと同期しながら該クロック信号CLKの周期の半分
だけ位相が遅延した信号を発生させる。
【００２７】第2論理素子352は、遅延器371の出力、カ
ラムアドレスイネーブル信号ΦYE、バンク選択信号BA及
び書込制御信号ΦWRを入力とする。第2論理素子352は、
遅延器371の出力、カラムアドレスイネーブル信号ΦY
E、バンク選択信号BA及び書込制御信号ΦWRのうち何れ
か1つでもローであればローレベルの信号を出力し、遅
延器371の出力、カラムアドレスイネーブル信号ΦYE、
バンク選択信号BA及び書込制御信号ΦWRが全てハイであ
ればハイレバルの信号を出力する。
【００２８】第2論理素子352は、遅延器371の出力、カ
ラムアドレスイネーブル信号ΦYE、バンク選択信号BA及
び書込制御信号ΦWRを入力とする第2NANDゲート362と、
第2NANDゲート362の出力を反転させる第3インバータ343
で構成される。
【００２９】第3論理素子353は、第1論理素子351の出力
及び第2論理素子352の出力を入力とする。第3論理素子3
53は、第1論理素子351の出力及び第2論理素子352の出力
のうち何れか1つでもハイであればハイレバルの信号を
出力し、第1論理素子351の出力及び第2論理素子352の出
力が共にローであればローレベルの信号を出力する。
【００３０】第3論理素子353は、第1論理素子351の出力
及び第2論理素子352の出力を入力とするNORゲート355
と、NORゲート355の出力を反転させる第4インバータ344
とで構成される。そして、第4インバータ344からカラム
選択信号制御器313の出力信号であるカラム選択制御信
号CSLENが出力される。
【００３１】カラムプリデコーダ315は、カラム選択制
御信号CSLENと、外部から入力されるカラムアドレス信
号CAiとに応答してカラムプリデコーディング信号DCAi
を発生する。カラムプリデコーディング信号DCAiは、カ
ラムデコーダ317に入力され、これに応答してカラムデ
コーダ317はカラム選択信号CSLを発生する。
【００３２】メモリセルアレー323は、外部から入力さ
れるデータを保持する。感知増幅器321は、ビットライ
ン対381を通してメモリセルアレー323に連結され、メモ
リセルアレー323から出力されるデータを感知及び増幅
して出力する他、外部から入力されるデータをメモリセ
ルアレー323に保持する。
【００３３】カラム選択ゲート319は、カラム選択信号C
SLに応答して外部から入力されるデータを感知増幅器32
1に伝達したり、感知増幅器321から出力されるデータを
外部に伝達したりする。カラム選択ゲート319は、カラ
ム選択信号CSLがゲートに印加され、感知増幅器321に第
1電極が連結され、入出力ライン対383に第2電極が連結
されるNMOSトランジスタで構成される。カラム選択ゲー
ト319は、ビットライン対381を通してメモリセルアレー
323に連結される。
【００３４】カラム選択信号CSLがハイに活性化される
と、カラム選択ゲート319はターンオンされる。カラム
選択ゲート319がターンオンされると、読出時は、メモ
リセルアレー323に保持されているデータが感知増幅器3
21及びカラム選択ゲート319を通して入出力ライン対383
に伝達され、書込時は、入出力ライン対383を通して入
力されるデータがカラム選択ゲート319及び感知増幅器3
21を通してメモリセルアレー323に書込まれる。
【００３５】図4は、図3に示す信号のタイミング図であ
る。図4に示すように、読出時は、クロック信号CLKがハ
イになると、カラム選択制御信号CSLENがハイに活性化
される。カラム選択制御信号CSLENが活性化されると、
カラム選択信号CSLがハイに活性化される。そして、ク
ロック信号CLKがローになると、カラム選択制御信号CSL
ENがローに非活性化される。
【００３６】一方、書込時は、クロック信号CLKがハイ
に活性化されると、所定時間が経過した後に遅延器371
の出力がハイに活性化される。遅延器371の出力が活性
化されると、カラム選択制御信号CSLENがハイに活性化
される。カラム選択制御信号CSLENが活性化されると、
カラム選択信号CSLがハイに活性化される。書込時に活
性化されるカラム選択信号CSLは、読出時に活性化され
るカラム選択信号CSLより所定時間(t3)だけ遅延してい
る。そして、クロック信号CLKがローに非活性化される
と、所定時間が経過した後に遅延器371の出力はローに
非活性化され、遅延器371の出力がローに非活性化され
ると、カラム選択制御信号CSLENはローに非活性化され
る。
【００３７】以下、図4を参照しながら図3に示す半導体
メモリ装置301の動作を説明する。クロックバッファ311
は、クロック信号CLKがハイになると活性化されて制御
信号CPEを発生する。制御信号CPEは、第1論理素子351及
び遅延器371に入力される。
【００３８】読出時は、書込制御信号ΦWRがローなの
で、第2論理素子352は遅延器371の出力、バンク選択信
号BA及びカラムアドレスイネーブル信号ΦYEに関係なく
ローレベルの信号を出力する。一方、第1論理素子351
は、制御信号CPE、第1インバータ341の出力、バンク選
択信号BA及びカラムアドレスイネーブル信号ΦYEが全て
ハイになった時にハイレバルの信号を出力する。第1論
理素子351の出力がハイになると、第3論理素子353から
出力されるカラム選択制御信号CSLENはハイに活性化さ
れる。
【００３９】カラムプリデコーダ315は、カラム選択制
御信号CSLEN及びカラムアドレス信号CAiに応答してデコ
ーディング信号DCAiを出力し、カラムデコーダ317は、
デコーディング信号DCAiに応答してカラム選択信号CSL
を活性化させる。カラム選択信号CSLが活性化される
と、カラム選択ゲート319がターンオンされて、感知増
幅器321は、メモリセルアレー323から感知したデータを
入出力ライン対383に伝達する。
【００４０】一方、書込時は、書込制御信号ΦWRがハイ
なので、第1インバータ341の出力はローになる。第1イ
ンバータ341の出力がローなので、第1論理素子351は、
制御信号CPE、バンク選択信号BA及びカラムアドレスイ
ネーブル信号ΦYEに関係なくロー信号を出力する。一
方、第2論理素子352は、遅延器371の出力、バンク選択
信号BA、書込制御信号ΦWR及びカラムアドレスイネーブ
ル信号ΦYEが全てハイになった時にハイレバルの信号を
出力する。この際、第2論理素子352から出力される信号
は、クロック信号CLKが活性化された後に所定時間が経
過した後に活性化される。第2論理素子352の出力がハイ
になると、第3論理素子353から出力されるカラム選択制
御信号CSLENはハイに活性化される。
【００４１】カラムプリデコーダ315は、カラム選択制
御信号CSLEN及びカラムアドレス信号CAiに応答してデコ
ーディング信号DCAiを出力し、カラムデコーダ317はデ
コーディング信号DCAiに応答してカラム選択信号CSLを
活性化させる。カラム選択信号CSLが活性化されると、
カラム選択ゲート319がターンオンされる。これによ
り、入出力ライン対383から入力されるデータは、感知
増幅器321を通してメモリセルアレー323に書込まれる。
【００４２】上記の半導体メモリ装置301は、ダブルデ
ータレート同期DRAMにも同様に適用することができる。
【００４３】本発明の好適な実施の形態に係る半導体メ
モリ装置301では、カラム選択信号CSLが活性化される時
間が、読出時より書込時の方が遅い。従って、高周波で
動作する半導体メモリ装置及びダブルデータレート同期
DRAM半導体装置において、書込動作時に書込時間が十分
に保障されるために安定的に書込動作が行われる。
【００４４】本発明は、上記の実施の形態に限定され
ず、本発明の技術的思想の範囲内において様々な変形を
なすことができる。
【００４５】
【発明の効果】本発明によれば、高周波で動作する半導
体メモリ装置、例えば、ダブルデータレート同期DRAM半
導体装置において、誤動作のない安定的な書込動作を実
現することができる。
【００４６】
【図面の簡単な説明】
【図１】従来のカラム選択信号制御器の回路図である。
【図２】図１に示す各信号のタイミング図である。
【図３】本発明の好適な実施の形態に係る半導体メモリ
装置のブロック図である。
【図４】図３に示す各信号のタイミング図である。
【符号の説明】
301 半導体メモリ装置 311 クロックバッファ 313 カラム選択信号制御器 315 カラムプリデコーダ 317 カラムデコーダ 319 カラム選択ゲート 321 感知増幅器 323 メモリセルアレー 351 第1論理素子 352 第2論理素子 353 第3論理素子 371 遅延器（遅延同期ループ） 381 ビットライン対 CLK クロック信号 CPE 制御信号 ΦWR 書込制御信 BA バンク選択信号 ΦYE カラムアドレスイネーブル信号 CSLEN カラム選択制御信号 CAi カラムアドレス信号 DCAi カラムプリデコーディング信号 CSL カラム選択信号

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号に応答して制御信号を発生
    するクロックバッファと、 読出時は、前記制御信号及びカラムアドレス信号を制御
    するカラムアドレスイネーブル信号に応答してカラム選
    択制御信号を発生し、書込時は、前記制御信号、前記カ
    ラムアドレスイネーブル信号及び書込制御信号に応答し
    て前記読出時に発生するカラム選択制御信号より所定の
    時間だけ遅延したカラム選択制御信号を発生するカラム
    選択信号制御器と、 前記カラム選択制御信号及びカラムアドレス信号に応答
    してカラム選択信号を発生するカラムデコーダと、 データを保持するメモリセルアレーと、 前記メモリセルアレーに連結されて前記メモリセルアレ
    ーから出力されるデータを感知及び増幅する感知増幅器
    と、 前記カラム選択信号に応答して、外部から入力されるデ
    ータを前記感知増幅器に伝達する他、前記感知増幅器か
    ら出力されるデータを外部に伝達するカラム選択ゲート
    と、 を具備する半導体メモリ装置。
  2. 【請求項２】 前記カラム選択信号制御器は、 前記制御信号、前記カラムアドレスイネーブル信号、及
    び前記書込制御信号の反転信号を入力とし、前記制御信
    号、前記カラムアドレスイネーブル信号、及び前記書込
    制御信号の反転信号が全てイネーブルされた場合にのみ
    イネーブル信号を出力する第1論理素子と、 前記制御信号を所定の時間だけ遅延させる遅延器と、 前記遅延器の出力、前記カラムアドレスイネーブル信号
    及び書込制御信号を入力とし、前記遅延器の出力、前記
    カラムアドレスイネーブル信号及び書込制御信号が全て
    イネーブルされる場合にのみイネーブル信号を出力する
    第2論理素子と、 前記第1及び第2論理素子の各出力を入力とし、前記第1
    及び第2論理素子の出力のうち何れか１つでもハイであ
    ればハイ信号を出力する第3論理素子と、 を具備することを特徴とする請求項１に記載の半導体メ
    モリ装置。
  3. 【請求項３】 前記第1論理素子は、 前記書込制御信号を反転させる第1インバータと、 前記インバータの出力、前記制御信号及び前記カラムア
    ドレスイネーブル信号を入力とする第1NANDゲートと、 前記第1NANDゲートの出力を反転させる第2インバータ
    と、 を具備することを特徴とする請求項２に記載の半導体メ
    モリ装置。
  4. 【請求項４】 前記第2論理素子は、 前記遅延器の出力、前記カラムアドレスイネーブル信号
    及び書込制御信号を入力とする第2NANDゲートと、 前記第2NANDゲートの出力を反転させる第3インバータ
    と、 を具備することを特徴とする請求項2に記載の半導体メ
    モリ装置。
  5. 【請求項５】 前記第3論理素子は、 前記第1及び第2論理素子の各出力を入力とするNORゲー
    トと、 前記NORゲートの出力を反転させる第4インバータと、 を具備することを特徴とする請求項２に記載の半導体メ
    モリ装置。
  6. 【請求項６】 前記遅延器は、前記クロック信号の周期
    の約半分程度だけ位相が遅延すると共に前記クロック信
    号と同期した信号を発生する遅延同期ループまたは位相
    同期ループであることを特徴とする請求項２に記載の半
    導体メモリ装置。
  7. 【請求項７】 前記カラムデコーダは、 前記カラム選択制御信号と外部から入力されるカラムア
    ドレス信号とが入力され、前記カラムアドレス信号をデ
    コーディングしてカラムプリデコーディング信号を発生
    するカラムプリデコーダと、 前記カラムプリデコーディング信号に応答してカラム選
    択信号を発生するカラムデコーダと、 を具備することを特徴とする請求項１に記載の半導体メ
    モリ装置。
  8. 【請求項８】 前記カラム選択ゲートは、前記カラム選
    択信号がゲートに印加され、前記感知増幅器に第1電極
    が連結され、外部システムに第2電極が連結されたNMOS
    トランジスタよりなることを特徴とする請求項１に記載
    の半導体メモリ装置。
  9. 【請求項９】 前記第1論理素子は、多数のメモリバン
    クのうち何れか１つを選択するためのバンク選択信号を
    も入力とすることを特徴とする請求項１に記載の半導体
    メモリ装置。
  10. 【請求項１０】 前記第2論理素子は、多数のメモリバ
    ンクのうち何れか１つを選択するためのバンク選択信号
    をも入力とすることを特徴とする請求項１に記載の半導
    体メモリ装置。
  11. 【請求項１１】 クロック信号に応答してクロックイネ
    ーブル信号を発生するクロックバッファと、 読出時は、前記クロックイネーブル信号及びカラムアド
    レス信号の入力を制御するカラムアドレスイネーブル信
    号に応答してカラム選択制御信号を発生し、書込時は、
    前記クロックイネーブル信号、前記カラムアドレスイネ
    ーブル信号及び書込制御信号に応答して前記読出時に発
    生するカラム選択制御信号より所定の時間だけ遅延した
    カラム選択制御信号を発生するカラム選択制御器と、 前記カラム選択制御信号及びカラムアドレス信号に応答
    してカラム選択選択信号を発生するカラムデコーダと、 前記カラム選択信号に応答して入力されるデータを通過
    させるカラム選択ゲートと、 を具備することを特徴とするダブルデータレートの同期
    DRAM半導体装置。
  12. 【請求項１２】 前記カラム選択信号制御器は、 前記制御信号、前記カラムアドレスイネーブル信号、及
    び前記書込制御信号の反転信号を入力とし、前記制御信
    号、前記カラムアドレスイネーブル信号、及び前記書込
    制御信号の反転信号が全てハイの場合にのみハイ信号を
    出力する第1論理素子と、 前記制御信号を所定の時間だけ遅延させる遅延器と、 前記遅延器の出力、前記カラムアドレスイネーブル信号
    及び書込制御信号を入力とし、前記遅延器の出力、前記
    カラムアドレスイネーブル信号及び書込制御信号が全て
    ハイの場合にのみハイ信号を出力する第2論理素子と、 前記第1及び第2論理素子の出力を入力とし、前記第1及
    び第2論理素子の出力のうち何れか１つでもハイであれ
    ばハイ信号を出力する第3論理素子と、 を具備することを特徴とする請求項１１に記載のダブル
    データレートの同期DRAM半導体装置。
  13. 【請求項１３】 前記第1論理素子は、 前記書込制御信号を反転させる第1インバータと、 前記インバータの出力、前記制御信号及び前記カラムア
    ドレスイネーブル信号を入力とする第1NANDゲートと、 前記第1NANDゲートの出力を反転させる第2インバータ
    と、 を具備することを特徴とする請求項１２に記載のダブル
    データレートの同期DRAM半導体装置。
  14. 【請求項１４】 前記第2論理素子は、 前記遅延器の出力、前記カラムアドレスイネーブル信号
    及び書込制御信号を入力とする第2NANDゲートと、 前記第2NANDゲートの出力を反転させる第3インバータ
    と、 を具備することを特徴とする請求項１２に記載のダブル
    データレートの同期DRAM半導体装置。
  15. 【請求項１５】 前記第3論理素子は、 前記第1及び第2論理素子の各出力を入力とするNORゲー
    トと、 前記NORゲートの出力を反転させる第4インバータと、 を具備することを特徴とする請求項１２に記載のダブル
    データレートの同期DRAM半導体装置。
  16. 【請求項１６】 半導体メモリ装置のメモリセルアレー
    に形成されたビットラインを選択するためのカラム選択
    信号の制御方法において、 前記メモリセルアレーに保持されたデータを読出す場合
    は、 クロック信号を発生する段階と、 カラム選択制御信号を発生する段階と、 カラム選択信号を発生する段階と、 前記メモリセルアレーに保持されたデータを読出す段階
    とを実行し、 前記メモリセルアレーにデータを書込む場合は、 クロック信号を発生する段階と、 前記クロック信号を所定時間だけ遅延させる段階と、 カラム選択制御信号を発生する段階と、 カラム選択信号を発生する段階と、 前記データを前記メモリセルアレーに書込む段階とを実
    行する、 ことを特徴とする半導体メモリ装置のカラム選択制御方
    法。
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