KR19990038915A - 반도체 메모리 장치의 칼럼 선택 신호 제어기 및 칼럼 선택제어 방법 - Google Patents

반도체 메모리 장치의 칼럼 선택 신호 제어기 및 칼럼 선택제어 방법 Download PDF

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Abstract

클럭 버퍼(Clock Buffer), 칼럼 선택 신호 제어기, 칼럼 디코더(Column Decoder), 칼럼 선택 게이트, 감지 증폭기 및 메모리 셀 어레이(Memory Cell Array)를 구비하는 반도체 메모리 장치가 개시된다. 클럭 버퍼는 클럭 신호에 응답하여 제어 신호를 발생한다. 칼럼 선택 신호 제어기는 독출시에는 상기 제어 신호 및 칼럼 어드레스 신호를 제어하는 칼럼 어드레스 인에이블 신호에 응답하여 칼럼 선택 제어 신호를 발생하고, 기입시에는 상기 제어 신호와 상기 칼럼 어드레스 인에이블 신호 및 기입 제어 신호에 응답하여 상기 독출시 발생하는 칼럼 선택 제어 신호보다 소정의 시간 지연되는 상기 칼럼 선택 제어 신호를 발생한다. 칼럼 디코더는 상기 칼럼 선택 제어 신호 및 칼럼 어드레스 신호에 응답하여 칼럼 선택 신호를 발생한다. 감지 증폭기는 칼럼 선택 게이트는 상기 메모리 셀 어레이에 연결되어 상기 메모리 셀 어레이로부터 출력되는 데이터를 감지 및 증폭하여 출력하고 외부로부터 입력되는 데이터를 상기 메모리 셀 어레이에 저장한다. 칼럼 선택 게이트는 상기 칼럼 선택 신호에 응답하여 외부로부터 입력되는 데이터를 상기 감지 증폭기로 전달하거나 또는 상기 감지 증폭기로부터 출력되는 데이터를 외부로 전달한다.

Description

반도체 메모리 장치의 칼럼 선택 신호 제어기 및 칼럼 선택 제어 방법
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 칼럼 선택 신호 제어기에 관한 것이다.
반도체 메모리 장치는 많은 데이터를 저장하기 위한 메모리 셀들의 집합체인 메모리 셀 어레이와, 상기 메모리 셀 어레이에 저장된 데이터의 입출력을 제어하기 위한 주변 회로들로 구성된다. 상기 메모리 셀 어레이의 단위 메모리 셀들은 흔히 다수의 워드 라인들과 다수의 비트 라인 쌍들 사이에 매트릭스 형태로 배열된다. 상기 각각의 워드 라인과 비트 라인 쌍에는 소정의 어드레스가 설정되어있다. 외부로부터 데이터가 상기 비트 라인 쌍으로 전달되거나 또는 상기 비트 라인 쌍으로부터 외부로 데이터가 전달되는 것을 제어하기 위한 것이 칼럼 선택 게이트이고, 상기 칼럼 선택 게이트는 칼럼 선택 신호에 의해 제어된다.
도 1은 종래의 칼럼 선택 신호 제어기의 회로도이다. 도 1을 참조하면, 종래의 칼럼 선택 신호 제어기는 제1 버퍼(101), 펄스 발생부(103) 및 제2 버퍼(105)로 구성된다.
상기 제1 버퍼(101)는 외부로부터 입력되는 제어 신호(CPE)를 버퍼링(buffering)한다. 상기 제1 버퍼(101)는 직렬로 연결된 제1 및 제2 인버터들(121,122)로 구성된다.
상기 펄스 발생부(103)는 상기 제2 인버터(122)의 출력을 받아서 펄스를 발생한다. 상기 펄스 발생부(103)는 상기 제2 인버터(122)의 출력을 지연 및 반전시키기 위하여 직렬로 연결된 제3 내지 제7 인버터들(123∼127)과, 상기 제7 인버터(127)의 출력 및 상기 제2 인버터(122)의 출력을 입력으로하는 낸드 게이트(131)로 구성된다.
상기 제2 버퍼(105)는 상기 펄스 발생부(103)의 출력을 버퍼링한다. 상기 제2 버퍼(105)는 직렬로 연결된 제8 및 제9 인버터(128,129)로 구성된다. 상기 제9 인버터(129)로부터 종래의 칼럼 선택 신호 제어기의 출력인 칼럼 선택 제어 신호(CP)가 발생된다.
도 2는 상기 도 1에 도시된 신호들의 타이밍도이다. 도 2를 참조하면, 클럭 신호(CLK)가 하이(high)로 되면 제어 신호(CPE)가 하이로 액티브된다. 상기 제어 신호(CPE)가 액티브되면 칼럼 선택 제어 신호( )가 액티브 로우 펄스로서 발생된다. 상기 칼럼 선택 제어 신호( )가 로우로 액티브되면 칼럼 선택 신호(CSL)가 로우로 인액티브되고, 상기 칼럼 선택 제어 신호( )가 하이로 인액티브(inactive)되면 상기 칼럼 선택 신호(CSL)는 하이로 액티브된다.
도 2를 참조하여 도 1에 도시된 종래의 칼럼 선택 신호 제어기의 동작을 설명하기로 한다. 일반적으로 클럭 신호(CLK)는 클럭 버퍼(도시안됨)로 입력되고 클럭 버퍼(도시안됨)는 상기 제어 신호(CPE)를 발생한다. 상기 제어 신호(CPE)는 상기 제1 버퍼(101)를 통과하면서 버퍼링된다. 초기에 상기 제어 신호(CPE)는 로우이다. 상기 로우 신호는 상기 제2 인버터(122)를 통해서 상기 제3 인버터(123)와 상기 낸드 게이트(131)에 동시에 입력된다. 그러면 상기 낸드 게이트(131)는 하이 신호를 발생한다. 상기 낸드 게이트(131)가 하이 신호를 출력하는 동안 상기 제3 인버터(123)에 입력되는 하이 신호는 상기 제3 및 제7 인버터들(123∼127)을 통과하는 동안 지연 및 반전되어 상기 낸드 게이트(131)에 하이로 입력된다. 그럴지라도 상기 낸드 게이트(131)는 여전히 하이 신호를 발생한다.
그러다가 상기 제어 신호(CPE)가 하이로 액티브되면 상기 낸드 게이트(131)의 입력단에 하이 신호가 입력된다. 이것은 상기 제7 인버터(127)로부터 출력되는 하이 신호와 함께 상기 낸드 게이트(131)로 인가되기 때문에 상기 낸드 게이트(131)는 하이에서 로우로 반전된다. 이 때 상기 제3 인버터(123)에 입력되는 하이 신호는 상기 제3 내지 제7 인버터(123∼127)를 통과하는 동안 지연 및 반전되므로 상기 제7 인버터(127)의 출력은 하이에서 로우로 반전된다. 상기 제7 인버터(127)의 출력이 로우이므로 상기 낸드 게이트(131)의 출력은 다시 하이로 반전된다. 이와같이 하여 상기 칼럼 선택 제어 신호( )는 로우 펄스로서 발생된다.
상기 칼럼 선택 제어 신호( )는 칼럼 디코더(도시안됨)를 통해서 칼럼 선택 신호(CSL)로서 발생된다. 따라서 상기 칼럼 선택 제어 신호( )가 로우 펄스를 발생하면 상기 칼럼 선택 신호(CSL)는 인액티브되고, 상기 칼럼 선택 제어 신호( )가 하이이면 상기 칼럼 선택 신호(CSL)는 액티브된다. 상기 칼럼 선택 신호(CSL)가 액티브인 동안 칼럼 선택 게이트를 통하여 데이터의 독출 및 기입 동작이 수행된다.
이와같은 동작을 통하여 칼럼 선택 신호(CSL)는 독출이나 기입시 동일한 시간에 액티브된다. 그러나 고주파에서 동작하는 반도체 메모리 장치에 있어서 칼럼 선택 신호(CSL)의 액티브 시간과 입출력 라인쌍의 프리차지 시간이 충분히 주어질 수 없게 되는데 이는 액세스 사이클 시간에 제한을 받기 때문이다. 따라서, 독출 및 기입시에 칼럼 선택 신호(CSL)의 인에이블 시간이 충분하지 못하게 되며, 이는 고주파에서 액세스 시간을 제한하게 되며, 특히 기입 동작시 오동작을 수행할 가능성을 더 크게 지니게된다. 이렇게 되면 고주파 동작에서 기입 동작시 기입 시간의 부족에 기인하여 입출력라인쌍(도시안됨)의 유효한 데이터가 비트라인쌍(도시안됨)에 충분히 전달되지못하게 된다. 이에 따라 기입 동작에 따른 오동작 발생 가능성이 커지게 된다. 이는 특히 더블 데이터 레이트(Double Data Rate) 동기 디램(SDRAM)의 기입 동작시에 더 크게 나타난다.
본 발명이 이루고자하는 기술적 과제는 데이터 기입 시간을 충분히 보장하기 위한 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 칼럼 선택 신호의 인에이블 시간을 데이터 독출시보다 데이터 기입시 더 늦게 해주기 위한 칼럼 선택 신호 제어 방법을 제공하는데 있다.
도 1은 종래의 칼럼 선택 신호 제어기의 회로도.
도 2는 상기 도 1에 도시된 신호들의 타이밍도.
도 3은 본 발명에 따른 반도체 메모리 장치의 블록도.
도 4는 상기 도 3에 도시된 신호들의 타이밍도.
상기 기술적 과제를 이루기 위하여 본 발명의 반도체 메모리 장치는 클럭 버퍼, 칼럼 선택 신호 제어기, 칼럼 디코더, 칼럼 선택 게이트, 감지 증폭기 및 메모리 셀 어레이를 구비한다.
상기 클럭 버퍼는 클럭 신호에 응답하여 제어 신호를 발생한다.
상기 칼럼 선택 신호 제어기는 독출시에는 상기 제어 신호 및 칼럼 어드레스 신호를 제어하는 칼럼 어드레스 인에이블 신호에 응답하여 칼럼 선택 제어 신호를 발생하고, 기입시에는 상기 제어 신호와 상기 칼럼 어드레스 인에이블 신호 및 기입 제어 신호에 응답하여 상기 독출시 발생하는 칼럼 선택 제어 신호보다 소정의 시간 지연되는 상기 칼럼 선택 제어 신호를 발생한다.
상기 칼럼 디코더는 상기 칼럼 선택 제어 신호 및 칼럼 어드레스 신호에 응답하여 칼럼 선택 신호를 발생한다.
상기 감지 증폭기는 칼럼 선택 게이트와 상기 메모리 셀 어레이 사이에 연결되고 상기 메모리 셀 어레이로부터 출력되는 데이터를 감지 및 증폭한다.
상기 메모리 셀 어레이는 데이터를 저장한다.
상기 칼럼 선택 게이트는 상기 칼럼 선택 신호에 응답하여 외부로부터 입력되는 데이터를 상기 감지 증폭기로 전달하거나 또는 상기 감지 증폭기로부터 출력되는 데이터를 외부로 전달한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은, 반도체 메모리 장치의 메모리 셀 어레이에 형성된 비트 라인들을 선택하기 위한 칼럼 선택 신호 제어 방법에 있어서, 상기 메모리 셀 어레이에 저장된 데이터를 독출할 때는 클럭 신호를 발생하는 단계와 칼럼 선택 제어 신호를 발생하는 단계와 칼럼 선택 신호를 발생하는 단계 및 상기 메모리 셀 어레이에 저장된 데이터를 독출하는 단계를 구비하고, 상기 메모리 셀 어레이에 데이터를 기입할 때는 클럭 신호를 발생하는 단계와 상기 클럭 신호를 소정 시간 지연시키는 단계와 칼럼 선택 제어 신호를 발생하는 단계와 칼럼 선택 신호를 발생하는 단계 및 상기 데이터를 상기 메모리 셀 어레이에 저장하는 단계를 구비한다.
상기 본 발명에 의하여 반도체 메모리 장치의 기입시 발생할 수 있는 오동작이 방지된다.
이하, 첨부 도면들을 통하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 블록도이다. 도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치(301)는 클럭 버퍼(311), 칼럼 선택 신호 제어기(313), 칼럼 프리디코더(315), 칼럼 디코더(317), 칼럼 선택 게이트(319), 감지 증폭기(321) 및 메모리 셀 어레이(323)를 구비한다.
상기 클럭 버퍼(311)는 외부로부터 인가되는 클럭 신호(CLK)에 응답하여 제어 신호(CPE)를 발생한다.
상기 칼럼 선택 신호 제어기(313)는 독출시에는 상기 제어 신호(CPE) 및 칼럼 어드레스를 받아들이도록 하는 칼럼 어드레스 인에이블 신호(ΦYE)에 응답하여 칼럼 선택 제어 신호(CSLEN)를 발생하고, 기입시에는 상기 제어 신호(CPE)와 상기 칼럼 어드레스 인에이블 신호(ΦYE) 및 기입 제어 신호(ΦWR)에 응답하여 상기 독출시 발생하는 칼럼 선택 제어 신호(CSLEN)보다 소정 시간 지연되는 상기 칼럼 선택 제어 신호(CSLEN)를 발생한다. 상기 칼럼 선택 신호 제어기(313)는 제1 내지 제3 논리 소자들(351,352,353) 및 지연기(371)를 구비한다.
상기 제1 논리 소자(351)는 상기 제어 신호(CPE), 칼럼 어드레스 인에이블 신호(ΦYE), 뱅크 선택 신호(BA) 및 기입 제어 신호(ΦWR)의 반전 신호를 입력으로한다. 상기 제1 논리 소자(351)는 상기 제어 신호(CPE)와 상기 칼럼 어드레스 인에이블 신호(ΦYE)와 상기 뱅크 선택 신호(BA) 및 상기 기입 인에이블 제어 신호(ΦWR)의 반전 신호 중 어느 하나라도 로우이면 로우 레벨의 신호를 출력하고, 상기 제어 신호(CPE)와 상기 칼럼 어드레스 인에이블 신호(ΦYE)와 상기 뱅크 선택 신호(BA) 및 상기 기입 제어 신호(ΦWR)의 반전 신호가 모두 하이이면 하이 레벨의 신호를 출력한다.
상기 기입 제어 신호(ΦWR)의 반전 신호는 외부로부터 입력되는 기입 제어 신호(ΦWR)가 제1 인버터(341)에 의해 반전되는 신호이다.
상기 제1 논리 소자(351)는 상기 제어 신호(CPE)와 상기 칼럼 어드레스 인에이블 신호(ΦYE)와 상기 뱅크 선택 신호(BA)및 상기 기입 제어 신호(ΦWR)의 반전 신호를 입력으로하는 제1 낸드 게이트(361)와 상기 제1 낸드 게이트(361)의 출력을 반전시키는 제2 인버터(342)로 구성된다.
상기 지연기(371)는 상기 제어 신호(CPE)를 소정 시간 지연시킨다. 상기 지연기(371)는 지연 동기 루프(Delay Locked Loop)나 위상 동기 루프(Phase Locked Loop;PLL)로 구성된다. 상기 지연기(371)는 클럭 신호(CLK)와 동기를 하면서 클럭 신호(CLK)의 주기의 절반만큼 위상이 지연되는 신호를 발생시킨다.
상기 제2 논리 소자(352)는 상기 지연기(371)의 출력과 상기 칼럼 어드레스 인에이블 신호(ΦYE)와 상기 뱅크 선택 신호(BA) 및 상기 기입 제어 신호(ΦWR)를 입력으로한다. 상기 제2 논리 소자(352)는 상기 지연기(371)의 출력과 상기 칼럼 어드레스 인에이블 신호(ΦYE)와 상기 뱅크 선택 신호(BA) 및 상기 기입 제어 신호(ΦWR) 중 어느 하나라도 로우이면 로우 레벨의 신호를 출력하고, 상기 지연기(371)의 출력과 상기 칼럼 어드레스 인에이블 신호(ΦYE)와 상기 뱅크 선택 신호(BA) 및 상기 기입 제어 신호(ΦWR)가 모두 하이이면 하이 레벨의 신호를 출력한다.
상기 제2 논리 소자(352)는 상기 지연기(371)의 출력과 상기 칼럼 어드레스 인에이블 신호(ΦYE)와 상기 뱅크 선택 신호(BA) 및 상기 기입 제어 신호(ΦWR)를 입력으로하는 제2 낸드 게이트(362)와 상기 제2 낸드 게이트(362)의 출력을 반전시키는 제3 인버터(343)로 구성된다.
상기 제3 논리 소자(353)는 상기 제1 논리 소자(351)의 출력과 상기 제2 논리 소자(352)의 출력을 입력으로한다. 상기 제3 논리 소자(353)는 상기 제1 논리 소자(351)의 출력과 상기 제2 논리 소자(352)의 출력 중 어느 하나라도 하이이면 하이 레벨의 신호를 출력하고, 상기 제1 논리 소자(351)의 출력과 상기 제2 논리 소자(352)의 출력이 모두 로우이면 로우 레벨의 신호를 출력한다.
상기 제3 논리 소자(353)는 상기 제1 논리 소자(351)의 출력과 상기 제2 논리 소자(352)의 출력을 입력으로하는 노아 게이트(355)와 상기 노아 게이트(355)의 출력을 반전시키는 제4 인버터(344)로 구성한다. 상기 제4 인버터(344)로부터 상기 칼럼 선택 신호 제어기(313)의 출력 신호인 칼럼 선택 제어 신호(CSLEN)가 발생한다.
상기 칼럼 프리디코더(315)는 상기 칼럼 선택 제어 신호 및 외부로부터 입력되는 칼럼 어드레스 신호(CAi)에 응답하여 칼럼 프리디코딩 신호(DCAi)를 발생한다. 상기 칼럼 프리디코딩 신호(DCAi)는 상기 칼럼 디코더(317)로 입력되고 상기 칼럼 디코더(317)는 칼럼 선택 신호(CSL)를 발생한다.
상기 메모리 셀 어레이(323)는 외부로부터 입력되는 데이터를 저장한다.
상기 감지 증폭기(321)는 비트 라인쌍(381)을 통하여 상기 메모리 셀 어레이(323)에 연결되어 상기 메모리 셀 어레이(323)로부터 출력되는 데이터를 감지 및 증폭하여 출력하고 외부로부터 입력되는 데이터를 상기 메모리 셀 어레이(323)에 저장한다.
상기 칼럼 선택 게이트(319)는 상기 칼럼 선택 신호(CSL)에 응답하여 외부로부터 입력되는 데이터를 상기 감지 증폭기(321)로 전달하거나 또는 상기 감지 증폭기(321)로부터 출력되는 데이터를 외부로 전달한다. 상기 칼럼 선택 게이트(319)는 상기 칼럼 선택 신호(CSL)가 게이트에 인가되고 상기 감지 증폭기(321)에 제1 전극이 연결되며 제2 전극은 입출력 라인쌍(383)과 연결되는 NMOS 트랜지스터로 구성된다. 상기 칼럼 선택 게이트(319)는 상기 비트 라인쌍(381)을 통해서 상기 메모리 셀 어레이(323)로 연결된다.
상기 칼럼 선택 신호(CSL)가 하이로 액티브되면 상기 칼럼 선택 게이트(319)는 턴온된다. 상기 칼럼 선택 게이트(319)가 턴온되면 독출시에는 상기 메모리 셀 어레이(323)에 저장된 데이터는 상기 감지 증폭기(321)와 상기 칼럼 선택 게이트(319)를 통해서 상기 입출력 라인쌍(383)으로 전달되고, 기입시에는 상기 입출력 라인쌍(383)을 통해서 입력되는 데이터는 상기 칼럼 선택 게이트(319)와 상기 감지 증폭기(321)를 통해서 상기 메모리 셀 어레이(323)에 저장된다.
도 4는 상기 도 3에 도시된 신호들의 타이밍도이다. 도 4를 참조하면, 독출시에는 클럭 신호(CLK)가 하이로 되면 칼럼 선택 제어 신호(CSLEN)가 하이로 액티브된다. 상기 칼럼 선택 제어 신호(CSLEN)가 액티브되면 칼럼 선택 신호(CSL)가 하이로 액티브된다. 상기 클럭 신호(CLK)가 로우로 되면 상기 칼럼 선택 제어 신호(CSLEN)가 로우로 인액티브된다. 기입시에는 클럭 신호(CLK)가 하이로 액티브되면 지연기의 출력이 하이로 액티브된다. 상기 지연기의 출력이 액티브되면 상기 칼럼 선택 제어 신호(CSLEN)가 하이로 액티브된다. 상기 칼럼 선택 제어 신호(CSLEN)가 액티브되면 상기 칼럼 선택 신호(CSL)가 하이로 액티브된다. 기입시 액티브되는 칼럼 선택 신호(CSL)는 독출시 액티브되는 칼럼 선택 신호(CSL)보다 소정 시간(t3) 지연된다. 상기 클럭 신호(CLK)가 로우로 인액티브되면 상기 지연기의 출력은 로우로 인액티브되고, 상기 지연기의 출력이 로우로 인액티브되면 상기 칼럼 선택 제어 신호(CSLEN)는 로우로 인액티브된다.
상기 도 4를 참조하여 도 3에 도시된 반도체 메모리 장치(301)의 동작을 설명하기로 한다. 상기 클럭 버퍼(311)는 상기 클럭 신호(CLK)가 하이로 되면 활성화되어 상기 제어 신호(CPE)를 발생한다. 상기 제어 신호(CPE)는 상기 제1 논리 소자(351)와 상기 지연기(371)로 입력된다.
독출시에는 상기 기입 제어 신호(ΦWR)가 로우이므로 상기 제2 논리 소자(352)는 상기 지연기(371)의 출력과 상기 뱅크 선택 신호(BA) 및 상기 칼럼 어드레스 인에이블 신호(ΦYE)에 상관없이 로우 신호를 출력한다. 상기 제1 논리 소자(351)는 상기 제어 신호(CPE)와 상기 제1 인버터(341)의 출력과 상기 뱅크 선택 신호(BA) 및 상기 칼럼 어드레스 인에이블 신호(ΦYE)가 모두 하이일 경우 하이 레벨의 신호를 출력한다. 상기 제1 논리 소자(351)의 출력이 하이이므로 상기 제3 논리 소자(353)로부터 출력되는 상기 칼럼 선택 제어 신호(CSLEN)는 하이로 액티브된다. 상기 칼럼 선택 제어 신호(CSLEN)와 상기 칼럼 어드레스 신호(CAi)에 응답하여 상기 칼럼 프리디코더(315)는 디코딩 신호(DCAi)를 출력하고, 상기 칼럼 디코더(317)는 상기 디코딩 신호(DCAi)를 받아서 상기 칼럼 선택 신호(CSL)를 액티브시킨다. 상기 칼럼 선택 신호(CSL)가 액티브되면 상기 칼럼 선택 게이트(319)가 턴온되어 상기 감지 증폭기(321)가 상기 메모리 셀 어레이(323)로부터 감지한 데이터를 상기 입출력 라인쌍(383)으로 전송한다.
기입시에는 상기 기입 제어 신호(ΦWR)가 하이이므로 상기 제1 인버터(341)의 출력은 로우로 된다. 상기 제1 인버터(341)의 출력이 로우이므로 상기 제1 논리 소자(351)는 상기 제어 신호(CPE)와 상기 뱅크 선택 신호(BA) 및 상기 칼럼 어드레스 인에이블 신호(ΦYE)에 상관없이 로우 신호를 출력한다. 상기 제2 논리 소자(352)는 상기 지연기(371)의 출력과 상기 뱅크 선택 신호(BA)와 상기 기입 제어 신호(ΦWR) 및 상기 칼럼 어드레스 인에이블 신호(ΦYE)가 모두 하이일 경우 하이 레벨의 신호를 출력한다. 이 때 제2 논리 소자(352)로부터 출력되는 신호는 상기 클럭 신호(CLK)가 액티브된 다음 소정 시간 지연된 후 액티브된다. 상기 제2 논리 소자(352)의 출력이 하이이면 상기 제3 논리 소자(353)로부터 출력되는 상기 칼럼 선택 제어 신호(CSLEN)는 하이로 액티브된다. 상기 칼럼 선택 제어 신호(CSLEN)와 상기 칼럼 어드레스 신호(CAi)에 응답하여 상기 칼럼 프리디코더(315)는 디코딩 신호(DCAi)를 출력하고, 상기 칼럼 디코더(317)는 상기 디코딩 신호(DCAi)를 받아서 상기 칼럼 선택 신호(CSL)를 액티브시킨다. 상기 칼럼 선택 신호(CSL)가 액티브되면 상기 칼럼 선택 게이트(319)가 턴온된다. 상기 칼럼 선택 게이트(319)가 턴온되면 상기 입출력 라인쌍(383)으로부터 입력되는 데이터는 상기 감지 증폭기(321)를 통해서 상기 메모리 셀 어레이(323)로 저장된다.
상기 반도체 메모리 장치(301)는 더블 데이터 레이트 동기 디램에도 동일하게 적용할 수 있다.
이와 같이 본 발명의 반도체 메모리 장치(301)에서는 상기 칼럼 선택 신호(CSL)가 액티브되는 시간이 독출시보다 기입시가 더 늦다. 따라서 고주파에서 동작하는 반도체 메모리 장치 및 더블 데이터 레이트 동기 디램 반도체 장치에서 기입 동작시 기입 시간이 충분히 보장되기 때문에 안정적으로 기입 동작이 수행된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 고주파에서 동작하는 반도체 메모리 장치 및 더블 데이터 레이트 동기 디램 반도체 장치는 오동작없이 안정적으로 기입 동작을 수행할 수가 있다.

Claims (16)

  1. 클럭 신호에 응답하여 제어 신호를 발생하는 클럭 버퍼;
    독출시에는 상기 제어 신호 및 칼럼 어드레스 신호를 제어하는 칼럼 어드레스 인에이블 신호에 응답하여 칼럼 선택 제어 신호를 발생하고, 기입시에는 상기 제어 신호와 상기 칼럼 어드레스 인에이블 신호 및 기입 제어 신호에 응답하여 상기 독출시 발생하는 칼럼 선택 제어 신호보다 소정의 시간 지연되는 상기 칼럼 선택 제어 신호를 발생하는 칼럼 선택 신호 제어기;
    상기 칼럼 선택 제어 신호 및 칼럼 어드레스 신호에 응답하여 칼럼 선택 신호를 발생하는 칼럼 디코더;
    데이터를 저장하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 연결되고 상기 메모리 셀 어레이로부터 출력되는 데이터를 감지 및 증폭하는 감지 증폭기; 및
    상기 칼럼 선택 신호에 응답하여 외부로부터 입력되는 데이터를 상기 감지 증폭기로 전달하거나 또는 상기 감지 증폭기로부터 출력되는 데이터를 외부로 전달하는 칼럼 선텍 게이트를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 칼럼 선택 신호 제어기는
    상기 제어 신호와 상기 칼럼 어드레스 인에이블 신호 및 상기 기입 제어 신호의 반전 신호를 입력으로하고 상기 제어 신호와 상기 칼럼 어드레스 인에이블 신호 및 상기 기입 제어 신호의 반전 신호가 모두 인에이블될 때만 인에이블 신호를 출력하는 제1 논리 소자;
    상기 제어 신호를 소정의 시간 지연시키는 지연기;
    상기 지연기의 출력과 상기 칼럼 어드레스 인에이블 신호 및 기입 제어 신호를 입력으로하고 상기 지연기의 출력과 상기 칼럼 어드레스 인에이블 신호 및 기입 제어 신호가 모두 인에이블될 때만 인에이블 신호를 출력하는 제2 논리 소자; 및
    상기 제1 논리 소자의 출력과 상기 제2 논리 소자의 출력을 입력으로하고, 상기 제1 논리 소자와 상기 제2 논리 소자의 출력 중 어느 하나라도 하이이면 하이 신호를 출력하는 제3 논리 소자를 구비하는 것을 특징으로하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 제1 논리 소자는
    상기 기입 제어 신호를 반전시키는 제1 인버터;
    상기 인버터의 출력과 상기 제어 신호 및 상기 칼럼 어드레스 인에이블 신호가 입력되는 제1 낸드 게이트; 및
    상기 제1 낸드 게이트의 출력을 반전시키는 제2 인버터를 구비하는 것을 특징으로하는 반도체 메모리 장치.
  4. 제 2 항에 있어서, 상기 제2 논리 소자는
    상기 지연기의 출력과 상기 칼럼 어드레스 인에이블 신호 및 기입 제어 신호가 입력되는 제2 낸드 게이트; 및
    상기 제2 낸드 게이트의 출력을 반전시키는 제3 인버터를 구비하는 것을 특징으로하는 반도체 메모리 장치.
  5. 제 2 항에 있어서, 상기 제3 논리 소자는
    상기 제1 논리 소자의 출력과 상기 제2 논리 소자의 출력이 입력되는 노아 게이트; 및
    상기 노아 게이트의 출력을 반전시키는 제4 인버터를 구비하는 것을 특징으로하는 반도체 메모리 장치.
  6. 제 2 항에 있어서, 상기 지연기는 상기 클럭 신호의 주기의 절반만큼 위상이 지연되면서 상기 클럭 신호와 동기되는 신호를 발생하는 지연 동기 루프 또는 위상 동기 루프인 것을 특징으로하는 반도체 메모리 장치.
  7. 제 1 항에 있어서, 상기 칼럼 디코더는
    상기 칼럼 선택 제어 신호와 외부로부터 입력되는 칼럼 어드레스 신호들이 입력되고 상기 칼럼 어드레스 신호들을 디코딩하여 칼럼 프리디코딩 신호를 발생하는 칼럼 프리디코더; 및
    상기 칼럼 프리디코딩 신호에 응답하여 칼럼 선택 신호를 발생하는 칼럼 디코더로 구성하는 것을 특징으로하는 반도체 메모리 장치.
  8. 제 1 항에 있어서, 상기 칼럼 선택 게이트는
    상기 칼럼 선택 신호가 게이트에 인가되고 상기 감지 증폭기에 제1 전극이 연결되며 제2 전극은 외부 시스템과 연결되는 NMOS 트랜지스터로 구성하는 것을 특징으로하는 반도체 메모리 장치.
  9. 제 1 항에 있어서, 상기 제1 논리 소자는 그 입력단에 다수의 메모리 뱅크들 중 하나를 선택하기 위한 뱅크 선택 신호가 더 인가하는 것을 특징으로하는 반도체 메모리 장치.
  10. 제 1 항에 있어서, 상기 제2 논리 소자는 그 입력단에 다수의 메모리 뱅크들 중 하나를 선택하기 위한 뱅크 선택 신호를 더 인가하는 것을 특징으로하는 반도체 메모리 장치.
  11. 클럭 신호에 응답하여 클럭 인에이블 신호를 발생하는 클럭 버퍼;
    독출시에는 상기 클럭 인에이블 신호 및 칼럼 어드레스 신호의 입력을 제어하는 칼럼 어드레스 인에이블 신호에 응답하여 칼럼 선택 제어 신호를 발생하고, 기입시에는 상기 클럭 인에이블 신호와 상기 칼럼 어드레스 인에이블 신호 및 기입 제어 신호에 응답하여 상기 독출시 발생하는 칼럼 선택 제어 신호보다 소정의 시간 지연되는 상기 칼럼 선택 제어 신호를 발생하는 칼럼 선택 제어기;
    상기 칼럼 선택 제어 신호 및 칼럼 어드레스 신호에 응답하여 칼럼 선택 선택 신호를 발생하는 칼럼 디코더; 및
    상기 칼럼 선택 신호에 응답하여 입력되는 데이터를 통과시키는 칼럼 선택 게이트들을 구비하는 것을 특징으로하는 더블 데이터 레이트 동기 디램 반도체 장치.
  12. 제 11 항에 있어서, 상기 칼럼 선택 신호 제어기는
    상기 제어 신호와 상기 칼럼 어드레스 인에이블 신호 및 상기 기입 제어 신호의 반전 신호를 입력으로하고 상기 제어 신호와 상기 칼럼 어드레스 인에이블 신호 및 상기 기입 제어 신호의 반전 신호가 모두 하이일 때만 하이 신호를 출력하는 제1 논리 소자;
    상기 제어 신호를 소정의 시간 지연시키는 지연기;
    상기 지연기의 출력과 상기 칼럼 어드레스 인에이블 신호 및 기입 제어 신호를 입력으로하고 상기 지연기의 출력과 상기 칼럼 어드레스 인에이블 신호 및 기입 제어 신호가 모두 하이일 때만 하이 신호를 출력하는 제2 논리 소자; 및
    상기 제1 논리 소자의 출력과 상기 제2 논리 소자의 출력을 입력으로하고, 상기 제1 논리 소자과 상기 제2 논리 소자의 출력 중 어느 하나라도 하이이면 하이 신호를 출력하는 제3 논리 소자를 구비하는 것을 특징으로하는 더블 데이터 레이트 동기 디램 반도체 장치.
  13. 제 12 항에 있어서, 상기 제1 논리 소자는
    상기 기입 제어 신호를 반전시키는 제1 인버터;
    상기 인버터의 출력과 상기 제어 신호 및 상기 칼럼 어드레스 인에이블 신호가 입력되는 제1 낸드 게이트; 및
    상기 제1 낸드 게이트의 출력을 반전시키는 제2 인버터를 구비하는 것을 특징으로하는 반도체 메모리 장치.
  14. 제 12 항에 있어서, 상기 제2 논리 소자는
    상기 지연기의 출력과 상기 칼럼 어드레스 인에이블 신호 및 기입 제어 신호가 입력되는 제2 낸드 게이트; 및
    상기 제2 낸드 게이트의 출력을 반전시키는 제3 인버터를 구비하는 것을 특징으로하는 반도체 메모리 장치.
  15. 제 12 항에 있어서, 상기 제3 논리 소자는
    상기 제1 논리 소자의 출력과 상기 제2 논리 소자의 출력이 입력되는 노아 게이트; 및
    상기 노아 게이트의 출력을 반전시키는 제4 인버터를 구비하는 것을 특징으로하는 반도체 메모리 장치.
  16. 반도체 메모리 장치의 메모리 셀 어레이에 형성된 비트 라인들을 선택하기 위한 칼럼 선택 신호 제어 방법에 있어서,
    상기 메모리 셀 어레이에 저장된 데이터를 독출할 때는
    클럭 신호를 발생하는 단계;
    칼럼 선택 제어 신호를 발생하는 단계;
    칼럼 선택 신호를 발생하는 단계; 및
    상기 메모리 셀 어레이에 저장된 데이터를 독출하는 단계를 구비하고,
    상기 메모리 셀 어레이에 데이터를 기입할 때는
    클럭 신호를 발생하는 단계;
    상기 클럭 신호를 소정 시간 지연시키는 단계;
    칼럼 선택 제어 신호를 발생하는 단계;
    칼럼 선택 신호를 발생하는 단계; 및
    상기 데이터를 상기 메모리 셀 어레이에 저장하는 단계를 구비하는 것을 특징으로하는 반도체 메모리 장치의 칼럼 선택 제어 방법.
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