KR101883378B1 - 반도체 메모리 장치 - Google Patents
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Abstract
동작 특성이 개선된 반도체 메모리 장치가 개시된다. 이를 위해 본 발명은, 메모리 셀과 연결된 비트 라인, 쓰기 동작 동안 메모리 셀에 데이터 신호를 입력하고, 읽기 동작 동안 메모리 셀에 저장된 데이터 신호를 출력하도록 구성된 입출력 라인, 및 비트 라인과 연결된 제1 소스/드레인 및 입출력 라인과 연결된 제2 소스/드레인을 포함하는 컬럼 선택 트랜지스터를 포함하고, 제1 소스/드레인과 제2 소스/드레인은 비대칭 저항을 갖는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 동작 특성이 개선된 컬럼 선택(column select) 트랜지스터를 포함하는 반도체 메모리 소자에 관한 것이다.
반도체 메모리 장치의 일 예인 DRAM(dynamic random access memory)은 쓰기 동작 동안 메모리 셀의 커패시터에 데이터 신호(예를 들어, 전하)를 충전하고, 읽기 동작 동안 커패시터에 저장된 데이터 신호(예를 들어, 전하)를 출력한다. 상기 DRAM은 복수의 메모리 셀들의 어레이를 포함하며, 상기 복수의 메모리 셀들에 대한 상기 쓰기 동작 및 상기 읽기 동작은, 동일한 로우(row)에 배치된 메모리 셀들과 연결된 워드 라인과 동일한 컬럼(column)에 배치된 메모리 셀들과 연결된 비트 라인을 제어함으로써 수행될 수 있다.
본 발명이 해결하고자 하는 과제는, 동작 특성이 개선된 컬럼 선택 트랜지스터를 포함하는 반도체 메모리 소자에 관한 것이다.
본 발명의 일 태양에 따른 반도체 메모리 장치가 제공된다. 상기 메모리 장치는, 메모리 셀과 연결된 비트 라인; 쓰기 동작 동안 상기 메모리 셀에 데이터 신호를 입력하고, 읽기 동작 동안 상기 메모리 셀에 저장된 데이터 신호를 출력하도록 구성된 입출력 라인; 및 상기 비트 라인과 연결된 제1 소스/드레인 및 상기 입출력 라인과 연결된 제2 소스/드레인을 포함하는 컬럼 선택 트랜지스터를 포함하고, 상기 제1 소스/드레인과 상기 제2 소스/드레인은 비대칭 저항을 가질 수 있다.
본 발명의 일 예에 따르면, 상기 제1 소스/드레인의 저항은 상기 제2 소스/드레인의 저항보다 작을 수 있다.
본 발명의 다른 예에 따르면, 상기 쓰기 동작 동안, 상기 컬럼 선택 트랜지스터는 제1 동작 전류를 도통하고, 상기 읽기 동작 동안, 상기 컬럼 선택 트랜지스터는 제2 동작 전류를 도통하며, 상기 제1 동작 전류는 상기 제2 동작 전류보다 클 수 있다.
본 발명의 다른 예에 따르면, 상기 쓰기 동작 동안, 상기 제1 소스/드레인은 상기 컬럼 선택 트랜지스터의 소스 단자로서 기능하고, 상기 제2 소스/드레인은 상기 컬럼 선택 트랜지스터의 드레인 단자로서 기능하며, 상기 읽기 동작 동안, 상기 제1 소스/드레인은 상기 컬럼 선택 트랜지스터의 드레인 단자로서 기능하고, 상기 제2 소스/드레인은 상기 컬럼 선택 트랜지스터의 소스 단자로서 기능할 수 있다.
본 발명의 다른 예에 따르면, 상기 제1 소스/드레인과 상기 제2 소스/드레인은 서로 다른 도핑 프로파일을 가질 수 있다. 구체적으로, 상기 제1 소스/드레인의 도핑 농도는 상기 제2 소스/드레인의 도핑 농도보다 높을 수 있다.
본 발명의 다른 예에 따르면, 상기 제1 소스/드레인은 LDD 도핑 영역, 할로 도핑 영역, 및 소스/드레인 도핑 영역 중에서 선택되는 M종류를 포함하고, 상기 제2 소스/드레인은 LDD 도핑 영역, 할로 도핑 영역, 및 소스/드레인 도핑 영역 중에서 선택되는 N종류를 포함하며, 상기 M은 상기 N보다 클 수 있다.
본 발명의 다른 예에 따르면, 상기 제1 소스/드레인은 고농도 소스/드레인 도핑 영역을 포함하고, LDD 도핑 영역 및 할로 도핑 영역 중에서 선택되는 M종류를 포함하며, 상기 제2 소스/드레인은 저농도 소스/드레인 도핑 영역을 포함하고, LDD 도핑 영역 및 할로 도핑 영역 중에서 선택되는 N종류를 포함하며, 상기 M은 상기 N과 같거나 상기 N보다 클 수 있다.
본 발명의 다른 예에 따르면, 상기 제1 소스/드레인은 고농도 플러그 도핑 영역을 포함하고, 상기 제2 소스/드레인은 플러그 도핑 영역을 포함하지 않거나 저농도 플러그 도핑 영역을 포함할 수 있다.
본 발명의 다른 예에 따르면, 상기 반도체 메모리 장치는 상기 제1 소스/드레인과 연결된 제1 콘택 플러그; 및 상기 제2 소스/드레인과 연결된 제2 콘택 플러그를 더 포함하고, 상기 제1 소스/드레인에 대한 상기 제1 콘택 플러그의 제1 점유율은 상기 제2 소스/드레인에 대한 상기 제2 콘택 플러그의 제2 점유율 보다 클 수 있다.
본 발명의 다른 예에 따르면, 제1 소스/드레인의 면적은 제2 소스/드레인의 면적보다 작을 수 있다. 또한, 상기 제1 콘택 플러그의 면적은 상기 제2 콘택 플러그의 면적보다 클 수 있다.
본 발명의 다른 태양에 따른 반도체 메모리 장치가 제공된다. 상기 메모리 장치는, 메모리 셀과 연결된 비트 라인; 쓰기 동작 동안 상기 메모리 셀에 데이터 신호를 입력하고, 읽기 동작 동안 상기 메모리 셀에 저장된 데이터 신호를 출력하도록 구성된 입출력 라인; 및 상기 비트 라인과 상기 입출력 라인 사이에 연결된 스위칭 유닛을 포함하고, 상기 스위칭 유닛과 상기 비트 라인 사이의 제1 저항과 상기 스위칭 유닛과 상기 입출력 라인 사이의 제2 저항은 서로 다를 수 있다.
본 발명의 일 예에 따르면, 상기 제1 저항은 상기 제2 저항보다 작을 수 있다.
본 발명의 다른 예에 따르면, 상기 쓰기 동작 동안, 상기 스위칭 유닛은 제1 동작 전류를 도통하고, 상기 읽기 동작 동안, 상기 스위칭 유닛은 제2 동작 전류를 도통하며, 상기 제1 동작 전류는 상기 제2 동작 전류보다 클 수 있다.
본 발명의 기술적 사상에 의한 반도체 메모리 장치는 쓰기 동작 동안 제1 동작 전류를 도통하고 읽기 동작 동안 상기 제1 동작 전류보다 작은 제2 동작 전류를 도통할 수 있는 컬럼 선택 트랜지스터를 포함한다. 따라서 쓰기 특성을 개선시키기 위해 컬럼 선택 트랜지스터의 용량을 증가시키더라도, 읽기 동작 동안 흐르는 동작 전류가 감소될 수 있어 비트 라인 교란 현상에 대한 충분한 마진이 확보될 수 있다. 결과적으로 전체적인 반도체 메모리 장치의 동작 특성이 개선될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 회로도이다.
도 2는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타낸 회로도이다.
도 3은 메모리 장치의 동작 특성 중 읽기 동작의 특성을 나타내는 tRCD 및 쓰기 동작의 특성을 나타내는 tRDL을 나타내는 그래프이다.
도 4는 복수의 컬럼 선택 트랜지스터들을 포함하는 반도체 메모리 장치를 나타낸 것이다.
도 5는 도 4의 반도체 메모리 장치의 읽기 동작 동안의 비트 라인 및 비트 라인 바의 전압 레벨 변화를 나타낸 그래프이다.
도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 특성을 나타낸 그래프이다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치 내 컬럼 선택 트랜지스터를 개략적으로 나타낸 평면도이다.
도 8 내지 도 10은 도 7의 반도체 메모리 장치의 X-X'를 따른 단면도를 나타낸다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치 내 컬럼 선택 트랜지스터를 개략적으로 나타낸 평면도이다.
도 12는 도 11의 반도체 메모리 장치의 XII-XII'를 따른 단면도를 나타낸다.
도 13은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 장치 내 컬럼 선택 트랜지스터를 개략적으로 나타낸 평면도이다.
도 14는 도 13의 XIV-XIV'에 따른 단면도이다.
도 15 및 도 16은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 장치 내 컬럼 선택 트랜지스터를 개략적으로 나타낸 평면도들이다.
도 17은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치의 형성 방법을 개략적으로 나타낸 흐름도이다.
도 18은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타낸 회로도이다.
도 19는 도 18의 반도체 메모리 장치의 입출력 회로를 개략적으로 나타낸 평면도이다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 21은 도 20의 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.
도 22는 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 2는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타낸 회로도이다.
도 3은 메모리 장치의 동작 특성 중 읽기 동작의 특성을 나타내는 tRCD 및 쓰기 동작의 특성을 나타내는 tRDL을 나타내는 그래프이다.
도 4는 복수의 컬럼 선택 트랜지스터들을 포함하는 반도체 메모리 장치를 나타낸 것이다.
도 5는 도 4의 반도체 메모리 장치의 읽기 동작 동안의 비트 라인 및 비트 라인 바의 전압 레벨 변화를 나타낸 그래프이다.
도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 특성을 나타낸 그래프이다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치 내 컬럼 선택 트랜지스터를 개략적으로 나타낸 평면도이다.
도 8 내지 도 10은 도 7의 반도체 메모리 장치의 X-X'를 따른 단면도를 나타낸다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치 내 컬럼 선택 트랜지스터를 개략적으로 나타낸 평면도이다.
도 12는 도 11의 반도체 메모리 장치의 XII-XII'를 따른 단면도를 나타낸다.
도 13은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 장치 내 컬럼 선택 트랜지스터를 개략적으로 나타낸 평면도이다.
도 14는 도 13의 XIV-XIV'에 따른 단면도이다.
도 15 및 도 16은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 장치 내 컬럼 선택 트랜지스터를 개략적으로 나타낸 평면도들이다.
도 17은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치의 형성 방법을 개략적으로 나타낸 흐름도이다.
도 18은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타낸 회로도이다.
도 19는 도 18의 반도체 메모리 장치의 입출력 회로를 개략적으로 나타낸 평면도이다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 21은 도 20의 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.
도 22는 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 회로도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀(MC), 워드 라인(WL), 비트 라인(BL), 비트 라인 센스 앰프(SA), 입출력 라인(IOL), 및 스위칭 유닛(SW)을 포함할 수 있다.
메모리 셀(MC)은 메모리 어레이(미도시)에 포함되며, 워드 라인(WL)에 의해 선택될 수 있다. 더욱 구체적으로, 어드레스 디코더(미도시)에 의해 디코딩된 로우 선택 신호가 워드 라인(WL)을 통해 셀 트랜지스터(CT)의 게이트에 인가됨으로써 메모리 셀(MC)이 선택될 수 있다. 선택된 메모리 셀(MC)과 체결된 스위칭 유닛(SW)은 컬럼 선택 신호(CS)를 수신하여 턴 온 될 수 있고, 상기 스위칭 유닛(SW)이 턴 온 됨으로써 쓰기 동작 또는 읽기 동작이 수행될 수 있다.
쓰기 동작 동안, 메모리 셀(MC)에 데이터 신호가 입력될 수 있다. 더욱 구체적으로, 컬럼 선택 신호(CS)에 의해 스위칭 유닛(SW)이 턴 온 될 수 있고, 그에 따라 데이터 신호가 비트 라인(BL)으로 전달될 수 있다. 로우 선택 신호에 의해 셀 트랜지스터(CT)가 턴 온 됨으로써 비트 라인(BL)과 커패시터(CAP)가 전기적으로 연결되고, 상기 데이터 신호가 커패시터(CAP)에 저장될 수 있다.
읽기 동작 동안, 메모리 셀(MC)에 저장된 데이터 신호가 출력될 수 있다. 더욱 구체적으로, 로우 선택 신호에 의해 셀 트랜지스터(CT)가 턴 온 됨으로써 커패시터(CAP)에 저장된 데이터 신호가 비트 라인(BL)에 전달될 수 있다. 상기 데이터 신호는 비트 라인 센스 앰프(SA)에 의해 증폭되고, 비트 라인(BL)과 연결된 스위칭 유닛(SW)에 의해 입출력 라인(IOL)으로 전달될 수 있다.
스위칭 유닛(SW)은 비트 라인(BL)과 입출력 라인(IOL) 사이에 연결되며, 컬럼 선택 신호(CS)를 수신하여 비트 라인(BL)과 입출력 라인(IOL)을 전기적으로 연결하도록 구성될 수 있다. 스위칭 유닛(SW)과 비트 라인(BL) 사이의 제1 저항(R1)과, 스위칭 유닛(SW)과 입출력 라인(IOL) 사이의 제2 저항(R2)은 서로 다를 수 있다. 예를 들어, 제1 저항(R1)은 제2 저항(R2)보다 작을 수 있고, 쓰기 동작 동안 스위칭 유닛(SW)은 제1 동작 전류를 도통하며, 읽기 동작 동안 스위칭 유닛(SW)은 상기 제1 동작 전류보다 작은 제2 동작 전류를 도통할 수 있다.
비록 도 1에서 메모리 셀(MC)이 셀 트랜지스터(CT) 및 커패시터(CAP)를 포함하는 DRAM 메모리 셀(MC)로 도시되고 설명되었지만, 본 발명은 이에 제한되지 않음에 유의한다. 예를 들어, 메모리 셀(MC)은 SRAM과 같은 휘발성 메모리 셀(MC)들일 수도 있고, PRAM(phase-change RAM), RRAM(resistive RAM) 등과 같은 저항형 메모리 셀(MC)들일 수 있으며, NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM) 또는 플래시(flash) 메모리 셀(MC)들일 수도 있다.
도 2는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타낸 회로도이다.
도 2를 참조하면, 반도체 메모리 장치는 메모리 셀(MC), 워드 라인(WL), 비트 라인(BL), 비트 라인 센스 앰프(SA), 입출력 라인(IOL), 및 컬럼 선택 트랜지스터(CSTR)를 포함할 수 있다. 메모리 셀(MC), 워드 라인(WL), 비트 라인(BL), 비트 라인 센스 앰프(SA), 및 입출력 라인(IOL)에 대한 설명은 도 1에서 설명한 바와 같은바 중복되는 설명은 생략하기로 한다.
컬럼 선택 트랜지스터(CSTR)는 컬럼 선택 신호(CS)를 수신하는 게이트, 비트 라인(BL)과 연결된 제1 소스/드레인(SD1), 및 입출력 라인(IOL)과 연결된 제2 소스/드레인(SD2)을 포함할 수 있다. 도 1에서 설명한 바와 같이, 컬럼 선택 트랜지스터(CSTR)와 비트 라인(BL) 사이의 제1 저항(도 1의 R1)(예를 들어, 제1 소스/드레인(SD1)의 저항)과, 컬럼 선택 트랜지스터(CSTR)와 입출력 라인(IOL) 사이의 제2 저항(도 1의 R2)(예를 들어, 제1 소스/드레인(SD1)의 저항)은 서로 다를 수 있다. 즉, 제1 소스/드레인(SD1)과 제2 소스/드레인(SD2)은 비대칭 저항을 가질 수 있다.
더욱 구체적으로, 제1 소스/드레인(SD1)의 저항은 제2 소스/드레인(SD2)의 저항보다 작을 수 있다. 쓰기 동작 동안, 저저항의 제1 소스/드레인(SD1)은 컬럼 선택 트랜지스터(CSTR)의 소스 단자로서 기능하고, 고저항의 제2 소스/드레인(SD2)은 컬럼 선택 트랜지스터(CSTR)의 드레인 단자로서 기능할 수 있다. 따라서 쓰기 동작 동안 컬럼 선택 트랜지스터(CSTR)는 상대적으로 큰 제1 동작 전류를 도통할 수 있다. 반면에, 읽기 동작 동안, 제1 소스/드레인(SD1)은 컬럼 선택 트랜지스터(CSTR)의 드레인 단자로서 기능하고, 제2 소스/드레인(SD2)은 상기 컬럼 선택 트랜지스터(CSTR)의 소스 단자로서 기능할 수 있다. 따라서 읽기 동작 동안 컬럼 선택 트랜지스터(CSTR)는 상대적으로 작은 제2 동작 전류를 도통할 수 있다.
결과적으로 컬럼 선택 트랜지스터(CSTR)는 쓰기 동작 동안 제1 동작 전류를 도통하고, 읽기 동작 동안 상기 제1 동작 전류보다 작은 제2 동작 전류를 도통할 수 있다. 따라서 컬럼 선택 트랜지스터(CSTR)의 동작 특성이 개선될 수 있다.
도 3은 도 2의 메모리 장치의 동작 특성 중 읽기 동작의 특성을 나타내는 tRCD 및 쓰기 동작의 특성을 나타내는 tRDL을 나타내는 그래프이다. 도 4는 복수의 제컬럼 선택 트랜지스터들을 포함하는 반도체 메모리 장치를 나타낸 것이며, 도 5는 도 4의 반도체 메모리 장치의 읽기 동작 동안의 비트 라인 및 비트 라인 바의 전압 레벨 변화를 나타낸 그래프이다.
도 2 및 도 3을 참조하면, tRCD는 워드 라인(WL)에 로우 선택 신호가 인가되어 데이터 신호가 증폭/센싱된 후, 컬럼 선택 트랜지스터(CSTR)가 턴 온 되어 데이터 신호가 입출력 라인(IOL)을 통해 정보를 전달하기까지의 시간으로 정의될 수 있다. 또한, tRDL은 컬럼 선택 트랜지스터(CSTR)가 턴 온 된 후, 데이터 신호(예를 들어, 전하)가 충분히(예를 들어, 전체 커패시터(CAP) 용량의 95%) 메모리 셀(MC)의 커패시터(CAP)에 저장되기까지의 시간으로 정의될 수 있다.
일반적으로 쓰기 특성을 개선시키기 위해서는(즉, tRDL을 감소시키기 위해서는), 컬럼 선택 트랜지스터(CSTR)의 동작 전류가 증가되어야 하며, 이는 컬럼 선택 트랜지스터(CSTR)의 용량(예를 들어, 채널 폭(width))을 증가시킴으로써 달성될 수 있다. 그러나 트랜지스터의 용량이 증가될 경우 쓰기 특성은 개선되지만, 읽기 특성은 오히려 열화되는 문제가 발생한다.
예를 들어, 읽기 동작을 수행하기 위해서 컬럼 선택 트랜지스터(CSTR)가 턴 온 되는 경우, 외부 커패시터(CAP) 성분에 의해 전하가 유입되게 되는데, 상기 전하 유입으로 인해 데이터 신호가 잘못 센싱되는 비트 라인(BL) 교란(bit line disturb) 현상이 발생할 수 있다. 상기 비트 라인 교란 현상은 컬럼 선택 트랜지스터(CSTR)의 용량이 증가되어 컬럼 선택 트랜지스터(CSTR)의 동작 전류가 증가할수록 더욱 심화될 수 있다.
도 4 및 도 5를 참조하면, 낮은 용량을 갖는 제1 컬럼 선택 트랜지스터(CSTR1)에 의해 읽기 동작이 수행되는 경우, 전하 유입에 의한 비트 라인(BL)의 전압 레벨 변화가 작아, 비트 라인 교란 현상에 대한 충분한 마진이 보장될 수 있다. 그러나, 높은 용량을 갖는 제2 컬럼 선택 트랜지스터(CSTR2)에 의해 읽기 동작이 수행되는 경우, 전하 유입에 의한 비트 라인 바(BLB)의 전압 레벨 변화가 높으므로, 비트 라인 교란 현상에 대한 충분한 마진이 보장되지 않는다.
따라서 컬럼 선택 트랜지스터의 용량을 증가시키는 경우 쓰기 특성은 개선되지만, 비트 라인 교란 현상에 대한 충분한 마진이 보장되지 않아 전체적인 반도체 메모리 장치의 동작 특성이 오히려 열화 될 수 있다.
그러나, 본 발명의 기술적 사상에 의한 반도체 메모리 장치의 컬럼 선택 트랜지스터는 쓰기 동작 동안 제1 동작 전류를 도통하고, 읽기 동작 동안 상기 제1 동작 전류보다 작은 제2 동작 전류를 도통할 수 있다. 따라서 쓰기 특성을 개선시키기 위해 컬럼 선택 트랜지스터의 용량을 증가시키더라도, 읽기 동작 동안 흐르는 동작 전류가 감소될 수 있어 비트 라인 교란 현상에 대한 충분한 마진이 확보될 수 있다. 결과적으로 전체적인 반도체 메모리 장치의 동작 특성이 개선될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 특성을 나타낸 그래프로서, 더욱 구체적으로, tRCD의 증감에 따라 페일(fail)이 발생하는 메모리 셀의 개수를 나타낸 몬테 시뮬레이션(Monte simulation) 그래프를 나타낸다.
전술한 바와 같이, 본 발명의 실시예들에 따른 반도체 메모리 장치는 쓰기 동작 동안 제1 동작 전류를 도통하고, 읽기 동작 동안 상기 제1 동작 전류보다 작은 제2 동작 전류를 도통하는 컬럼 선택 트랜지스터를 포함할 수 있다.
도 6을 참조하면, 종래 기술에 따른 100%의 비율(즉, 제1 동작 전류에 대한 제2 동작 전류의 비율이 100%)을 갖는 컬럼 선택 트랜지스터의 경우, 10 AU(aboulote unit)의 메모리 셀의 페일 발생을 유지하기 위해서는 약 9.45 ns의 tRCD가 유지되어야 한다.
그러나, 본 발명에 따른 반도체 메모리 장치의 컬럼 선택 트랜지스터는 100% 미만의 비율(즉, 제1 동작 전류에 대한 제2 동작 전류의 비율이 100% 미만)을 가질 수 있다. 예를 들어, 본 발명의 기술 사상에 따르면 제1 동작 전류에 대한 제2 동작 전류의 비율이 80%인 컬럼 선택 트랜지스터가 구현될 수 있으며, 이 경우 도 6에 나타난 바와 같이 10 AU(absolute unit)의 메모리 셀의 페일 발생을 유지하기 위해서는 약 9.15 ns의 tRCD가 유지됨으로써 족하다.
결과적으로 쓰기 특성을 개선시키기 위해 컬럼 선택 트랜지스터의 용량을 증가시키더라도, 읽기 동작 동안 발생하는 비트 라인 교란 현상에 대한 충분한 마진이 확보(예를 들어 300ps)될 수 있으며, 결과적으로 전체적인 반도체 메모리 장치의 동작 특성이 개선될 수 있다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치 내 컬럼 선택 트랜지스터(CSTRa)를 개략적으로 나타낸 평면도이다. 도 8 내지 도 10는 도 7의 반도체 메모리 장치의 X-X'를 따른 단면도를 나타낸다.
도 7을 참조하면, 컬럼 선택 트랜지스터(CSTRa)는 게이트(G), 제1 소스/드레인(SD1), 및 제2 소스/드레인(SD2)을 포함할 수 있다.
제1 소스/드레인(SD1)(즉, 비트 라인(도 2의 BL)과 연결되는 소스/드레인)과 제2 소스/드레인(SD2)(즉, 입출력 라인(도 2의 IOL)과 연결되는 소스/드레인)은 비대칭 저항을 가질 수 있다. 더욱 구체적으로, 제1 소스/드레인(SD1)의 도핑 농도는 제2 소스/드레인(SD2)의 도핑 농도보다 높을 수 있고, 그에 따라 제1 소스/드레인(SD1)의 저항은 제2 소스/드레인(SD2)의 저항보다 작을 수 있다.
컬럼 선택 트랜지스터(CSTRa)는 쓰기 동작과 읽기 동작 동안 소스와 드레인이 서로 바뀌어 동작한다. 예를 들어, 상기 쓰기 동작 동안, 제1 소스/드레인(SD1)은 컬럼 선택 트랜지스터(CSTRa)의 소스 단자로서 기능하고, 제2 소스/드레인(SD2)은 컬럼 선택 트랜지스터(CSTRa)의 드레인 단자로서 기능할 수 있다. 또한, 읽기 동작 동안, 제1 소스/드레인(SD1)은 컬럼 선택 트랜지스터(CSTRa)의 드레인 단자로서 기능하고, 제2 소스/드레인(SD2)은 컬럼 선택 트랜지스터(CSTRa)의 소스 단자로서 기능할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치는, 쓰기 동작 시에는 작은 저항을 가지는 제1 소스/드레인(SD1)이 소스 단자로서 기능하고, 높은 저항을 가지는 제2 소스/드레인(SD2)이 드레인 단자로서 기능하는 컬럼 선택 트랜지스터(CSTRa)를 포함한다. 따라서 쓰기 동작 동안 상대적으로 큰 제1 동작 전류(I1)가 제2 소스/드레인(SD2)에서 제1 소스/드레인(SD1)으로 흐를 수 있다.
또한, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치는, 읽기 동작 시에는 높은 저항을 가지는 제2 소스/드레인(SD2)이 소스 단자로서 기능하고, 낮은 저항을 가지는 제1 소스/드레인(SD1)이 드레인 단자로서 기능하는 컬럼 선택 트랜지스터(CSTRa)를 포함한다. 따라서 읽기 동작 동안 상대적으로 작은 제2 동작 전류(I2)가 제1 소스/드레인(SD1)에서 제2 소스/드레인(SD2)으로 흐를 수 있다.
제1 소스/드레인(SD1)은 LDD(lightly doped drain) 도핑 영역, 할로(halo) 도핑 영역, 및 소스/드레인 도핑 영역 중에서 선택되는 M종류를 포함하고, 상기 제2 소스/드레인(SD2)은 LDD 도핑 영역, 할로 도핑 영역, 및 소스/드레인 도핑 영역 중에서 선택되는 N종류를 포함할 수 있으며, 이 경우 상기 M은 상기 N보다 클 수 있다.
예를 들어, 다음 표 1과 같은 도핑 농도의 조합이 가능하다. 각 항목에서 "O"는 해당 주입물(implants)이 도핑된 경우이고, "X"는 해당 주입물(implants)이 도핑되지 않은 경우를 나타낸다.
| CASE |
제1 소스/드레인(SD1) | 제2 소스/드레인(SD2) | ||||
| LDD 도핑 영역 | 할로 도핑 영역 | 소스/드레인 도핑 영역 | LDD 도핑 영역 | 할로 도핑 영역 | 소스/드레인 도핑 영역 | |
| 1 | O | O | O | O | O | X |
| 2 | O | O | O | X | O | O |
| 3 | O | O | O | O | X | O |
| 4 | O | O | X | O | X | X |
| 5 | O | O | X | X | O | X |
| 6 | X | O | O | X | O | X |
| 7 | X | O | O | X | X | O |
| 8 | O | X | O | O | X | X |
| 9 | O | X | O | X | X | O |
예를 들어 도 8에 나타난 바와 같이, 제1 소스/드레인(SD1)은 LDD 도핑 영역(L), 할로 도핑 영역(H), 및 소스/드레인 도핑 영역 3종류를 포함하고, 제2 소스/드레인(SD2)은 LDD 도핑 영역(L) 및 할로 도핑 영역(H) 2종류를 포함할 수 있다. 이는 표 1의 CASE 1과 대응될 수 있다.
또한, 도 9에 나타난 바와 같이, 제1 소스/드레인(SD1)은 LDD 도핑 영역(L), 할로 도핑 영역(H), 및 소스/드레인 도핑 영역(S) 3종류를 포함하고, 제2 소스/드레인(SD2)은 할로 도핑 영역(H) 및 소스/드레인 도핑 영역(S) 2종류를 포함할 수 있다. 이는 표 1의 CASE 2과 대응될 수 있다.
비록 도 8 및 도 9에서 제2 소스/드레인(SD2)의 도핑 농도보다 높은 제1 소스/드레인(SD1)을 포함하는 컬럼 선택 트랜지스터를 구현하기 위한 실시예들이 도시되었지만, 본 발명은 이에 제한되지 아니함에 유의한다. 즉, 표 1에 나타난 바와 같이 다양한 주입물들의 조합이 가능하며, 나아가 다음 표 2에 나타난 바와 같이, 특정 도핑 영역(예를 들어, 소스/드레인 도핑 영역(S))의 불순물 농도를 비대칭적으로 구성함으로써 제2 소스/드레인(SD2)의 도핑 농도보다 높은 제1 소스/드레인(SD1)을 포함하는 컬럼 선택 트랜지스터(CSTRa)가 구현될 수도 있다.
| CASE |
제1 소스/드레인(SD1) (고농도 소스/드레인 도핑 영역) |
제2 소스/드레인(SD2) (저농도 소스/드레인 도핑 영역) |
||
| LDD 도핑 영역 | 할로 도핑 영역 | LDD 도핑 영역 | 할로 도핑 영역 | |
| 1 | O | O | O | O |
| 2 | O | O | X | O |
| 3 | O | O | O | X |
| 4 | O | X | O | X |
| 5 | X | O | X | O |
표 2에서 나타난 바와 같이, 제1 소스/드레인(SD1)은 고농도 소스/드레인 도핑 영역을 포함하고, LDD 도핑 영역 및 할로 도핑 영역 중에서 선택되는 M종류를 포함하며, 상기 제2 소스/드레인(SD2)은 저농도 소스/드레인 도핑 영역을 포함하고, LDD 도핑 영역 및 할로 도핑 영역 중에서 선택되는 N종류를 포함할 수 있다. 이 경우 상기 M은 상기 N과 같거나 상기 N보다 클 수 있다.
예를 들어, 도 10에 나타난 바와 같이, 컬럼 선택 트랜지스터의 제1 소스/드레인(SD1)과 제2 소스/드레인(SD2)은 모두 LDD 도핑 영역(L), 할로 도핑 영역(H), 및 소스/드레인 도핑 영역 3종류를 포함할 수 있고, 다만 제1 소스/드레인(SD1)에는 고농도 소스/드레인 도핑 영역(SH)이 형성되고, 제2 소스/드레인(SD2)에는 저농도 소스/드레인 도핑 영역(SL)이 형성될 수 있다. 이는 표 2의 CASE 1과 대응될 수 있다.
비록 표 2에서 제1 소스/드레인(SD1)에는 고농도 소스/드레인 도핑 영역이 형성되고 제2 소스/드레인(SD2)에는 저농도 소스/드레인 도핑 영역이 형성됨을 가정하여 다양한 실시예들이 도시되었지만, 본 발명은 이에 제한되지 아니함에 유의한다. 예를 들어, 제1 소스/드레인(SD1)에는 고농도의 LDD 도핑 영역이 형성되고 제2 소스/드레인(SD2)에는 저농도의 LDD 도핑 영역이 형성될 수도 있고, 제1 소스/드레인(SD1)에는 고농도의 할로 도핑 영역이 형성되고 제2 소스/드레인(SD2)에는 저농도의 할로 도핑 영역이 형성될 수도 있을 것이다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치 내 컬럼 선택 트랜지스터(CSTRb)를 개략적으로 나타낸 평면도이다. 도 12은 도 11의 반도체 메모리 장치의 XII-XII'를 따른 단면도를 나타낸다.
도 11 및 도 12를 참조하면, 컬럼 선택 트랜지스터(CSTRb)는 도 8에서 설명한 바와 같이, 쓰기 동작 시에는 작은 저항을 가지는 제1 소스/드레인(SD1)이 소스 단자로서 기능하고, 높은 저항을 가지는 제2 소스/드레인(SD2)이 드레인 단자로서 기능하도록 구성될 수 있다. 즉, 컬럼 선택 트랜지스터(CSTRb)의 제1 소스/드레인(SD1)의 저항은 제2 소스/드레인(SD2)의 저항보다 작을 수 있으며, 제1 소스/드레인(SD1)의 도핑 농도가 제2 소스/드레인(SD2)의 도핑 농도보다 높도록 컬럼 선택 트랜지스터(CSTRb)가 구현될 수 있다.
예를 들어, 제1 소스/드레인(SD1)과 제2 소스/드레인(SD2)이 모두 LDD 도핑 영역(L), 할로 도핑 영역(H), 및 소스/드레인 도핑 영역(S) 3종류를 포함하도록, 제1 소스/드레인(SD1)과 제2 소스/드레인(SD2)이 형성될 수 있다.
이후 제1 소스/드레인(SD1)과 비트 라인(도 2의 BL) 사이를 연결하는 제1 콘택 플러그(CP1)와 제2 소스/드레인(SD2)과 입출력 라인(도 2의 IOL) 사이를 연결하는 제2 콘택 플러그(CP2)가 형성될 수 있다. 제1 콘택 플러그(CP1)와 제2 콘택 플러그(CP2)의 형성 전에, 제1 콘택 플러그(CP1)와 컬럼 선택 트랜지스터(CSTRb) 사이의 저항을 감소시키기 위한 고농도의 플러그 도핑 영역(P)이 제1 소스/드레인(SD1) 내에 형성될 수 있다.
반면에, 제2 소스/드레인(SD2)에는 저농도의 플러그 도핑 영역(미도시)이 형성되거나, 도 12에 나타난 바와 같이 플러그 도핑 영역이 형성되지 않을 수도 있다. 결과적으로 컬럼 선택 트랜지스터(CSTRb)와 비트 라인(도 2의 BL) 사이의 제1 저항(예를 들어, 제1 소스/드레인(SD1)의 저항)이 컬럼 선택 트랜지스터(CSTRb)와 입출력 라인(도 2의 IOL) 사이의 제2 저항 (예를 들어, 제2 소스/드레인(SD2)의 저항)보다 작아질 수 있다.
도 13은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 장치 내 컬럼 선택 트랜지스터(CSTRc)를 개략적으로 나타낸 평면도이다. 도 14는 도 13의 XIV-XIV'에 따른 단면도이다. 도 15 및 도 16은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 메모리 장치 내 컬럼 선택 트랜지스터들(CSTRd, CSTRe)을 개략적으로 나타낸 평면도들이다.
이 실시예들에 따른 반도체 메모리 장치는 도 11의 반도체 메모리 장치의 변형예일 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
실험 결과에 따르면, 소스/드레인에 대한 콘택 플러그의 점유율이 낮을수록 트랜지스터의 동작 전류는 감소하는 경향을 갖는데, 본 발명은 이러한 경향을 이용하여, 쓰기 동작 동안 제1 동작 전류(도 7의 I1)를 도통하고, 읽기 동작 상기 제1 동작 전류보다 작은 제2 동작 전류(도 7의 I2)를 도통하는 컬럼 선택 트랜지스터를 구현할 수 있다. 더욱 구체적으로, 제2 소스/드레인(SD2)에 대한 상기 제2 콘택 플러그(CP2)의 제2 점유율이 제1 소스/드레인(SD1)에 대한 제1 콘택 플러그(CP1)의 제1 점유율 보다 작도록 컬럼 선택 트랜지스터가 형성될 수 있다.
도 13 내지 도 15를 참조하면, 상기 제2 콘택 플러그(CP2)의 제2 점유율이 제1 콘택 플러그(CP1)의 제1 점유율 보다 작도록 컬럼 선택 트랜지스터들(CSTRc, CSTRd)을 형성하기 위해, 제2 콘택 플러그(CP2)의 면적이 제1 콘택 플러그(CP1)의 면적보다 크도록 형성될 수 있다. 도전체의 저항값은 면적에 반비례하기 때문에, 면적이 작을수록 저항값이 증가한다. 따라서 제2 콘택 플러그(CP2)의 면적을 작게 함으로써, 제2 소스/드레인(SD2)의 저항값을 제1 소스/드레인(SD1)의 저항값보다 크게 만들 수 있다. 예를 들어, 도 14에 나타난 바와 같이, 제1 소스/드레인(SD1)은 제1 폭(d1)을 갖도록 형성될 수 있고, 제2 소스/드레인(SD2)은 상기 제1 폭(d1)보다 작은 제2 폭(d2)을 갖도록 형성될 수 있다.
또한, 도 16을 참조하면, 상기 제2 콘택 플러그(CP2)의 제2 점유율이 제1 콘택 플러그(CP1)의 제1 점유율 보다 작도록 컬럼 선택 트랜지스터(CSTRe)를 형성하기 위해, 제1 소스/드레인(SD1)의 면적이 제2 소스/드레인(SD2)의 면적보다 작도록 형성될 수 있다. 제2 소스/드레인(SD2)이 제1 소스/드레인(SD1)의 면적보다 크므로, 제1 소스/드레인(SD1)에 대한 제1 콘택 플러그(CP1)의 제1 점유율에 비해 제2 소스/드레인(SD2)에 대한 제2 콘택 플러그(CP2)의 제2 점유율이 더 낮게 된다. 그에 따라 컬럼 선택 트랜지스터(CSTRe)는 쓰기 동작 동안 제1 전류를 도통하고, 읽기 동작 동안 제1 전류보다 큰 제2 전류를 도통할 수 있다.
도 17은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치의 형성 방법을 개략적으로 나타낸 흐름도이다.
도 17을 참조하면, 반도체 메모리 장치의 형성 방법은, 활성 영역 상에 게이트를 형성하는 제1 단계(S110), 제1 소스/드레인 영역 및 제2 소스/드레인 영역에 비대칭 도핑 공정을 수행하는 제2 단계, 및 제1 콘택 플러그 및 제2 콘택 플러그를 비대칭적인 형상으로 형성하는 제3 단계(S130)를 포함할 수 있다.
비록 도면에는 제2 단계(S120)와 제3 단계(S130)가 연속적으로 수행되는 경우를 도시하였지만, 본 발명은 이에 제한되지 않음에 유의한다. 제2 단계(S120) 및 제3 단계(S130) 중 적어도 하나의 단계만을 수행함으로써, 비트 라인과 연결된 제1 소스/드레인의 제1 저항과 입출력 라인과 연결된 제2 소스/드레인의 제2 저항이 서로 다른 비대칭 컬럼 선택 트랜지스터를 포함하는 반도체 메모리 장치가 형성될 수 있다.
예를 들어, 도 8 내지 도 10, 및 도 12에 나타난 바와 같이, 제1 소스/드레인 및 제2 소스/드레인에 비대칭 도핑 공정을 수행하는 제2 단계(S120)가 수행된 후, 제1 콘택 플러그 및 제2 콘택 플러그가 대칭적인 형상으로 형성될 수도 있다. 또한, 도 14에 나타난 바와 같이, 제1 콘택 플러그 및 제2 콘택 플러그를 비대칭적인 형상으로 형성하는 제3 단계(S130)를 수행하기 전, 제1 소스/드레인 및 제2 소스/드레인에 대칭적인 도핑 공정이 수행될 수도 있다.
도 18은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타낸 회로도이다.
도 18을 참조하면, 반도체 메모리 장치는 메모리 어레이 및 입출력 회로를 포함할 수 있다. 메모리 어레이가 복수의 메모리 셀(MC)들을 포함할 수 있음은 도 1에 설명한 바와 같은바, 이하 중복되는 설명은 생략하기로 한다.
입출력 회로는 제1 컬럼 선택 트랜지스터(CSTR1), 제2 컬럼 선택 트랜지스터(CSTR2), 제3 컬럼 선택 트랜지스터(CSTR3), 및 제4 컬럼 선택 트랜지스터(CSTR4)를 포함할 수 있다.
제1 컬럼 선택 트랜지스터(CSTR1)는, 제1 컬럼 선택 신호(CS1)를 수신하는 제1 게이트, 제1 비트 라인(BL1)과 연결된 제1 소스/드레인(SD1), 및 입출력 라인(IOL)과 연결된 제2 소스/드레인(SD2)을 포함할 수 있다.
제2 컬럼 선택 트랜지스터(CSTR2)는 제1 컬럼 선택 신호(CS1)를 수신하는 제2 게이트, 제1 비트 라인 바(BLB1)와 연결된 제3 소스/드레인(SD3), 및 입출력 라인 바(IOLB)와 연결된 제4 소스/드레인(SD4)을 포함할 수 있다.
제3 컬럼 선택 트랜지스터(CSTR3)는, 제2 컬럼 선택 신호(CS2)를 수신하는 제3 게이트, 제2 비트 라인(BL2)과 연결된 제5 소스/드레인(SD5), 및 입출력 라인(IOL)과 연결된 제6 소스/드레인(SD6)을 포함할 수 있다.
제4 컬럼 선택 트랜지스터(CSTR4)는 제2 컬럼 선택 신호(CS2)를 수신하는 제4 게이트, 제2 비트 라인 바(BLB2)와 연결된 제7 소스/드레인(SD7), 및 입출력 라인 바(IOLB)와 연결된 제8 소스/드레인(SD8)을 포함할 수 있다.
제1 컬럼 선택 트랜지스터(CSTR1)의 제1 소스/드레인(SD1)과 제2 소스/드레인(SD2)은 비대칭 저항을 가질 수 있다. 마찬가지로, 제2 컬럼 선택 트랜지스터(CSTR2), 제3 컬럼 선택 트랜지스터(CSTR3), 및 제4 컬럼 선택 트랜지스터(CSTR4) 역시 비대칭 저항을 갖는 소스/드레인 쌍을 포함할 수 있다.
도 19는 도 18의 반도체 메모리 장치의 입출력 회로를 개략적으로 나타낸 평면도이다.
도 19를 참조하면, 비대칭 저항을 갖는 소스/드레인 쌍을 갖는 컬럼 선택 트랜지스터를 형성하기 위해, 비대칭적인 형상을 갖는 콘택 플러그들이 형성될 수 있다.
예를 들어, 제1 컬럼 선택 트랜지스터(CSTR1)의 제1 소스/드레인(SD1)은 제1 콘택 플러그(CP1)를 통해 제1 비트 라인(BL1)과 연결될 수 있고, 제1 컬럼 선택 트랜지스터(CSTR1)의 제2 소스/드레인(SD2)은 제1 콘택 플러그(CP1)보다 더 작은 면적을 갖는 제2 콘택 플러그(CP2)를 통해 입출력 라인(IOL)과 연결될 수 있다.
제3 컬럼 선택 트랜지스터(CSTR3)의 제6 소스/드레인(SD6)은 제1 컬럼 선택 트랜지스터(CSTR1)의 제2 소스/드레인(SD2)이 형성된 영역과 동일한 영역에 형성될 수 있다. 따라서 제3 컬럼 선택 트랜지스터(CSTR3)의 제5 소스/드레인(SD5)은 제3 콘택 플러그(CP3)를 통해 제2 비트 라인(BL2)과 연결될 수 있고, 제3 컬럼 선택 트랜지스터(CSTR3)의 제6 소스/드레인(SD6)은 제3 콘택 플러그(CP3)보다 더 작은 면적을 갖는 제2 콘택 플러그(CP2)를 통해 입출력 라인(IOL)과 연결될 수 있다.
또한, 제2 컬럼 선택 트랜지스터(CSTR2)의 제3 소스/드레인(SD3)은 제4 콘택 플러그(CP4)를 통해 제1 비트 라인 바(BLB1)와 연결될 수 있고, 제2 컬럼 선택 트랜지스터(CSTR2)의 제4 소스/드레인(SD4)은 제4 콘택 플러그(CP4)보다 더 작은 면적을 갖는 제5 콘택 플러그(CP5)를 통해 입출력 라인 바(IOLB)와 연결될 수 있다.
제4 컬럼 선택 트랜지스터(CSTR4)의 제8 소스/드레인(SD8)은 제2 컬럼 선택 트랜지스터(CSTR2)의 제4 소스/드레인(SD4)이 형성된 영역과 동일한 영역에 형성될 수 있다. 따라서 제4 컬럼 선택 트랜지스터(CSTR4)의 제7 소스/드레인(SD7)은 제6 콘택 플러그(CP6)를 통해 제2 비트 라인 바(BLB2)와 연결될 수 있고, 제4 컬럼 선택 트랜지스터(CSTR4)의 제8 소스/드레인(SD8)은 제6 콘택 플러그(CP6)보다 더 작은 면적을 갖는 제5 콘택 플러그(CP5)를 통해 입출력 라인 바(IOLB)와 연결될 수 있다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 20을 참조하면, 반도체 메모리 장치는 메모리 어레이(310), 로우 디코더(320), 컬럼 디코더(330), 입출력 회로(340), 어드레싱 회로(350), 및 제어 회로(360)를 포함할 수 있다.
메모리 어레이(310)에 대한 설명은 도 1 및 도 18에 나타난 바와 같은바, 이하 중복되는 설명은 생략하기로 한다.
로우 디코더(320)는 어드레싱 회로(350)로부터 출력된 로우 어드레스를 수신하고 수신된 로우 어드레스를 디코딩하여 상기 복수의 워드 라인 중에서 어느 하나의 워드 라인을 선택할 수 있다. 컬럼 디코더(330)는 어드레싱 회로(350)로부터 출력된 컬럼 어드레스를 수신하고 수신된 컬럼 어드레스를 디코딩하여 상기 복수의 비트 라인 중에서 어느 하나의 비트 라인을 선택할 수 있다.
입출력 회로(340)는 로우 디코더(320)와 컬럼 디코더(330)에 의하여 선택된 적어도 하나의 메모리 셀에 데이터를 기입할 수 있다. 또한, 입출력 회로(340)는 로우 디코더(320)와 컬럼 디코더(330)에 의하여 선택된 적어도 하나의 메모리 셀에 저장된 데이터를 독출할 수 있다. 이러한 입출력 회로(340)는 도 18에 나타난 입출력 회로(도 18의 340)를 포함할 수 있다. 또한, 입출력 회로(340)는 독출 동작 시에 독출된 데이터를 감지 증폭하기 위한 다수의 감지 증폭기들(미도시)과 기입 동작시에 기입될 데이터를 드라이빙하기 위한 적어도 하나의 출력 드라이버들(미도시)을 포함할 수 있다.
어드레싱 회로(350)는 제어 회로(360)의 제어 하에 로우 어드레스와 컬럼 어드레스를 발생시킬 수 있다. 제어 회로(360)는 기입 동작 또는 독출 동작을 수행하기 위하여 필요한 복수의 제어 신호들에 응답하여 어드레싱 회로(350)의 동작을 제어할 수 잇는 복수의 동작 제어 신호들을 발생시킬 수 있다.
도 21은 도 20의 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.
도 21을 참조하면, 메모리 시스템(1300)은 메모리 모듈(1310) 및 메모리 콘트롤러(1320)을 포함할 수 있다. 메모리 모듈(1310)은 모듈 보드(Module Board) 상에 적어도 하나 이상의 반도체 메모리 장치(1330)를 장착할 수 있다. 반도체 메모리 장치(1330)는 DRAM 칩으로 구현될 수 있으며, 각각의 반도체 메모리 장치(1330)는 다수 개의 반도체 레이어들을 포함할 수 있다. 반도체 레이어들은 하나 이상의 마스터 칩(1331)과 하나 이상의 슬레이브 칩(1332)을 포함할 수 있다. 반도체 레이어들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다. 마스터 칩(1331)과 슬레이브 칩(1332)은 본 발명의 실시예들에 따른 메모리 어레이(도 18의 310) 및 입출력 회로(도 18의 340)를 포함할 수 있다. 또한 마스터 칩(1331)과 슬레이브 칩(1332)은 테스트 유닛을 더 포함할 수도 있다.
메모리 모듈(1310)은 시스템 버스를 통해 메모리 콘트롤러(1320)와 통신할 수 있다. 시스템 버스를 통하며 데이터(DQ), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(1310)과 메모리 콘트롤러(1320) 사이에서 송수신될 수 있다.
도 22는 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 22를 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨팅 시스템(1400)에 본 발명의 반도체 메모리 장치가 램(1420)으로 장착될 수 있다. 램(1420)으로 장착되는 반도체 메모리 장치는 앞서 설명되었던 다수의 실시예들 중 어느 하나가 적용될 수 있다. 예컨대, 램(1420)은 앞선 실시예들 중 반도체 메모리 장치가 적용될 수 있으며, 또는 메모리 모듈 형태로 적용될 수도 있다. 또한, 램(1420)은 반도체 메모리 장치와 메모리 콘트롤러를 포함하는 개념일 수도 있다.
본 발명의 일실시예에 따른 컴퓨팅 시스템(1400)은 중앙처리 장치(1410), 램(1420), 유저 인터페이스(1430)와 불휘발성 메모리(1440)를 포함하며, 이들 구성요소는 각각 버스(1450)에 전기적으로 연결되어 있다. 불휘발성 메모리(1440)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (10)
- 메모리 셀과 연결된 비트 라인;
쓰기 동작 동안 상기 메모리 셀에 데이터 신호를 입력하고, 읽기 동작 동안 상기 메모리 셀에 저장된 데이터 신호를 출력하도록 구성된 입출력 라인; 및
제1 저항을 갖고, 상기 비트 라인과 연결된 제1 소스/드레인 및 상기 제1 저항보다 작은 제2 저항을 갖고, 상기 입출력 라인과 연결된 제2 소스/드레인을 포함하는 컬럼 선택 트랜지스터;를 포함하며,
상기 쓰기 동작 동안에는 상기 제1 소스/드레인은 상기 컬럼 선택 트랜지스터의 드레인 단자로서 동작하고, 상기 제2 소스/드레인은 상기 컬럼 선택 트랜지스터의 소스 단자로서 동작하며, 상기 읽기 동작 동안에는 상기 제1 소스/드레인은 상기 컬럼 선택 트랜지스터의 소스 단자로서 동작하고, 상기 제2 소스/드레인은 상기 컬럼 선택 트랜지스터의 드레인 단자로서 동작하는 것을 특징으로 하는 반도체 메모리 장치. - 삭제
- 제1항에 있어서,
상기 쓰기 동작 동안, 상기 컬럼 선택 트랜지스터는 제1 동작 전류를 도통하고,
상기 읽기 동작 동안, 상기 컬럼 선택 트랜지스터는 제2 동작 전류를 도통하며,
상기 제1 동작 전류는 상기 제2 동작 전류보다 큰 것을 특징으로 하는 반도체 메모리 장치. - 삭제
- 제1항에 있어서,
상기 제1 소스/드레인과 상기 제2 소스/드레인은 서로 다른 도핑 프로파일을 갖는 것을 특징으로 하는 반도체 메모리 장치. - 제5항에 있어서,
상기 제1 소스/드레인의 도핑 농도는 상기 제2 소스/드레인의 도핑 농도보다 높은 것을 특징으로 하는 반도체 메모리 장치. - 제5항에 있어서,
상기 제1 소스/드레인은 고농도 플러그 도핑 영역을 포함하고, 상기 제2 소스/드레인은 플러그 도핑 영역을 포함하지 않거나 저농도 플러그 도핑 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제1항에 있어서,
상기 제1 소스/드레인과 연결된 제1 콘택 플러그; 및
상기 제2 소스/드레인과 연결된 제2 콘택 플러그를 더 포함하고,
상기 제1 소스/드레인에 대한 상기 제1 콘택 플러그의 제1 점유율은 상기 제2 소스/드레인에 대한 상기 제2 콘택 플러그의 제2 점유율 보다 큰 것을 특징으로 하는 반도체 메모리 장치. - 제8항에 있어서,
상기 제1 콘택 플러그의 면적은 상기 제2 콘택 플러그의 면적보다 큰 것을 특징으로 하는 반도체 메모리 장치. - 삭제
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