KR102643713B1 - 센스 앰프, 이를 포함하는 비휘발성 메모리 장치 및 시스템 - Google Patents
센스 앰프, 이를 포함하는 비휘발성 메모리 장치 및 시스템 Download PDFInfo
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Abstract
비휘발성 메모리 장치는 메모리 셀 및 센스 앰프를 포함할 수 있다. 상기 메모리 셀은 글로벌 비트라인 및 글로벌 워드라인과 연결되고, 리드 동작 중에 상기 글로벌 비트라인을 통해 리드 전압을 인가받을 수 있다. 상기 센스 앰프는 글로벌 워드라인을 통해 메모리 셀과 연결되는 센싱 노드의 전압 레벨에 기초하여 출력 신호를 생성하고, 상기 센싱 노드의 전압 레벨을 제어할 수 있다.
Description
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 센스 앰프, 이를 포함하는 비휘발성 메모리 장치 및 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 상기 컴퓨터 시스템은 메모리 장치를 포함할 수 있다. DRAM은 빠른 속도로 데이터를 입출력할 수 있고, 랜덤 억세스가 가능하다는 장점이 있기 때문에 일반적인 메모리 장치로 널리 사용되고 있다. 하지만, DRAM은 캐패시터로 구성된 메모리 셀을 구비하기 때문에, 전원공급이 차단되면 저장된 데이터를 잃어버리는 휘발성 특징을 갖는다. 위와 같은 DRAM의 단점을 개선하기 위해 플래쉬 메모리 장치가 개발되었다. 플래쉬 메모리 장치는 플로팅 게이트로 구성된 메모리 셀을 포함하여 전원공급이 차단되더라도 저장된 데이터를 유지할 수 있는 비휘발성 특징을 가질 수 있다. 하지만, DRAM에 비해 현저히 느린 속도로 데이터 입출력 동작을 수행하고, 랜덤 억세스가 어렵다는 단점이 있다.
최근에는 빠른 동작 속도 및 비휘발성 특징을 갖는 상변화 메모리 (Phase change RAM), 자기 메모리 (Magnetic RAM), 저항성 메모리 (Resistive RAM) 및 강유전 메모리 (Ferroelectric RAM)과 같은 차세대 메모리 장치들이 개발되고 있다. 상기 차세대 메모리 장치들은 비휘발성 특징을 가지면서도 빠른 속도로 동작할 수 있는 장점을 갖고 있다. 특히, 상기 PRAM은 칼코겐화물로 구성된 메모리 셀을 포함하고, 메모리 셀의 저항 값을 변화시킴으로써 데이터를 저장할 수 있다.
본 발명의 실시예는 상기 메모리 셀의 저항 상태에 무관하게 센싱 노드의 전압 레벨을 유지시킬 수 있는 센스 앰프 및 이를 포함하는 비휘발성 메모리 장치를 제공할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 글로벌 비트라인으로 리드 전압을 인가하는 리드 전압 생성 회로; 일 단이 상기 글로벌 비트라인과 연결되고, 타 단이 글로벌 워드라인과 연결되는 메모리 셀; 및 상기 글로벌 워드라인과 연결되는 센싱 노드의 전압 레벨에 기초하여 출력 신호를 생성하고, 상기 센싱 노드의 전압 레벨을 제어하는 센스 앰프를 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 글로벌 비트라인으로 리드 전압을 인가하는 리드 전압 생성 회로; 일 단이 상기 글로벌 비트라인과 연결되고, 타 단이 글로벌 워드라인과 연결되는 메모리 셀; 상기 글로벌 워드라인과 연결되는 센싱 노드의 전압 레벨에 기초하여 출력 신호를 생성하고, 상기 센싱 노드의 전압 레벨을 제어하는 센스 앰프; 및 상기 글로벌 워드라인 및 상기 센싱 노드 사이에 연결되고, 상기 출력 신호에 기초하여 상기 센싱 노드의 전압 레벨을 안정화시키는 제 1 전압 안정화부를 포함할 수 있다.
본 발명의 실시예는 메모리 셀의 저항 상태 및/또는 메모리 셀에 저장된 데이터를 빠르게 센싱하고, 메모리 셀의 내구성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 도면,
도 2는 도 1에 도시된 스위칭 소자의 전류 및 전압 특성을 보여주는 그래프,
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 센스 앰프 및 비휘발성 메모리 장치를 구비하는 메모리 카드 시스템의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 센스 앰프 및 비휘발성 메모리 장치를 구비하는 전자 장치의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 센스 앰프 및 비휘발성 메모리 장치를 구비하는 데이터 저장 장치를 나타낸 블록도,
도 7은 본 발명의 실시예에 따른 센스 앰프 및 비휘발성 메모리 장치를 구비하는 전자 시스템 블록도이다.
도 2는 도 1에 도시된 스위칭 소자의 전류 및 전압 특성을 보여주는 그래프,
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 센스 앰프 및 비휘발성 메모리 장치를 구비하는 메모리 카드 시스템의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 센스 앰프 및 비휘발성 메모리 장치를 구비하는 전자 장치의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 센스 앰프 및 비휘발성 메모리 장치를 구비하는 데이터 저장 장치를 나타낸 블록도,
도 7은 본 발명의 실시예에 따른 센스 앰프 및 비휘발성 메모리 장치를 구비하는 전자 시스템 블록도이다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 비휘발성 메모리 장치(1)는 데이터를 저장할 수 있는 셀 어레이(110)를 포함할 수 있다. 상기 셀 어레이(110)는 메모리 셀(111)과 스위칭 소자(112)를 포함할 수 있다. 상기 메모리 셀(111)은 가변 저항성 물질로 구성되어 데이터를 저장할 수 있다. 예를 들어, 상기 메모리 셀(111)은 고저항 상태 또는 저저항 상태로 프로그램 및/또는 라이트될 수 있다. 상기 고저항 상태는 리셋 데이터로서 정의될 수 있고, 상기 저저항 상태는 셋 데이터로서 정의될 수 있다. 상기 스위칭 소자(112)는 다이오드와 같이 특정 방향으로 전류가 흐르도록 할 수 있다. 상기 스위칭 소자(112)는 오보닉 스레쉬홀드 스위치(Ovonic Threshold Switch, OTS)일 수 있다. 상기 오보닉 스레쉬홀드 스위치는 임계 전류보다 많은 전류가 인가되거나, 상기 오보닉 스레쉬홀드 스위치 양 단의 전압 레벨이 임계 전압의 레벨 이상이 되면, 상기 오보닉 스레쉬홀드 스위치를 통해 급격하게 많은 전류가 흐르도록 할 수 있다. 도 2는 도 1에 도시된 스위칭 소자(112)의 전류 및 전압 특성을 보여주는 그래프이다. 도 2에서, 상기 그래프의 가로 축은 전압일 수 있고, 세로 축은 전류의 크기를 로그 스케일로 나타낸 것일 수 있다. 상기 스위칭 소자(112)는 임계 전류 값(Ith) 이하의 전류가 흐를 때 또는 상기 스위칭 소자(112)의 양 단의 전압 차이가 임계 전압 값(VthSET) 이하일 때 턴오프될 수 있다. 상기 스위치 소자(112)가 턴오프된 상태일 때, 상기 메모리 셀(111)을 통해서 매우 적은 양의 전류만 흐를 수 있다. 상기 스위칭 소자(112)로 인가되는 전류 량이 증가하여 상기 임계 전류 값(Ith) 이상이 되거나 상기 스위칭 소자(112)의 양 단의 전압 차이가 임계 전압 값(VthSET) 이상이 되면, 상기 스위칭 소자(112)는 턴온될 수 있다. 상기 스위칭 소자(112)가 턴온되면, 상기 메모리 셀(111)을 통해 제한 없는 양의 많은 전류가 흐를 수 있다. 상기 스위칭 소자(112)는 상기 메모리 셀(111)이 저저항 상태일 때 및/또는 상기 메모리 셀(111)이 셋 데이터(SET)를 저장하고 있을 때 상기 스위칭 소자(112)는 임계 전압(VthSET)을 가질 수 있고, 상기 메모리 셀(111)이 고저항 상태일 때 및/또는 상기 메모리 셀(111)이 리셋 데이터(RESET)를 저장하고 있을 때 상기 스위칭 소자(112)는 임계 전압(VthRST)을 가질 수 있다. 상기 메모리 셀(111)에 저장된 데이터를 리드하기 위해 사용되는 리드 기준전압(VREF)은 상기 임계 전압(VthSET)과 상기 임계 전압(VthRST) 사이의 레벨을 가질 수 있다.
도 1에서, 상기 비휘발성 메모리 장치(1)는 컬럼 스위치(120), 로우 스위치(130), 리드 전압 생성 회로(140) 및 센스앰프(200)를 포함할 수 있다. 상기 셀 어레이(110)는 일 단이 비트라인(BL)과 연결되고, 타 단이 워드라인(WL)과 연결될 수 있다. 상기 비휘발성 메모리 장치(1)는 계층적 비트라인 구조 및 계층적 워드라인 구조를 가질 수 있다. 상기 컬럼 스위치(120)는 컬럼 선택 신호(BSL)에 기초하여 글로벌 비트라인(GBL)과 상기 비트라인(BL)을 연결할 수 있다. 도시되지는 않았지만, 상기 비휘발성 메모리 장치(1)는 복수의 셀 어레이와 복수의 컬럼 스위치를 더 포함할 수 있다. 상기 복수의 셀 어레이와 복수의 컬럼 스위치는 각각 할당된 컬럼 선택 신호에 기초하여 서로 다른 비트라인과 연결될 수 있다. 상기 컬럼 선택 신호(BSL)는 컬럼 어드레스 신호에 기초하여 특정 비트라인을 선택할 수 있다. 따라서, 글로벌 비트라인(GBL)은 복수의 비트라인과 선택적으로 연결될 수 있다.
상기 로우 스위치(130)는 로우 선택신호(WLS)에 기초하여 글로벌 워드라인(GWL)과 워드라인(WL)을 연결할 수 있다. 상기 로우 선택신호(WLS)는 로우 어드레스 신호에 기초하여 인에이블될 수 있다. 상기 로우 선택신호(WLS)가 인에이블되면 상기 로우 스위치(130)는 상기 셀 어레이(110)의 타 단과 연결된 워드라인(WL)과 글로벌 워드라인(GWL)을 연결할 수 있다. 도시되지는 않았지만, 상기 비휘발성 메모리 장치(1)는 복수의 로우 스위치를 더 포함할 수 있고, 복수의 로우 스위치는 상기 글로벌 워드라인(GWL)과 공통 연결될 수 있다. 상기 글로벌 워드라인(GWL)은 특정 로우 선택신호(WLS)가 인에이블되면, 상기 특정 워드라인과 연결된 셀 어레이와 선택적으로 연결될 수 있다. 상기 글로벌 워드라인(GWL)은 센싱 노드(SAI)와 연결될 수 있다.
상기 리드 전압 생성 회로(140)는 상기 글로벌 비트라인(GBL)으로 리드 전압(VRDREF)을 인가할 수 있다. 상기 리드 전압 생성 회로(140)는 상기 비휘발성 메모리 장치(1)의 리드 동작 중에 리드 기준전압(VRDREF)에 기초하여 상기 리드 전압(VREAD)을 생성하고, 상기 리드 전압(VREAD)을 상기 글로벌 비트라인(GBL)으로 인가할 수 있다. 상기 리드 기준전압(VRDREF)은 도 2에 도시된 상기 리드 기준전압(VRDREF)에 대응될 수 있다. 상기 리드 전압 생성 회로(140)는 상기 리드 기준전압(VRDREF)과 실질적으로 동일한 레벨을 갖는 상기 리드 전압(VRD)을 생성할 수 있다.
상기 센스 앰프(200)는 상기 센싱 노드(SAI)와 연결될 수 있다. 상기 센스 앰프(200)는 상기 센싱 노드(SAI)의 전압 레벨에 기초하여 출력 신호(SAOUT)를 생성하고, 상기 센싱 노드(SAI)의 전압 레벨을 제어 또는 조절할 수 있다. 상기 센스 앰프(200)는 실제로 메모리 셀(111)에 대한 센싱이 수행되기 전에 상기 센싱 노드(SAI)의 전압 레벨을 일정하게 유지시킬 수 있다. 즉, 상기 센스 앰프(200)는 상기 센싱 노드(SAI)를 프리차지시킬 수 있다. 또한, 상기 센스 앰프(200)는 상기 메모리 셀(111)에 대한 센싱이 수행될 때, 상기 센싱 노드(SAI)의 전압 레벨을 안정화시킬 수 있다.
도 1에서, 상기 리드 전압 생성 회로(140)는 전압 드라이버(141) 및 전압 스위치(142)를 포함할 수 있다. 상기 전압 드라이버(141)는 상기 리드 기준전압(VRDREF)에 기초하여 상기 리드 전압(VREAD)을 생성할 수 있다. 상기 전압 드라이버(141)는 상기 리드 전압(VREAD)이 상기 리드 기준전압(VRDREF)과 실질적으로 동일한 레벨을 가질 수 있도록 상기 리드 전압(VREAD)을 생성할 수 있다. 상기 전압 드라이버(141)는 비교기(141-1) 및 제 1 피모스 트랜지스터(P1)를 포함할 수 있다. 상기 비교기(141-1)는 상기 리드 기준전압(VRDREF)과 제 1 노드(D1)의 전압 레벨을 비교하여 상기 제 1 노드(D1)의 전압 레벨을 상승시키거나 하강시킬 수 있다. 상기 제 1 피모스 트랜지스터(P1)는 소스 및 드레인이 전원전압(VDD) 단 및 상기 제 1 노드(D1) 사이에 연결되고, 게이트로 상기 비교기(141-1)의 출력을 수신할 수 있다. 상기 제 1 피모스 트랜지스터(P1)는 상기 비교기(141-1)의 출력에 기초하여 상기 제 1 노드(D1)를 상기 전원전압(VDD)으로 구동함으로써, 상기 제 1 노드(D1)의 전압 레벨을 상승시키거나 하강시킬 수 있다.
상기 전압 스위치(142)는 센싱 인에이블 신호(SAEN)에 기초하여 상기 리드 전압(VREAD)을 상기 글로벌 비트라인(GBL)으로 인가할 수 있다. 상기 전압 스위치(142)는 리드 동작이 시작되면, 상기 리드 전압(VREAD)을 상기 글로벌 비트라인(GBL)으로 인가할 수 있다. 상기 전압 스위치(142)는 예를 들어, 상기 메모리 셀이 저저항 상태 또는 셋 데이터를 저장하고 있음을 센싱하였을 때, 상기 메모리 셀을 통해 과도한 전류가 흐르지 않도록 상기 리드 전압(VREAD)이 상기 글로벌 비트라인(GBL)으로 인가되는 것을 차단할 수 있다. 상기 전압 스위치(142)는 제 2 피모스 트랜지스터(P2)를 포함할 수 있다. 상기 제 2 피모스 트랜지스터(P2)는 소스 및 드레인이 상기 제 1 노드(D1) 및 상기 글로벌 비트라인(GBL)과 연결되고, 게이트로 상기 센싱 인에이블 신호의 반전신호(SAENB)를 수신할 수 있다. 상기 제 2 피모스 트랜지스터(P2)는 상기 센싱 인에이블 신호(SAEN)가 하이 레벨로 인에이블되면, 상기 제 1 노드(D1)를 상기 글로벌 비트라인(GBL)과 연결하고, 상기 센싱 인에이블 신호(SAEN)가 로우 레벨로 디스에이블되면, 상기 제 1 노드(D1)와 상기 글로벌 비트라인(GBL)의 연결을 차단할 수 있다.
상기 센스 앰프(200)는 증폭 회로(210) 및 센싱 제어 회로(220)를 포함할 수 있다. 상기 증폭 회로(210)는 상기 센싱 노드(SAI)의 전압 레벨에 기초하여 증폭 신호(OUT)를 생성할 수 있다. 상기 증폭 회로(210)는 상기 센싱 노드(SAI)의 전압 레벨과 제 1 저전압(VL1)의 레벨을 비교하여 증폭 신호(OUT)를 생성할 수 있다. 상기 증폭 회로(210)는 제 1 증폭부(211), 제 2 증폭부(212) 및 전류 미러(213)를 포함할 수 있다. 상기 제 1 증폭부(211)는 제 1 저전압(VL1)에 기초하여 제 1 출력 노드(ON1)를 통해 흐르는 전류의 양을 변화시킬 수 있다. 상기 제 2 증폭부(212)는 상기 센싱 노드(SAI)의 전압 레벨에 기초하여 제 2 출력 노드(ON2)를 통해 흐르는 전류의 양을 변화시킬 수 있다. 상기 전류 미러(213)는 상기 제 1 및 제 2 출력 노드(ON1, ON2)로부터 제 2 저전압(VL2) 단까지의 전류 경로를 형성할 수 있다. 상기 전류 미러(213)는 상기 제 1 및 제 2 출력 노드(ON1, ON2)로부터 동일한 양의 전류가 상기 제 2 저전압(VL2) 단으로 흐를 수 있도록 한다. 상기 증폭 신호(OUT)는 상기 제 1 출력 노드(ON1)로부터 생성될 수 있다. 상기 제 2 저전압(VL2)은 상기 제 1 저전압(VL1)보다 낮은 레벨을 가질 수 있다. 상기 제 1 저전압(VL1)은 상기 비휘발성 메모리 장치(1)가 스탠바이 상태일 때 예를 들어, 접지전압의 레벨을 가질 수 있고, 상기 비휘발성 메모리 장치(1)가 액티브 상태일 때 예를 들어, 상기 접지전압보다 낮은 음의 전압 레벨을 갖는 벌크 바이어스 전압 또는 백 바이어스 전압의 레벨을 가질 수 있다.
상기 제 1 증폭부(211)는 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)를 포함할 수 있다. 상기 제 1 및 제 2 트랜지스터(T1, T2)는 각각 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T1)는 소스로 상기 제 1 저전압(VL1)을 수신하고, 드레인이 상기 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 2 트랜지스터(T2)는 소스가 상기 제 1 트랜지스터(T1)의 소스와 연결되어 상기 제 1 저전압(VL1)을 수신하고, 드레인이 상기 제 1 트랜지스터(T1)의 게이트와 연결될 수 있다. 상기 제 2 트랜지스터(T2)의 게이트는 상기 제 2 트랜지스터(T2)의 드레인과 연결되고, 상기 제 1 바이어스 전압(BIAS1)을 수신할 수 있다.
상기 제 2 증폭부(212)는 제 3 트랜지스터(T3) 및 제 4 트랜지스터(T4)를 포함할 수 있다. 상기 제 3 및 제 4 트랜지스터(T3, T4)는 각각 P 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T3)는 소스가 상기 센싱 노드(SAI)와 연결되고, 드레인이 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 4 트랜지스터(T4)의 소스는 상기 제 3 트랜지스터(T3)와 연결되어 상기 센싱 노드(SAI)와 공통 연결될 수 있다. 상기 제 4 트랜지스터(T4)의 드레인은 상기 제 1 트랜지스터(T1)의 게이트 및 상기 제 2 트랜지스터(T2)의 드레인 및 게이트와 공통 연결될 수 있다. 상기 제 4 트랜지스터(T4)의 게이트는 상기 제 1 바이어스 전압(BIAS1)을 수신할 수 있다. 상기 제 1 바이어스 전압(BIAS1)은 상기 증폭 회로(210)의 기준 전류를 생성하기 위해 생성될 수 있는 전압으로서 임의의 전압 레벨을 가질 수 있다. 상기 제 1 바이어스 전압(BIAS1)은 전류원(S1)을 통해 생성될 수 있다. 상기 전류원(S1)은 일 단이 상기 제 1 내지 제 4 트랜지스터(T1, T2, T3, T4)의 게이트와 공통 연결되고, 타 단이 제 2 저전압(VL2) 단과 연결될 수 있다.
상기 전류 미러(213)는 제 5 트랜지스터(T5) 및 제 6 트랜지스터(T6)를 포함할 수 있다. 상기 제 5 및 제 6 트랜지스터(T5, T6)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 5 트랜지스터(T5)는 드레인 및 소스가 상기 제 1 출력 노드(ON1) 및 상기 제 2 저전압(VL2) 단과 연결될 수 있다. 상기 제 6 트랜지스터(T6)는 드레인 및 소스가 상기 제 2 출력 노드(ON2) 및 상기 제 2 저전압(VL2) 단과 연결될 수 있다. 상기 제 6 트랜지스터(T6)의 게이트는 상기 제 2 출력 노드(ON2) 및 상기 제 5 트랜지스터(T5)의 게이트와 연결될 수 있다.
본 발명의 실시예에서, 상기 제 1 트랜지스터(T1)의 사이즈는 상기 제 2 트랜지스터(T2)의 사이즈보다 클 수 있고, 상기 제 3 트랜지스터(T3)의 사이즈는 상기 제 4 트랜지스터(T4)의 사이즈보다 클 수 있다. 예를 들어, 상기 제 1 트랜지스터(T1) 및 상기 제 2 트랜지스터(T2)의 사이즈의 비율은 n:1 (n은 1보다 큰 실수)일 수 있고, 상기 제 3 트랜지스터(T3) 및 상기 제 4 트랜지스터(T4)의 사이즈의 비율은 m:1 (m은 1보다 큰 실수)일 수 있다. 이 때, 상기 제 5 및 제 6 트랜지스터(T5, T6)의 사이즈의 비율은 상기 제 1 및 제 3 트랜지스터(T1, T3)의 사이즈의 비율과 실질적으로 동일할 수 있다. 예를 들어, 상기 제 5 트랜지스터(T5) 및 제 6 트랜지스터(T6)의 사이즈의 비율은 n:m 일 수 있다. 상기 제 2 및 제 4 트랜지스터(T2, T4)는 상기 제 1 바이어스 전압(BIAS1)에 의해 제어 되어 상기 제 1 및 제 3 트랜지스터(T1, T3)를 통해 흐르는 전류의 양은 비례적으로 감소시킬 수 있고, 상기 증폭 회로(210)가 증폭 동작을 수행하는데 소모되는 전류의 양은 감소될 수 있다.
상기 센싱 제어 회로(220)는 출력 신호 생성부(221) 및 전압 안정화부(222)를 포함할 수 있다. 상기 출력 신호 생성부(221)는 상기 증폭 신호(OUT)에 기초하여 상기 출력 신호(SAOUT)를 생성할 수 있다. 상기 출력 신호 생성부(221)는 상기 증폭 신호(OUT)에 기초하여 상기 출력 신호(SAOUT)의 전압 레벨을 변화시킬 수 있다. 상기 전압 안정화부(222)는 상기 출력 신호(SAOUT)에 기초하여 상기 센싱 노드(SAI)의 전압 레벨을 제어 또는 조절할 수 있다. 예를 들어, 상기 전압 안정화부(222)는 상기 센싱 노드(SAI)를 상기 제 1 저전압(VL1)의 레벨로 유지시킬 수 있다.
상기 출력 신호 생성부(221)는 트리거부(221-1) 및 전류원(S2)을 포함할 수 있다. 상기 트리거부(221-1)는 상기 증폭 신호(OUT)에 기초하여 상기 제 2 노드(D2)를 상기 제 2 저전압(VL2)으로 구동할 수 있다. 상기 전류원(S2)은 제 3 저전압(VL3) 단 및 상기 제 2 노드(D2) 사이에 연결될 수 있다. 상기 제 3 저전압(VL3)은 상기 제 1 저전압(VL1)보다 높은 레벨을 가질 수 있다. 예를 들어, 상기 제 3 저전압(VL3)은 접지전압일 수 있으나, 이에 한정하는 것은 아니고, 양의 레벨을 갖는 전압이 될 수도 있다. 상기 제 2 노드(D2)로부터 상기 출력 신호(SAOUT)가 생성될 수 있다. 상기 트리거부(221-1)는 제 1 엔모스 트랜지스터(N1)를 포함할 수 있다. 상기 제 1 엔모스 트랜지스터(N1)는 드레인이 상기 제 2 노드(D2)와 연결되고, 소스가 상기 제 2 저전압(VL2) 단과 연결되며, 게이트로 상기 증폭 신호(OUT)를 수신할 수 있다.
상기 전압 안정화부(222)는 전류 스위치(222-1), 클램핑부(222-2) 및 전류원(S3)을 포함할 수 있다. 상기 전류 스위치(22201)는 상기 출력 신호(SAOUT)에 기초하여 상기 전류원(S3)으로부터 상기 센싱 노드(SAI)로 공급되는 전류의 양을 조절할 수 있다. 상기 전류원(S3)은 일 단이 상기 제 3 저전압(VL3) 단과 연결되어 상기 전류 스위치(222-1)로 전류를 공급할 수 있다. 상기 클램핑부(222-2)는 제 2 바이어스 전압(BIAS2)에 기초하여 상기 전류원(S3)으로부터 상기 전류 스위치(222-1)로 공급되는 전류의 양을 조절할 수 있다. 상기 제 2 바이어스 전압(BIAS2)은 상기 전류원(S3)으로부터 상기 전류 스위치(222-1)까지 공급되는 전류의 양을 클램핑하기 위해 임의의 전압 레벨을 가질 수 있다. 상기 전류 스위치(222-1)는 제 3 피모스 트랜지스터(P3)를 포함할 수 있다. 상기 제 3 피모스 트랜지스터(P3)는 드레인이 상기 센싱 노드(SAI)와 연결되고, 게이트가 상기 제 2 노드(D2)와 연결되어 상기 출력 신호(SAOUT)를 수신할 수 있다. 상기 클램핑부(222-2)는 제 2 엔모스 트랜지스터(N2)를 포함할 수 있다. 상기 제 2 엔모스 트랜지스터(N2)는 드레인이 상기 전류원(S3)의 타 단과 연결되고, 소스가 상기 제 3 피모스 트랜지스터(P3)의 소스와 연결되며, 게이트로 상기 제 2 바이어스 전압(BIAS2)을 수신할 수 있다.
상기 센싱 제어 회로(220)는 센싱 인에이블 신호 생성부(223)를 더 포함할 수 있다. 상기 센싱 인에이블 신호 생성부(223)는 상기 출력 신호(SAOUT)를 반전시켜 상기 센싱 인에이블 신호(SAEN)를 생성할 수 있다. 상기 센싱 인에이블 신호 생성부(223)는 상기 출력 신호(SAOUT)를 반전시켜 상기 센싱 인에이블 신호(SAEN)를 생성하는 인버터(IV)를 포함할 수 있으나, 상기 센싱 인에이블 신호 생성부(223)의 구성을 한정하려는 것은 아니다. 상기 센싱 인에이블 신호 생성부(223)는 상기 출력 신호(SAOUT)와 상기 비휘발성 메모리 장치(1)의 리드 동작을 지시하는 리드 신호를 조합할 수 있는 로직으로도 구현될 수 있다.
도 1을 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 장치(1)의 동작을 설명하면 다음과 같다. 상기 비휘발성 메모리 장치(1)의 리드 동작이 수행되면, 상기 전압 드라이버(141)는 상기 제 1 노드(D1)를 통해 상기 리드 기준전압(VRDREF)에 대응하는 상기 리드 전압(VREAD)을 생성하고, 상기 센싱 인에이블 신호(SAEN)는 하이 레벨로 인에이블될 수 있다. 상기 전압 스위치(142)는 턴온되어 상기 리드 전압(VREAD)을 상기 글로벌 비트라인으로 인가할 수 있다. 이 때, 상기 센스 앰프(200)는 상기 센싱 노드(SAI)의 전압 레벨을 상기 제 1 저전압(VL3)에 대응하는 전압 레벨로 프리차지시킬 수 있다. 특정 비트라인 및 특정 워드라인이 선택되면서, 상기 컬럼 선택 신호(BLS 및 상기 로우 선택 신호(WLS)가 인에이블될 수 있다. 따라서, 상기 셀 어레이(110)는 상기 글로벌 비트라인(GBL) 및 상기 글로벌 워드라인(GWL)과 연결될 수 있고, 상기 메모리 셀(111)로 상기 리드 전압(VRD)이 인가될 수 있다.
상기 메모리 셀(111)이 저저항 상태일 때 또는 셋 데이터를 저장하고 있을 때, 상기 스위칭 소자(112)는 턴온될 수 있고, 상기 메모리 셀(111)을 통해 급격하게 많은 전류가 흐를 수 있다. 상기 메모리 셀(111)을 통해 많은 전류가 흐르면, 상기 센싱 노드(SAI)의 전압 레벨은 상기 제 1 저전압(VL1)의 레벨보다 충분히 높아질 수 있고, 상기 증폭 회로(210)는 상대적으로 더 낮은 레벨을 갖는 상기 증폭 신호(OUT)를 생성할 수 있다. 상기 출력 신호 생성부(221)의 상기 트리거부(221-1)는 낮은 레벨을 갖는 상기 증폭 신호(OUT)에 기초하여 턴오프될 수 있고, 상기 전류원(S2)에 의해 상기 제 2 노드(D2)의 전압 레벨이 상승할 수 있다. 따라서, 하이 레벨의 출력 신호(SAOUT)가 상기 출력 신호 생성부(221)로부터 생성될 수 있다. 상기 하이 레벨의 출력 신호(SAOUT)가 생성되면, 상기 센싱 인에이블 신호(SAEN)는 로우 레벨로 디스에이블될 수 있다. 따라서, 상기 전압 스위치(142)는 턴오프되고, 상기 전압 드라이버(141)로부터 생성된 리드 전압(VREAD)이 더 이상 메모리 셀(111)로 인가되지 않도록 상기 전압 드라이버(141)와 상기 글로벌 비트라인(GBL)의 연결을 차단할 수 있다. 따라서, 상기 센스 앰프(200)는 상기 메모리 셀(111)이 저저항 상태 또는 셋 데이터를 저장하고 있음을 감지하자마자 상기 메모리 셀(111)로 인가되는 리드 전압(VREAD)을 차단하여, 상기 메모리 셀(111)을 통해 과도한 전류가 흐르는 것을 방지할 수 있다. 이에 따라, 상기 메모리 셀(111)의 내구성을 유지할 수 있다.
상기 메모리 셀(111)이 고저항 상태일 때 또는 리셋 데이터를 저장하고 있을 때, 상기 스위칭 소자(112)는 턴오프 되고, 상기 메모리 셀(111)을 통해 적은 양의 전류만이 흐를 수 있다. 상기 센싱 노드(SAI)의 전압 레벨은 약간 상승하거나 변화되지 않을 수 있고, 상기 증폭 회로(210)는 상대적으로 높은 레벨을 갖는 상기 증폭 신호(OUT)를 생성할 수 있다. 상기 트리거부(221-1)는 상기 증폭 신호(OUT)에 응답하여 턴온될 수 있고, 상기 트리거부(221-1)는 상기 제 2 노드(D2)를 상기 제 2 저전압(VL2) 레벨로 구동할 수 있다. 따라서, 로우 레벨을 갖는 출력 신호(SAOUT)가 상기 출력 신호 생성부(221)로부터 생성될 수 있다. 상기 로우 레벨의 출력 신호(SAOUT)가 생성되면 상기 전류 스위치(222-1)는 턴온될 수 있고, 상기 전류원(S3) 및 상기 클램핑부(222-2)로부터 공급된 전류를 상기 센싱 노드(SAI)로 인가할 수 있다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 장치(3)의 구성을 보여주는 도면이다. 도 3에서, 상기 비휘발성 메모리 장치(3)는 도 1에 도시된 비휘발성 메모리 장치(1)의 구성요소들을 포함할 수 있다. 실질적으로 동일한 구성요소들은 유사한 도면 부호가 사용되었다. 셀 어레이(310)를 포함할 수 있다. 상기 셀 어레이(310)는 메모리 셀(311) 및 스위칭 소자(312)를 포함할 수 있다. 상기 셀 어레이(110)는 비트라인(BL) 및 워드라인(WL)과 연결될 수 있다. 상기 비휘발성 메모리 장치(3)는 컬럼 스위치(320), 로우 스위치(330), 리드 전압 생성 회로(340) 및 센스 앰프(400)를 포함할 수 있다. 상기 컬럼 스위치(320)는 컬럼 선택 신호(BLS)에 기초하여 상기 메모리 셀(111)을 글로벌 비트라인(GBL)과 연결하고, 상기 로우 스위치(330)는 로우 선택 신호(WLS)에 기초하여 상기 메모리 셀(111)을 글로벌 워드라인(GWL)과 연결할 수 있다. 상기 리드 전압 생성 회로(340)는 상기 비휘발성 메모리 장치(3)의 리드 동작 중에 상기 글로벌 비트라인(GBL)으로 리드 전압(VREAD)을 인가할 수 있다. 상기 센스 앰프(400)는 상기 센싱 노드(SAI)의 전압 레벨을 제어하고, 상기 센싱 노드(SAI)의 전압 레벨에 따라 출력 신호(SAOUT)를 생성할 수 있다. 상기 셀 어레이(310), 컬럼 스위치(320), 상기 로우 스위치(330) 및 상기 리드 전압 생성 회로(340)의 구성은 도 2에 도시된 구성요소와 실질적으로 동일하고, 중복되는 설명은 하지 않기로 한다.
상기 센스 앰프(400)는 증폭 회로(410) 및 센싱 제어 회로(420)를 포함할 수 있다. 상기 증폭 회로(410)는 도 2에 도시된 증폭 회로(210)와 실질적으로 동일하고, 중복되는 설명은 하지 않기로 한다. 상기 센싱 제어 회로(420)는 상기 증폭 회로(410)로부터 생성되는 증폭 신호(OUT)에 기초하여 출력 신호(SAOUT)를 생성할 수 있다.
도 3에서, 상기 비휘발성 메모리 장치(3)는 제 1 전압 안정화부(350)를 포함할 수 있다. 상기 제 1 전압 안정화부(350)는 상기 출력 신호(SAOUT)에 기초하여 상기 센싱 노드(SAI)의 전압 레벨을 제어 또는 조절할 수 있다. 상기 제 1 전압 안정화부(350)는 상기 글로벌 워드라인(GWL)과 상기 센싱 노드(SAI) 사이에 연결될 수 있다. 상기 제 1 전압 안정화부(350)는 예를 들어, 상기 출력 신호(SAOUT)가 하이 레벨일 때 상기 센싱 노드(SAI)의 전압 레벨을 하강시키고, 상기 출력 신호(SAOUT)가 로우 레벨일 때 상기 센싱 노드(SAI)의 전압 레벨을 상승시킬 수 있다. 상기 제 1 전압 안정화부(350)는 상기 출력 신호(SAOUT)에 기초하여 변화되는 저항 값을 갖는 가변 저항 소자를 포함할 수 있다. 도 3에서, 상기 제 1 전압 안정화부(350)는 저항 트랜지스터(TR)를 포함할 수 있다. 상기 저항 트랜지스터(TR)는 소스가 상기 글로벌 워드라인(GWL)과 연결되고, 드레인이 상기 센싱 노드(SAI)와 연결되며, 게이트로 상기 출력 신호(SAOUT)를 수신할 수 있다. 상기 저항 트랜지스터(TR)는 상기 출력 신호(SAOUT)가 하이 레벨일 때 턴오프되어 보다 높은 저항 값을 가질 수 있다. 상기 저항 트랜지스터(TR)의 저항 값이 커지면, 상기 센싱 노드(SAI)의 전압 레벨은 하강할 수 있다. 또한, 상기 저항 트랜지스터(TR)는 상기 출력 신호(SAOUT)가 로우 레벨일 때 턴온되어 보다 낮은 저항 값을 가질 수 있다. 상기 저항 트랜지스터(TR)의 저항 값이 작아지면, 상기 센싱 노드(SAI)의 전압 레벨은 상승할 수 있다. 상기 제 1 전압 안정화부(350)는 리드 동작 중에 메모리 셀(311)의 저항 상태에 따라 변화되는 상기 센싱 노드(SAI)의 전압 레벨을 제어할 수 있다.
상기 센싱 제어 회로(420)는 출력 신호 생성부(421), 제 2 전압 안정화부(422) 및 센싱 인에이블 신호 생성부(423)를 포함할 수 있다. 상기 출력 신호 생성부(421)는 상기 증폭 회로(410)로부터 생성된 증폭 신호(OUT)에 기초하여 출력 신호(SAOUT)를 생성할 수 있다. 상기 출력 신호 생성부(421)는 도 2에 도시된 출력 신호 생성부(221)와 실질적으로 동일할 수 있다. 상기 제 2 전압 안정화부(422)는 복수의 전류 스위치(431, 432), 전류원(S3) 및 클램핑부(422-2)를 포함할 수 있다. 상기 복수의 전류 스위치(431, 432)는 상기 출력 신호(SAOUT)에 기초하여 상기 센싱 노드(SAI)로 전류를 공급할 수 있다. 상기 복수의 전류 스위치(431, 432)는 상기 출력 신호(SAOUT)에 기초하여 상기 전류원(S3)으로부터 상기 센싱 노드(SAI)로 공급되는 전류의 양을 조절할 수 있다. 상기 전류원(S3)은 일 단이 제 3 저전압(VL3) 단과 연결되어 상기 전류 스위치(431, 432)로 전류를 공급할 수 있다. 상기 클램핑부(422-2)는 상기 전류원(S3)으로부터 상기 전류 스위치(431, 432)로 공급되는 전류의 양을 클램핑할 수 있다. 상기 제 2 전압 안정화부(422)는 도 2에 도시된 전압 안정화부(222)에 비해 더 많은 전류 스위치를 구비할 수 있다. 하지만, 상기 전류 스위치의 개수를 한정하려는 것은 아니고, 상기 전류 스위치의 개수는 3개 이상이 될 수도 있다. 상기 센싱 인에이블 신호 생성부(423)는 도 1에 도시된 센싱 인에이블 신호 생성부(223)와 실질적으로 동일할 수 있다.
도 3을 참조하여, 본 발명의 실시예에 따른 비휘발성 메모리 장치(3)의 동작을 설명하면 다음과 같다. 상기 비휘발성 메모리 장치(3)의 리드 동작이 수행되면, 상기 전압 드라이버(341)는 상기 제 1 노드(D1)를 통해 상기 리드 기준전압(VRDREF)에 대응하는 상기 리드 전압(VREAD)을 생성하고, 상기 센싱 인에이블 신호(SAEN)는 하이 레벨로 인에이블될 수 있다. 상기 전압 스위치(342)는 턴온되어 상기 리드 전압(VREAD)을 상기 글로벌 비트라인(GBL)으로 인가할 수 있다. 상기 센스 앰프(400)는 상기 센싱 노드(SAI)의 전압 레벨을 상기 제 1 저전압(VL1)에 대응하는 전압 레벨로 프리차지시킬 수 있다. 특정 비트라인 및 특정 워드라인이 선택되면서, 상기 컬럼 선택 신호(BLS) 및 상기 로우 선택 신호(WLS)가 인에이블될 수 있다. 따라서, 상기 셀 어레이(310)는 상기 글로벌 비트라인(GBL) 및 상기 글로벌 워드라인(GWL)과 연결될 수 있고, 상기 메모리 셀(311)로 상기 리드 전압(VREAD)이 인가될 수 있다.
상기 메모리 셀(311)이 저저항 상태일 때 또는 상기 메모리 셀이 셋 데이터를 저장하고 있을 때, 상기 스위칭 소자(312)는 턴온될 수 있고, 상기 메모리 셀(311)을 통해 급격하게 많은 전류가 흐를 수 있다. 상기 메모리 셀(311)을 통해 많은 전류가 흐르면, 상기 센싱 노드(SAI)의 전압 레벨은 상기 제 1 저전압(VL1)의 레벨보다 충분히 높아질 수 있고, 상기 증폭 회로(410)는 상대적으로 더 낮은 레벨을 갖는 상기 증폭 신호(OUT)를 생성할 수 있다. 상기 출력 신호 생성부(421)는 상기 증폭 신호(OUT)에 기초하여 하이 레벨의 출력 신호(SAOUT)를 생성할 수 있다. 상기 하이 레벨의 출력 신호(SAOUT)가 생성되면, 상기 제 1 전압 안정화부(350)의 저항 트랜지스터(TR)는 턴오프될 수 있다. 따라서, 상기 제 1 전압 안정화부(350)는 상기 상기 메모리 셀(311)을 통해 흐르는 전류가 상기 센싱 노드(SAI)로 더 이상 인가되지 않도록 하여, 상기 센싱 노드(SAI)의 전압 레벨을 하강시킬 수 있다. 또한, 상기 센싱 인에이블 신호(SAEN)는 로우 레벨로 디스에이블되고, 전압 스위치(342)는 턴오프되어 상기 전압 드라이버(341)로부터 생성된 리드 전압(VREAD)이 더 이상 메모리 셀(311)로 인가되지 않도록 상기 전압 드라이버(342)와 상기 글로벌 비트라인(GBL)의 연결을 차단할 수 있다. 따라서, 상기 센스 앰프(400)는 상기 메모리 셀(311)이 저저항 상태 또는 셋 데이터를 저장하고 있음을 감지하자마자 상기 센싱 노드(SAI)의 전압 레벨을 하강시킬 수 있고, 상기 메모리 셀(311)로 인가되는 리드 전압(VREAD)을 차단하여, 상기 메모리 셀(311)을 통해 과도한 전류가 흐르는 것을 방지할 수 있다.
상기 메모리 셀(311)이 고저항 상태일 때 또는 리셋 데이터를 저장하고 있을 때, 상기 스위칭 소자(312)는 턴오프 되고, 상기 메모리 셀(311)을 통해 적은 양의 전류만이 흐를 수 있다. 상기 센싱 노드(SAI)의 전압 레벨은 약간 상승하거나 변화되지 않을 수 있고, 상기 증폭 회로(410)는 상대적으로 높은 레벨을 갖는 상기 증폭 신호(OUT)를 생성할 수 있다. 상기 출력 신호 생성 회로(421)는 상기 증폭 신호(OUT)에 기초하여 로우 레벨의 출력 신호(SAOUT)를 생성할 수 있다. 상기 로우 레벨의 출력 신호(SAOUT)가 생성되면, 상기 제 1 전압 안정화부(350)의 저항 트랜지스터(TR)는 턴온될 수 있다. 또한, 상기 제 2 전압 안정화부(420)의 상기 상기 전류 스위치(431, 432)는 턴온될 수 있고, 상기 전류원(S3) 및 상기 클램핑부(422-2)로부터 공급된 전류를 상기 센싱 노드(SAI)로 인가할 수 있다.
도 4는 본 발명의 실시예에 따른 비휘발성 메모리 장치(1, 3)를 구비하는 메모리 카드 시스템(4100)의 구성을 보여주는 도면이다. 도 4를 참조하면, 메모리 카드 시스템(4100)은 컨트롤러(4110), 메모리(4120) 및 인터페이스 부재(4130)를 포함할 수 있다. 상기 컨트롤러(4110)와 상기 메모리(4120)는 명령어 및/또는 데이터를 주고받을 수 있도록 구성될 수 있다. 상기 메모리(4120)는, 예를 들어, 상기 컨트롤러(4110)에 의해 실행되는 명령어, 및/또는 사용자의 데이터를 저장하는 데 사용될 수 있다.
상기 메모리 카드 시스템(4100)은 상기 메모리(4120)에 데이터를 저장하거나, 또는 상기 메모리(4120)로부터 데이터를 외부로 출력할 수 있다. 상기 메모리(4120)는 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치(1, 3)를 포함할 수 있다.
상기 인터페이스 부재(4130)는 외부와의 데이터의 입/출력을 담당할 수 있다. 상기 메모리 카드 시스템(4100)은 멀티미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장 장치일 수 있다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 장치(1, 3)를 구비하는 전자 장치의 구성을 보여주는 도면이다. 도 5를 참조하면, 상기 전자 장치(4200)는 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함할 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다.
상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다. 상기 메모리(4220)는 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치(1, 3)를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기 전자 장치(4200)의 보다 구체적인 실현 및 변형된 예에 대하여 도 8 및 도 9를 참조하여 설명하기로 한다.
도 6은 본 발명의 실시예에 따른 비휘발성 메모리 장치(1)를 구비하는 데이터 저장 장치를 나타낸 블록도이다. 도 6을 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318) 및 버퍼 메모리(4319)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(4311)는 반도체 디바이스를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.
상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 비휘발성 메모리(4318)는 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치(1, 3)를 포함할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(4319)는 휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 버퍼 메모리(4319)는 상기 비휘발성 메모리(4318)에 비하여 상대적으로 빠른 동작 속도를 보인다.
상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다.
또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 독출하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.
도 7은 본 발명의 실시예에 따른 비휘발성 메모리 장치(1, 3)를 구비하는 전자 시스템 블록도이다. 도 7을 참조하면, 상기 전자 시스템(4400)은 바디(4410), 마이크로 프로세서 유닛(4420), 파워 유닛(4430), 기능 유닛(4440), 및 디스플레이 컨트롤러 유닛(4450)을 포함할 수 있다.
상기 바디(4410)는 인쇄 회로기판(PCB)으로 형성된 마더 보드일 수 있다. 상기 마이크로 프로세서 유닛(4420), 상기 파워 유닛(4430), 상기 기능 유닛(4440), 및 상기 디스플레이 컨트롤러 유닛(4450)은 상기 바디(4410)에 장착될 수 있다. 상기 바디(4410)의 내부 혹은 상기 바디(4410)의 외부에 디스플레이 유닛(4460)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(4460)은 상기 바디(4410)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(4450)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(4430)은 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(4420), 상기 기능 유닛(4440), 상기 디스플레이 컨트롤러 유닛(4450) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(4420)은 상기 파워 유닛(4430)으로부터 전압을 공급받아 상기 기능 유닛(4440)과 상기 디스플레이 유닛(4460)을 제어할 수 있다. 상기 기능 유닛(4440)은 다양한 전자 시스템(4400)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(4400)이 휴대폰인 경우 상기 기능 유닛(4440)은 다이얼링, 또는 외부 장치(4470)와의 교신으로 상기 디스플레이 유닛(4460)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서의 역할을 할 수 있다.
상기 전자 시스템(4400)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(4440)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(4440)은 유선 혹은 무선의 통신 유닛(4480)을 통해 상기 외부 장치(4470)와 신호를 주고 받을 수 있다. 상기 전자 시스템(4400)이 기능 확장을 위해 유에스비(USB) 등을 필요로 하는 경우, 상기 기능 유닛(4440)은 인터페이스 컨트롤러의 역할을 할 수 있다. 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치(1, 3)는 상기 마이크로 프로세서 유닛(4420) 및 상기 기능 유닛(4440) 중 적어도 어느 하나로 적용될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (19)
- 글로벌 비트라인으로 리드 전압을 인가하는 리드 전압 생성 회로;
일 단이 상기 글로벌 비트라인과 연결되고, 타 단이 글로벌 워드라인과 연결되는 메모리 셀; 및
상기 글로벌 워드라인과 연결되는 센싱 노드의 전압 레벨에 기초하여 증폭 신호를 생성하고, 상기 증폭 신호에 기초하여 출력 신호를 생성하며, 상기 출력 신호에 기초하여 상기 센싱 노드의 전압 레벨을 제어하는 센스 앰프를 포함하는 비휘발성 메모리 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 리드 전압 생성 회로는 리드 기준전압에 기초하여 상기 리드 기준전압과 실질적으로 동일한 레벨을 갖는 리드 전압을 생성하는 전압 드라이버; 및
센싱 인에이블 신호에 기초하여 상기 리드 전압이 상기 글로벌 비트라인으로 인가되는 것을 차단하는 전압 스위치를 포함하는 비휘발성 메모리 장치. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 센스 앰프는 상기 센싱 노드의 전압 레벨과 제 1 저전압의 레벨을 비교하여 상기 증폭 신호를 생성하는 증폭 회로; 및
상기 증폭 신호에 기초하여 상기 출력 신호를 생성하고, 상기 출력 신호에 기초하여 상기 센싱 노드의 전압 레벨을 제어하는 센싱 제어 회로를 포함하는 비휘발성 메모리 장치. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서,
상기 증폭 회로는 상기 제 1 저전압에 기초하여 제 1 출력 노드를 통해 흐르는 전류의 양을 변화시키는 제 1 증폭부;
상기 센싱 노드의 전압 레벨에 기초하여 제 2 출력 노드를 통해 흐르는 전류의 양을 변화시키는 제 2 증폭부; 및
상기 제 1 및 제 2 증폭부로부터 제 2 저전압 단까지의 전류 경로를 형성하는 전류 미러를 포함하고,
상기 제 1 출력 노드로부터 상기 출력 신호가 출력되는 비휘발성 메모리 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 4 항에 있어서,
상기 제 1 증폭부는 소스로 상기 제 1 저전압을 수신하고, 드레인이 상기 제 1 출력 노드와 연결되며, 게이트로 제 1 바이어스 전압을 수신하는 제 1 트랜지스터; 및
소스가 상기 제 1 트랜지스터의 소스와 연결되고, 게이트 및 드레인이 상기 제 1 트랜지스터의 게이트와 연결되는 제 2 트랜지스터를 포함하는 비휘발성 메모리 장치. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 제 2 증폭부는 소스가 상기 센싱 노드와 연결되고, 드레인이 상기 제 2 출력 노드와 연결되며, 게이트로 상기 제 1 바이어스 전압을 수신하는 제 3 트랜지스터; 및
소스가 상기 제 3 트랜지스터의 소스와 연결되고, 게이트 및 드레인이 상기 제 3 트랜지스터의 게이트와 연결되는 제 4 트랜지스터를 포함하고,
상기 제 4 트랜지스터의 사이즈는 상기 제 3 트랜지스터의 사이즈보다 작은 비휘발성 메모리 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 제 2 트랜지스터의 사이즈는 상기 제 4 트랜지스터의 사이즈와 실질적으로 동일하고, 상기 제 1 트랜지스터의 사이즈는 상기 제 2 트랜지스터의 사이즈보다 큰 비휘발성 메모리 장치. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 전류 미러는 드레인이 상기 제 1 출력 노드와 연결되고, 소스가 상기 제 2 저전압 단과 연결되는 제 5 트랜지스터;
게이트 및 드레인이 상기 제 2 출력 노드 및 상기 제 5 트랜지스터의 게이트와 공통 연결되고, 소스가 상기 제 2 저전압 단과 연결되는 제 6 트랜지스터를 포함하고,
상기 제 5 트랜지스터와 상기 제 6 트랜지스터의 사이즈의 비율은 상기 제 1 트랜지스터와 상기 제 3 트랜지스터의 사이즈의 비율과 실질적으로 동일한 비휘발성 메모리 장치. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서,
상기 센싱 제어 회로는 상기 증폭 신호에 기초하여 상기 출력 신호를 생성하는 출력 신호 생성부; 및
상기 출력 신호에 기초하여 상기 센싱 노드의 전압 레벨을 조절하는 전압 안정화부를 포함하는 비휘발성 메모리 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 출력 신호 생성부는 상기 증폭 신호에 기초하여 노드를 제 2 저전압으로 구동하는 트리거부; 및
제 3 저전압 단 및 상기 노드 사이에 연결되는 제 1 전류원을 포함하는 비휘발성 메모리 장치. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서,
상기 전압 안정화부는 상기 제 3 저전압 단과 연결되어 전류를 공급하는 제 2 전류원;
제 2 바이어스 전압에 기초하여 상기 제 2 전류원으로부터 공급되는 전류의 양을 클램핑하는 클램핑부; 및
상기 출력 신호에 기초하여 상기 제 2 전류원 및 상기 클램핑부로부터 상기 센싱 노드까기 공급되는 전류의 양을 조절하는 전류 스위치를 포함하는 비휘발성 메모리 장치. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 센싱 제어 회로는 상기 출력 신호를 반전시켜 센싱 인에이블 신호를 생성하는 센싱 인에이블 신호 생성부를 더 포함하는 비휘발성 메모리 장치. - 글로벌 비트라인으로 리드 전압을 인가하는 리드 전압 생성 회로;
일 단이 상기 글로벌 비트라인과 연결되고, 타 단이 글로벌 워드라인과 연결되는 메모리 셀;
상기 글로벌 워드라인과 연결되는 센싱 노드의 전압 레벨에 기초하여 출력 신호를 생성하고, 상기 센싱 노드의 전압 레벨을 제어하는 센스 앰프; 및
상기 글로벌 워드라인 및 상기 센싱 노드 사이에 연결되고, 상기 출력 신호에 기초하여 상기 센싱 노드의 전압 레벨을 안정화시키는 제 1 전압 안정화부를 포함하는 비휘발성 메모리 장치. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 13 항에 있어서,
상기 리드 전압 생성 회로는 리드 기준전압에 기초하여 상기 리드 기준전압과 실질적으로 동일한 레벨을 갖는 리드 전압을 생성하는 전압 드라이버; 및
센싱 인에이블 신호에 기초하여 상기 리드 전압이 상기 글로벌 비트라인으로 인가되는 것을 차단하는 전압 차단 스위치를 포함하는 비휘발성 메모리 장치. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 13 항에 있어서,
상기 센스 앰프는 상기 센싱 노드의 전압 레벨과 제 1 저전압의 레벨을 비교하여 증폭 신호를 생성하는 증폭 회로; 및
상기 증폭 신호에 기초하여 출력 신호를 생성하고, 상기 센싱 노드의 전압 레벨을 제어하는 센싱 제어 회로를 포함하는 비휘발성 메모리 장치. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 15 항에 있어서,
상기 센싱 제어 회로는 상기 증폭 신호에 기초하여 출력 신호를 생성하는 출력 신호 생성부;
상기 출력 신호에 기초하여 상기 센싱 노드의 전압 레벨을 안정화시키는 제 2 전압 안정화부를 포함하는 비휘발성 메모리 장치. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 16 항에 있어서,
상기 출력 신호 생성부는 상기 증폭 신호에 기초하여 노드를 제 2 저전압으로 구동하는 트리거부; 및
제 3 저전압 단 및 상기 노드 사이에 연결되는 전류원을 포함하고,
상기 노드로부터 상기 출력 신호가 생성되는 비휘발성 메모리 장치. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 16 항에 있어서,
상기 제 2 전압 안정화부는 제 3 저전압 단과 연결되어 전류를 공급하는 전류원;
바이어스 전압에 기초하여 상기 전류원으로부터 공급되는 전류의 양을 클램핑하는 클램핑부; 및
상기 출력 신호에 기초하여 상기 전류원 및 상기 클램핑부로부터 상기 센싱 노드까지 공급되는 전류의 양을 조절하는 복수의 전류 스위치를 포함하는 비휘발성 메모리 장치. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 13 항에 있어서,
상기 제 1 전압 안정화부는 상기 출력 신호에 기초하여 변화되는 저항 값을 갖는 가변 저항 소자를 포함하는 비휘발성 메모리 장치.
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