KR102571114B1 - 버퍼 회로 및 그를 포함하는 디바이스 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 버퍼 회로는, 제1 전원 전압에 대응하는 제1 전류 미러와 제2 전원 전압에 대응하는 제2 전류 미러를 선택적으로 형성하는 전류 미러 회로; 및 상기 전류 미러 회로에 결합되어 상기 제1 전류 미러 또는 상기 제2 전류 미러와 전류 경로를 형성하며, 입력단을 통해 수신되는 입력 데이터와 기준 전압의 차이에 해당하는 차동 신호를 증폭하고, 증폭된 차동 신호를 버퍼 출력 신호로서 출력단으로 출력하는 차동 쌍을 포함할 수 있다.

Description

버퍼 회로 및 그를 포함하는 디바이스{BUFFER CIRCUIT AND DEVICE INCLUDING THE SAME}
본 발명은 버퍼 회로에 관한 것이다.
컴퓨터, 핸드폰, 저장 장치 등과 같은 전자 기기들은 다양한 소자들 또는 회로들이 집적화된 집적 회로(integrated circuit, IC)들을 포함할 수 있다. 각 집적 회로는 하나 이상의 외부 회로 또는 장치에 결합될 수 있는데, 이러한 외부 회로 또는 장치와의 사이를 인터페이스하기 위한 구성 요소로서 버퍼 등을 포함할 수 있다. 외부 회로 또는 장치는 다양한 전원을 사용할 수 있기 때문에 각 집적 회로에는 사용되는 전원의 종류에 대응하는 다양한 인터페이스 요소들이 존재할 수 있다.
본 발명의 실시 예들은 다양한 전원을 지원할 수 있는 버퍼를 가지는 회로를 제공하기 위한 것이다.
본 발명의 일 실시 예에 따르면, 버퍼 회로는, 제1 전원 전압에 대응하는 제1 전류 미러와 제2 전원 전압에 대응하는 제2 전류 미러를 선택적으로 형성하는 전류 미러 회로; 및 상기 전류 미러 회로에 결합되어 상기 제1 전류 미러 또는 상기 제2 전류 미러와 전류 경로를 형성하며, 입력단을 통해 수신되는 입력 데이터와 기준 전압의 차이에 해당하는 차동 신호를 증폭하고, 증폭된 차동 신호를 버퍼 출력 신호로서 출력단으로 출력하는 차동 쌍을 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 메모리 디바이스는, 메모리 셀 어레이; 및
데이터 패드로부터 수신되는 데이터를 상기 메모리 셀 어레이로 제공하기 위한 버퍼 회로를 포함할 수 있다. 상기 버퍼 회로는, 제1 전원 전압에 대응하는 제1 전류 미러와 제2 전원 전압에 대응하는 제2 전류 미러를 선택적으로 형성하는 전류 미러 회로; 및 상기 전류 미러 회로에 결합되어 상기 제1 전류 미러 또는 상기 제2 전류 미러와 전류 경로를 형성하며, 입력단을 통해 수신되는 입력 데이터와 기준 전압의 차이에 해당하는 차동 신호를 증폭하고, 증폭된 차동 신호를 버퍼 출력 신호로서 출력단으로 출력하는 차동 쌍을 포함할 수 있다.
본 출원의 실시 예들은 다수의 전원 전압들을 지원할 수 있는 단일의 버퍼를 포함하는 콤보(combo) 회로를 구현할 시 차동 쌍의 기준전압 수신 노드에 선택적으로 해당하는 전원 전압이 제공되도록 할 수 있다. 이와 같이 차동 쌍의 기준전압 수신 노드에 해당하는 전원 전압이 제공되도록 함으로써 단일의 버퍼가 다수의 전원 전압들을 지원할 수 있다. 이에 따라 각 버퍼들에 대응하여 필요하던 구성요소들의 수를 줄일 수 있으며, 또한 버퍼들의 출력들 중에서 하나의 출력만을 선택하기 위한 구성요소를 제거할 수 있다.
도 1a 및 도 1b는 데이터 처리 시스템을 도시하는 도면들이다.
도 2는 본 발명의 실시 예에 따른 메모리 디바이스를 도시하는 도면이다.
도 3은 다양한 전원 전압을 지원하는 다수의 버퍼들을 포함하는 전형적인 회로를 도시하는 도면이다.
도 4는 본 발명의 실시 예에 따른 다양한 전원 전압을 지원하는 단일의 버퍼를 포함하는 회로를 도시하는 도면이다.
도 5는 본 발명의 실시 예에 따른 단일의 버퍼가 2개의 전원 전압을 지원하는 버퍼들로서 동작함을 도시하는 도면이다.
도 6은 본 발명의 실시 예에 따른 버퍼의 블록 구성을 도시하는 도면이다.
도 7은 본 발명의 실시 예에 따른 버퍼의 회로 구성을 도시하는 도면이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 버퍼가 제1 전원 전압 및 제2 전원 전압에서 각각 동작함을 도시하는 도면들이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 1a 및 도 1b는 데이터 처리 시스템을 도시한 도면들이다.
도 1a를 참조하면, 데이터 처리 시스템 10은 호스트 20과 주변 장치 30을 포함할 수 있다. 주변 장치 30은 호스트 20로부터 커맨드 CMD(또는 요청)를 수신하며, 수신된 커맨드에 따른 데이터 DATA를 주고 받는다. 예를 들어, 호스트 20은 컴퓨터, 서버, 스마트폰 등이 될 수 있으며, 주변 장치 30은 모바일 또는 저장 장치 제품(mobile or storage product)이 될 수 있다.
도 1b를 참조하면, 도 1a에 도시된 주변 장치 30은 메모리 시스템 35에 의해 구현될 수 있다. 즉, 데이터 처리 시스템 10은 호스트 20 및 메모리 시스템 35를 포함할 수 있다. 호스트 20은 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함할 수 있다.
메모리 시스템 35는 호스트 20로부터의 커맨드에 응답하여 액세스될 수 있다. 다시 말해, 메모리 시스템 35는 호스트 20의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다.
메모리 시스템 35는 메모리 컨트롤러 100과 메모리 디바이스 200을 포함할 수 있다. 메모리 컨트롤러 100은 호스트 20으로부터의 커맨드에 응답하여 해당하는 메모리 디바이스 200에 대한 액세스 동작을 수행한다. 예를 들어, 메모리 컨트롤러 100은 호스트 20으로부터의 라이트 커맨드에 응답하여 호스트 20으로부터의 라이트 데이터를 메모리 디바이스 200에 저장한다. 다른 예로, 메모리 컨트롤러 100은 호스트 20으로부터의 리드 커맨드에 응답하여 메모리 디바이스 200에 저장된 데이터를 리드하고, 그 리드 데이터를 호스트 20으로 전달한다. 다양한 실시 예들에서, 메모리 디바이스 200은 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 디바이스가 될 수 있다. 다른 실시 예들에서, 메모리 디바이스 200은 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 디바이스가 될 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 디바이스를 도시하는 도면이다. 예를 들어, 도 2는 도 1b에 도시된 메모리 디바이스 200가 될 수 있는 비휘발성 메모리 디바이스의 구성을 도시하는 도면이다.
도 2를 참조하면, 메모리 디바이스 200은 메모리 셀 어레이(memory cell array) 210, 로우 디코더(row decoder) 220, 데이터 리드/라이트 블록(data read/write block) 230, 컬럼 디코더(column decoder) 240, 입출력 회로(input/output circuit) 250, 제어 로직(control logic) 260 및 전압 발생기(voltage generator) 270을 포함할 수 있다.
메모리 셀 어레이 210은 워드 라인들 WL1~WLm과 비트 라인들 BL1~BLn이 서로 교차된 영역에 배열된 메모리 셀 MC들을 포함할 수 있다.
로우 디코더 220은 워드 라인들 WL1~WLm을 통해서 메모리 셀 어레이 210과 연결될 수 있다. 로우 디코더 220은 제어 로직 260의 제어에 따라 동작할 수 있다. 로우 디코더 220은 외부 장치(예를 들어 도 1b의 메모리 컨트롤러 100)로부터 제공된 어드레스를 디코딩할 수 있다. 로우 디코더 220은 디코딩 결과에 근거하여 워드 라인들 WL1~WLm을 선택하고, 구동할 수 있다. 예를 들어, 로우 디코더 220은 전압 발생기 270으로부터 제공된 워드 라인 전압을 워드 라인들 WL1~WLm에 제공할 수 있다.
데이터 리드/라이트 블록 230은 비트 라인들 BL1~BLn을 통해서 메모리 셀 어레이 210과 연결될 수 있다. 데이터 리드/라이트 블록 230은 비트 라인들 BL1~BLn 각각에 대응하는 리드/라이트 회로들 RW1~RWn을 포함할 수 있다. 데이터 리드/라이트 블록 230은 제어 로직 260의 제어에 따라 동작할 수 있다. 데이터 리드/라이트 블록 230은 동작 모드에 따라서 라이트 드라이버로서 또는 센스 증폭기로서 동작할 수 있다. 예를 들면, 데이터 리드/라이트 블록 230은 라이트 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이 210에 저장하는 라이트 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 리드/라이트 블록 230은 리드 동작 시 메모리 셀 어레이 210으로부터 데이터를 리드하는 센스 증폭기로서 동작할 수 있다.
컬럼 디코더 240은 제어 로직 260의 제어에 따라 동작할 수 있다. 컬럼 디코더 240은 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 컬럼 디코더 240은 디코딩 결과에 근거하여 비트 라인들 BL1~BLn 각각에 대응하는 데이터 리드/라이트 블록 230의 리드/라이트 회로들 RW1~RWn과 입출력 회로 250의 데이터 입출력 라인을 연결할 수 있다.
전압 발생기 270은 메모리 디바이스 200의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기 270에 의해서 생성된 전압들은 메모리 셀 어레이 210의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 이레이즈 동작 시 생성된 이레이즈 전압은 이레이즈 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 리드 동작 시 생성된 리드 전압은 리드 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직 260은 입출력 회로 250을 통하여 외부 장치로부터 제공된 신호에 근거하여 메모리 디바이스 200의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직 260은 메모리 디바이스 200의 리드, 라이트, 이레이즈 동작을 제어할 수 있다.
입출력 회로 250은 외부 장치로부터 전달받은 커맨드 CMD 및 어드레스ADDR을 제어 로직 260에 전달하거나 컬럼 디코더 240과 데이터 DATA를 주고받을 수 있다. 또한, 입출력 회로 250은 컬럼 디코더 240과 연결되어, 데이터 리드/라이트 블록 230에 의해 감지된 리드 데이터를 입출력 라인들(도시하지 않음)을 통하여 외부 장치로 출력할 수 있다. 또한, 입출력 회로 250은 입출력 라인들을 통하여 수신되는 데이터를 컬럼 디코더 240을 통하여 데이터 리드/라이트 블록 230으로 전달할 수 있다.
도 3은 다양한 전원 전압을 지원하는 다수의 버퍼들을 포함하는 전형적인 회로 300을 도시하는 도면이다. 예를 들어, 회로 300은 도 2에 도시된 메모리 디바이스 200의 입출력 회로 250에 포함되는 구성일 수 있다.
도 3을 참조하면, 회로 300은 외부 장치와의 인터페이스를 위한 요소들로서 버퍼(buffer)들과, 드라이버(driver)를 포함할 수 있다. 회로 300이 하나 이상의 외부 장치에서 사용될 수 있는 다양한 전원 전압을 지원하도록 설계되는 경우, 회로 300은 전원 전압의 종류 또는 수에 대응하는 인터페이스 요소들을 포함할 수 있다. 예를 들어, 회로 300은 2가지의 전원 전압을 지원할 수 있는 인터페이스 요소들을 포함할 수 있다. 즉, 회로 300은 제1 전원 전압에서 동작하는 인터페이스 요소로서 제1 버퍼 310을 포함할 수 있으며, 또한 제2 전원 전압에 동작하는 인터페이스 요소로서 제2 버퍼 320을 포함할 수 있다. 비록 도시하지는 않았지만, 회로 300은 버퍼들의 후단에 각각 결합되어, 버퍼링된 데이터를 슬라이스 처리하고 슬라이스된 신호를 출력하는 슬라이서(slicer)들을 포함할 수 있다. 예를 들어, 슬라이서들은 버퍼링된 데이터를 회로 300을 포함하는 장치(예; 도 1b의 메모리 디바이스 200) 내부에서 처리 가능한 레벨(예; CMOS 레벨)로 슬라이스 처리할 수 있다.
제1 버퍼 310은 입력단을 통해 수신되는 입력 데이터를 버퍼링하고 버퍼링된 데이터를 출력할 수 있다. 예를 들어, 제1 버퍼 310은 데이터 패드 DQ를 통해 입력 데이터를 수신하고, 수신된 입력 데이터와 기준전압 VREF의 차이에 해당하는 차동 신호를 증폭시켜 버퍼 출력 BUFFER_OUT1으로 출력한다.
제2 버퍼 320은 입력단을 통해 수신되는 입력 데이터를 버퍼링하고 버퍼링된 데이터를 출력할 수 있다. 예를 들어, 제2 버퍼 320은 데이터 패드 DQ를 통해 입력 데이터를 수신하고, 수신된 입력 데이터와 기준전압 VREF의 차이에 해당하는 차동 신호를 증폭시켜 버퍼 출력 BUFFER_OUT2로 출력한다.
선택부 330은 인에이블 신호 EN에 응답하여 제1 버퍼 310과 제2 버퍼 320 중 어느 한 버퍼의 출력을 선택할 수 있다. 예를 들어, 선택부 330은 제1 전원 전압에 대응하는 인에이블 신호 EN에 응답하여 제1 버퍼 310으로부터 출력되는 신호 BUFFER_OUT1을 선택할 수 있고, 제2 전원 전압에 대응하는 인에이블 신호 EN에 응답하여 제2 버퍼 320으로부터 출력되는 신호 BUFFER_OUT2를 선택할 수 있다.
드라이버 340은 선택부 330에 의해 선택된 제1 버퍼 310 또는 제2 버퍼 320으로부터의 출력 신호 BUFFER_OUT1 또는 BUFFER_OUT2를 수신하고, 이 수신된 신호 BUFFER_OUT1 또는 BUFFER_OUT2를 출력신호 OUTPUT로서 출력단으로 출력함으로써 출력단을 드라이빙할 수 있다.
도 4는 본 발명의 실시 예에 따른 다양한 전원 전압을 지원하는 단일의 버퍼를 포함하는 회로 400을 도시하는 도면이다.
도 4를 참조하면, 회로 400은 입력단 DQ와 출력단(도시하지 않음)의 사이에 결합되는 버퍼 400A를 포함할 수 있다. 버퍼 400A는 입력단 DQ를 통해 수신되는 입력 데이터와 기준 전압 VREF의 차이에 해당하는 차동 신호를 증폭하고, 증폭된 차동 신호를 버퍼 출력 신호 BUFFER_OUT로서 출력단으로 출력할 수 있다. 버퍼 400A는 제1 전원 전압 VCC1(예; 1.2V)에서 동작하거나, 제2 전원 전압 VCC2(예; 12V)에서 동작할 수 있다.
버퍼 400A는 제1 전원 전압 VCC1을 위한 제1 인에이블 신호 EN1에 응답하여 상기 차동 신호를 증폭하고, 증폭된 차동 신호를 버퍼 출력 신호 BUFFER_OUT로서 출력할 수 있다. 버퍼 400A는 제2 전원 전압 VCC2를 위한 제2 인에이블 신호 EN2에 응답하여 상기 차동 신호를 증폭하고, 증폭된 차동 신호를 버퍼 출력 신호 BUFFER_OUT로서 출력할 수 있다. 이와 같이 버퍼 400A는 2가지의 전원 전압을 지원하는 단일의 버퍼일 수 있다. 즉, 버퍼 400A는 2가지의 전원 전압을 지원하는 콤보(combo) 버퍼일 수 있다.
회로 400은 버퍼 400A와 출력단의 사이에 결합되는 드라이버 400B를 더 포함할 수 있다. 드라이버 400B는 버퍼 400A로부터의 버퍼 출력 신호 BUFFER_OUT를 이용하여 상기 출력단을 드라이빙할 수 있다.
도 5는 본 발명의 실시 예에 따른 단일의 버퍼가 2개의 전원 전압을 지원하는 버퍼들로서 동작함을 도시하는 도면이다. 예를 들어, 도 5는 도 4에 도시된 버퍼 400A가 제1 전원 전압 VCC1(예; 1.2V)에서 동작하거나 제2 전원 전압 VCC2(예; 1.8V)에서 동작하는 예를 도시한다.
도 5를 참조하면, 버퍼 400A는 제1 전원 전압 VCC1을 위한 제1 인에이블 신호 EN1에 응답하여, 입력단 DQ를 통해 수신되는 입력 데이터와 기준 전압 VREF의 차이에 해당하는 차동 신호를 증폭하고, 증폭된 차동 신호를 버퍼 출력 신호 BUFFER_OUT로서 출력할 수 있다(510).
버퍼 400A는 제2 전원 전압 VCC2를 위한 제2 인에이블 신호 EN2에 응답하여, 입력단 DQ를 통해 수신되는 입력 데이터와 기준 전압 VREF의 차이에 해당하는 차동 신호를 증폭하고, 증폭된 차동 신호를 버퍼 출력 신호 BUFFER_OUT로서 출력할 수 있다(520).
이와 같이 버퍼 400A는 제1 전원 전압 VCC1에서 동작하거나, 제2 전원 전압 VCC2에서 동작할 수 있다.
도 6은 본 발명의 실시 예에 따른 버퍼 400A의 블록 구성을 도시하는 도면이고, 도 7은 본 발명의 실시 예에 따른 버퍼 400A의 회로 구성을 도시하는 도면이다.
도 6을 참조하면, 버퍼 400A는 전류 미러 회로(current mirror circuit) 410및 차동 쌍(differential pair) 420을 포함할 수 있다.
전류 미러 회로 410은 제1 전원 전압 VCC1(예; 1.2V)을 위한 제1 인에이블신호 EN1에 응답하여 형성되는 제1 전류 미러로서 동작하거나, 제2 전원 전압 VCC2(예; 1.8V)을 위한 제1 인에이블신호 EN1에 응답하여 형성되는 제2 전류 미러로서 동작할 수 있다.
차동 쌍 420은 전류 미러 회로 410에 결합되어 상기 제1 전류 미러 또는 상기 제2 전류 미러와 전류 경로를 형성하며, 입력단 DQ를 통해 수신되는 입력 데이터와 기준 전압 VREF의 차이에 해당하는 차동 신호를 증폭하고, 증폭된 차동 신호를 버퍼 출력 신호 BUFFER_OUT로서 출력할 수 있다.
버퍼 400A는 테일 전류(tail current) 생성부 430을 더 포함할 수 있다. 테일 전류 생성부 430은 전류 미러 회로 410과 차동 쌍 420에 의해 형성되는 전류 경로로부터 테일 전류를 생성할 수 있다. 즉, 테일 전류 생성부 430은 전류 미러 회로 410과 차동 쌍 420에 의해 형성되는 전류 경로로부터 전류가 싱킹(sinking)되도록 할 수 있다.
도 7을 참조하면, 차동 쌍 420은 제1 차동 트랜지스터 MNIN12B와 제2 차동 트랜지스터 MNIN12를 포함할 수 있다. 제1 차동 트랜지스터 MNIN12B는 전류 미러 회로 410에 결합되는 제1 단자와, 기준 전압 VREF를 수신하도록 결합되는 제2 단자와, 테일 전류 생성부 430을 통하여 접지단 VSSI에 결합되는 제3 단자를 포함할 수 있다. 제2 차동 트랜지스터 MNIN12는 전류 미러 회로 410과 출력단에 결합되는 제1 단자와, 입력단 DQ에 결합되는 제2 단자와, 테일 전류 생성부 430을 통하여 접지단 VSSI에 결합되는 제3 단자를 포함할 수 있다. 다양한 실시 예에 있어서, 제1 차동 트랜지스터 MNIN12B와 제2 차동 트랜지스터 MNIN12는 제1 전원 전압 VCC1에서 동작하는 N채널 MOS(metal oxide semiconductor) 또는 NMOS FET(field effect transistor)일 수 있다.
전류 미러 회로 410은 제1 미러 트랜지스터 MALN12B, 제2 미러 트랜지스터 MALN18B, 제3 미러 트랜지스터 MALN12를 포함할 수 있다. 제1 미러 트랜지스터 MALN12B는 제1 전원 전압 VCC1을 위한 전원 전압단 VCCD에 결합되는 제1 단자와, 제1 차동 트랜지스터 MNIN12B의 제1 단자에 선택적으로 결합되는 제2 단자 및 제3 단자를 포함할 수 있다. 제2 미러 트랜지스터 MALN18B는 제2 전원 전압 VCCD2를 위한 전원 전압단 VCCD에 결합되는 제1 단자와, 제1 차동 트랜지스터 MNIN12B의 제1 단자에 선택적으로 결합되는 제2 단자 및 제3 단자를 포함할 수 있다. 제3 미러 트랜지스터 MALN12는 제1 전원 전압 VCC1을 위한 전원 전압단 VCCD에 결합되는 제1 단자와, 제1 차동 트랜지스터 MNIN12B의 제1 단자에 결합되는 제2 단자 및 제2 차동 트랜지스터 MNIN18B의 제1 단자와 출력단에 결합되는 제3 단자를 포함할 수 있다.
다양한 실시 예에 있어서, 제1 미러 트랜지스터 MALN12B는 제1 전원 전압 VCC1에서 동작하는 P채널 MOS 또는 PMOS FET일 수 있고, 제2 미러 트랜지스터 MALN18B는 제2 전원 전압 VCC2에서 동작하는 P채널 MOS 또는 PMOS FET일 수 있고, 제3 미러 트랜지스터 MALN12는 제1 전원 전압 VCC1에서 동작하는 N채널 MOS 또는 NMOS FET일 수 있다.
전류 미러 회로 410은 제1 패스 게이트(pass gate) 또는 전달 트랜지스터(transfer transistor) T1 및 제2 패스 게이트 T2를 더 포함할 수 있다. 제1 패스 게이트 T1은 제1 전원 전압 VCC1을 위한 제1 인에이블 신호 EN1에 응답하여 스위칭되어, 제1 미러 트랜지스터 MALN12B의 제2 단자 및 제3 단자와, 제1 차동 트랜지스터 MNIN12B의 제1 단자의 사이를 결합할 수 있다. 제2 패스 게이트 T2는 제2 전원 전압 VCC2를 위한 제2 인에이블 신호 EN2에 응답하여 스위칭되어, 제2 미러 트랜지스터 MALN18B의 제2 단자 및 제3 단자와, 제1 차동 트랜지스터 MNIN12B의 제1 단자의 사이를 결합할 수 있다.
이와 같이 제1 패스 게이트 T1이 스위칭 온되는 경우, 제1 미러 트랜지스터 MALN12B와 제3 미러 트랜지스터 MALN12가 제1 전류 미러 회로를 형성할 수 있다. 반면에, 제2 패스 게이트 T2가 스위칭 온되는 경우, 제2 미러 트랜지스터 MALN18B와 제3 미러 트랜지스터 MALN12가 제2 전류 미러 회로를 형성할 수 있다. 즉, 제1 패스 게이트 T1은 기준 전압을 수신하는 노드, 즉 차동 쌍 420의 제1 차동 트랜지스터 MNIN12B로 제1 기준 전압 VCC1에서 동작하는 제1 미러 트랜지스터 MALN12B가 연결되도록 동작한다. 반면에, 제2 패스 게이트 T2는 기준 전압을 수신하는 노드, 즉 차동 쌍 420의 제1 차동 트랜지스터 MNIN12B로 제2 기준 전압 VCC2에서 동작하는 제2 미러 트랜지스터 MALN18B가 연결되도록 동작한다.
테일 전류 생성부 430은 제1 테일 트랜지스터 MNCS12, 제2 테일 트랜지스터 MNCS18을 포함할 수 있다.
제1 테일 트랜지스터 MNCS12는 차동 쌍 420에 결합되는 제1 단자와, 제1 전원 전압 VCC1을 위한 제1 인에이블 신호 EN1을 수신하도록 결합되는 제2 단자 및 접지단 VSSI에 결합되는 제3 단자를 포함할 수 있다. 제2 테일 트랜지스터 MNCS18은 차동 쌍 420에 결합되는 제1 단자와, 제2 전원 전압 VCC2를 위한 제2 인에이블 신호 EN2를 수신하도록 결합되는 제2 단자 및 접지단 VSSI에 결합되는 제3 단자를 포함할 수 있다. 제1 테일 트랜지스터 MNCS12는 제1 인에이블 신호 EN1에 응답하여 턴온되고, 제2 테일 트랜지스터 MNCS18은 제2 인에이블 신호 EN2에 응답하여 턴온될 수 있다.
다양한 실시 예에 있어서, 제1 테일 트랜지스터 MNCS12는 제1 전원 전압 VCC1에서 동작하는 N채널 MOS 또는 NMOS FET이고, 제2 테일 트랜지스터 MNCS18은 제2 전원 전압 VCC2에서 동작하는 N채널 MOS 또는 NMOS FET일 수 있다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 버퍼, 예를 들어 도 7에 도시된 버퍼 400A가 제1 전원 전압 VCC1 및 제2 전원 전압 VCC2에서 각각 동작함을 도시하는 도면들이다.
도 8a를 참조하면, 제1 전원 전압 VCC1을 위한 제1 인에이블 신호 EN1에 응답하여, 제1 미러 트랜지스터 MALN12B와 제1 테일 트랜지스터 MNCS12가 턴온되고, 제1 패스 게이트 T1이 스위칭 온되어, 차동 쌍 420의 기준전압 수신 노드인 제1 차동 트랜지스터들 MNIN12B에는 제1 전원 전압 VCC1이 제공될 수 있다(810). 이에 따라 제1 미러 트랜지스터 MALN12B와 제3 미러 트랜지스터 MALN12를 포함하는 제1 전류 미러가 전류 미러 회로 410을 형성하고, 제1 테일 트랜지스터 MNCS12를 포함하는 제1 테일 전류 생성부가 테일 전류 생성부 430을 형성한다. 상기 형성된 전류 미러 회로 410과 테일 전류 생성부 430가 차동 쌍 420의 트랜지스터들 MNIN12B,MNIN12에 결합되어 제1 버퍼로서 버퍼 400A를 형성한다. 버퍼 400A의 차동 쌍 420은 입력단 DQ를 통해 수신되는 입력 데이터와 기준 전압 VREF의 차이에 해당하는 차동 신호를 증폭하고, 증폭된 차동 신호를 버퍼 출력 신호 BUFFER_OUT로서 출력할 수 있다.
도 8b를 참조하면, 제2 전원 전압 VCC2를 위한 제2 인에이블 신호 EN2에 응답하여, 제2 미러 트랜지스터 MALN18B와 제2 테일 트랜지스터 MNCS18이 턴온되고, 제2 패스 게이트 T2가 스위칭 온되어, 차동 쌍 420의 기준전압 수신 노드인 제1 차동 트랜지스터들 MNIN12B에는 제2 전원 전압 VCC2가 제공될 수 있다(820). 이에 따라 제2 미러 트랜지스터 MALN18B와 제3 미러 트랜지스터 MALN12를 포함하는 제2 전류 미러가 전류 미러 회로 410을 형성하고, 제2 테일 트랜지스터 MNCS18을 포함하는 제2 테일 전류 생성부가 테일 전류 생성부 430을 형성한다. 상기 형성된 전류 미러 회로 410과 테일 전류 생성부 430가 차동 쌍 420의 트랜지스터들 MNIN12B,MNIN12에 결합되어 제2 버퍼로서 버퍼 400A를 형성한다. 버퍼 400A의 차동 쌍 420은 입력단 DQ를 통해 수신되는 입력 데이터와 기준 전압 VREF의 차이에 해당하는 차동 신호를 증폭하고, 증폭된 차동 신호를 버퍼 출력 신호 BUFFER_OUT로서 출력할 수 있다.
다양한 실시 예에 있어서, 제1 전원 전압 VCC1을 위한 제1 인에이블 신호 EN1와 제2 전원 전압 VCC2를 위한 제2 인에이블 신호 EN2는 교번적으로(alternatively) 버퍼 400A로 제공될 수 있다. 예를 들어, 제1 인에이블 신호 EN1가 로직 레벨 "하이(H)"인 경우 제2 인에이블 신호 EN2는 로직 레벨 "로우(L)"일 수 있으며, 이에 따라 버퍼 400A는 제1 버퍼로서 동작할 수 있다. 또한, 제2 인에이블 신호 EN2가 로직 레벨 "하이(H)"인 경우 제1 인에이블 신호 EN1은 로직 레벨 "로우(L)"일 수 있으며, 이에 따라 버퍼 400A는 제2 버퍼로서 동작할 수 있다. 이와 같이, 단일의 버퍼 400A는 제1 인에이블 신호 EN1에 응답하여 제1 전원 전압 VCC1에서 동작하는 제1 버퍼이거나, 제2 인에이블 신호 EN2에 응답하여 제2 전원 전압 VCC2에서 동작하는 제2 버퍼일 수 있다. 즉, 단일의 버퍼 400A는 2가지의 전원 전압 VCC1 및 VCC2를 지원할 수 있다.
전술한 바와 같이, 본 출원의 실시 예들에 따르면 다수의 전원 전압들을 지원할 수 있는 단일의 버퍼를 포함하는 콤보(combo) 회로를 구현할 시 차동 쌍의 기준전압 수신 노드에 선택적으로 해당하는 전원 전압이 제공되도록 할 수 있다. 이와 같이 차동 쌍의 기준전압 수신 노드에 해당하는 전원 전압이 제공되도록 함으로써 단일의 버퍼가 다수의 전원 전압들을 지원할 수 있다. 이에 따라 각 버퍼들에 대응하여 필요하던 구성요소들의 수를 줄일 수 있으며, 또한 버퍼들의 출력들 중에서 하나의 출력만을 선택하기 위한 구성요소를 제거할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (16)

  1. 제1 전원 전압에 대응하는 제1 전류 미러와 제2 전원 전압에 대응하는 제2 전류 미러를 선택적으로 형성하는 전류 미러 회로;
    상기 전류 미러 회로에 결합되어 상기 제1 전류 미러 및 상기 제2 전류 미러 중 하나와 전류 경로를 형성하며, 입력단을 통해 수신되는 입력 데이터와 기준 전압의 차이에 해당하는 차동 신호를 증폭하고, 증폭된 차동 신호를 버퍼 출력 신호로서 출력단으로 출력하는 차동 쌍; 및
    상기 전류 미러 회로와 상기 차동 쌍에 의해 형성되는 전류 경로로부터 테일 전류를 생성하는 테일 전류 생성부
    를 포함하는 버퍼 회로.
  2. 청구항 1에 있어서, 상기 버퍼 출력 신호를 이용하여 상기 출력단을 드라이빙하기 위한 드라이버를 더 포함하는 버퍼 회로.
  3. 청구항 1에 있어서, 상기 차동 쌍은,
    상기 전류 미러 회로에 결합되는 제1 단자와, 상기 기준 전압을 수신하도록 결합되는 제2 단자와, 접지단에 결합되는 제3 단자를 포함하는 제1 차동 트랜지스터; 및
    상기 전류 미러 회로와 상기 출력단에 결합되는 제1 단자와, 상기 입력단에 결합되는 제2 단자와, 상기 접지단에 결합되는 제3 단자를 포함하는 제2 차동 트랜지스터를 포함하는 버퍼 회로.
  4. 청구항 3에 있어서, 상기 제1 및 제2 차동 트랜지스터들은, 상기 제1 전원 전압에서 동작하는 버퍼 회로.
  5. 청구항 3에 있어서, 상기 전류 미러 회로는,
    상기 제1 전원 전압을 위한 전원 전압단에 결합되는 제1 단자와, 상기 제1 차동 트랜지스터의 제1 단자에 선택적으로 결합되는 제2 단자 및 제3 단자를 포함하는 제1 미러 트랜지스터;
    상기 제2 전원 전압을 위한 전원 전압단에 결합되는 제1 단자와, 상기 제1 차동 트랜지스터의 제1 단자에 선택적으로 결합되는 제2 단자 및 제3 단자를 포함하는 제2 미러 트랜지스터; 및
    상기 제1 전원 전압을 위한 전원 전압단에 결합되는 제1 단자와, 상기 제1 차동 트랜지스터의 제1 단자에 결합되는 제2 단자 및 상기 제2 차동 트랜지스터의 제1 단자와 상기 출력단에 결합되는 제3 단자를 포함하는 제3 미러 트랜지스터를 포함하는 버퍼 회로.
  6. 청구항 5에 있어서, 상기 전류 미러 회로는,
    상기 제1 전원 전압을 위한 제1 인에이블 신호에 응답하여, 상기 제1 미러 트랜지스터의 제2 단자 및 제3 단자와, 상기 제1 차동 트랜지스터의 제1 단자의 사이를 결합하는 제1 패스 게이트; 및
    상기 제2 전원 전압을 위한 제2 인에이블 신호에 응답하여, 상기 제2 미러 트랜지스터의 제2 단자 및 제3 단자와, 상기 제1 차동 트랜지스터의 제1 단자의 사이를 결합하는 제2 패스 게이트를 포함하는 버퍼 회로.
  7. 삭제
  8. 청구항 1에 있어서, 상기 테일 전류 생성부는,
    상기 차동 쌍에 결합되는 제1 단자와, 상기 제1 전원 전압을 위한 제1 인에이블 신호를 수신하도록 결합되는 제2 단자 및 접지단에 결합되는 제3 단자를 포함하는 제1 테일 트랜지스터; 및
    상기 차동 쌍에 결합되는 제1 단자와, 상기 제2 전원 전압을 위한 제2 인에이블 신호를 수신하도록 결합되는 제2 단자 및 상기 접지단에 결합되는 제3 단자를 포함하는 제2 테일 트랜지스터를 포함하는 버퍼 회로.
  9. 메모리 셀 어레이; 및
    데이터 패드로부터 수신되는 데이터를 상기 메모리 셀 어레이로 제공하기 위한 회로를 포함하고,
    상기 회로는,
    제1 전원 전압에 대응하는 제1 전류 미러와 제2 전원 전압에 대응하는 제2 전류 미러를 선택적으로 형성하는 전류 미러 회로;
    상기 전류 미러 회로에 결합되어 상기 제1 전류 미러 및 상기 제2 전류 미러 중 하나와 전류 경로를 형성하며, 입력단을 통해 수신되는 입력 데이터와 기준 전압의 차이에 해당하는 차동 신호를 증폭하고, 증폭된 차동 신호를 버퍼 출력 신호로서 출력단으로 출력하는 차동 쌍; 및
    상기 전류 미러 회로와 상기 차동 쌍에 의해 형성되는 전류 경로로부터 테일 전류를 생성하는 테일 전류 생성부를 포함하는 메모리 디바이스.
  10. 청구항 9에 있어서, 상기 버퍼 출력 신호를 이용하여 상기 출력단을 드라이빙하기 위한 드라이버를 더 포함하는 메모리 디바이스.
  11. 청구항 9에 있어서, 상기 차동 쌍은,
    상기 전류 미러 회로에 결합되는 제1 단자와, 상기 기준 전압을 수신하도록 결합되는 제2 단자와, 접지단에 결합되는 제3 단자를 포함하는 제1 차동 트랜지스터; 및
    상기 전류 미러 회로와 상기 출력단에 결합되는 제1 단자와, 상기 입력단에 결합되는 제2 단자와, 상기 접지단에 결합되는 제3 단자를 포함하는 제2 차동 트랜지스터를 포함하는 메모리 디바이스.
  12. 청구항 11에 있어서, 상기 제1 및 제2 차동 트랜지스터들은, 상기 제1 전원 전압에서 동작하는 메모리 디바이스.
  13. 청구항 11에 있어서, 상기 전류 미러 회로는,
    상기 제1 전원 전압을 위한 전원 전압단에 결합되는 제1 단자와, 상기 제1 차동 트랜지스터의 제1 단자에 선택적으로 결합되는 제2 단자 및 제3 단자를 포함하는 제1 미러 트랜지스터;
    상기 제2 전원 전압을 위한 전원 전압단에 결합되는 제1 단자와, 상기 제1 차동 트랜지스터의 제1 단자에 선택적으로 결합되는 제2 단자 및 제3 단자를 포함하는 제2 미러 트랜지스터; 및
    상기 제1 전원 전압을 위한 전원 전압단에 결합되는 제1 단자와, 상기 제1 차동 트랜지스터의 제1 단자에 결합되는 제2 단자 및 상기 제2 차동 트랜지스터의 제1 단자와 상기 출력단에 결합되는 제3 단자를 포함하는 제3 미러 트랜지스터를 포함하는 메모리 디바이스.
  14. 청구항 13에 있어서, 상기 전류 미러 회로는,
    상기 제1 전원 전압을 위한 제1 인에이블 신호에 응답하여, 상기 제1 미러 트랜지스터의 제2 단자 및 제3 단자와, 상기 제1 차동 트랜지스터의 제1 단자의 사이를 결합하는 제1 패스 게이트; 및
    상기 제2 전원 전압을 위한 제2 인에이블 신호에 응답하여, 상기 제2 미러 트랜지스터의 제2 단자 및 제3 단자와, 상기 제1 차동 트랜지스터의 제1 단자의 사이를 결합하는 제2 패스 게이트를 포함하는 메모리 디바이스.
  15. 삭제
  16. 청구항 9에 있어서, 상기 테일 전류 생성부는,
    상기 차동 쌍에 결합되는 제1 단자와, 상기 제1 전원 전압을 위한 제1 인에이블 신호를 수신하도록 결합되는 제2 단자 및 접지단에 결합되는 제3 단자를 포함하는 제1 테일 트랜지스터; 및
    상기 차동 쌍에 결합되는 제1 단자와, 상기 제2 전원 전압을 위한 제2 인에이블 신호를 수신하도록 결합되는 제2 단자 및 상기 접지단에 결합되는 제3 단자를 포함하는 제2 테일 트랜지스터를 포함하는 메모리 디바이스.
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