KR100800491B1 - 업 슬루 레이트와 다운 슬루 레이트의 매칭을 위한 출력버퍼 및 이를 포함하는 소스 드라이버 - Google Patents

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Abstract

출력 버퍼 및 이를 포함하는 소스 드라이버가 개시된다. 본 발명의 일 실시예에 따른 출력 버퍼는, 복수 개의 PMOS 트랜지스터들과 복수 개의 NMOS 트랜지스터들이 상호 대칭적인 구조로 이루어지는 폴디드 캐스코드 증폭기로 구현되는 출력 버퍼에 있어서, 파지티브 입력 단자와 네거티브 입력 단자를 통해 입력되는 차동 전압 신호를 차동 전류 신호로 변환하여 출력하는 차동 입력 회로, 상기 차동 입력 회로로부터 출력되는 상기 차동 전류 신호를 입력받아 소정의 바이어스 전류를 생성하는 전류 가산 회로, 상기 전류 가산 회로로부터 출력되는 상기 바이어스 전류에 응답하여 상기 차동 전압 신호를 증폭하여 출력하는 출력 회로, 및 PMOS 트랜지스터들의 주변에 형성되는 제1 기생 커패시터 성분과 NMOS 트랜지스터들의 주변에 형성되는 제2 기생 커패시터 성분의 차이를 보상하는 슬루 레이트 매칭 회로를 구비한다.
이로 인해, 소스 드라이버에서 출력되는 소스 라인 구동 신호의 업 슬루 레이트와 다운 슬루 레이트를 매칭시킬 수 있으므로 화질을 개선할 수 있는 효과가 있다.

Description

업 슬루 레이트와 다운 슬루 레이트의 매칭을 위한 출력 버퍼 및 이를 포함하는 소스 드라이버{Output buffer for matching up slew rate and down slew rate and source driver including the same}
도 1은 종래의 액정 표시 장치를 나타내는 블록 다이어그램이다.
도 2는 도 1에 도시된 소스 드라이버를 나타내는 블록 다이어그램이다.
도 3은 도 2에 도시된 출력 버퍼를 구체적으로 나타내는 도면이다.
도 4는 출력 버퍼의 출력 신호와 소스 라인 구동 신호의 파형 변화를 나타내는 타이밍 도이다.
도 5는 본 발명의 일 실시예에 따른 출력 버퍼를 나타내는 도면이다.
도 6은 본 발명의 다른 실시예에 따른 출력 버퍼를 나타내는 도면이다.
도 7a는 본원발명과 종래기술에 따른 효과의 차이를 비교하기 위한 소스 라인 구동 신호의 파형도이다.
도 7b는 본원 발명과 종래기술에 따른 효과의 차이를 비교하기 위한 테이블이다.
본원발명은 액정 표시 장치(liquid crystal display device)에 관한 것으로서, 더욱 상세하게는 소스 드라이버에서 출력되는 소스 라인 구동 신호의 상승 시간과 하강 시간 사이의 편차를 줄일 수 있는 출력 버퍼 및 상기 출력 버퍼를 포함하는 소스 드라이버에 관한 것이다.
액정 표시 장치(LCD)는 소형화, 저전력 소모의 장점들을 가져, 노트북 컴퓨터 및 LCD TV 등에 널리 이용되고 있다. 특히, 스위치 소자로서 박막 트랜지스터(TFT:Thin Film Transistor)를 이용하는 액티브 매트릭스 타입(Active Matrix Type)의 액정 표시 장치는 동영상을 표시하기에 적합하다.
도 1은 종래의 액정 표시 장치(100)를 나타내는 블록 다이어그램이다.
도 1을 참조하면, 종래의 액정 표시 장치(100)는 픽셀(Pixel)들이 매트릭스 형태로 배열된 액정 패널(liquid crystal panel,140), 액정 표시 패널(140)의 소스 라인(source line)들을 구동하기 위한 소스 드라이버(source driver,120), 액정 패널(140)의 게이트 라인(gate line)들을 구동하기 위한 게이트 드라이버(gate driver,130), 소스 드라이버(120) 및 게이트 드라이버(130)를 제어하기 위한 타이밍 컨트롤러(timing controller,110), 소스 드라이버(120), 게이트 드라이버(130), 타이밍 컨트롤러(110)를 구동시키기 위한 구동 전압(driving voltage)들을 생성하는 전원 생성부(power generator,150), 및 액정 표시 패널(140)에서 사용되는 공통 전압(common voltage, Vcom)을 생성하기 위한 DC/DC 변환부(DC/DC converter,160)를 구비한다. 상기 공통 전압은 전원 전압의 1/2인 것이 바람직하다.
액정 패널(140)을 구성하는 픽셀(141)은 게이트 라인(GL)과 소스 라인(SL)이 수직으로 교차하는 지점에 존재한다. 박막 트랜지스터(thin film transistor)의 게이트 전극(G)은 게이트 라인(GL)에 연결되고, 소스 전극(S)은 소스 라인(SL)에 연결되며, 드레인 전극(D)은 액정 커패시터(liquid crystal capacitor)의 화소 전극(P)에 연결된다. 액정 커패시터는 화소 전극(P)과 공통 전극(C) 사이에 연결된다. 또한, 드레인 전극(D)은 액정 커패시터의 누설 전류를 감소시키기 위한 저장 커패시터(storage capacitor,Cst)에 연결된다. 공통 전극(C)에는 DC/DC 변환부(160)로부터 출력된 공통 전압(Vcom)이 인가된다.
도 2는 도 1에 도시된 소스 드라이버(200)를 나타내는 블록 다이어그램이다.
도 2를 참조하면, 종래의 소스 드라이버(200)는 디지털-아날로그 변환기(digital-to-analog converter,210), 출력 버퍼(output buffer,222,224,226), 출력 스위치(output switch,232,234,236), 전하 공유 스위치(charge sharing switch,242,244)를 구비한다. 또한, 소스 라인에는 저항(resistor) 및 기생 커패시터(parasitic capacitor)로 이루어진 부하(load,252,254,256)가 존재한다.
디지털-아날로그 변환기(210)는 입력된 디지털 영상 신호(D_DAT)를 아날로그 영상 신호(A1,A2,…,An)로 변환하여 출력한다. 상기 아날로그 영상 신호(A1,A2,…,An)는 계조 레벨 전압(gray level voltage)을 나타낸다.
출력 버퍼(222,224,226)는 대응되는 아날로그 영상 신호(A1,A2,…,An)를 증폭하여 대응되는 출력 스위치(232,234,236)로 출력한다. 출력 스위치(232,234,236)는 제1 제어 신호 쌍(SW,/SW)에 응답하여 증폭된 아날로그 영상 신호(B1,B2,…,Bn)를 소스 라인으로 출력한다.
출력 버퍼(222,224,226)는 디지털-아날로그 변환기(210)로부터 입력되는 아날로그 전압의 구동력(driving force)을 향상시켜 소스 라인으로 전달한다. 따라서, 출력 버퍼(222,224,226)는 패널 전체에 동일한 차징(charging) 특성 및 매칭(matching) 특성을 갖는 출력 신호를 공급하는 것이 바람직하다.
전하 공유 스위치(242,244)는 제2 제어 신호 쌍(CSW,/CSW)에 응답하여 소정 시간 동안 소스 라인 구동 신호들의 전압 레벨이 공통 전압 레벨이 되도록 제어한다. 이를 프리차징 동작(precharging operation)이라 한다. 제2 제어 신호 쌍(CSW,/CSW)은 제1 제어 신호 쌍(SW,/SW)과 상반되는 레벨을 갖는 신호이다.
도 3은 도 2에 도시된 출력 버퍼(300)를 구체적으로 나타내는 도면이다. 출력 버퍼(300)는 레일-투-레일 연산 증폭기(rail-to-rail operational amplifier)로 구현된다. 또한, 입력 전압의 차이를 증폭하여 바이어스 전류로 전달하는 폴디드 캐스코드 구조(folded cascode configuration)를 갖는다.
도 3을 참조하면, 종래의 출력 버퍼(300)는 차동 입력 회로(310), 전류 가산 회로(320), 플로팅 전류 소스(330), 및 출력 회로(340)를 구비한다. 출력 버퍼(300)는 출력 신호(OUT)가 피드백되는 전압 팔로워 구조(voltage follower configuration)를 갖는다.
차동 입력 회로(differential input circuit,310)는 복수 개의 PMOS 트랜지스터들(MP1~MP3)과 NMOS 트랜지스터들(MN1~MN3)로 구성된다. 차동 입력 회로(310)는 아날로그 영상 신호(INP)를 비반전(non-inverting) 입력단자로 입력받고, 피드백되는 소스 라인 구동 신호(INN)를 반전(inverting) 입력단자로 입력받는다. PMOS 트랜지스터(MP1,MP2)와 NMOS 트랜지스터(NM1,NM2)는 차동 트랜지스터(differential transistor)들이다.
전류 가산 회로(current summing circuit,320)는 복수 개의 PMOS 트랜지스터들(MP4~MP9)과 NMOS 트랜지스터들(MN4~MN9)로 구성된다. 전류 가산 회로(320)는 전류 미러(current mirror) 구조로 연결되는 트랜지스터들(MP4~MP7,MN4~MN7)로 구성된다. 플로팅 전류 소스(floating current source,330)는 전류 가산 회로(320)에 플로팅 전류 신호를 공급하는 트랜지스터들(MP8,MP9,MN8,MN9)로 구성된다.
출력 회로(output circuit,330)는 PMOS 트랜지스터(MP10) 및 NMOS 트랜지스터(MN10)로 구성된다. 또한, 출력부(330)는 출력 신호(OUT)의 발진(oscillation)을 방지하기 위한 보상 커패시터(compensation capacitor)를 더 구비할 수 있다. 출력 전압(OUT)은 풀-업(pull-up) 신호 또는 풀-다운(pull-down) 신호에 따라 변화한다.
차동 입력 회로(310), 전류 가산 회로(320), 플로팅 전류 소스(330), 및 출력 회로(340)로 구성되는 종래의 출력 버퍼(300)의 구체적인 구성 및 동작은 본원 발명을 설명하면서 함께 설명하기로 한다.
도 4는 출력 버퍼의 출력 신호와 소스 라인 구동 신호의 파형 변화를 나타내는 타이밍 도이다.
도 2 및 도 4를 함께 참조하면, 아날로그 디지털 변환기(200)로부터 출력되는 제1 전압 신호들(A1,A2)은 출력 버퍼들(222,224)을 통과하면서 제2 전압 신호들(B1,B2)로 변환되고, 출력 스위치들(232,234)을 통과하면서 소스 라인 구동 신호들(Y1,Y2)로 변환된다.
전하 공유 동작(charge sharing operation)은 전하 공유 스위치(242,244)를 통해 이루어지며, 제2 전압 신호들(B1,B2)이 정극성(positive polarity) 또는 부극성(negative polarity) 전압에서 부극성 또는 정극성 전압으로 변하는 순간에 이 개시된다. 상기 정극성 또는 부극성은 공통 전압(common voltage)을 기준으로 정해지는 상대적인 값이다.
전하 공유 동작은 소스 라인을 공통 전압으로 프리 차징(precharging)하는 프로세서로서, 출력 버퍼(200)의 전류 공급 부담을 감소시키기 위해서 대형 액정 패널 구동용 소스 드라이버에서 대부분 사용된다. 전하 공유 동작 동안 소스 라인들은 공통 전압으로 평준화된다.
전하 공유 동작이 개시되기 전에는, 제2 전압 신호들(B1,B2)은 제1 전압 신호들(A1,A2)에 따라 변화하고, 전하 공유 동작이 개시된 후에는, 소스 라인 구동 신호들(Y1,Y2)은 공통 전압으로 변화하고, 전하 공유 동작이 완료된 후에는, 소스 라인 구동 신호들(Y1,Y2)은 제2 전압 신호들(B1,B2)에 따라 변화한다.
그러나, 전압 신호들(A1,A2)이 출력 버퍼들(222,224)을 통과하면 전압 신호들(B1,B2)의 파형에 변화가 생기며, 전압 신호들(B1,B2)이 출력 스위치들(232,234)을 통과하면 또다시 소스 라인 구동 신호들(Y1,Y2)의 파형에 변화가 생긴다. 즉, 두 번에 걸쳐서 신호 파형에 변화에 생긴다. 다시 말해, 전압 신호들(B1,B2)과 소스 라인 구동 신호들(Y1,Y2)의 상승 시간(rising time)과 하강 시간(falling time)에 오프셋(offset)이 발생한다.
소스 라인 구동 신호들(Y1,Y2)이 상승할 때 소요되는 시간(t2,t4)은 하강할 때 소요되는 시간(t1,t3)에 비해 길다. 또한, 도면에 구체적으로 도시하지는 않았지만, 전압 신호들(B1,B1)이 상승할 때 소요되는 시간은 하강할 때 소요되는 시간에 비해 길다. 이와 같은, 업 슬루 레이트(up slew rate)와 다운 슬루 레이트(down slew rate)의 차이는 화면에 잔상을 발생시켜 화질 불량을 일으킨다.
한편, 전자 이동성(electron mobility)은 정공 이동성(hole mobility)보다 크기 때문에, NMOS 트랜지스터의 전류 구동력(current driving force)은 PMOS 트랜지스터의 전류 구동력에 비해 크다. 상기와 같은 이유로, 트랜지스터 제작시, PMOS 트랜지스터의 게이트 전극(gate electrode)의 폭(width)을 크게 해야 한다.
그러나, 게이트 전극의 폭을 증가시키면, 그에 비례하여 게이트 전극(gate electrode)과 소스 전극(source electrode) 사이 또는 게이트 전극과 드레인 전극(drain electrode) 사이에 형성되는 기생 커패시터(parasitic capacitor) 성분도 증가한다. 이는 결국 누설 전류(leakage current)의 양을 증가시키는 요인이 된다.
도 3을 다시 참조하면, 레일-투-레일 연산 증폭기로 구현된 종래의 출력 버퍼(300)는 PMOS 트랜지스터들(MP3~MP10)과 NMOS 트랜지스터들(MN3~MN10)이 상호 대칭적으로 배열된 구조를 가짐을 알 수 있다. 따라서, 출력 버퍼(300)의 상부에 형성되는 기생 커패시터 성분과 하부에 형성되는 기생 커패시터 성분은 비대칭을 이루게 된다. 상기와 같은 기생 커패시터 성분의 비대칭은 소신호 게인 특성(small siganal gain characteristic)에 차이를 일으켜 궁극적으로 슬루 레이트에 변화를 가져오게 한다.
구체적으로, NMOS 트랜지스터들로 구성되는 출력 버퍼(300)의 하부에 비해 PMOS 트랜지스터들로 구성되는 출력 버퍼(300)의 상부에 상대적으로 많이 형성되는 기생 커패시터 성분으로 인해 풀-업 동작에 소요되는 시간이 증가한다. 즉, 풀-다운 동작에 소요되는 시간에 비해 풀-업 동작에 소요되는 시간이 증가한다. 이는 슬루 레이트 오프셋(slew rate offset)의 직접적인 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는, 출력 버퍼로부터 출력되는 출력 신호의 슬루 오프셋을 감소시킴으로써, 디스플레이되는 영상의 화질을 개선할 수 있는 출력 버퍼 및 상기 출력 버퍼를 포함하는 소스 드라이버를 제공하는 데 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 출력 버퍼는, 복수 개의 PMOS 트랜지스터들과 복수 개의 NMOS 트랜지스터들이 상호 대칭적인 구조로 이루어지는 폴디드 캐스코드 증폭기로 구현되는 출력 버퍼에 있어서, 파지티브 입력 단자와 네거티브 입력 단자를 통해 입력되는 차동 전압 신호를 차동 전류 신호로 변환하여 출력하는 차동 입력 회로, 상기 차동 입력 회로로부터 출력되는 상기 차동 전류 신호를 입력받아 소정의 바이어스 전류를 생성하는 전류 가산 회로, 상기 전류 가산 회로로부터 출력되는 상기 바이어스 전류에 응답하여 상기 차동 전압 신호를 증폭하여 출력하는 출력 회로, 및 상기 PMOS 트랜지스터들의 주변에 형성되는 제1 기생 커패시터 성분과 상기 NMOS 트랜지스터들의 주변에 형성되는 제2 기생 커패시터 성분의 차이를 보상하는 슬루 레이트 매칭 회로를 구비한다.
여기서, 상기 슬루 레이트 매칭 회로는, 상기 제1 기생 커패시터 성분과 상 기 제2 기생 커패시터 성분의 차이에 상응하는 정전 용량을 갖는 커패시터로 이루어지는 것이 바람직하다.
상기 커패시터는, 수동 소자 또는 능동 소자로 이루어질 수 있다. 또한, 슬루 레이트 매칭 회로는, 상기 NMOS 트랜지스터들 중 일부와 접지 전원 사이에 연결될 수 있다.
여기서, 상기 슬루 레이트 매칭 회로는, 상기 PMOS 트랜지스터의 게이트 폭과 상기 NMOS 트랜지스터의 게이트 폭의 차이에 상응하는 정전 용량을 갖는 보상 커패시터로 이루어지는 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는, 본 발명의 바람직한 실시예를 나타내는 첨부하는 도면과 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 5는 본 발명의 일 실시예에 따른 출력 버퍼(500)를 나타내는 도면이다.
본 발명의 일 실시예에 따른 출력 버퍼(500)는 차동 입력 회로(510), 전류 가산 회로(520), 플로팅 전류 소스(530), 출력 회로(540), 슬루 레이트 매칭 회로(550)를 구비한다.
차동 입력 회로(510)는 트랜지스터(MP3)를 통해 전원 전압에 연결되는 제1 차동 증폭기(512)와 트랜지스터(MN3)를 통해 접지 전압에 연결되는 제2 차동 증폭기(514)를 구비한다. 제1 및 제2 차동 증폭기(512,514)를 구성하는 트랜지스터들(MP1,MP2,MN1,MN2)는 차동 트랜지스터들(differential transistors)이다.
제1 차동 증폭기(512)는 NMOS 트랜지스터들(MN1,MN2)로 구성되고, 입력 신호(INP,INN)의 전압 차이를 증폭하여 제1 차동 전류 신호로 출력한다. 제2 차동 증폭기(514)는 PMOS 트랜지스터(MP1,MP2)로 구성되고, 입력 신호(INP,INN)의 전압 차이를 증폭하여 제2 차동 전류 신호로 출력한다.
전류 가산 회로(520)는 제1 전류 미러 회로(522)와 제2 전류 미러 회로(524)로 구성되며, 차동 입력 회로(510)로부터 출력되는 차동 전류 신호와 플로팅 전류 소스(530)로부터 출력되는 플로팅 전류 신호를 합산하여 출력 회로(540)에 바이어스 신호(풀-업 신호 또는 풀-다운 신호)로 제공한다.
제1 전류 미러 회로(522)는 전원 전압과 플로팅 전류 소스(530) 사이에 연결되며, 제1 차동 증폭기(512)로부터 제1 차동 전류 신호를 입력받는다. 제2 전류 미러 회로(524)는 접지 전압과 플로팅 전류 소스(530) 사이에 연결되며, 제2 차동 증폭기(514)로부터 제2 차동 전류 신호를 입력받는다.
제1 전류 미러 회로(522)는 네거티브 피드백(negative feedback) 구조를 갖는 PMOS 트랜지스터들(MP4,MP5)로 구성되며, 트랜지스터(MP5)의 게이트와 트랜지스터(MP7)의 게이트는 트랜지스터(MN5)의 드레인에 공통으로 연결된다. 트랜지스터(MP7)와 트랜지스터(MP5)는 제1 차동 증폭기(512)를 구성하는 트랜지스터(MN1)와 트랜지스터(MN2)에 각각 연결된다. 트랜지스터(MP4)의 게이트와 트랜지스터(MP6)의 게이트에는 제2 바이어스 전압(VB2)이 인가된다.
제2 전류 미러 회로(524)는 복수 개의 NMOS 트랜지스터들(MN4,MN5.MN6.MN7)으로 구성된다. 트랜지스터(MN5)의 게이트와 트랜지스터(MN7)의 게이트는 트랜지스터(MN4)의 드레인과 공통으로 연결된다. 트랜지스터(MN7)와 트랜지스터(MN5)는 제2 차동 증폭기(514)를 구성하는 트랜지스터(MP1)와 트랜지스터(MP2)에 각각 연결된다. 트랜지스터(MN4)의 게이트와 트랜지스터(MN6)의 게이트에는 제5 바이어스 전압(VB5)이 인가된다.
플로팅 전류 소스(530)는 제1 전류 미러 회로(522)와 제2 전류 미러 회로(524) 사이에 연결되며, 제1 전류 미러 회로(522)에 제1 플로팅 전류 신호를 제공하고, 제2 전류 미러 회로(524)에 제2 플로팅 전류 신호를 제공한다. 플로팅 전류 소스(53)는 복수 개의 PMOS 트랜지스터들(MP8,MP9)과 복수 개의 NMOS 트랜지스터들(MN8,MN9)로 구성된다.
트랜지스터(MP8)와 트랜지스터(MN8)는 제5 노드(N5)와 제7 노드(N7) 사이에 직렬로 연결되고, 트랜지스터(MP9)와 트랜지스터(MN9)는 제6 노드(N6)와 제8 노드(N8) 사이에 직렬로 연결된다. 트랜지스터(MP8)의 게이트와 트랜지스터(MP9)의 게이트에는 제3 바이어스 전압(VB3)이 인가되고, 트랜지스터(MN8)의 게이트와 트랜지스터(MN9)의 게이트에는 제4 바이어스 전압(VB4)이 인가된다.
출력 회로(540)는 출력 신호(OUT)의 풀-업을 위한 PMOS 트랜지스터(MP10)와 출력 신호(OUT)의 풀-아웃을 위한 NMOS 트랜지스터(MN10)로 구성된다. 또한, 출력 회로(540)는 출력 신호(OUT)의 주파수 특성을 안정화시키고 출력 신호(OUT)의 발 진(oscillation)을 방지하기 위한 두 개의 커패시터(C1,C2)를 더 구비할 수 있다.
트랜지스터(MP10)의 소스에는 전원 전압이 인가되고, 트랜지스터(MP10)의 게이트에는 트랜지스터(MP10)를 동작시키기 위한 풀-업 신호가 인가된다. 트랜지스터(MN10)의 소스에는 접지 전압이 인가되고, 트랜지스터(MN10)의 게이트에는 트랜지스터(MN10)를 동작시키기 위한 풀-다운 신호가 인가된다. 상기 풀-업 신호와 풀-다운 신호는 바이어스 신호이다.
슬루 레이트 매칭 회로(550)는 수동 소자 또는 능동 소자로 이루어진 보상 커패시터(C3)로 구성될 수 있다. 능동 소자로는 하나의 트랜지스터가 사용될 수 있다. 슬루 레이트 매칭 회로(550)는 PMOS 트랜지스터들의 주변에 형성되는 기생 커패시터 성분과 NMOS 트랜지스터들의 주변에 형성되는 기생 커패시터 성분의 차이를 보상한다.
슬루 레이트 매칭 회로(550)는 제1 차동 증폭기(512)를 구성하는 트랜지스터들(MN1,MN2)의 소스와 접지 전압 사이에 연결된다. 트랜지스터(MN3)의 소스는 접지 전압에 연결되므로, 슬루 레이트 매칭 회로(550)와 트랜지스터(MN3)의 소스는 직접 연결된다.
상기 보상 커패시터(C3)의 정전 용량은 PMOS 트랜지스터들(MP1~MP10)의 주변에 형성되는 기생 커패시터 성분과 NMOS 트랜지스터들(MN1~MN10)의 주변에 형성되는 기생 커패시터 성분의 차이에 상응하는 값을 가질 수 있다. 예를 들어, NMOS 트랜지스터들의 기생 커패시터 성분의 합이 300pF이고, PMOS 트랜지스터들의 기생 커패시터 성분의 합이 900pF인 경우, 상기 보상 커패시터(C3)의 정전 용량은 600pF일 수 있다.
또한, 상기 보상 커패시터(C3)의 정전 용량은 PMOS 트랜지스터들(MP1~MP10)의 게이트 폭과 NMOS 트랜지스터들(MN1~MN10)의 게이트 폭의 차이에 상응하는 값을 가질 수 있다. 예를 들어, 반도체 소자가 실리콘(Si) 또는 갈륨비소(GaAs)인 경우, 전자 이동성(electron mobility)이 홀 이동성(hole mobility)의 약 3배 또는 약 10배이고, 트랜지스터 제작시 그에 상응하게 PMOS 트랜지스터의 게이트 폭도 증가시켜야 하므로 이에 상응하게 상기 정전 용량을 결정할 수 있다.
상술한 바와 같이, 슬루 레이트 매칭 회로(550)는 트랜지스터(MN1)와 트랜지스터(MN2)의 공통 소스에 일단에 연결되고 접지 전압에 타단이 연결된다. 따라서, 보상 커패시터로 구성되는 슬루 레이트 매칭 회로(550)에는 트랜지스터(MN1)와 트랜지스터(MN2)로부터 출력되는 전류가 유입된다. 이는, 풀-업 속도를 증가시키고 풀-다운 속도를 감소시켜 업 슬루 레이트와 다운 슬루 레이트를 매칭시키는 역할을 수행한다.
출력 버퍼(500)의 동작을 설명하면 다음과 같다.
(1) 제1 전압 신호(INP)가 제2 전압 신호(INN)에 비해 큰 경우
트랜지스터(MN1)의 게이트에 상대적으로 높은 레벨을 갖는 전압 신호가 인가되면, 트랜지스터(MN1)를 통해 흐르는 전류량은 증가하므로, 제4 노드(N4)의 전압은 하강한다. 트랜지스터(MP6)의 게이트에는 제2 바이어스 전압(VB2)이 인가되므로, 제6 노드(N6)의 전압도 하강한다.
이로 인해, 트랜지스터(MP10)의 게이트에 낮은 레벨의 전압이 인가되어 트랜 지스터(MP10)에 흐르는 전류량이 증가한다. 따라서, 출력 전압(OUT)은 상승한다. 즉, 파지티브 입력 단자로 입력되는 제1 전압 신호(INP)에 상응하게 출력 전압(OUT)도 상승한다.
한편, 트랜지스터(MN1)와 트랜지스터(MN2)의 공통 소스에 일정한 정전 용량을 갖는 보상 커패시터(C3)가 존재하므로, 상기 커패시터(C3)에 전하를 충전하기 위해서 제4 노드(N4)의 전압은 더 빠르게 하강한다. 이로 인해, 제6 노드(N6)의 전압도 빠르게 하강하고 트랜지스터(MP10)의 턴온 속도도 증가한다. 따라서, 출력 전압(OUT)도 더 빠르게 상승한다.
(2) 제1 전압 신호(INP)가 제2 전압 신호(INN)에 비해 작은 경우
트랜지스터(MN1)의 게이트에 상대적으로 낮은 레벨을 갖는 전압 신호가 인가되면, 트랜지스터(MN2)를 통해 흐르는 전류량은 증가하므로, 제3 노드(N3)의 전압은 하강한다. 트랜지스터(MP4)의 게이트에는 제2 바이어스 전압(VB2)이 인가되므로, 제5 노드(N5)의 전압도 하강한다. 이로 인해, 트랜지스터(MP7)에 낮은 레벨의 전압이 인가되므로 트랜지스터(MP7)를 통해 흐르는 전류량은 증가한다.
따라서, 제4 노드(N4)의 전압은 증가하고, 제6 노드(N6)의 전압도 증가한다. 이로 인해, 트랜지스터(MP10)의 게이트에 높은 레벨의 전압이 인가되어 트랜지스터(MP10)에 흐르는 전류량이 감소한다. 따라서, 출력 전압(OUT)은 하강한다. 즉, 파지티브 입력 단자로 입력되는 제1 전압 신호(INP)에 상응하게 출력 전압(OUT)도 하강한다.
한편, 제2 전류 미러 회로(522)는 네거티브 피드백 구조로 이루어지기 때문 에, 제3 노드(N3)의 전압이 하강하면 제5 노드(N5)의 전압도 하강하고, 이로 인해 트랜지스터(MP5)로 흐르는 전류량이 증가되므로 제3 노드(N3)의 전압이 상승한다. 즉, 한 지점의 노드의 전압이 증가하면 일정 시간이 지난 후 상기 노드의 전압이 감소하는 구조로 이루어져 있다.
한편, 트랜지스터(MN1)와 트랜지스터(MN2)의 공통 소스에 일정한 정전 용량을 갖는 보상 커패시터(C3)가 존재하므로, 상기 커패시터(C3)에 전하를 충전하기 위해서 제3 노드(N3)의 전압은 더 빠르게 하강한다. 그러나, 네거티브 피드백 구조로 인해, 트랜지스터(MP5)에 흐르는 전류량이 증가하여 제3 노드(N3)의 전압은 다시 상승한다. 다만, 보상 커패시터(C3)로 인하여 제3 노드(N3)의 전압의 상승 속도가 늦어진다.
제3 노드(N3)의 전압의 상승 속도가 늦어지므로, 전류 미러 구조에 의하여 제4 노드(N4)의 전압의 상승 속도로 느려진다. 트랜지스터(MP6)의 게이트에는 일정한 크기의 제2 바이어스 전압(VB2)이 인가되므로 제6 노드(N6)의 전압의 상승 속도도 느려진다. 이로 인해, 트랜지스터(MP10)의 턴오프 속도가 감소하므로 출력 전압(OUT)의 하강 속도가 낮아진다.
결론적으로, 트랜지스터(MN1)와 트랜지스터(MN2)의 공통 소스에 커패시터로 구성된 슬루 레이트 매칭 회로(550)를 구비함으로 인해, 업 슬루잉(up slewing) 동작시 슬루 레이트를 상승시킬 수 있고, 다운 슬루잉(down slewing) 동작시 슬루 레이트를 하강시킬 수 있으므로, 업 슬루 레이트와 다운 슬루 레이트를 매칭시킬 수 있다.
도 6은 본 발명의 다른 실시예에 따른 출력 버퍼(600)를 나타내는 도면이다.
본 발명의 다른 실시예에 따른 출력 버퍼(600)는 차동 입력 회로(610), 전류 가산 회로(620), 플로팅 전류 소스(630), 출력 회로(640), 슬루 레이트 매칭 회로(650)를 구비한다. 출력 버퍼(600)는 도 5에 도시된 출력 버퍼(500)와 동일한 구성요소로 이루어지고, 슬루 레이트 매칭 회로(650)의 배치 구조만이 다르다. 따라서, 도 5에서 설명한 부분과 중복되는 부분에 대해서는 설명을 생략한다.
본 발명에 따른 슬루 레이트 매칭 회로(650)는 출력 회로(640)와 접지 전압 사이에 연결된다. 또한, 제2 미러 회로(624)와 접지 전압 사이에 연결된다. 정확히 설명하면, 제2 미러 회로(624)의 출력단과 출력 회로(640)의 입력단 사이에 연결된다. 슬루 레이트 매칭 회로(650)는 PMOS 트랜지스터들의 주변에 형성되는 제1 기생 커패시터 성분과 NMOS 트랜지스터들의 주변에 형성되는 제2 기생 커패시터 성분의 차이를 보상한다. 슬루 레이트 매칭 회로(650)는 수동 소자 또는 능동 소자로 이루어진 보상 커패시터(C4)로 이루어질 수 있다.
한편, 도 5에 도시된 제1 슬루 레이트 매칭 회로(550)와 도 6에 도시된 제2 슬루 레이트 매칭 회로(650)는 그 역할이 상이하다. 구체적으로 설명하면, 제1 슬루 레이트 매칭 회로(550)는 출력 버퍼(500)가 입력 신호를 입력받아 출력 신호를 생성할 때, 상기 출력 신호에 존재하는 슬루 레이트 오프셋을 방지하기 위해 사용된다. 반면, 제2 슬루 레이트 매칭 회로(650)는 상기 출력 신호로부터 소스 라인 구동 신호를 생성할 때, 상기 소스 라인 구동 신호에 존재하는 슬루 레이트 오프셋을 방지하기 위해 사용된다.
상술한 바와 같이, 전하 공유 동작이 개시되면, 모든 소스 라인이 공통 전압(common voltage)으로 프리차징(precharging)되고, 전하 공유 동작이 완료되면, 출력 버퍼(600)의 출력 전압이 각 소스 라인으로 입력된다. 이 경우, 상기 출력 전압은 소스 라인에 프리차징된 전압에 의해 영향을 받게 되는데, 이러한 커플링으로 인해 상기 출력 전압의 레벨이 일시적으로 변동된다. 특히, 상기 커플링에 따른 전압 변화는 출력 회로(640)의 내부에 있는 발진 방지용 커패시터들(C1,C2)에 의해 제4 노드(N4)와 제10 노드(N10)에 전달되어 출력 전압에 그대로 반영된다.
그러나, 상술한 바와 같이, 상부에 존재하는 PMOS 트랜지스터의 주변에 형성되는 기생 커패시터 성분과 하부에 존재하는 NMOS 트랜지스터의 주변에 형성되는 기생 커패시터 성분이 서로 상이하기 때문에, 상기 커플링이 출력 전압에 미치는 영향이 다르다. 즉, 출력 노드에서는 동일한 전압 변화가 발생하지만, 그로 인해 변화하는 풀-업 바이어스 신호와 풀-다운 바이어스 신호는 서로 다른 레벨을 갖는다.
따라서, 커패시터로 이루어진 슬루 레이트 매칭 회로(650)를 제2 전류 미러 회로(624)의 출력단과 출력 회로(640)의 입력단 사이에 연결하면, 제2 전류 미러 회로(624)로부터 풀-다운 바이어스 전류가 출력될 때, 상기 커패시터가 소신호 저항으로 작용하면서 버퍼링 기능을 수행하게 된다. 이로 인해, 출력 전압의 하강 시간을 지연시킬 수 있으므로, 업 슬루 레이트(up slew rate)와 다운 슬루 레이트(down slew rate)를 매칭시킬 수 있게 된다.
도 7a는 본원발명과 종래기술에 따른 효과의 차이를 비교하기 위한 소스 라 인 구동 신호의 파형도이고, 도 7b는 본원 발명과 종래기술에 따른 효과의 차이를 비교하기 위한 테이블이다.
도 7a를 참조하면, 슬로프 1(slope 1)은 종래기술에 따른 출력 버퍼로부터 출력된 소스 라인 구동 신호를 나타내고, 슬로프 2(slope 2)는 본원발명에 따른 출력 버퍼로부터 출력된 소스 라인 구동 신호를 나타낸다. 그래프를 살펴보면, 슬로프 2는 슬로프 1에 비해 낮은 다운 슬루 레이트와 높은 다운 슬루 레이트를 가짐을 알 수 있다.
도 7b를 참조하면, 본원 발명에 따르면 소스 라인 구동 신호의 상승 시간과 하강 시간이 약간씩 상승하였지만, 상승 시간과 하강 시간에 오프셋이 거의 없음을 알 수 있다. 여기서, 상기 상승 시간과 하강 시간은 목표 전압의 90%와 목표 전압의 10%에 도달할 때까지 소요되는 시간을 의미한다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적으로 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야에서 통상의 지식을 가지는 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기 구성으로 인하여, 본 발명에 따른 출력 버퍼 및 이를 구비한 소스 드라 이버는 NMOS 트랜지스터와 PMOS 트랜지스터의 특성을 고려하여 이를 보상하기 위한 보상부를 구비함으로써 출력 버퍼로부터 출력되는 출력 신호의 상승 시간과 하강 시간을 매칭시킬 수 있으므로, 디스플레이되는 영상의 화질을 개선할 있는 효과가 있다.

Claims (22)

  1. 복수 개의 PMOS 트랜지스터들과 복수 개의 NMOS 트랜지스터들이 상호 대칭적인 구조로 이루어지는 폴디드 캐스코드 증폭기로 구현되는 출력 버퍼에 있어서,
    파지티브 입력 단자와 네거티브 입력 단자를 통해 입력되는 차동 전압 신호를 차동 전류 신호로 변환하여 출력하는 차동 입력 회로;
    상기 차동 입력 회로로부터 출력되는 상기 차동 전류 신호를 입력받아 소정의 바이어스 전류를 생성하는 전류 가산 회로;
    상기 전류 가산 회로로부터 출력되는 상기 바이어스 전류에 응답하여 상기 차동 전압 신호를 증폭하여 출력하는 출력 회로; 및
    상기 PMOS 트랜지스터들의 주변에 형성되는 제1 기생 커패시터 성분과 상기 NMOS 트랜지스터들의 주변에 형성되는 제2 기생 커패시터 성분의 차이를 보상하는 슬루 레이트 매칭 회로를 구비하는 것을 특징으로 하는 출력 버퍼.
  2. 제1항에 있어서, 상기 슬루 레이트 매칭 회로는,
    상기 제1 기생 커패시터 성분과 상기 제2 기생 커패시터 성분의 차이에 상응하는 정전 용량을 갖는 보상 커패시터로 이루어지는 것을 특징으로 하는 출력 버퍼.
  3. 제2항에 있어서, 상기 커패시터는,
    수동 소자 또는 능동 소자로 이루어진 것을 특징으로 하는 출력 버퍼.
  4. 제1항에 있어서, 상기 슬루 레이트 매칭 회로는,
    상기 NMOS 트랜지스터들 중 일부와 접지 전원 사이에 연결되는 것을 특징으로 하는 출력 버퍼.
  5. 제1항에 있어서, 상기 슬루 레이트 매칭 회로는,
    상기 PMOS 트랜지스터의 게이트 폭과 상기 NMOS 트랜지스터의 게이트 폭의 차이에 상응하는 정전 용량을 갖는 보상 커패시터로 이루어지는 것을 특징으로 하는 출력 버퍼.
  6. 복수 개의 PMOS 트랜지스터들과 복수 개의 NMOS 트랜지스터들이 상호 대칭적인 구조로 이루어지는 폴디드 캐스코드 증폭기로 구현되는 출력 버퍼에 있어서,
    파지티브 입력 단자와 네거티브 입력 단자를 통해 입력되는 차동 전압 신호를 차동 전류 신호로 변환하여 출력하는 차동 입력 회로; 및
    상기 차동 입력 회로와 접지 전압 사이에 연결되며, 상기 NMOS 트랜지스터들의 주변에 형성되는 제1 기생 커패시터 성분과 상기 PMOS 트랜지스터들의 주변에 형성되는 제2 기생 커패시터 성분의 차이를 보상하는 슬루 레이트 매칭 회로를 구비하는 것을 특징으로 하는 출력 버퍼.
  7. 제6항에 있어서, 상기 슬루 레이트 매칭 회로는,
    상기 제1 기생 커패시터 성분과 상기 제2 기생 커패시터 성분의 차이에 상응하는 정전 용량을 갖는 보상 커패시터로 이루어지는 것을 특징으로 하는 출력 버퍼.
  8. 제6항에 있어서, 상기 차동 입력 회로는,
    제1 트랜지스터를 통하여 접지 전압과 연결되는 제1 차동 증폭기와 제2 트랜지스터를 통하여 전원 전압과 연결되는 제2 차동 증폭기를 구비하며,
    상기 슬루 레이트 매칭 회로는, 상기 제1 차동 증폭기와 상기 접지 전압 사이에 연결되며, 상기 제1 트랜지스터와 병렬로 연결되는 것을 특징으로 하는 출력 버퍼.
  9. 제8항에 있어서, 상기 제1 차동 증폭기는,
    소스가 서로 연결된 두 개의 차동 트랜지스터들로 구성되며,
    상기 슬루 레이트 매칭 회로는, 상기 차동 트랜지스터들의 소스 단자와 상기 제1 트랜지스터의 소스 단자 사이에 연결되는 것을 특징으로 하는 출력 버퍼.
  10. 제6항에 있어서,
    상기 차동 입력 회로로부터 출력되는 차동 전류 신호와 상기 출력 버퍼의 내부에 구비된 플로팅 전류 소스로부터 출력되는 플로팅 전류 신호를 가산하여 출력 하는 전류 가산 회로를 더 구비하며,
    상기 전류 가산 회로는, 제1 전류 미러 회로와 제2 전류 미러 회로로 구성되며, 상기 제1 전류 미러 회로는, 전원 전압과 상기 플로팅 전류 소스 사이에 연결되고, 상기 제2 전류 미러 회로는, 접지 전압과 상기 플로팅 전류 소스 사이에 연결되는 것을 특징으로 하는 출력 버퍼.
  11. 제10항에 있어서, 제1 전류 미러 회로는,
    상기 제1 차동 증폭기로부터 출력되는 제1 차동 전류 신호를 입력받고,
    제2 전류 미러 회로는 상기 제2 차동 증폭기부터 출력되는 제2 차동 전류 신호를 입력받는 것을 특징으로 하는 출력 버퍼.
  12. 복수 개의 PMOS 트랜지스터들과 복수 개의 NMOS 트랜지스터들이 상호 대칭적인 구조로 이루어지는 폴디드 캐스코드 증폭기로 구현되는 출력 버퍼에 있어서,
    소정의 바이어스 전류에 응답하여 상기 출력 버퍼의 차동 입력 회로로 입력되는 차동 전압 신호를 증폭하여 출력하는 출력 회로; 및
    상기 출력 회로와 접지 전압 사이에 연결되며, 상기 NMOS 트랜지스터들의 주변에 형성되는 제1 기생 커패시터 성분과 상기 PMOS 트랜지스터들의 주변에 형성되는 제2 기생 커패시터 성분의 차이를 보상하는 슬루 레이트 매칭 회로를 구비하는 것을 특징으로 하는 출력 버퍼.
  13. 제12항에 있어서, 상기 슬루 레이트 매칭 회로는,
    상기 제1 기생 커패시터 성분과 상기 제2 기생 커패시터 성분의 차이에 상응하는 정전 용량을 갖는 보상 커패시터로 이루어지는 것을 특징으로 하는 출력 버퍼.
  14. 제12항에 있어서, 상기 출력 회로는,
    제1 트랜지스터와 제2 트랜지스터를 구비하고,
    상기 슬루 레이트 매칭 회로는, 상기 제2 트랜지스터와 접지 전압 사이에 연결되는 것을 특징으로 하는 출력 버퍼.
  15. 제14항에 있어서,
    상기 제1 트랜지스터의 소스와 상기 제2 트랜지스터의 소스는 전원 전압에 연결되고, 상기 제1 트랜지스터의 드레인과 상기 제2 트랜지스터의 드레인은 상호 연결되고, 상기 제1 트랜지스터의 게이트와 상기 제2 트랜지스터의 게이트는 각각 상기 바이어스 전류를 입력받고,
    상기 슬루 레이트 매칭 회로는, 상기 제2 트랜지스터의 게이트와 상기 접지 전압 사이에 연결되는 것을 특징으로 하는 출력 버퍼.
  16. 제11항에 있어서,
    상기 차동 입력 회로로부터 출력되는 차동 전류 신호와 상기 출력 버퍼의 내 부에 구비된 플로팅 전류 소스로부터 출력되는 플로팅 전류 신호를 가산하여 출력하는 전류 가산 회로를 더 구비하며,
    상기 전류 가산 회로는, 제1 전류 미러 회로와 제2 전류 미러 회로로 구성되며, 상기 제1 전류 미러 회로는, 전원 전압과 상기 플로팅 전류 소스 사이에 연결되고, 상기 제2 전류 미러 회로는, 접지 전압과 상기 플로팅 전류 소스 사이에 연결되는 것을 특징으로 하는 출력 버퍼.
  17. 제16항에 있어서, 제1 전류 미러 회로는,
    상기 출력 회로에 구비된 제1 트랜지스터의 게이트에 제1 바이어스 전류를 출력하고, 제2 전류 미러 회로는, 상기 출력 회로에 구비된 제2 트랜지스터의 게이트에 제2 바이어스 전류를 출력하는 것을 특징으로 하는 출력 버퍼.
  18. 제16항에 있어서, 상기 슬루 레이트 매칭 회로는,
    상기 제2 전류 미러 회로와 상기 접지 전압에 연결된 것을 특징으로 하는 출력 버퍼.
  19. 복수 개의 PMOS 트랜지스터들과 복수 개의 NMOS 트랜지스터들이 상호 대칭적인 구조로 이루어지는 폴디드 캐스코드 증폭기로 구현되는 출력 버퍼에 있어서,
    상기 PMOS 트랜지스터들의 주변에 형성되는 제1 기생 커패시터 성분과 상기 NMOS 트랜지스터들의 주변에 형성되는 제2 기생 커패시터 성분의 차이를 보상하는 슬루 레이트 매칭 회로를 구비하는 것을 특징으로 하는 출력 버퍼.
  20. 제19항에 있어서, 상기 슬루 레이트 매칭 회로는,
    상기 제1 기생 커패시터 성분과 상기 제2 기생 커패시터 성분의 차이에 상응하는 정전 용량을 갖는 보상 커패시터로 이루어지는 것을 특징으로 하는 출력 버퍼.
  21. 패널에 구비된 소스 라인을 구동하기 위한 소스 라인 구동 신호를 출력하는 소스 드라이버에 있어서,
    타이밍 컨트롤러로부터 입력되는 디지털 영상 신호를 아날로그 영상 신호로 변환하여 출력하는 디지털-아날로그 변환기; 및
    상기 디지털-아날로그 변환기로부터 출력된 아날로그 영상 신호를 안정적으로 증폭하여 출력하는 출력 버퍼를 구비하고,
    상기 출력 버퍼는, 복수 개의 PMOS 트랜지스터들과 복수 개의 NMOS 트랜지스터들이 상호 대칭적인 구조로 이루어지는 폴디드 캐스코드 증폭기로 구현되며, 상기 PMOS 트랜지스터들의 주변에 형성되는 제1 기생 커패시터 성분과 NMOS 트랜지스터들에 주변에 형성되는 제2 기생 커패시터 성분의 차이를 보상하는 슬루 레이트 매칭 회로를 내부에 구비하는 것을 특징으로 소스 드라이버.
  22. 제21항에 있어서, 상기 슬루 레이트 매칭 회로는,
    상기 제1 기생 커패시터 성분과 상기 제2 기생 커패시터 성분의 차이에 상응하는 정전 용량을 갖는 보상 커패시터로 이루어지는 것을 특징으로 하는 소스 드라이버.
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