KR102482009B1 - 수신 회로를 포함하는 소스 드라이버 및 그것을 포함하는 표시 장치 - Google Patents

수신 회로를 포함하는 소스 드라이버 및 그것을 포함하는 표시 장치 Download PDF

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Abstract

본 발명의 수신 회로는, 제1 신호 라인과 연결된 제1 커패시터, 제2 신호 라인과 연결된 제2 커패시터, 상기 제1 커패시터를 통해 수신되는 제1 수신 신호의 공통 모드 전압을 제1 전압 레벨로 변경한 제1 바이어스된 신호를 출력하는 제1 바이어스 제어 회로, 상기 제2 커패시터를 통해 수신되는 제2 수신 신호의 공통 모드 전압을 제2 전압 레벨로 변경한 제2 바이어스된 신호를 출력하는 제2 바이어스 제어 회로 및 상기 제1 바이어스된 신호 및 상기 제2 바이어스된 신호를 수신하고, 상기 제2 바이어스된 신호를 이용해서 상기 제1 바이어스된 신호의 오프셋 전압을 보상하고, 상기 제1 바이어스된 신호를 이용해서 상기 제2 바이어스된 신호의 오프셋 전압을 보상해서 제1 차동 신호 및 제2 차동 신호를 출력하는 밸런스 보상 회로를 포함한다.

Description

수신 회로를 포함하는 소스 드라이버 및 그것을 포함하는 표시 장치{SOURCE DRIVIER HAVING RECEVING CIRCUIT AND DISPLAY DEVICE HAVING THEM}
본 발명은 표시 장치에 관한 것으로, 좀 더 구체적으로는 수신 회로를 포함하는 소스 드라이버 및 그것을 포함하는 표시 장치에 관한 것이다.
일반적으로 표시 장치는 영상을 표시하기 위한 표시 패널, 표시 패널을 구동하기 위한 타이밍 컨트롤러, 소스 드라이버 및 게이트 드라이버를 포함한다. 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 픽셀들을 포함한다. 소스 드라이버는 데이터 라인들에 데이터 신호를 출력하고, 게이트 드라이버는 게이트 라인들을 구동하기 위한 게이트 신호를 출력한다. 타이밍 컨트롤러는 데이터 드라이버 및 소스 드라이버를 제어할 수 있다.
이러한 표시 장치는 게이트 드라이버에 의해서 소정 게이트 라인으로 게이트 온 전압 레벨의 게이트 신호를 인가한 후, 소스 드라이버에 의해서 영상 신호에 대응하는 데이터 신호를 데이터 라인들로 제공하는 것에 의해서 영상을 표시할 수 있다.
타이밍 컨트롤러와 소스 드라이버는 신호 경로들(signal paths)을 통해 연결된다. 타이밍 컨트롤러로부터 전송된 신호들이 소스 드라이버에서 안정적으로 복원되도록 하기 위해서, 타이밍 컨트롤러로부터 전송되는 신호들의 공통 모드 전압 레벨과 소스 드라이버 내 신호 처리 회로의 공통 모드 전압 레벨이 일치해야 한다. 그러나, 표시 패널의 대형화에 따른 데이터 전송 레이트 증가 등의 이유로 타이밍 컨트롤러로부터 전송된 신호들의 공통 모드 전압 레벨을 증가시켜야 하는 필요성이 커지고 있다.
따라서 본 발명의 목적은 안정적인 신호 수신이 가능한 수신 회로를 포함하는 소스 드라이버 및 그것을 포함하는 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 수신 회로는, 제1 신호 라인과 연결된 제1 커패시터, 제2 신호 라인과 연결된 제2 커패시터, 상기 제1 커패시터를 통해 수신되는 제1 수신 신호의 공통 모드 전압을 제1 전압 레벨로 변경한 제1 바이어스된 신호를 출력하는 제1 바이어스 제어 회로, 상기 제2 커패시터를 통해 수신되는 제2 수신 신호의 공통 모드 전압을 제2 전압 레벨로 변경한 제2 바이어스된 신호를 출력하는 제2 바이어스 제어 회로 및 상기 제1 바이어스된 신호 및 상기 제2 바이어스된 신호를 수신하고, 상기 제2 바이어스된 신호를 이용해서 상기 제1 바이어스된 신호의 오프셋 전압을 보상하고, 상기 제1 바이어스된 신호를 이용해서 상기 제2 바이어스된 신호의 오프셋 전압을 보상해서 제1 차동 신호 및 제2 차동 신호를 출력하는 밸런스 보상 회로를 포함한다.
이 실시예에 있어서, 상기 밸런스 보상 회로는, 상기 제1 바이어스된 신호의 고주파 성분을 제거한 제1 필터링 신호를 출력하는 제1 필터 회로, 상기 제2 바이어스된 신호의 고주파 성분을 제거한 제2 필터링 신호를 출력하는 제2 필터 회로 및 상기 제1 바이어스된 신호 및 상기 제2 필터링 신호를 제1 입력 신호로 수신하고, 상기 제2 바이어스된 신호 및 상기 제1 필터링된 신호를 제2 입력 신호로 수신하고, 상기 제1 차동 신호 및 상기 제2 차동 신호를 출력하는 증폭기를 포함한다.
이 실시예에 있어서, 상기 증폭기는, 전원 전압과 제2 출력 단자 사이에 연결된 제1 저항, 상기 전원 전압과 제1 출력 단자 사이에 연결된 제2 저항, 상기 제2 출력 단자와 연결된 제1 전극, 바이어스 노드와 연결된 제2 전극 및 상기 제1 바이어스된 신호를 수신하는 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 출력 단자와 연결된 제1 전극, 바이어스 노드와 연결된 제2 전극 및 상기 제1 필터링 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터, 상기 제2 출력 단자와 연결된 제1 전극, 바이어스 노드와 연결된 제2 전극 및 상기 제2 필터링 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터, 상기 제1 출력 단자와 연결된 제1 전극, 바이어스 노드와 연결된 제2 전극 및 상기 제2 바이어스된 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터 및 상기 바이어스 노드와 연결된 제1 전극, 접지 전압과 연결된 제2 전극 및 바이어스 신호를 수신하는 게이트 전극을 포함하는 제5 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제1 필터 회로 및 상기 제2 필터 회로 각각은 로우 패스 필터를 포함한다.
이 실시예에 있어서, 상기 제1 필터 회로는, 상기 제1 바이어스된 신호가 수신되는 제1 노드와 제2 노드 사이에 연결된 제1 필터 저항 및 상기 제2 노드와 접지 전압 사이에 연결된 제1 필터 커패시터를 포함한다.
이 실시예에 있어서, 상기 제1 필터 회로 및 상기 제2 필터 각각은 저항 선택 신호 및 커패시턴스 선택 신호에 응답해서 동작 특성을 변경한다.
이 실시예에 있어서, 상기 제1 필터 회로는, 서로 다른 저항값을 갖는 복수의 필터링 저항들, 서로 다른 커패시턴스를 갖는 복수의 커패시터들, 상기 저항 선택 신호에 응답해서 상기 복수의 필터링 저항들 중 어느 하나를 상기 제1 바이어스된 신호가 수신되는 제1 노드와 제2 노드 사이에 연결하는 제1 스위칭 회로 및 상기 커패시턴스 선택 신호에 응답해서 상기 복수의 커패시터들 중 어느 하나를 상기 제2 노드와 접지 전압 사이에 연결하는 제2 스위칭 회로를 포함한다.
이 실시예에 있어서, 상기 제1 바이어스 제어 회로는 바이어스 제어 신호에 응답해서 상기 제1 전압 레벨을 선택하고, 그리고 상기 제2 바이어스 제어 회로는 상기 바이어스 제어 신호에 응답해서 상기 제2 전압 레벨을 선택한다.
이 실시예에 있어서, 상기 제1 전압 레벨 및 상기 제2 전압 레벨은 실질적으로 동일하다.
이 실시예에 있어서, 상기 제1 차동 신호 및 상기 제2 차동 신호에 근거해서 클럭 신호 및 데이터 신호를 복원하는 클럭 및 데이터 복원 회로를 더 포함한다.
본 발명의 다른 특징에 따른 수신기는 제1 수신 신호 및 제2 수신 신호를 제1 차동 신호 및 제2 차동 신호로 변환하는 수신 회로, 상기 제1 차동 신호 및 상기 제2 차동 신호에 근거해서 클럭 신호 및 데이터 신호를 복원하는 클럭 및 데이터 복원 회로 및 커플링 제어 신호에 응답해서 제1 신호 라인 및 제2 신호 라인을 통해 수신되는 제1 신호 및 제2 신호를 상기 수신 회로로 제공하거나 또는 상기 제1 신호 및 상기 제2 신호를 상기 제1 차동 신호 및 상기 제2 차동 신호로서 상기 클럭 및 데이터 복원 회로로 제공하는 커플링 선택 회로를 포함한다. 상기 수신 회로는, 상기 커플링 선택 회로를 통해 상기 제1 신호 라인과 연결되는 제1 커패시터, 상기 커플링 선택 회로를 통해 상기 제2 신호 라인과 연결되는 제2 커패시터, 상기 제1 커패시터를 통해 수신되는 제1 수신 신호의 공통 모드 전압을 제1 전압 레벨로 변경한 제1 바이어스된 신호를 출력하는 제1 바이어스 제어 회로, 상기 제2 커패시터를 통해 수신되는 제2 수신 신호의 공통 모드 전압을 제2 전압 레벨로 변경한 제2 바이어스된 신호를 출력하는 제2 바이어스 제어 회로 및 상기 제1 바이어스된 신호 및 상기 제2 바이어스된 신호를 수신하고, 상기 제2 바이어스된 신호를 이용해서 상기 제1 바이어스된 신호의 오프셋 전압을 보상하고, 상기 제1 바이어스된 신호를 이용해서 상기 제2 바이어스된 신호의 오프셋 전압을 보상해서 제1 차동 신호 및 제2 차동 신호를 출력하는 밸런스 보상 회로를 포함한다.
이 실시예에서, 상기 커플링 선택 회로는, 상기 커플링 제어 신호에 응답해서 상기 제1 신호 라인 및 상기 제2 신호 라인을 상기 제1 커패시터 및 상기 제2 커패시터에 각각 선택적으로 연결하는 제1 및 제2 스위칭 소자들 및 상기 커플링 제어 신호에 응답해서 상기 제1 신호 라인 및 상기 제2 신호 라인의 상기 제1 신호 및 상기 제2 신호를 제1 차동 신호 및 상기 제2 차동 신호로서 상기 클럭 및 데이터 복원 회로로 제공하도록 구성된 제3 및 제4 스위칭 소자들을 포함한다.
본 발명의 다른 특징에 따른 표시 장치는, 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널, 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버, 상기 복수의 데이터 라인들을 구동하는 소스 드라이버 및 외부로부터 제공되는 제어 신호 및 영상 입력 신호에 응답해서 상기 게이트 드라이버 및 상기 소스 드라이버를 제어하되, 상기 영상 입력 신호를 제1 및 제2 전송 신호들로 변환하고, 상기 제1 및 제2 전송 신호들 제1 및 제2 신호 라인들을 통해 상기 소스 드라이버로 전송하는 타이밍 컨트롤러를 포함한다. 상기 소스 드라이버는, 제1 신호 라인과 연결된 제1 커패시터, 제2 신호 라인과 연결된 제2 커패시터, 상기 제1 커패시터를 통해 수신되는 제1 수신 신호의 공통 모드 전압을 제1 전압 레벨로 변경한 제1 바이어스된 신호를 출력하는 제1 바이어스 제어 회로, 상기 제2 커패시터를 통해 수신되는 제2 수신 신호의 공통 모드 전압을 제2 전압 레벨로 변경한 제2 바이어스된 신호를 출력하는 제2 바이어스 제어 회로 및 상기 제1 바이어스된 신호 및 상기 제2 바이어스된 신호를 수신하고, 상기 제2 바이어스된 신호를 이용해서 상기 제1 바이어스된 신호의 오프셋 전압을 보상하고, 상기 제1 바이어스된 신호를 이용해서 상기 제2 바이어스된 신호의 오프셋 전압을 보상해서 제1 차동 신호 및 제2 차동 신호를 출력하는 밸런스 보상 회로를 포함한다.
이와 같은 구성을 갖는 본 발명의 수신 회로는 타이밍 컨트롤러로부터 전송되는 신호들의 공통 모드 전압 레벨과 소스 드라이버 내 신호 처리 회로의 공통 모드 전압 레벨이 다르더라도 안정적인 신호 수신이 가능하다.
또한 타이밍 컨트롤러로부터 전송되는 신호들의 공통 모드 전압 레벨에 따라서 수신 회로는 DC 커플링 모드 및 AC 커플링 모드 중 어느 하나로 동작할 수 있다.
도 1은 송신기와 수신기 사이의 연결을 예시적으로 보여주는 도면이다.
도 2는 송신기와 수신기 사이의 용량성 결합을 예시적으로 보여주는 도면이다.
도 3은 송신기와 수신기 사이의 용량성 연결시 수신 신호들의 변화를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 예시적인 실시예에 따른 수신기의 회로 구성을 보여주는 블록도이다.
도 5는 본 발명의 예시적인 실시예에 따른 밸런스 보상 회로의 구성을 보여주는 회로도이다.
도 6은 본 발명의 예시적인 실시예에 따른 밸런스 보상 회로의 동작을 설명하기 위한 회로도이다.
도 7은 본 발명의 예시적인 실시예에 따른 수신 회로에서 수신되는 신호들의 변화를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 예시적인 실시예에 따른 수신기의 회로 구성을 보여주는 블록도이다.
도 9는 본 발명의 예시적인 실시예에 따른 밸런스 보상 회로의 구성을 보여주는 회로도이다.
도 10은 본 발명의 예시적인 실시예에 따른 필터 회로의 구성을 보여주는 회로도이다.
도 11은 본 발명의 예시적인 실시예에 따른 표시 장치를 보여주는 도면이다.
도 12는 본 발명의 예시적인 실시예에 따른 소스 드라이버의 구성을 보여주는 블록도이다.
도 13은 타이밍 컨트롤러로부터 소스 드라이버로 전송되는 전송 신호의 일 예를 도시한 도면이다.
도 14는 타이밍 컨트롤러로부터 전송되는 전송 신호의 일 예를 도시한 도면이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 그러나, 본 발명은 다양한 형태들로 구체화될 수 있으며, 여기에 도시된 실시예들에만 한정되는 것으로 해석되어서는 안된다. 오히려, 이들 실시예들은 본 개시가 철저하고 완전하게 이루어 지도록 당업자에게 본 발명의 양상 및 특징을 충분히 전달할 수 있도록 예로서 제공된다.
구성 요소가 다른 구성 요소에 "연결된" 또는 "결합된" 것으로 언급될 때, 이는 다른 구성 요소에 직접적으로 연결되거나, 결합될 수 있거나, 또는 하나 이상의 개재된 구성 요소들이 존재할 수 있다. 본 명세서에서 "그리고/또는"은 관련되어 열거된 아이템들의 하나 이상의 임의의 그리고 모든 조합들을 포함한다.
비록 제1, 제2, 제3 등의 용어가 본 명세서에서 다양한 구성 요소들을 설명하기 위해 사용될 수 있지만, 이들 구성 요소들이 이러한 용어들에 의해 제한되지 않아야 한다. 이러한 용어들은 하나의 구성 요소를 다른 구성 요소와 구별하는 데에만 사용된다. 따라서, 이하에 설명되는 제1 구성 요소는 본 개시된 내용의 교시들을 벗어나지 않고 제2 구성 요소로 지칭될 수 있다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어들(기술 용어들 및 과학 용어들 포함)은 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어들과 같은 용어들은 관련 기술 및/또는 본 명세서와 관련하여 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 이상적이거나 지나치게 형식적인 의미로 해석되지 않아야 한다.
도 1은 송신기와 수신기 사이의 연결을 예시적으로 보여주는 도면이다.
도 1을 참조하면, 송신기(10)와 수신기(20)는 신호 경로(15)를 통해 전기적으로 연결된다. 송신기(10)와 수신기(20) 사이의 인터페이스 방식은 USI(Universal Serial Interface), MIPI(mobile industry processor interface), MDDI(mobile display digital interface), I2C(inter-Integrated Circuit) 인터페이스 등의 고속 직렬 인터페이스(high speed serial interface) 방식 중 하나일 수 있다.
예시적인 실시예에서, 신호 경로(15)는 송신기(10)와 수신기(20) 사이의 차동 신호들을 전송하기 위한 직렬 인터페이스 경로이다. 송신기(10)는 공통 모드 전압(common mode voltage)(VICM)만큼 DC 바이어스된 한 쌍의 차동 신호들을 신호 경로(15)를 통해 수신기(20)로 전송한다. 공통 모드 전압(VICM)은 한 쌍의 차동 신호들의 평균 전압 레벨이다.
도 1에 도시된 예에서, 송신기(10)로부터 전송되는 신호들의 공통 모드 전압(VICM)이 0.6V이고, 수신기(20)의 공통 모드 전압(VICM)이 0.6V로 설정되어 있는 경우, 수신기(20)는 정상적으로 수신 신호를 감지 및 복원할 수 있다.
도 2는 송신기와 수신기 사이의 용량성 결합(capacitive coupling)을 예시적으로 보여주는 도면이다.
도 2에 도시된 예에서, 송신기(30)로부터 전송되는 신호들의 공통 모드 전압(VICM)이 1.0V이고, 수신기(40)의 공통 모드 전압(VICM)이 0.6V로 설정되어 있다. 만일 송신기(30)로부터 전송된 신호가 내부 회로(42)로 직접 수신되면, (수신 신호의 전압 레벨이 내부 회로(42)의 입력 신호 범위(range)보다 높아서) 내부 회로(42)는 손상될 수 있다.
수신기(40)는 신호 경로(35)의 제1 신호 라인(L1)과 내부 회로(42) 사이에 연결된 제1 커패시터(C1) 및 제2 신호 라인(L2)과 내부 회로(42) 사이에 연결된 제2 커패시터(C2)를 포함한다. 제1 커패시터(C1) 및 제2 커패시터(C2)는 송신기(30)로부터 전송되어서 수신기(40) 내 내부 회로(42)로 수신되는 신호들의 DC 바이어스 전압을 제거할 수 있다. 즉, 제1 커패시터(C1) 및 제2 커패시터(C2)를 통해 내부 회로(42)로 제공되는 제1 수신 신호(Rx_P) 및 제2 수신 신호(Rx_N)의 공통 모드 전압(VICM)은 접지 전압(GND) 레벨로 낮아진다. 그 후, 내부 회로(42)는 수신된 신호들의 공통 모드 전압(VICM)을 원하는 레벨(예를 들면, 0.6V)로 상승시켜서 원래의 신호로 복원할 수 있다.
이와 같이, 송신기(10)로부터 전송되는 신호들의 공통 모드 전압(VICM)과 수신기(40)의 공통 모드 전압(VICM)이 서로 다르더라도, 수신기(40)는 DC 바이어스 전압이 제거된 제1 수신 신호(Rx_P) 및 제2 수신 신호(Rx_N)로부터 원래의 신호로 복원할 수 있다
도 3은 송신기와 수신기 사이의 용량성 연결시 수신 신호들의 변화를 예시적으로 보여주는 도면이다.
도 2 및 도 3을 참조하면, 송신기(30)는 전송 신호(Tx_S)를 한 쌍의 차동 신호들로 변환해서 신호 경로(35)를 통해 수신기(40)로 전송한다. 전송 신호(Tx_S)의 주파수 및 전송 신호(Tx_S)의 패턴(예를 들면, 하이 레벨 신호의 수 및 로우 레벨 신호의 수)에 따라서 신호 경로(35)와 제1 커패시터(C1) 및 제2 커패시터(C2)의 특성 임피던스가 변화한다. 전송 신호(Tx_S)의 주파수가 고정된 경우, 전송 신호(Tx_S)의 패턴에 따라서 내부 회로(42)로 제공되는 제1 수신 신호(Rx_P) 및 제2 수신 신호(Rx_N)의 오프셋 전압(Vos)이 변화할 수 있다.
도 3에 도시된 예에서, 전송 신호(Tx_S)에 하이 레벨 신호(예를 들면, 논리 '1')가 다수 포함된 경우, 포지티브 신호인 제1 수신 신호(Rx_P)의 오프셋 전압(Vos) 레벨은 시간이 경과할수록 증가한다. 따라서 제1 수신 신호(Rx_P)의 공통 모드 전압(VICM)은 오프셋 전압(Vos)만큼 증가하게 된다(VICM=GND+Vos). 한편, 네가티브 신호인 제2 수신 신호(Rx_N)의 공통 모드 전압(VICM)은 오프셋 전압(Vos)만큼 감소하게 된다(VICM=GND-Vos).
이와 같이, 제1 수신 신호(Rx_P) 및 제2 수신 신호(Rx_N)의 공통 모드 전압(VICM)이 변화하는 경우, 제1 수신 신호(Rx_P) 및 제2 수신 신호(Rx_N)의 차에 근거해서 신호를 복원하는 내부 회로(42)는 오동작할 수 있다.
예를 들어, 수신기(40)가 표시 장치의 소스 드라이버에 구비되는 경우, 전송 신호(Tx_S)는 영상 신호일 수 있다. 표시될 영상 신호가 화이트인 경우, 전송 신호(Tx_S)는 다수의 하이 레벨 신호(즉, 논리'1')를 포함할 수 있다. 또한 표시될 영상 신호가 블랙인 경우, 전송 신호(Tx_S)는 다수의 로우 레벨 신호(즉, 논리'0')를 포함할 수 있다. 이러한 특정 레벨의 영상 신호를 연속해서 수신하는 수신기(40)는 안정적으로 원래의 신호로 복원하는 것이 불가능할 수 있다.
도 4는 본 발명의 예시적인 실시예에 따른 수신기의 회로 구성을 보여주는 블록도이다.
도 4를 참조하면, 수신기(200)는 신호 경로(105)를 통해 송신기(100)와 연결된다. 신호 경로(105)는 제1 신호 라인(L1) 및 제2 신호 라인(L2)을 포함한다.
수신기(200)는 제1 커패시터(C1), 제2 커패시터(C2), 제1 바이어스 제어 회로(210), 제2 바이어스 제어 회로(220), 밸런스 보상 회로(230) 그리고 클럭 및 데이터 복원 회로(240)를 포함한다.
제1 커패시터(C1)의 일단은 신호 경로(105)의 제1 신호 라인(L1)과 연결된다. 제2 커패시터(C2)의 일단은 신호 경로(105)의 제2 신호 라인(L2)과 연결된다. 제1 커패시터(C1) 및 제2 커패시터(C2)와 같은 용량성 결합 회로들은 수신기(200)로부터 외부 회로 즉, 송신기(10)를 분리하며, 수신기(200)가 송신기(100)로부터의 DC 바이어스 전압의 영향을 받지 않도록 한다. 제1 커패시터(C1) 및 제2 커패시터(C2)는 하이 패스 필터로서 동작하며 송신기(100)로부터 수신된 신호들에 포함된 저주파 성분(low frequency components)을 제거한다.
제1 바이어스 제어 회로(210)는 제1 커패시터(C1)를 통해 수신되는 제1 수신 신호(Rx_P)의 전압 레벨을 소정의 DC 바이어스 전압만큼 증가시킨 제1 바이어스된 신호(SB_P)를 출력한다. 제2 바이어스 제어 회로(220)는 제2 커패시터(C2)를 통해 수신되는 제2 수신 신호(Rx_N)의 전압 레벨을 소정의 DC 바이어스 전압만큼 증가시킨 제2 바이어스된 신호(SB_N)를 출력한다.
예시적인 실시예에서, 제1 바이어스 제어 회로(210) 및 제2 바이어스 제어 회로(220) 각각에 설정된 DC 바이어스 전압은 클럭 및 데이터 복원 회로(240)에 설정된 공통 모드 전압(VICM)에 따라 결정될 수 있다. 예를 들어, 클럭 및 데이터 복원 회로(240)에 설정된 공통 모드 전압(VICM)이 0.6V인 경우, 제1 바이어스 제어 회로(210)는 제1 수신 신호(Rx_P)의 전압 레벨을 0.6V 증가시키고, 2 바이어스 제어 회로(220)는 제2 수신 신호(Rx_N)의 전압 레벨을 0.6V 증가시킬 수 있다.
예시적인 실시예에서 제1 바이어스 제어 회로(210) 및 제2 바이어스 제어 회로(220) 각각에 설정된 DC 바이어스 전압은 고정된 동일한 전압 레벨일 수 있다. 다른 실시예에서, 제1 바이어스 제어 회로(210) 및 제2 바이어스 제어 회로(220) 각각에 설정된 DC 바이어스 전압은 외부로부터 제공되는 제어 신호에 따라서 가변되는 전압 레벨일 수 있다.
밸런스 보상 회로(230)는 제1 바이어스된 신호(SB_P) 및 제2 바이어스된 신호(SB_N)를 수신하고, 제1 차동 신호(SV_P) 및 제2 차동 신호(SV_N)를 출력한다. 밸런스 보상 회로(230)는 제2 바이어스된 신호(SB_N)를 이용해서 제1 바이어스된 신호(SB_P)의 오프셋 전압을 보상하고, 제1 바이어스된 신호(SB_P)를 이용해서 제2 바이어스된 신호(SB_N)의 오프셋 전압을 보상해서 제1 차동 신호(SV_P) 및 제2 차동 신호(SV_N)를 출력한다.
클럭 및 데이터 복원 회로(240)는 제1 차동 신호(SV_P) 및 제2 차동 신호(SV_N)에 근거해서 클럭 신호(CLK) 및 데이터 신호(DATA)를 복원한다.
도 5는 본 발명의 예시적인 실시예에 따른 밸런스 보상 회로의 구성을 보여주는 회로도이다.
도 5를 참조하면, 밸런스 보상 회로(230)는 제1 필터 회로(231), 제2 필터 회로(232) 및 증폭기(233)를 포함한다.
제1 필터 회로(231)는 제1 바이어스된 신호(SB_P)의 고주파 성분(high frequency component)을 제거한 제1 필터링 신호(SF_P)를 출력한다. 제1 필터 회로(231)는 로우 패스 필터로서 동작한다. 제1 필터 회로(231)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결된 제1 필터 저항(R11) 및 제2 노드(N2)와 접지 전압 사이에 연결된 제1 필터 커패시터(C11)를 포함한다.
제2 필터 회로(232)는 제2 바이어스된 신호(SB_N)의 고주파 성분을 제거한 제2 필터링 신호(SF_N)를 출력한다. 제2 필터 회로(232)는 로우 패스 필터로서 동작한다. 제2 필터 회로(232)는 제3 노드(N3)와 제4 노드(N4) 사이에 연결된 제2 필터 저항(R21) 및 제4 노드(N4)와 접지 전압 사이에 연결된 제2 필터 커패시터(C21)를 포함한다.
증폭기(233)는 제1 바이어스된 신호(SB_P) 및 제2 필터링 신호(SF_N)를 제1 입력 신호로 수신하고, 제2 바이어스된 신호(SB_N) 및 제1 필터링된 신호(SF_P)를 제2 입력 신호로 수신하고, 제1 차동 신호(SV_P) 및 제2 차동 신호(SV_N)를 출력한다. 증폭기(233)는 제1 및 제2 저항들(R1, R2) 및 제1 및 제5 트랜지스터들(TR1-TR5)을 포함한다.
제1 저항(R1)은 전원 전압(VDD)과 제2 출력 단자(OUT2) 사이에 연결된다. 제2 저항(R2)은 전원 전압과 제1 출력 단자(OUT1) 사이에 연결된다. 제1 트랜지스터(TR1)는 제2 출력 단자(OUT2)와 연결된 제1 전극, 바이어스 노드(NB)와 연결된 제2 전극 및 제1 바이어스된 신호(SB_P)를 수신하는 게이트 전극을 포함한다. 제2 트랜지스터(TR2)는 제1 출력 단자(OUT1)와 연결된 제1 전극, 바이어스 노드(NB)와 연결된 제2 전극 및 제2 노드(N2)의 제1 필터링 신호(SF_P)를 수신하는 게이트 전극을 포함한다. 제3 트랜지스터(TR3)는 제2 출력 단자(OUT2)와 연결된 제1 전극, 바이어스 노드(NB)와 연결된 제2 전극 및 제4 노드(N4)의 제2 필터링 신호(SF_N)를 수신하는 게이트 전극을 포함한다. 제4 트랜지스터(TR4)는 제1 출력 단자(OUT1)와 연결된 제1 전극, 바이어스 노드(NB)와 연결된 제2 전극 및 제2 바이어스된 신호(SB_N)를 수신하는 게이트 전극을 포함한다. 제5 트랜지스터(TR5)는 바이어스 노드(NB)와 연결된 제1 전극, 접지 전압과 연결된 제2 전극 및 바이어스 신호(VB)를 수신하는 게이트 전극을 포함한다.
도 6은 본 발명의 예시적인 실시예에 따른 밸런스 보상 회로의 동작을 설명하기 위한 회로도이다. 도 7은 본 발명의 예시적인 실시예에 따른 밸런스 보상 회로의 입력 신호들을 예시적으로 보여주는 도면이다.
도 6 및 도 7을 참조하면, 도 4의 제1 바이어스 제어 회로(210)로부터 출력되는 제1 바이어스된 신호(SB_P)는 제1 수신 신호(Rx_P) + 공통 모드 전압(VICM) + 오프셋 전압(Vos)에 대응하는 전압 레벨을 갖는다. 제2 바이어스 제어 회로(220)로부터 출력되는 제2 바이어스된 신호(SB_N)는 제2 수신 신호(Rx_N)+ 공통 모드 전압(VICM) - 오프셋 전압(Vos)에 대응하는 전압 레벨을 갖는다.
앞서 설명한 바와 같이, 공통 모드 전압(VICM)은 제1 바이어스 제어 회로(210)에 의해서 DC 바이어스 전압만큼 증가된 전압이며, 오프셋 전압(Vos)은 신호 경로(35)와 제1 커패시터(C1)의 특성 임피던스 변화에 따른 공통 모드 전압(VICM)의 전압 레벨 편차를 나타낸다.
제1 필터 회로(231)는 제1 바이어스된 신호(SB_P) 즉, Rx_P + VICM + Vos에서 고주파 성분인 제1 수신 신호(Rx_P)를 제거한 VICM + Vos 에 대응하는 제1 필터링 신호(SF_P)를 출력한다.
제2 필터 회로(232)는 제2 바이어스된 신호(SB_N) 즉, Rx_N + VICM - Vos에서 고주파 성분인 제1 수신 신호(Rx_P)를 제거한 VICM - Vos 에 대응하는 제2 필터링 신호(SF_N)를 출력한다.
제2 출력 단자(OUT2)는 제1 트랜지스터(TR1)의 제1 전극 및 제3 트랜지스터(TR3)의 제1 전극에 공통으로 연결된다. 제1 출력 단자(OUT1)는 제4 트랜지스터(TR4)의 제1 전극 및 제2 트랜지스터(TR2)의 제1 전극에 공통으로 연결된다.
따라서, 증폭기(230)는 제1 바이어스된 신호(SB_P)인 Rx_P + VICM + Vos와 제2 필터링 신호(SF_N)인 VICM - Vos를 제1 입력 신호로 수신하고, 제2 바이어스된 신호(SB_N)인 Rx_N + VICM - Vos와 제1 필터링 신호(SF_P)인 VICM + Vos를 제2 입력 신호로 수신하게 된다.
제1 바이어스된 신호(SB_P)에 포함된 오프셋 전압(+Vos)과 제2 필터링 신호(SF_N)에 포함된 오프셋 전압(-Vos)은 상쇄되고, 제2 바이어스된 신호(SB_N)에 포함된 오프셋 전압(-Vos)과 제1 필터링 신호(SF_P)에 포함된 오프셋 전압(+Vos)은 상쇄될 수 있다.
그러므로 증폭기(233)는 제1 바이어스된 신호(SB_P)에 포함된 제1 수신 신호(Rx_P)와 제2 바이어스된 신호(SB_N)에 포함된 제2 수신 신호(Rx_N)의 차이에 대응하는 제1 차동 신호(SV_P) 및 제2 차동 신호(SV_N)을 출력할 수 있다. 증폭기(233)로부터 출력되는 제1 차동 신호(SV_P) 및 제2 차동 신호(SV_N)는 오프셋 전압(+Vos) 및 오프셋 전압(-Vos)을 포함하지 않는다.
따라서, 도 4에 도시된 클럭 및 데이터 복원 회로(240)는 제1 차동 신호(SV_P) 및 제2 차동 신호(SV_N)에 근거해서 클럭 신호(CLK) 및 데이터 신호(DATA)를 안정적으로 복원할 수 있다.
도 8은 본 발명의 예시적인 실시예에 따른 수신기의 회로 구성을 보여주는 블록도이다.
도 8을 참조하면, 수신기(300)는 수신 회로(305), 클럭 및 데이터 복원 회로(340) 그리고 커플링 선택 회로(350)를 포함한다. 수신 회로(305)는 제1 커패시터(C1), 제2 커패시터(C2), 제1 바이어스 제어 회로(310), 제2 바이어스 제어 회로(320) 및 밸런스 보상 회로(330)를 포함한다.
커플링 선택 회로(350)는 커플링 제어 신호(AC_CTRL)에 응답해서 신호 경로(105)의 제1 신호 라인(L1) 및 제2 신호 라인(L2)을 통해 수신되는 제1 신호(SP) 및 제2 신호(SN)를 수신 회로(305) 그리고 클럭 및 데이터 복원 회로(340) 중 어느 하나로 제공한다. 예를 들어, 커플링 제어 신호(AC_CTRL)가 제1 레벨(즉, 하이 레벨)이면, 커플링 선택 회로(350)는 제1 신호(SP) 및 제2 신호(SN)를 수신 회로(305)로 전달한다. 커플링 제어 신호(AC_CTRL)가 제2 레벨(즉, 로우 레벨)이면, 커플링 선택 회로(350)는 제1 신호(SP) 및 제2 신호(SN)를 제1 차동 신호(SV_P) 및 제2 차동 신호(SV_N)로서 클럭 및 데이터 복원 회로(340)로 전달한다.
커플링 선택 회로(350)는 스위치들(351-354) 및 인버터들(357, 358)을 포함한다. 스위치들(352, 353)은 커플링 제어 신호(AC_CTRL)에 응답해서 제1 신호 라인(L1) 및 제2 신호 라인(L2)을 수신 회로(305)에 전기적으로 연결하고, 스위치들(351, 354)은 인버터들(357, 358)로부터 출력되는 신호들에 응답해서 제1 신호 라인(L1) 및 제2 신호 라인(L2)을 클럭 및 데이터 복원 회로(340)에 전기적으로 연결한다. 인버터들(357, 358)로부터 출력되는 신호들은 커플링 제어 신호(AC_CTRL)와 상보적인 신호들이다.
예를 들어, 커플링 제어 신호(AC_CTRL)가 제1 레벨이면, 스위치들(352, 353)이 턴 온되어서 수신 회로(305) 내 제1 커패시터(C1) 및 제2 커패시터(C2)에 의해 AC 커플링 동작이 수행될 수 있다. 따라서 송신기(100)의 공통 모드 전압(VICM)과 클럭 및 데이터 복원 회로(340)에 설정된 공통 모드 전압(VICM)이 서로 다르더라도 수신 회로(305)에 의해서 공통 모드 전압(VICM)이 조절된 제1 차동 신호(SV_P) 및 제2 차동 신호(SV_N)가 클럭 및 데이터 복원 회로(340)로 제공될 수 있다.
예를 들어, 커플링 제어 신호(AC_CTRL)가 제2 레벨이면, 스위치들(351, 354)이 턴 온되어서 제1 신호(SP) 및 제2 신호(SN)가 제1 차동 신호(SV_P) 및 제2 차동 신호(SV_N)로서 그대로 전달되는 DC 커플링 동작이 수행될 수 있다. 송신기(100)의 공통 모드 전압(VICM)과 클럭 및 데이터 복원 회로(340)에 설정된 공통 모드 전압(VICM)이 동일한 경우 수신 회로(305)의 동작이 불필요하다.
수신 회로(305) 내 제1 바이어스 제어 회로(310)는 바이어스 제어 신호(VB_CTRL)에 응답해서 제1 커패시터(C1)를 통해 수신되는 제1 수신 신호(Rx_P)의 전압 레벨을 소정의 DC 바이어스 전압만큼 증가시킨 제1 바이어스된 신호(SB_P)를 출력한다.
제2 바이어스 제어 회로(320)는 제2 커패시터(C2)를 통해 수신되는 제2 수신 신호(Rx_N)의 전압 레벨을 소정의 DC 바이어스 전압만큼 증가시킨 제2 바이어스된 신호(SB_N)를 출력한다.
제1 바이어스 제어 회로(310) 및 제2 바이어스 제어 회로(320) 각각의 DC 바이어스 전압은 바이어스 제어 신호(VB_CTRL)에 근거해서 결정될 수 있다. 예를 들어, 클럭 및 데이터 복원 회로(340)에 설정된 공통 모드 전압(VICM)이 0.6V이면, 바이어스 제어 신호(VB_CTRL)는 DC 바이어스 전압을 0.6V로 설정하기 위한 신호일 수 있다.
밸런스 보상 회로(330)는 제1 바이어스된 신호(SB_P) 및 제2 바이어스된 신호(SB_N)를 수신하고, 저항 선택 신호(R_SEL) 및 커패시턴스 선택 신호(C_SEL)에 응답해서 제1 차동 신호(SV_P) 및 제2 차동 신호(SV_N)를 출력한다.
도 9는 본 발명의 예시적인 실시예에 따른 밸런스 보상 회로의 구성을 보여주는 회로도이다.
도 9를 참조하면, 밸런스 보상 회로(330)는 제1 필터 회로(331), 제2 필터 회로(332) 및 증폭기(333)를 포함한다.
제1 필터 회로(331)는 제1 바이어스된 신호(SB_P)의 고주파 성분을 제거한 제1 필터링 신호(SF_P)를 출력한다. 제1 필터 회로(331)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결된 제1 가변 저항(R31) 및 제2 노드(N2)와 접지 전압 사이에 연결된 제1 가변 커패시터(C31)를 포함한다. 제1 가변 커패시터(C31)는 버랙터(varactor)로 구현될 수 있다. 제1 가변 저항(R31)의 저항값은 저항 선택 신호(R_SEL)에 의해 결정될 수 있다. 제1 가변 커패시터(C31)의 커패시턴스는 커패시턴스 선택 신호(C_SEL)에 의해 결정될 수 있다.
제2 필터 회로(332)는 제2 바이어스된 신호(SB_N)의 고주파 성분을 제거한 제2 필터링 신호(SF_N)를 출력한다. 제2 필터 회로(332)는 제3 노드(N3)와 제4 노드(N4) 사이에 연결된 제2 가변 저항(R41) 및 제4 노드(N4)와 접지 전압 사이에 연결된 제2 가변 커패시터(C41)를 포함한다. 제2 가변 커패시터(C41)는 버랙터로 구현될 수 있다. 제2 가변 저항(R41)의 저항값은 저항 선택 신호(R_SEL)에 의해 결정될 수 있다. 제2 가변 커패시터(C41)의 커패시턴스는 커패시턴스 선택 신호(C_SEL)에 의해 결정될 수 있다.
증폭기(333)는 제1 바이어스된 신호(SB_P) 및 제2 필터링 신호(SF_N)를 제1 입력 신호로 수신하고, 제2 바이어스된 신호(SB_N) 및 제1 필터링된 신호(SF_P)를 제2 입력 신호로 수신하고, 제1 차동 신호(SV_P) 및 제2 차동 신호(SV_N)를 출력한다. 증폭기(333)는 제1 및 제2 저항들(R1, R2) 및 제1 및 제5 트랜지스터들(TR1-TR5)을 포함한다.
도 10은 본 발명의 예시적인 실시예에 따른 제1 필터 회로의 구성을 보여주는 회로도이다.
도 10을 참조하면, 제1 필터 회로(331)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결된 가변 저항 회로(VR) 및 제2 노드(N2)와 접지 전압 사이에 연결된 가변 커패시터 회로(VC)를 포함한다. 도 10은 제1 필터 회로(331)만을 도시하나, 도 9에 도시된 제2 필터 회로(332)도 제1 필터 회로(331)와 유사하게 구성될 수 있다.
가변 저항 회로(VR)는 스위치들(SW11-SW13) 및 저항들(R31a-R31c)을 포함한다. 가변 커패시터 회로(VC)는 스위치들(SW21-SW23) 및 커패시터들(C31a-c31c)을 포함한다. 도 10에 도시된 예에서, 가변 저항 회로(VR)는 3개의 저항들을 포함하고, 가변 커패시터 회로(VC)는 3개의 커패시터들을 포함하나, 저항들 및 커패시터들의 수는 변경될 수 있다.
스위치들(SW11-SW13)은 저항 선택 신호(R_SEL)에 응답해서 저항들(R31a-R31c)의 일단을 제1 노드(N1)와 연결한다. 저항 선택 신호(R_SEL)에 응답해서 스위치들(SW11-SW13) 중 적어도 하나가 턴 온 된다. 저항들(R31a-R31c)은 서로 다른 저항값을 갖거나 동일한 저항값을 가질 수 있다. 가변 저항 회로(VR)의 저항값은 제1 노드(N1)와 제2 노드(N2) 사이에 연결된 저항의 저항들의 수 및 그들의 저항값에 따라서 결정될 수 있다.
스위치들(SW21-SW23)은 커패시턴스 선택 신호(C_SEL)에 응답해서 커패시터들(C31a-C31c)의 일단을 제2 노드(N2)에 연결한다. 커패시턴스 선택 신호(C_SEL)에 응답해서 스위치들(SW21-SW23) 중 적어도 하나가 턴 온 된다. 커패시터들(C31a-C31c)은 서로 다른 커패시턴스를 갖거나 동일한 커패시턴스를 가질 수 있다. 가변 커패시터 회로(VC)의 커패시턴스는 제2 노드(N2)와 접지 전압 사이에 연결된 커패시터들의 수 및 그들의 커패시턴스에 따라서 결정될 수 있다. 가변 저항 회로(VR)의 저항값 및 가변 커패시터 회로(VC)의 커패시턴스는 제1 바이어스된 신호(SB_P)의 고주파 성분을 제거하는데 적합한 값으로 설정된다.
도 11은 본 발명의 예시적인 실시예에 따른 표시 장치를 보여주는 도면이다.
도 11을 참조하면, 표시 장치(1000)는 표시 패널(1100), 타이밍 컨트롤러(1200), 게이트 드라이버(1300), 소스 드라이버(1400)를 포함한다.
표시 패널(1100)은 제1 방향(DR1)으로 신장된 복수의 게이트 라인들(GL1~GLn)과 제2 방향(DR2)으로 신장된 복수의 데이터 라인들(DL1~DLm) 그리고 복수의 게이트 라인들(GL1~GLn)과 복수의 데이터 라인들(DL1~DLm)이 교차하는 교차 영역에 배열된 복수의 픽셀들(PX)을 포함한다. 복수의 데이터 라인들(DL1~DLm)과 복수의 게이트 라인들(GL1~GLn)은 서로 절연되어 있다.
타이밍 컨트롤러(1200)는 외부로부터 영상 신호(RGB) 및 제어 신호들(CTRL)을 수신한다. 제어 신호들(CTRL)은 예를 들면, 수직 동기 신호, 수평 동기 신호, 메인 클럭 신호 및 데이터 인에이블 신호 등을 포함한다. 타이밍 컨트롤러(1200)는 제어 신호들(CTRL)에 기초하여 소스 드라이버(1400) 및 게이트 드라이버(1300)를 제어할 수 있다.
타이밍 컨트롤러(1200)는 전송 신호(Tx_S)를 소스 드라이버(1400)로 제공한다. 타이밍 컨트롤러(1200)는 영상 신호(RGB)를 표시 패널(1100)의 동작 조건에 맞게 처리한 영상 데이터 신호 및 클럭 신호를 생성할 수 있다. 생성된 영상 데이터 신호 및 클럭 신호는 전송 신호(Tx_S)로서 소스 드라이버(1400)로 제공될 수 있다. 타이밍 컨트롤러(1200)는 게이트 제어 신호(CONT)를 게이트 드라이버(1300)로 제공된다. 게이트 제어 신호(CONT)는 수직 동기 시작 신호, 출력 인에이블 신호, 게이트 클럭 신호를 포함할 수 있다.
게이트 드라이버(1300)는 타이밍 컨트롤러(1200)로부터의 게이트 제어 신호(CONT)에 응답해서 게이트 라인들(GL1~GLn)을 구동한다. 게이트 드라이버(1300)는 게이트 구동 IC(Integrated circuit)를 포함할 수 있다. 다른 실시예에서, 게이트 드라이버(1300)는 산화물 반도체, 비정질 반도체, 결정질 반도체, 다결정 반도체 등을 이용한 회로로 구현되어 표시 패널(1100)의 소정 영역에 형성될 수 있다. 이 경우, 게이트 드라이버(1300)는 박막 공정을 통해 픽셀들(PX)과 동시에 형성될 수 있다.
소스 드라이버(1400)는 신호 경로(1205)를 통해 타이밍 컨트롤러(1200)로부터 전송 신호(Tx_S)를 수신하고, 데이터 라인들(DL1~DLm)을 구동한다. 소스 드라이버(1400)는 도 4에 도시된 수신기(200)를 포함한다. 다른 실시예에서, 소스 드라이버(1400)는 도 8에 도시된 수신기(300)를 포함할 수 있다.
도 12는 본 발명의 예시적인 실시예에 따른 소스 드라이버의 구성을 보여주는 블록도이다.
도 12를 참조하면, 소스 드라이버(1400)는 수신기(1410) 및 데이터 출력 회로(1420)를 포함한다. 수신기(1410)는 신호 경로(1205)의 제1 신호 라인(L1) 및 제2 신호 라인(L2)을 통해 전송 신호(Tx_S)를 수신하고, 데이터 신호(DATA) 및 클럭 신호(CLK)를 복원한다. 수신기(1410)는 도 4에 도시된 수신기(200)와 동일한 회로 구성을 갖는다. 다른 실시예에서, 수신기(1410)는 도 8에 도시된 수신기(300)와 동일한 회로 구성을 가질 수 있다.
데이터 출력 회로(1420)는 데이터 신호(DATA) 및 클럭 신호(CLK)에 근거해서 데이터 구동 신호들(D1-Dm)을 출력한다. 데이터 구동 신호들(D1-Dm)은 도 11에 도시된 복수의 데이터 라인들(DL1-DLm)로 각각 제공된다.
도 13은 타이밍 컨트롤러로부터 소스 드라이버로 전송되는 한 프레임의 전송 신호의 일 예를 도시한 도면이다.
도 13을 참조하면, 소스 드라이버(1400)는 타이밍 컨트롤러(1200)로부터 전송 신호(Tx_S)뿐만 아니라 상태 정보 신호(SFC)를 더 수신할 수 있다. 소스 드라이버(1400)는 상태 정보 신호(SFC)가 하이 레벨인 액티브 구간동안 전송 신호(Tx_S)에 근거해서 데이터 신호(DATA)를 복원하고, 상태 정보 신호(SFC)가 로우 레벨인 수직 블랭크 구간동안 전송 신호(Tx_S)에 근거해서 클럭 신호(CLK)를 복원할 수 있다.
앞서 도 8에서 설명된 커플링 제어 신호(AC_CTRL), 바이어스 제어 신호(VB_CTRL), 저항 선택 신호(R_SEL) 및 커패시턴스 선택 신호(C_SEL)는 한 프레임의 전송 신호(Tx_S) 중 구성(Configuration) 정보에 포함될 수 있다. 다른 실시예에서, 커플링 제어 신호(AC_CTRL), 바이어스 제어 신호(VB_CTRL), 저항 선택 신호(R_SEL) 및 커패시턴스 선택 신호(C_SEL)는 소스 드라이버(1400)의 외부로부터 소스 드라이버(1400)로 직접 제공될 수 있다.
도 14는 타이밍 컨트롤러로부터 전송되는 전송 신호의 일 예를 도시한 도면이다.
도 14를 참조하면, 전송 신호(Tx_S)에 포함된 영상 데이터 신호가 블랙(black) 영상에 대응하는 경우, 1픽셀 데이터(1T)에는 논리 '0'이 다수 포함된다. 한편, 전송 신호(Tx_S)에 포함된 영상 데이터 신호가 화이트(white) 영상에 대응하는 경우, 1픽셀 데이터(1T)에는 논리 '1'이 다수 포함된다. 이와 같이, 1픽셀 데이터(1T)에 논리 '0' 또는 논리 '1'이 대다수인 경우, 제1 커패시터(C1) 및 제2 커패시터(C2)에 의해 신호 경로(1205) 상의 특성 임피던스가 변화하므로, 공통 모드 전압(VICM)이 오프셋 전압(Vos)만큼 상승/하강하게 된다.
본 발명의 수신기(1410)는 오프셋 전압(Vos)을 보상한 제1 차동 신호(SV_P) 및 제2 차동 신호(SV_N)에 근거해서 데이터 신호(DATA) 및 클럭 신호(CLK)를 보상할 수 있다. 따라서, 타이밍 컨트롤러(1200)와 소스 드라이버(1400)의 공통 모드 전압(VICM)이 서로 다르게 설정되어 있더라도 소스 드라이버(1400)는 타이밍 컨트롤러(1200)부터 수신된 전송 신호(Tx_S)로부터 데이터 신호(DATA) 및 클럭 신호(CLK)를 안정적으로 복원할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 30, 100: 송신기
20, 40, 200, 300: 수신기
210, 310: 제1 바이어스 회로
220, 320: 제2 바이어스 회로
230, 330: 밸런스 보상 회로
240, 340: 클럭 및 데이터 복원 회로

Claims (20)

  1. 제1 신호 라인과 연결된 제1 커패시터;
    제2 신호 라인과 연결된 제2 커패시터;
    상기 제1 커패시터를 통해 수신되는 제1 수신 신호의 공통 모드 전압을 제1 전압 레벨로 변경한 제1 바이어스된 신호를 출력하는 제1 바이어스 제어 회로;
    상기 제2 커패시터를 통해 수신되는 제2 수신 신호의 공통 모드 전압을 제2 전압 레벨로 변경한 제2 바이어스된 신호를 출력하는 제2 바이어스 제어 회로; 및
    상기 제1 바이어스된 신호 및 상기 제2 바이어스된 신호를 수신하고, 상기 제2 바이어스된 신호를 이용해서 상기 제1 바이어스된 신호의 오프셋 전압을 보상하고, 상기 제1 바이어스된 신호를 이용해서 상기 제2 바이어스된 신호의 오프셋 전압을 보상해서 제1 차동 신호 및 제2 차동 신호를 출력하는 밸런스 보상 회로를 포함하되,
    상기 밸런스 보상 회로는,
    상기 제1 바이어스된 신호의 고주파 성분을 제거한 제1 필터링 신호를 출력하는 제1 필터 회로;
    상기 제2 바이어스된 신호의 고주파 성분을 제거한 제2 필터링 신호를 출력하는 제2 필터 회로; 및
    상기 제1 바이어스된 신호 및 상기 제2 필터링 신호를 제1 입력 신호로 수신하고, 상기 제2 바이어스된 신호 및 상기 제1 필터링된 신호를 제2 입력 신호로 수신하고, 상기 제1 차동 신호 및 상기 제2 차동 신호를 출력하는 증폭기를 포함하는 것을 특징으로 하는 수신 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 증폭기는,
    전원 전압과 제2 출력 단자 사이에 연결된 제1 저항;
    상기 전원 전압과 제1 출력 단자 사이에 연결된 제2 저항;
    상기 제2 출력 단자와 연결된 제1 전극, 바이어스 노드와 연결된 제2 전극 및 상기 제1 바이어스된 신호를 수신하는 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제1 출력 단자와 연결된 제1 전극, 바이어스 노드와 연결된 제2 전극 및 상기 제1 필터링 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제2 출력 단자와 연결된 제1 전극, 바이어스 노드와 연결된 제2 전극 및 상기 제2 필터링 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터;
    상기 제1 출력 단자와 연결된 제1 전극, 바이어스 노드와 연결된 제2 전극 및 상기 제2 바이어스된 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터; 및
    상기 바이어스 노드와 연결된 제1 전극, 접지 전압과 연결된 제2 전극 및 바이어스 신호를 수신하는 게이트 전극을 포함하는 제5 트랜지스터를 포함하는 것을 특징으로 하는 수신 회로.
  4. 제 1 항에 있어서,
    상기 제1 필터 회로 및 상기 제2 필터 회로 각각은 로우 패스 필터를 포함하는 것을 특징으로 하는 수신 회로.
  5. 제 1 항에 있어서,
    상기 제1 필터 회로는,
    상기 제1 바이어스된 신호가 수신되는 제1 노드와 제2 노드 사이에 연결된 제1 필터 저항; 및
    상기 제2 노드와 접지 전압 사이에 연결된 제1 필터 커패시터를 포함하는 것을 특징으로 하는 수신 회로.
  6. 제 1 항에 있어서,
    상기 제1 필터 회로 및 상기 제2 필터 각각은 저항 선택 신호 및 커패시턴스 선택 신호에 응답해서 동작 특성을 변경하는 것을 특징으로 하는 수신 회로.
  7. 제 6 항에 있어서,
    상기 제1 필터 회로는,
    서로 다른 저항값을 갖는 복수의 필터링 저항들;
    서로 다른 커패시턴스를 갖는 복수의 커패시터들;
    상기 저항 선택 신호에 응답해서 상기 복수의 필터링 저항들 중 어느 하나를 상기 제1 바이어스된 신호가 수신되는 제1 노드와 제2 노드 사이에 연결하는 제1 스위칭 회로; 및
    상기 커패시턴스 선택 신호에 응답해서 상기 복수의 커패시터들 중 어느 하나를 상기 제2 노드와 접지 전압 사이에 연결하는 제2 스위칭 회로를 포함하는 것을 특징으로 하는 수신 회로.
  8. 제 1 항에 있어서,
    상기 제1 바이어스 제어 회로는 바이어스 제어 신호에 응답해서 상기 제1 전압 레벨을 선택하고, 그리고
    상기 제2 바이어스 제어 회로는 상기 바이어스 제어 신호에 응답해서 상기 제2 전압 레벨을 선택하는 것을 특징으로 하는 수신 회로.
  9. 제 1 항에 있어서,
    상기 제1 전압 레벨 및 상기 제2 전압 레벨은 실질적으로 동일한 것을 특징으로 하는 수신 회로.
  10. 제 1 항에 있어서,
    상기 제1 차동 신호 및 상기 제2 차동 신호에 근거해서 클럭 신호 및 데이터 신호를 복원하는 클럭 및 데이터 복원 회로를 더 포함하는 것을 특징으로 하는 수신 회로.
  11. 제1 수신 신호 및 제2 수신 신호를 제1 차동 신호 및 제2 차동 신호로 변환하는 수신 회로;
    상기 제1 차동 신호 및 상기 제2 차동 신호에 근거해서 클럭 신호 및 데이터 신호를 복원하는 클럭 및 데이터 복원 회로; 및
    커플링 제어 신호에 응답해서 제1 신호 라인 및 제2 신호 라인을 통해 수신되는 제1 신호 및 제2 신호를 상기 수신 회로로 제공하거나 또는 상기 제1 신호 및 상기 제2 신호를 상기 제1 차동 신호 및 상기 제2 차동 신호로서 상기 클럭 및 데이터 복원 회로로 제공하는 커플링 선택 회로를 포함하되;
    상기 수신 회로는,
    상기 커플링 선택 회로를 통해 상기 제1 신호 라인과 연결되는 제1 커패시터;
    상기 커플링 선택 회로를 통해 상기 제2 신호 라인과 연결되는 제2 커패시터;
    상기 제1 커패시터를 통해 수신되는 제1 수신 신호의 공통 모드 전압을 제1 전압 레벨로 변경한 제1 바이어스된 신호를 출력하는 제1 바이어스 제어 회로;
    상기 제2 커패시터를 통해 수신되는 제2 수신 신호의 공통 모드 전압을 제2 전압 레벨로 변경한 제2 바이어스된 신호를 출력하는 제2 바이어스 제어 회로; 및
    상기 제1 바이어스된 신호 및 상기 제2 바이어스된 신호를 수신하고, 상기 제2 바이어스된 신호를 이용해서 상기 제1 바이어스된 신호의 오프셋 전압을 보상하고, 상기 제1 바이어스된 신호를 이용해서 상기 제2 바이어스된 신호의 오프셋 전압을 보상해서 제1 차동 신호 및 제2 차동 신호를 출력하는 밸런스 보상 회로를 포함하는 것을 특징으로 하는 수신기.
  12. 제 11 항에 있어서,
    상기 커플링 선택 회로는,
    상기 커플링 제어 신호에 응답해서 상기 제1 신호 라인 및 상기 제2 신호 라인을 상기 제1 커패시터 및 상기 제2 커패시터에 각각 선택적으로 연결하는 제1 및 제2 스위칭 소자들; 및
    상기 커플링 제어 신호에 응답해서 상기 제1 신호 라인 및 상기 제2 신호 라인의 상기 제1 신호 및 상기 제2 신호를 제1 차동 신호 및 상기 제2 차동 신호로서 상기 클럭 및 데이터 복원 회로로 제공하도록 구성된 제3 및 제4 스위칭 소자들을 포함하는 것을 특징으로 하는 수신기.
  13. 제 11 항에 있어서,
    상기 밸런스 보상 회로는,
    상기 제1 바이어스된 신호의 고주파 성분을 제거한 제1 필터링 신호를 출력하는 제1 필터 회로;
    상기 제2 바이어스된 신호의 고주파 성분을 제거한 제2 필터링 신호를 출력하는 제2 필터 회로;
    상기 제1 바이어스된 신호 및 상기 제2 필터링 신호를 제1 입력 신호로 수신하고, 상기 제2 바이어스된 신호 및 상기 제1 필터링된 신호를 제2 입력 신호로 수신하고, 상기 제1 차동 신호 및 상기 제2 차동 신호를 출력하는 증폭기를 포함하는 것을 특징으로 하는 수신기.
  14. 제 13 항에 있어서,
    상기 증폭기는,
    전원 전압과 제2 출력 단자 사이에 연결된 제1 저항;
    상기 전원 전압과 제1 출력 단자 사이에 연결된 제2 저항;
    상기 제2 출력 단자와 연결된 제1 전극, 바이어스 노드와 연결된 제2 전극 및 상기 제1 바이어스된 신호를 수신하는 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제1 출력 단자와 연결된 제1 전극, 바이어스 노드와 연결된 제2 전극 및 상기 제1 필터링 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제2 출력 단자와 연결된 제1 전극, 바이어스 노드와 연결된 제2 전극 및 상기 제2 필터링 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터;
    상기 제1 출력 단자와 연결된 제1 전극, 바이어스 노드와 연결된 제2 전극 및 상기 제2 바이어스된 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터; 및
    상기 바이어스 노드와 연결된 제1 전극, 접지 전압과 연결된 제2 전극 및 바이어스 신호를 수신하는 게이트 전극을 포함하는 제5 트랜지스터를 포함하는 것을 특징으로 하는 수신기.
  15. 제 13 항에 있어서,
    상기 제1 필터 회로는,
    상기 제1 바이어스된 신호가 수신되는 제1 노드와 제2 노드 사이에 연결된 제1 필터 저항; 및
    상기 제2 노드와 접지 전압 사이에 연결된 제1 필터 커패시터를 포함하는 것을 특징으로 하는 수신기.
  16. 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널;
    상기 복수의 게이트 라인들을 구동하는 게이트 드라이버;
    상기 복수의 데이터 라인들을 구동하는 소스 드라이버; 및
    외부로부터 제공되는 제어 신호 및 영상 입력 신호에 응답해서 상기 게이트 드라이버 및 상기 소스 드라이버를 제어하되, 상기 영상 입력 신호를 제1 및 제2 전송 신호들로 변환하고, 상기 제1 및 제2 전송 신호들 제1 및 제2 신호 라인들을 통해 상기 소스 드라이버로 전송하는 타이밍 컨트롤러를 포함하되;
    상기 소스 드라이버는,
    제1 신호 라인과 연결된 제1 커패시터;
    제2 신호 라인과 연결된 제2 커패시터;
    상기 제1 커패시터를 통해 수신되는 제1 수신 신호의 공통 모드 전압을 제1 전압 레벨로 변경한 제1 바이어스된 신호를 출력하는 제1 바이어스 제어 회로;
    상기 제2 커패시터를 통해 수신되는 제2 수신 신호의 공통 모드 전압을 제2 전압 레벨로 변경한 제2 바이어스된 신호를 출력하는 제2 바이어스 제어 회로; 및
    상기 제1 바이어스된 신호 및 상기 제2 바이어스된 신호를 수신하고, 상기 제2 바이어스된 신호를 이용해서 상기 제1 바이어스된 신호의 오프셋 전압을 보상하고, 상기 제1 바이어스된 신호를 이용해서 상기 제2 바이어스된 신호의 오프셋 전압을 보상해서 제1 차동 신호 및 제2 차동 신호를 출력하는 밸런스 보상 회로를 포함하되,
    상기 밸런스 보상 회로는,
    상기 제1 바이어스된 신호의 고주파 성분을 제거한 제1 필터링 신호를 출력하는 제1 필터 회로;
    상기 제2 바이어스된 신호의 고주파 성분을 제거한 제2 필터링 신호를 출력하는 제2 필터 회로; 및
    상기 제1 바이어스된 신호 및 상기 제2 필터링 신호를 제1 입력 신호로 수신하고, 상기 제2 바이어스된 신호 및 상기 제1 필터링된 신호를 제2 입력 신호로 수신하고, 상기 제1 차동 신호 및 상기 제2 차동 신호를 출력하는 증폭기를 포함하는 것을 특징으로 하는 표시 장치.
  17. 삭제
  18. 제 16 항에 있어서,
    상기 증폭기는,
    전원 전압과 제2 출력 단자 사이에 연결된 제1 저항;
    상기 전원 전압과 제1 출력 단자 사이에 연결된 제2 저항;
    상기 제2 출력 단자와 연결된 제1 전극, 바이어스 노드와 연결된 제2 전극 및 상기 제1 바이어스된 신호를 수신하는 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제1 출력 단자와 연결된 제1 전극, 바이어스 노드와 연결된 제2 전극 및 상기 제1 필터링 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제2 출력 단자와 연결된 제1 전극, 바이어스 노드와 연결된 제2 전극 및 상기 제2 필터링 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터;
    상기 제1 출력 단자와 연결된 제1 전극, 바이어스 노드와 연결된 제2 전극 및 상기 제2 바이어스된 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터; 및
    상기 바이어스 노드와 연결된 제1 전극, 접지 전압과 연결된 제2 전극 및 바이어스 신호를 수신하는 게이트 전극을 포함하는 제5 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  19. 제 16 항에 있어서,
    상기 소스 드라이버는,
    상기 제1 차동 신호 및 상기 제2 차동 신호에 근거해서 클럭 신호 및 데이터 신호를 복원하는 클럭 및 데이터 복원 회로를 더 포함하는 것을 특징으로 하는 표시 장치.
  20. 제 19 항에 있어서,
    상기 소스 드라이버는,
    상기 클럭 신호에 동기해서 상기 데이터 신호를 상기 복수의 데이터 라인들로 제공하는 것을 특징으로 하는 표시 장치.
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