JP2015211266A - 差動増幅回路及び表示駆動回路 - Google Patents

Abstract

【課題】一時的にスルーレートを向上することができる差動増幅回路において、スルーレートを向上させるタイミングを、入力される差動信号の遷移に応じて適切に制御する。【解決手段】差動入力信号が供給される差動対トランジスタと、差動対トランジスタに直列接続される電流源と、差動入力信号に基づいて出力端子を駆動する出力トランジスタとを備え、出力トランジスタが出力端子の電圧レベルを遷移させるタイミングに基づいて電流源の電流値を増加させる。出力トランジスタは出力端子を遷移させる期間にのみ、出力端子駆動するので、その期間の差動対トランジスタのバイアス電流を増やして、スルーレートを向上する。【選択図】図５

Description

本発明は、差動増幅回路及びそれを用いた表示駆動回路に関し、特に高精細の表示パネルに接続される表示駆動回路に好適に利用できるものである。

液晶表示（ＬＣＤ：Liquid Crystal Display）パネルなどの表示パネルは、複数の走査電極（ゲート電極とも呼ばれる）と複数の信号電極（ソース電極とも呼ばれる）を備え、その交点に画素容量（液晶容量）を持つ表示セルを備える。表示の解像度は画素の数であり、ライン数（ゲート電極数）と１ライン当たりの画素数（ソース電極数に対応）の積によって規定される。表示パネルに接続されてそのソース電極を駆動する表示駆動回路は、表示パネルの高解像度化、高精細化に伴い、ソース電極の負荷が増大し、合せてソース出力チャネル数が増加している。表示駆動回路が搭載される表示ドライバＩＣ（Integrated Circuit）は、表示パネルの１辺に沿って実装されるので、ライン数（ゲート電極数）の増加に伴って遠端の表示セルの画素容量までの配線長が長くなり配線抵抗と配線容量が大きくなる。このような背景により、表示駆動回路では、表示パネルの高解像度化、高精細化に伴って、ソース電極の負荷が増大している。

特許文献１には、このような液晶表示装置の液晶パネル駆動回路（ソースアンプ）に好適であり、スルーレートの高い差動増幅回路が開示されている。差動入力信号の反転動作に同期して差動入力信号の反転動作の遷移時間より短い時間だけ、差動対を構成するトランジスタに流れる電流を増加する。特許文献１に開示される差動増幅器は、差動信号が入力される差動対トランジスタと、差動対トランジスタに流れる電流を制御する定電流源とを備え、さらに定電流源と並列に接続され差動対トランジスタに流れる電流を増加させるスイッチを備える。スイッチがオンされている期間は、差動増幅器のスルーレートが向上する。スイッチは、表示タイミングを示すストローブ信号などの同期信号ＳＴＢから生成された制御信号ＳＲＮとＳＲＰによってオン／オフ制御される。スルーレートを向上させる時間の幅は、制御信号ＳＲＮとＳＲＰのパルス幅によって調整される。

特開２０１１−１２４７８２号公報

特許文献１について本発明者が検討した結果、以下のような新たな課題があることがわかった。

特許文献１に開示される差動増幅器が、スルーレートを向上させるためにタイミング制御信号を必要としている点である。液晶表示装置においては、表示タイミングを示すストローブ信号を利用することができるが、他の装置でそのような制御信号が存在する保証はない。また、差動対トランジスタに流れる電流を増加させるスイッチをオンする制御信号のパルス幅、即ちスルーレートを向上させる時間の幅は、制御信号生成回路の設計によって規定されるため、必ずしも実際に表示パネルが接続されたときの差動入力信号の遷移の大きさに応じた適切なパルス幅になるとは限らない。差動入力信号の遷移の大きさが、表示されるデータによって変化するため、また、接続される表示パネルも１品種とは限らないためである。そのため、差動対トランジスタに流れる電流を増加させるスイッチをオンする制御信号のパルス幅が、適切なパルス幅よりも短い場合には、スルーレートを十分に向上させることができず、長い場合には、必要以上に電力を消費することとなる。

本発明の目的は、一時的にスルーレートを向上することができる差動増幅回路において、スルーレートを向上させるタイミングを、出力信号の遷移に応じて適切に制御することである。

このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、下記の通りである。

すなわち、本発明の一実施の形態に係る差動増幅回路は、差動入力信号が供給される差動対トランジスタと、差動対トランジスタに直列接続されるバイアス電流源と、差動入力信号に基づいて出力端子を駆動する出力トランジスタとを備え、出力トランジスタが出力端子の電圧レベルを遷移させるタイミングに基づいてバイアス電流源の電流値を増加させる。出力トランジスタは出力端子を遷移させる期間にのみ、出力端子駆動するので、その期間の差動対トランジスタのバイアス電流を増やして、スルーレートを向上する。

前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、一時的にスルーレートを向上することができる差動増幅回路において、スルーレートを向上させるタイミングを、出力信号の遷移に応じて適切に制御することができる。

図１は、本発明に係る差動増幅回路がソースアンプとして搭載される表示駆動回路を含む電子機器の構成例を示すブロック図である。 図２は、表示駆動回路（表示ドライバＩＣ）の構成例を示すブロック図である。 図３は、ソースアンプの表示パネルによる負荷の等価回路を模式的に示す説明図である。 図４は、ソースアンプバイアス制御回路の構成例を示す回路図である。 図５は、本発明に係る差動増幅回路によるソースアンプの構成例を示す回路図である。 図６は、図５の差動増幅回路（ソースアンプ）の動作例を示す波形図である。 図７は、図５の差動増幅回路（ソースアンプ）の出力信号（Ｖｏｕｔ）を示す波形図である。 図８は、図５の差動増幅回路（ソースアンプ）によって駆動された表示パネルの遠端での信号（Ｖｏｕｔ＿Ｆａｒ）の波形図である。 図９は、本発明に係る差動増幅回路の第１の変形例を示す回路図である。 図１０は、本発明に係る差動増幅回路の第２の変形例を示す回路図である。 図１１は、実施形態２の差動増幅回路によるソースアンプの構成例を示す回路図である。 図１２は、図１１に示される差動増幅回路の動作例を示すタイミングチャートである。 図１３は、実施形態３の差動増幅回路によるソースアンプの構成例を示す回路図である。 図１４は、実施形態３の差動増幅回路における制御信号を内部生成する回路の回路図である。 図１５は、図１４に示される差動増幅回路の動作例を示すタイミングチャートである。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜自己制御によるスルーレート向上＞
本願において開示される代表的な実施の形態に係る差動増幅回路（４）は、差動入力信号が供給される差動対トランジスタ（ＭＰ２，ＭＰ３，ＭＮ２，ＭＮ３）と、前記差動対トランジスタに直列接続される電流源（ＭＰ１，ＭＰ２０，ＭＮ１，ＭＮ２０）と、前記差動入力信号に基づいて出力端子（Ｖｏｕｔ）を駆動する出力トランジスタ（ＭＰ１０，ＭＮ１０）とを備え、前記出力トランジスタが前記出力端子の電圧レベルを遷移させるタイミングに基づいて前記電流源の電流値の絶対値を増加させる。

これにより、一時的にスルーレートを向上することができる差動増幅回路において、スルーレートを向上させるタイミングを、出力電圧（Ｖｏｕｔ）の遷移に応じて適切に制御することができる。

〔２〕＜ＭＯＳトランジスタによる回路＞
項１において、前記出力トランジスタは第１ＭＯＳトランジスタ（ＭＰ１０，ＭＮ１０）であり、前記電流源は定電流源（ＭＰ１，ＭＮ１）と第２ＭＯＳトランジスタ（ＭＰ２０，ＭＮ２０）とを並列接続して構成され、前記第１ＭＯＳトランジスタのゲート端子に入力される信号（Ｖｐｏｎ，Ｖｎｏｎ）で前記第２ＭＯＳトランジスタのゲート端子を制御することにより、前記電流源の電流値の絶対値を増加させる。

これにより、出力トランジスタが負荷を充放電する充放電電流と同じタイミング且つ概ね比例する大きさで、差動対トランジスタのバイアス電流を増加させることができ、スルーレートを向上させるタイミングだけでなくその大きさを、出力電圧（Ｖｏｕｔ）の遷移に応じて適切に制御することができる。

〔３〕＜追加電流源の遮断スイッチ＞
項１において、前記出力トランジスタは第１ＭＯＳトランジスタ（ＭＰ１０，ＭＮ１０）であり、前記電流源は、定電流源（ＭＰ１，ＭＮ１）と、前記定電流源と並列接続され互いに直列接続されるスイッチ（ＳＷ１，ＳＷ２）と第２ＭＯＳトランジスタ（ＭＰ２０，ＭＮ２０）とで構成され、前記第１ＭＯＳトランジスタのゲート端子に入力される信号（Ｖｐｏｎ，Ｖｎｏｎ）で前記第２ＭＯＳトランジスタのゲート端子を制御することにより、前記電流源の電流値の絶対値を増加させる。

これにより、項２と同様の作用効果を奏し、さらに、スルーレートを向上する必要がない期間には、スイッチ（ＳＷ１，ＳＷ２）を遮断して、第２ＭＯＳトランジスタ（ＭＰ２０，ＭＮ２０）による、差動対トランジスタ（ＭＰ２，ＭＰ３，ＭＮ２，ＭＮ３）における電流のリークを抑えることができる。

〔４〕＜追加電流源の遮断スイッチの自己制御＞
項３において、前記第１ＭＯＳトランジスタのゲート端子に入力される信号（Ｖｐｏｎ，Ｖｎｏｎ）に基づいて、前記スイッチを遮断する。

これにより、出力端子からの出力電圧（Ｖｏｕｔ）が安定したことを検出するタイミング信号を、差動増幅回路の内部信号（Ｖｐｏｎ，Ｖｎｏｎ）から生成し、このタイミング信号で前記スイッチを制御することで適切なタイミングで、追加電流源である第２ＭＯＳトランジスタ（ＭＰ２０，ＭＮ２０）を遮断することができる。

〔５〕＜表示駆動回路＞
本願において開示される代表的な実施の形態に係る表示駆動回路（１）は、項１から項４のうちのいずれか１項に記載される差動増幅回路によって構成されるボルテージフォロワアンプを、接続される表示パネルのソース電極を駆動するソースアンプ（４＿１〜４＿ｎ）として含む。

これにより、接続される表示パネルのソース電極の負荷の大きさに応じて、スルーレートを向上する期間を自律的かつ適切に制御することができる、表示駆動回路を提供することができる。

〔６〕＜表示ドライバＩＣ＞
項５において、前記表示駆動回路は、単一の半導体基板上に形成される。

これにより、接続される表示パネルごとにスルーレートを最適化した別品種の表示ドライバＩＣを開発したり、接続される表示パネルごとにソースアンプのスルーレートを調整する表示ドライバＩＣを提供することなく、１つの製品で広範囲の表示パネルに適応することができる表示ドライバＩＣを提供することができる。

〔７〕＜Rail to Railの差動増幅回路＞
本願において開示される代表的な実施の形態に係る差動増幅回路（４）は、差動入力信号が供給される差動対トランジスタ（ＭＰ２，ＭＰ３，ＭＮ２，ＭＮ３）と、前記差動対トランジスタに直列接続される電流源（ＭＰ１，ＭＰ２０，ＭＮ１，ＭＮ２０）と、出力端子（Ｖｏｕｔ）を駆動する出力トランジスタ（ＭＰ１０，ＭＮ１０）とを備え、以下のように構成される。

前記出力トランジスタは、高電位側電源（例えばＶＤＤ）と前記出力端子との間に接続される第１ＰチャネルＭＯＳトランジスタ（ＭＰ１０）と低電位側電源（例えばＧＮＤ）と前記出力端子との間に接続される第１ＮチャネルＭＯＳトランジスタ（ＭＮ１０）とによって構成される。

前記差動対トランジスタは、前記差動入力信号の一方がそれぞれゲート端子に入力される第３ＰチャネルＭＯＳトランジスタ（ＭＰ２）と第３ＮチャネルＭＯＳトランジスタ（ＭＮ２）と、前記差動入力信号の他方がそれぞれゲート端子に入力される第４ＰチャネルＭＯＳトランジスタ（ＭＰ３）と第４ＮチャネルＭＯＳトランジスタ（ＭＮ３）とによって構成される。

前記電流源は、前記高電位側電源から正の電流を供給する高電位側定電流源（ＭＰ１）と第２ＰチャネルＭＯＳトランジスタ（ＭＰ２０）とが並列接続され、前記低電位側電源から負の電流を供給する低電位側定電流源（ＭＮ１）と第２ＮチャネルＭＯＳトランジスタ（ＭＮ２０）とが並列接続されて構成される。前記高電位側電源から前記正の電流を前記第３ＰチャネルＭＯＳトランジスタと前記第４ＰチャネルＭＯＳトランジスタのソース端子に供給し、前記負電位側電源から前記負の電流を前記第３ＰチャネルＭＯＳトランジスタと前記第４ＰチャネルＭＯＳトランジスタのソース端子に供給する。

前記第１ＰチャネルＭＯＳトランジスタのゲート端子に入力される信号（Ｖｐｏｎ）で前記第２ＰチャネルＭＯＳトランジスタ（ＭＰ２０）のゲート端子を制御することにより、前記高電位側電源から供給される前記正の電流を増加させ、前記第１ＮチャネルＭＯＳトランジスタのゲート端子に入力される信号（Ｖｎｏｎ）で前記第２ＮチャネルＭＯＳトランジスタ（ＭＮ２０）のゲート端子を制御することにより、前記低電位側電源から供給される前記負の電流の絶対値を増加させる。

これにより、出力電圧（Ｖｏｕｔ）が高電位側電源から低電位側電源までの間の所謂レールトゥレール（Rail to Rail）でフルスイングする差動増幅回路において、出力電圧（Ｖｏｕｔ）の遷移に応じた適切なタイミングで、スルーレートを向上させることができる。

〔８〕＜追加電流源へのフィードバック量＞
項７において、前記第１ＰチャネルＭＯＳトランジスタ（ＭＰ１０）と前記第２ＰチャネルＭＯＳトランジスタ（ＭＰ２０）の相互コンダクタンスの比率（Ｎ）と、前記第１ＮチャネルＭＯＳトランジスタ（ＭＮ１０）と前記第２ＮチャネルＭＯＳトランジスタ（ＭＮ２０）の相互コンダクタンスの比率（Ｎ）とが等しくされる。

これにより、スルーレートを向上するためのバイアス電流量が、出力の立上りと立下りにおいてバランスされる。当該比率によって追加電流源へのフィードバック量が規定される。ここで、「等しく」とは、数学的に厳密な等しさを要件とするものではなく、工業的に許容される誤差を含んだ範囲で、概ね同じ比率になるように設計されることを意味する（本願において同様）。

〔９〕＜Ｎ×Ｗ／Ｌ＞
項８において、前記第１ＰチャネルＭＯＳトランジスタ（ＭＰ１０）と前記第２ＰチャネルＭＯＳトランジスタ（ＭＰ２０）のゲート長と、前記第１ＮチャネルＭＯＳトランジスタ（ＭＮ１０）と前記第２ＮチャネルＭＯＳトランジスタ（ＭＮ２０）のゲート長とはそれぞれ等しく、前記第１ＰチャネルＭＯＳトランジスタ（ＭＰ１０）と前記第２ＰチャネルＭＯＳトランジスタ（ＭＰ２０）のゲート幅の比率と、前記第１ＮチャネルＭＯＳトランジスタ（ＭＮ１０）と前記第２ＮチャネルＭＯＳトランジスタ（ＭＮ２０）のゲート幅の比率は、それぞれ前記相互コンダクタンスの比率（Ｎ）と等しくされる。

これにより、トランジスタサイズによって追加電流源へのフィードバック量が規定される。

〔１０〕＜追加電流源の遮断スイッチ＞
項７において、前記第２ＰチャネルＭＯＳトランジスタ（ＭＰ２０）に直列に挿入される第１スイッチ（ＳＷ１）と、前記第２ＮチャネルＭＯＳトランジスタ（ＭＮ２０）に直列に挿入される第２スイッチ（ＳＷ２）とをさらに備える。

これにより、項７と同様の作用効果を奏し、さらに、スルーレートを向上する必要がない期間には、第１及び第２スイッチ（ＳＷ１，ＳＷ２）を遮断して、第２ＰチャネルＭＯＳトランジスタ（ＭＰ２０）と第２ＮチャネルＭＯＳトランジスタ（ＭＮ２０）とによる差動対トランジスタ（ＭＰ２，ＭＰ３，ＭＮ２，ＭＮ３）における電流のリークを抑えることができる。

〔１１〕＜追加電流源の遮断スイッチの自己制御＞
項１０において、前記第１ＰチャネルＭＯＳトランジスタと前記第１ＮチャネルＭＯＳトランジスタのそれぞれのゲート端子に入力される信号（Ｖｐｏｎ，Ｖｎｏｎ）に基づいて、前記１スイッチと前記２スイッチを遮断する制御を行う。

これにより、出力端子からの出力電圧（Ｖｏｕｔ）が安定したことを検出するタイミング信号を、差動増幅回路の内部信号（Ｖｐｏｎ，Ｖｎｏｎ）から生成し、このタイミング信号で前記スイッチを制御することで適切なタイミングで、追加電流源である第２ＰチャネルＭＯＳトランジスタ（ＭＰ２０）及び第２ＮチャネルＭＯＳトランジスタ（ＭＮ２０）を遮断することができる。

〔１２〕＜追加電流源の遮断スイッチの制御回路＞
項１０において、前記出力端子からの出力が立上る遷移期間に前記第２スイッチをオンし、前記出力端子からの出力が立下る遷移期間に前記第１スイッチをオンする、スイッチ制御回路（コンパレータ）をさらに備える。

これにより、項１１と同様に、適切なタイミングで、追加電流源である第２ＰチャネルＭＯＳトランジスタ及び第２ＮチャネルＭＯＳトランジスタを遮断することができる。

〔１３〕＜コンパレータによりスイッチ制御回路＞
項１２において、前記スイッチ制御回路は、前記高電位側電源と立下り検出ノード（Ｖｐｓｗ）との間に接続される第５ＰチャネルＭＯＳトランジスタ（ＭＰ１１）と、前記低電位側電源と前記立下り検出ノード（Ｖｐｓｗ）との間に接続される第５ＮチャネルＭＯＳトランジスタ（ＭＮ１１）と、前記高電位側電源と立上り検出ノード（Ｖｎｓｗ）との間に接続される第６ＰチャネルＭＯＳトランジスタ（ＭＰ１２）と、前記低電位側電源と前記立上り検出ノード（Ｖｎｓｗ）との間に接続される第６ＮチャネルＭＯＳトランジスタ（ＭＮ１２）とを含む。

前記第５ＰチャネルＭＯＳトランジスタと前記第５ＮチャネルＭＯＳトランジスタの相互コンダクタンスの比率は、前記第１ＰチャネルＭＯＳトランジスタと前記第１ＮチャネルＭＯＳトランジスタの相互コンダクタンスの比率よりも大きい。

前記第６ＰチャネルＭＯＳトランジスタと前記第６ＮチャネルＭＯＳトランジスタの相互コンダクタンスの比率は、前記第１ＰチャネルＭＯＳトランジスタと前記第１ＮチャネルＭＯＳトランジスタの相互コンダクタンスの比率よりも小さい。

これにより、追加電流源のスイッチを自己制御によって遮断するためのスイッチ制御回路（コンパレータ）を、簡単な回路で構成することができる。スイッチ制御回路を構成する２つのコンパレータに適切なオフセットを持たせ、一方に出力電圧（Ｖｏｕｔ）の立下り期間を、他方を出力電圧（Ｖｏｕｔ）の立上り期間を、それぞれ検出させることができる。即ち、第５ＰチャネルＭＯＳトランジスタ（ＭＰ１１）と第５ＮチャネルＭＯＳトランジスタ（ＭＮ１１）によって構成されるコンパレータは、出力トランジスタに対してオフセットを持ち、出力電圧（Ｖｏｕｔ）の立上り期間と安定期間にはハイ、立下り期間にロウを出力するので、第１スイッチ（ＳＷ１）をオンして差動段のＰチャネル側のバイアス電流を増やして立下りのスルーレートを向上する。第６ＰチャネルＭＯＳトランジスタ（ＭＰ１２）と第６ＮチャネルＭＯＳトランジスタ（ＭＮ１２）によって構成されるコンパレータは、出力トランジスタに対して逆のオフセットを持ち、出力電圧（Ｖｏｕｔ）の立下り期間と安定期間にはロウ、立下り期間にハイを出力するので、第２スイッチ（ＳＷ２）をオンして差動段のＮチャネル側のバイアス電流を増やして立上りのスルーレートを向上する。

〔１４〕＜表示駆動回路＞
本願において開示される代表的な実施の形態に係る表示駆動回路（１）は、項７から項１３のうちのいずれか１項に記載される差動増幅回路によって構成されるボルテージフォロワアンプを、接続される表示パネルのソース電極を駆動するソースアンプ（４＿１〜４＿ｎ）として含む。

これにより、項５と同様に、接続される表示パネル（２）のソース電極の負荷の大きさに応じて、スルーレートを向上する期間を自律的かつ適切に制御することができる、表示駆動回路（１）を提供することができる。

〔１５〕＜表示ドライバＩＣ＞
項１４において、前記表示駆動回路は、単一の半導体基板上に形成される。

これにより、項６と同様に、接続される表示パネル（２）ごとにスルーレートを最適化した別品種の表示ドライバＩＣ（１）を開発したり、接続される表示パネルごとにソースアンプのスルーレートを調整する表示ドライバＩＣを提供することなく、１つの製品で広範囲の表示パネルに適応することができる表示ドライバＩＣを提供することができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

〔実施形態１〕
図１は、本発明に係る差動増幅回路がソースアンプとして搭載される表示駆動回路（表示ドライバＩＣ）１を含む電子機器１００の構成例を示すブロック図である。電子機器１００は、本発明に係る電子機器の一例であり、例えばＰＤＡ（Personal Digital Assistant）や携帯電話機などの携帯端末の一部を構成し、表示パネル２、表示駆動回路（表示ドライバＩＣ）１及びホストプロセッサ３を備える。電子機器１００では、ホストプロセッサ３から供給される画像データが、表示駆動回路（表示ドライバＩＣ）１によって表示パネル２に表示される。

電子機器１００は、図示は省略されるが、さらにタッチパネル、タッチパネルコントローラ、タッチ検出のためのサブプロセッサなどを含んで構成されてもよい。このとき、表示駆動回路１とタッチパネルコントローラ、或いはさらにサブプロセッサやホストプロセッサ３が、単一の半導体チップ上に形成され、又は例えばマルチチップモジュールとして１個のパッケージに搭載されて１個の半導体装置として構成されてもよい。また、表示パネル２とタッチパネルは、互いに重ね合せて実装されても良く、これらが一体として製造されたインセル構成でも、個別に製造されて重ね合わされたオンセル構成でも良い。ホストプロセッサ３は画像データを生成し、表示駆動回路１は、ホストプロセッサ３から受け取った画像データを表示パネル２に表示するための表示制御を行う。また、ホストプロセッサ３は、接触イベント（タッチ）が発生したときの位置座標のデータをサブプロセッサから取得し、表示パネル２における位置座標のデータと表示駆動回路１に与えて表示させた画面との関係から、タッチパネルの操作による入力を解析するように構成されても良い。さらに、ホストプロセッサ３に、通信制御ユニット、画像処理ユニット、音声処理ユニット、及びその他アクセラレータなどが内蔵され或いは接続されることによって、電子機器１００は例えば携帯端末として構成される。

表示パネル２には、横方向に形成された走査電極としてのゲート配線Ｇ１〜Ｇｍと縦方向に形成された信号電極としてのソース配線Ｓ１〜Ｓｎとが配置され、その各交点部分には表示セル１６が配置される。表示セル１６は、図中に破線で囲まれる領域に例示されるように、ゲート配線にゲート端子がソース配線にソース端子が接続されるトランスファゲートＴｒと、トランスファゲートＴｒのドレイン端子と共通電圧Ｖｃｏｍの間に形成された、例えば液晶などの画素容量Ｃｘによって構成される。トランスファゲートＴｒの構造は対称であり、上述のドレイン端子とソース端子の関係は逆でもよい。走査電極であるゲート配線Ｇ１〜Ｇｍは、表示パネル２に形成されたゲート駆動回路１５によって走査駆動される。ゲート駆動回路１５を構成する回路は、例えば表示パネル２のガラス基板上に形成された薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を使って構成される。このとき、ゲート駆動回路１５はゲートインパネル（ＧＩＰ：Gate In Panel）と呼ばれる。ゲート駆動回路（ＧＩＰ）１５を制御するための信号Ｇｃｔｌは、表示駆動回路１から供給される。例えば、ゲート駆動回路（ＧＩＰ）１５がシフトレジスタで構成されているとき、供給される信号Ｇｃｔｌには、シフト動作のためのクロックや開始フラグ、シフト方向やシフト動作をイネーブル／ディセーブルする信号などが含まれる。信号電極としてのソース配線Ｓ１〜Ｓｎには、表示駆動回路１から、直接またはデマルチプレクサを介して、表示されるべき輝度に対応する階調レベルの信号が印加され、走査電極によって選択されたラインの画素容量Ｃｘが並列に充電される。表示パネル２が液晶表示パネルの場合、画素容量Ｃｘに保持される電荷によって形成される電界の大きさにより、液晶の偏光の大きさが決まり、光の透過量即ちその画素の輝度が決まる。画素容量Ｃｘは次のフレームで同じラインが選択され新たな表示レベルが充電されるまで、電荷を保持して同じ輝度を表示する。画素容量Ｃｘに表示レベルに対応する電荷を転送するために、走査電極と信号電極を上述のように駆動することを、表示駆動と称し、表示駆動期間（略して表示期間と言う場合も含む）は、表示駆動が行われる期間を意味する。表示パネル２の構成は、図示された例に制限されず任意である。例えば、ゲート駆動回路１５を備える代わりに、ゲート配線Ｇ１〜Ｇｍが表示駆動回路（表示ドライバＩＣ）１または別チップのゲートドライバＩＣによって直接駆動される構成とすることもできる。

図２は、表示駆動回路（表示ドライバＩＣ）１の構成例を示すブロック図である。表示駆動回路１は、ホストインターフェース９と、制御部８と、フレームメモリ７と、ラインラッチ６と、ソースアンプ４＿１〜４＿ｎと、階調レベル選択回路５＿１〜５＿ｎと、ソースアンプバイアス制御回路１４と、階調レベル生成回路１３と、ゲート制御信号駆動回路１２と、電源回路１１とを含んで構成される。ソースアンプ４＿１〜４＿ｎには、本発明に係る差動増幅回路が適用される。

表示駆動回路１は、ホストインターフェース９を介してホストプロセッサ３と接続され、制御コマンドを受信し、各種パラメータを送受信し、さらに表示パネル２に表示すべき画像データを高速に受信し、垂直同期信号（Ｖｓｙｎｃ）及び水平同期信号（Ｈｓｙｎｃ）などのタイミング情報も合わせて受信する。ホストインターフェース９は、例えば表示デバイスの標準的な通信インターフェースの１つである、ＭＩＰＩ−ＤＳＩ（Mobile Industry Processor Interface Display Serial Interface）に準拠するインターフェースであってもよい。制御部８は、ホストプロセッサ３から受信した制御コマンドやパラメータを保持するコマンドレジスタ（不図示）とパラメータレジスタ（不図示）を備え、それに基づいて各回路の動作、例えばゲート制御信号駆動回路１２からゲート駆動回路１５の制御信号Ｇｃｔｌを出力させる動作、を制御する。制御部８は、ホストインターフェース９を介してホストプロセッサ３から受信する画像データを、フレームメモリ７に書き込む。フレームメモリ７は、例えばＳＲＡＭ（Static Random Access Memory）で構成される。フレームメモリ７から１ライン分の画像データがラインラッチ６に読み出され、ラインラッチ６は１ライン分の画像データを並列に階調レベル選択回路５＿１〜５＿ｎに供給する。階調レベル選択回路５＿１〜５＿ｎには、階調レベル生成回路１３から、多階調のアナログ階調電圧が供給されている。階調レベル選択回路５＿１〜５＿ｎは、それぞれ、供給される多階調のアナログ階調電圧の中からラインラッチ６から入力される画像データに対応する、１つの階調レベルを選択し、または、複数の階調レベルを選択してそれらから中間の階調レベルを生成して、接続されるソースアンプ４＿１〜４＿ｎに供給する。ソースアンプ４＿１〜４＿ｎは、図２に例示されるように、差動増幅回路で構成されるボルテージフォロワアンプであり、供給される階調レベルを電流増幅して、接続される表示パネル２の信号電極であるソース配線Ｓ１〜Ｓｎを駆動する。ソースアンプ４＿１〜４＿ｎには、ソースアンプバイアス制御回路１４からバイアス電圧が供給されている。

電源回路１１は、昇圧回路、降圧回路、安定化回路（レギュレータ）などを含んで構成され、外部から供給される電源ＶＤＤ／ＶＳＳから、表示駆動回路（表示ドライバＩＣ）１内の各回路で使用される内部電源を生成し供給する。

上述の表示駆動回路（表示ドライバＩＣ）１は、フレームメモリ７を内蔵する構成例について説明したが、フレームメモリを内蔵しない構成も採用し得る。フレームメモリ７を内蔵する構成例では、表示する画像が静止画の場合に、１フレームの静止画をフレームメモリ７に保持し、繰り返し読み出して表示することにより、静止画が表示されている期間のホストプロセッサ３からの画像データの転送を省略することができる。一方、フレームメモリを内蔵しない構成では、チップ面積が小さくて済み、コストが低減される。

図３は、ソースアンプ４の表示パネル２による負荷の等価回路を模式的に示す説明図である。ソースアンプ４の出力は、端子Ｓｏｕｔを介してソース配線に接続される。ソース配線には、上述のようにライン数と同数の表示セル１６が接続されている。ソースアンプ４の負荷の等価回路は、ソース配線の配線抵抗Ｒと、配線容量などの寄生容量Ｃによる分布定数回路である。ただし、図３には集中定数回路として図示されている。また、ゲート配線によって選択されたラインの表示セル１６では画素容量Ｃｘが負荷の寄生容量Ｃに含まれるが、非選択のラインではトランスファゲートＴｒのオフ時の拡散層容量等のみが、負荷の寄生容量Ｃに含まれ、画素容量Ｃｘは含まれない。ソースアンプ４の出力端子における電圧Ｖｏｕｔは、図示される等価回路によって減衰して遠端ではＶｏｕｔ＿Ｆａｒとなる。Ｖｏｕｔ＿ＦａｒはＶｏｕｔに対して抵抗Ｒと容量Ｃによって遅延されるので、ソースアンプ４のスルーレートを大きくすることにより、この遅延を相殺することが期待される。

図５は、本発明に係る差動増幅回路によるソースアンプ４の構成例を示す回路図であり、図４は、ソースアンプ４＿１〜４＿ｎにバイアスを供給するソースアンプバイアス制御回路１４の構成例を示す回路図である。通常、表示駆動回路１には複数のソースアンプ４＿１〜４＿ｎが搭載されているが、その１個を指すときは、符号「４」を用いる。ソースアンプバイアス制御回路１４は複数のソースアンプ４＿１〜４＿ｎに共通するバイアスを供給することができる。ソースアンプバイアス制御回路１４は、電流源３０と３個のＮチャネルＭＯＳトランジスタＭＮ０，ＭＮ８，ＭＮ９と、２個のＰチャネルＭＯＳトランジスタＭＰ８，ＭＰ９と、抵抗Ｒｂによって構成される。ＭＮ０とＭＮ８によってカレントミラーが構成され、電流源３０によって規定される電流値が、ＭＮ０とＭＮ８のサイズ（相互コンダクタンス）の比率にしたがって増幅されて、ＭＮ８とＭＮ９とＭＰ８とＭＰ９と抵抗Ｒｂに流れる。ＭＮ８とＭＮ９とＭＰ８とＭＰ９は、後述のソースアンプ４の差動段と中間段のＭＯＳトランジスタとによってそれぞれカレントミラーを構成し、バイアス制御線Ｖｂｐ１，Ｖｂｐ２，Ｖｂｎ２，Ｖｂｎ１を介してそれぞれのバイアス電流を制御する。

図５は、ソースアンプ４の構成例を示す回路図である。ソースアンプ４は、差動段と中間段と出力段からなる差動増幅器（演算増幅器）であり、出力Ｖｏｕｔが差動入力の一方にフィードバックされて、ボルテージフォロワアンプが構成されている。差動段は、３個のＰチャネルＭＯＳトランジスタＭＰ１〜ＭＰ３と、３個のＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ３を含んで構成される。ＭＰ１とＭＮ１にはバイアス制御線Ｖｂｐ１とＶｂｎ１がそれぞれ接続され、ソースアンプバイアス制御回路１４のＭＰ８とＮＮ８との間でカレントミラーを構成して、ソースアンプ４の差動段にバイアス電流ＩｂｐとＩｂｎを与えるテール電流源として機能する。本発明では、ＭＰ１とＭＮ１にそれぞれ並列にＰチャネルＭＯＳトランジスタＭＰ２０とＮチャネルＭＯＳトランジスタＭＮ２０が付加されるが、この構成と動作については後段で詳述する。ＭＰ２とＭＮ２のゲート端子にはＶｏｕｔからのフィードバックが接続され、ＭＰ３とＭＮ３のゲート端子には、他方の入力であるＶｉｎが入力される。中間段は、４個のＰチャネルＭＯＳトランジスタＭＰ４〜ＭＰ７と、４個のＮチャネルＭＯＳトランジスタＭＮ４〜ＭＮ７とによって構成される。ＭＰ４とＭＰ６とＭＮ６とＭＮ４で構成される電流路と、ＭＰ５とＭＰ７とＭＮ７とＭＮ５で構成される電流路の２本の電流路が、それぞれ同じ値の電流Ｉｂを流すように構成され、差動段への２つの入力ＶｉｎとＶｏｕｔの差に従って、差動段から流入する電流と、差動段へ流出する電流とによって差動電圧を生成し、ＶｐｏｎとＶｎｏｎとして出力段へ出力する。ＭＰ６とＭＰ７、ＭＮ６とＭＮ７それぞれゲート端子へは、ソースアンプバイアス制御回路１４からバイアス制御線Ｖｂｐ２とＶｂｎ２が入力され、ソースアンプバイアス制御回路１４のＭＰ９とＮＮ９との間でカレントミラーを構成して、ＭＰ６とＭＮ６、ＭＰ７とＭＮ７がそれぞれ抵抗性負荷として機能するように構成されている。出力段は、ゲート端子にＶｐｏｎが入力される１個のＰチャネルＭＯＳトランジスタＭＰ１０と、Ｖｎｏｎが入力される１個のＮチャネルＭＯＳトランジスタＭＮ１０と、それぞれのドレイン端子とゲート端子の間に接続されたフィードバック容量ＣｐとＣｎとによって構成される。中間段から入力される差動電圧を電流増幅して、Ｖｏｕｔを出力する。

本発明では、差動段のＰチャネルＭＯＳトランジスタＭＰ１に変動バイアス源として機能するＭＰ２０が並列に付加され、そのゲート端子には出力段のゲート電圧Ｖｐｏｎがフィードバックされ、ＮチャネルＭＯＳトランジスタＭＮ１に変動バイアス源として機能するＭＮ２０が並列に付加され、そのゲート端子には出力段のゲート電圧Ｖｎｏｎがフィードバックされている。ＭＰ２０のゲート幅／ゲート長比はＷｐ／Ｌｐ、出力トランジスタＭＰ１０のゲート幅／ゲート長比はＮ×Ｗｐ／Ｌｐ、ＭＮ２０のゲート幅／ゲート長比はＷｎ／Ｌｎ、出力トランジスタＭＮ１０のゲート幅／ゲート長比はＮ×Ｗｎ／Ｌｎとされ、変動バイアス源として機能するＭＰ２０とＭＮ２０の相互コンダクタンスは、出力トランジスタＭＰ１０とＭＮ１０の１／Ｎに設定されている。

差動段の入力トランジスタＭＰ２とＭＰ３，ＭＮ２とＭＮ３には通常それぞれバイアス電流ＩｂｐとＩｂｎが流されているが、変動バイアス源ＭＰ２０とＭＮ２０がオンすると、変動バイアスＩｐｄとＩｎｄがそれぞれ加算される。これにより、変動バイアス源ＭＰ２０とＭＮ２０がオンする期間に、スルーレートを向上させソースアンプ４を高速動作させることができる。

ソースアンプ４の動作について、より詳しく説明する。図６は、図５の差動増幅回路（ソースアンプ４）の動作例を示す波形図である。横軸は時間であり、縦軸方向には上から順に、入力電圧Ｖｉｎ、出力トランジスタＭＰ１０とＭＮ１０に流れる電流ＩｏｕｐとＩｏｕｔｎ、変動バイアス電流ＩｐｄとＩｎｄの波形が示される。図７は図５の差動増幅回路の出力信号（Ｖｏｕｔ）を示す波形図であり、図８は表示パネル２の遠端での信号（Ｖｏｕｔ＿Ｆａｒ）の波形図である。図７と図８はそれぞれ横軸が時間であり、縦軸に出力信号（Ｖｏｕｔ）と遠端での信号（Ｖｏｕｔ＿Ｆａｒ）の波形が示される。実線は図５の差動増幅回路（ソースアンプ４）の動作における波形であり、破線は比較例である、変動バイアス源ＭＰ２０とＭＮ２０を付加しない差動増幅回路の波形である。

時刻ｔ１において入力電圧Ｖｉｎの立上りに伴って出力電圧Ｖｏｕｔが立上る場合、出力段のゲート電圧ＶｐｏｎとＶｎｏｎは、ＶｏｕｔからＶｉｎのもう一方の入力端子へのフィードバック制御により、ＭＰ１０をオンしＭＮ１０をオフする。出力端子Ｓｏｕｔに接続される負荷（図３参照）を充電するために、出力電流Ｉｏｕｔｐが流れる。出力段のゲート電圧Ｖｐｏｎは、差動段の変動バイアス源ＭＰ２０にも入力されているので、ＭＰ１０と同様にＭＰ２０もオンしてＩｐｄが流れ、差動入力トランジスタＭＰ２とＭＰ３に流れるバイアス電流を、ＩｂｐからＩｂｐ＋Ｉｐｄに増加させる。これに伴って中間段のカレント部であるＭＮ４とＭＮ５は高速化し、Ｖｎｏｎ電位を急峻に降下させ出力トランジスタＭＮ１０を高速にオフする。一方、差動段の変動バイアス源ＭＮ２０は、ＭＮ１０と同様に高速にオフされ、差動入力トランジスタＭＮ２とＭＮ３に流れるバイアス電流は、減少してＩｂｎのみとなる。これに伴い出力段のゲート電圧Ｖｐｏｎは、急峻に降下しＭＰ１０を高速でオンする。これにより、図７に示されるように、Ｖｏｕｔは破線で示される変動バイアス源を付加しない比較例よりも急峻に立上り、図８に示される遠端での電圧Ｖｏｕｔ＿Ｆａｒも同様に、破線で示される変動バイアス源を付加しない比較例よりも急峻に立上る。

時刻ｔ２において入力電圧Ｖｉｎの立下りに伴って出力電圧Ｖｏｕｔが立下る場合、出力段のゲート電圧ＶｐｏｎとＶｎｏｎは、ＭＰ１０をオフしＭＮ１０をオンする。出力端子Ｓｏｕｔに接続される負荷（図３参照）から放電するために、出力電流Ｉｏｕｔｎが流れる。出力段のゲート電圧Ｖｎｏｎは、差動段の変動バイアス源ＭＮ２０にも入力されているので、ＭＮ１０と同様にＭＮ２０もオンしてＩｎｄが流れ、差動入力トランジスタＭＮ２とＭＮ３に流れるバイアス電流を、ＩｂｎからＩｂｎ＋Ｉｎｄに増加させる。これに伴って中間段のカレント部であるＭＰ４とＭＰ５は高速化し、Ｖｐｏｎ電位を急峻に上昇させ出力トランジスタＭＰ１０を高速にオフする。一方、差動段の変動バイアス源ＭＰ２０は、ＭＰ１０と同様に高速にオフされ、差動入力トランジスタＭＰ２とＭＰ３に流れるバイアス電流は、減少してＩｂｐのみとなる。これに伴い出力段のゲート電圧Ｖｎｏｎは、急峻に上昇しＭＮ１０を高速でオンする。これにより、図７に示されるように、Ｖｏｕｔは破線で示される変動バイアス源を付加しない比較例よりも急峻に立下り、図８に示される遠端での電圧Ｖｏｕｔ＿Ｆａｒも同様に、破線で示される変動バイアス源を付加しない比較例よりも急峻に立下る。

ＭＰ２０とＭＮ２０のサイズは上述のようにＭＰ１０とＭＮ１０の１／Ｎとされ、Ｖｏｕｔ電圧が安定したときはＭＰ２０とＭＮ２０の電流値が微小になるように、Ｎの値が設定される。

図７と図８は、表示パネルを例にとった場合の波形であるが、図７は負荷が軽い場合の例、図８は負荷が重い場合の例として一般化される。

以上述べたように、本発明の差動増幅器（ソースアンプ）４では、高速駆動時にスルーレートを向上するためにバイアスを増加させる制御を、差動増幅器（ソースアンプ）４の内部信号をフィードバックさせる自己制御によって実現することができる。また、高速駆動時の充放電電流に応じたバイアス制御を行うため、高速駆動時でもソース出力に応じたバイアス調整を行うことができる。即ち、出力電圧Ｖｏｕｔの変動が大きく、充放電電流であるＩｏｕｔｐまたはＩｏｕｔｎのピークが大きくかつ充放電時間が長い場合には、それに応じて変動バイアス電流ＩｐｄとＩｎｄの値も大きくかつ付加される時間も長くなる。逆に、出力電圧Ｖｏｕｔの変動が小さい場合には、充放電電流であるＩｏｕｔｐまたはＩｏｕｔｎのピークは小さくかつ充放電時間も短いので、それに応じて変動バイアス電流ＩｐｄとＩｎｄの値も小さくかつ付加される時間も短くなる。このように、一時的にスルーレートを向上することができる差動増幅回路（ソースアンプ）４において、スルーレートを向上させるタイミングを、入力される差動信号Ｖｉｎの遷移に応じて適切に制御することができる。さらに、出力トランジスタＭＰ１０とＭＮ１０が負荷を充放電する充放電電流と同じタイミング且つ概ね比例する大きさで、差動対トランジスタＭＰ２とＭＰ３，ＭＮ２とＭＮ３のバイアス電流を増加させる（Ｉｂｐ＋Ｉｐｄ，Ｉｂｎ＋Ｉｎｄ）ことができ、スルーレートを向上させるタイミングだけでなくその大きさを、出力電圧（Ｖｏｕｔ）の遷移に応じて適切に制御することができる。

図５に示される差動増幅回路（ソースアンプ）４は、差動段が高電位側電源（例えば電源ＶＤＤ）のバイアス電流源ＭＰ１とＭＰ２０と、低電位側電源（例えば接地ＧＮＤ）のバイアス電流源ＭＮ１とＭＮ２０の両方を備える回路であるが、一方のみを備える差動段を有する差動増幅回路も同様の作用効果を奏する。

図９は、本発明に係る差動増幅回路の第１の変形例を示す回路図である。図５に示される差動増幅回路（ソースアンプ）４と比較して、差動段のＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ２０が省略され、ＶｉｎはＭＰ３のゲート端子に入力され、ＶｏｕｔはＭＰ２のゲート端子にフィードバックされている。他の回路は図５と同様であるので、説明を省略する。

図９に示される差動増幅器４の動作は、入力電圧Ｖｉｎの立上りに伴って出力電圧Ｖｏｕｔが立上る場合には、図６〜８を引用して説明した、図５の差動増幅回路（ソースアンプ）４の時刻ｔ１における立上りの動作と同様に、差動入力トランジスタＭＰ２とＭＰ３に流れる電流をＩｂｐからＩｂｐ＋Ｉｐｄに増加させる。これに伴って中間段のカレント部であるＭＮ４とＭＮ５は高速化し、Ｖｎｏｎ電位を急峻に降下させ出力トランジスタＭＮ１０を高速にオフする。出力段のゲート電圧Ｖｐｏｎは比較例と同様に降下しＭＰ１０をオンする。これにより、図７と図８に示される出力電圧Ｖｏｕｔと遠端での電圧Ｖｏｕｔ＿Ｆａｒは、破線で示される変動バイアス源を付加しない比較例よりも急峻に立上る。一方、時刻ｔ２における立下り時には、スルーレートを向上することはできず、図７と図８に示される出力電圧Ｖｏｕｔと遠端での電圧Ｖｏｕｔ＿Ｆａｒは、破線で示される変動バイアス源を付加しない比較例と同様の波形となる。

図１０は、本発明に係る差動増幅回路の第２の変形例を示す回路図である。図５に示される差動増幅回路（ソースアンプ）４と比較して、差動段のＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ２０が省略され、ＶｉｎはＭＮ３のゲート端子に入力され、ＶｏｕｔはＭＮ２のゲート端子にフィードバックされている。他の回路は図５と同様であるので、説明を省略する。

図１０に示される差動増幅器４の動作は、入力電圧Ｖｉｎの立下りに伴って出力電圧Ｖｏｕｔが立下る場合には、図６〜８を引用して説明した、図５の差動増幅回路（ソースアンプ）４の時刻ｔ２における立下りの動作と同様に、差動入力トランジスタＭＮ２とＭＮ３に流れる電流をＩｂｎからＩｂｎ＋Ｉｎｄに増加させる。これに伴って中間段のカレント部であるＭＰ４とＭＰ５は高速化し、Ｖｐｏｎ電位を急峻に降下させ出力トランジスタＭＰ１０を高速にオフする。出力段のゲート電圧Ｖｎｏｎは比較例と同様に降下しＭＮ１０をオンする。これにより、図７と図８に示される出力電圧Ｖｏｕｔと遠端での電圧Ｖｏｕｔ＿Ｆａｒは、破線で示される変動バイアス源を付加しない比較例よりも急峻に立下る。一方、時刻ｔ１における立上り時には、スルーレートを向上することはできず、図７と図８に示される出力電圧Ｖｏｕｔと遠端での電圧Ｖｏｕｔ＿Ｆａｒは、破線で示されるＩ変動バイアス源を付加しない比較例と同様の波形となる。

図９と図１０には、本発明に係る差動増幅回路の変形例として、理解を助けるために、図５に示される回路からの変更量が少ない回路を示したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。

〔実施形態２〕
図１１は、実施形態２の差動増幅回路によるソースアンプ４の構成例を示す回路図である。図５に示される実施形態１の差動増幅回路（ソースアンプ）４の構成例との違いは、変動バイアス源として機能するＭＰ２０とＭＮ２０に直列にスイッチＳＷ１とＳＷ２がそれぞれ挿入されている点である。即ち、ＭＰ２０と高電位側電源（例えばＶＤＤ）との間にスイッチＳＷ１が挿入され、ＭＮ２０と低電位側電源（例えばＧＮＤ）との間にスイッチＳＷ２が挿入される。他の構成については、図５と同様であるので説明を省略する。

図１２は、図１１に示される差動増幅回路（ソースアンプ）４の動作例を示すタイミングチャートである。横軸は時間であり、縦軸方向に上から、外部制御信号であるソース高速駆動タイミング信号と出力電圧Ｖｏｕｔとが模式的に示される。ＭＰ２０とＭＮ２０のゲート端子に、それぞれＶｐｏｎとＶｎｏｎがフィードバックされており、変動バイアス源は実施形態１と同様に自己制御である。ＳＷ１とＳＷ２にはソース高速駆動タイミング信号が入力されており、出力Ｖｏｕｔが遷移する、時刻ｔ１〜ｔ２の高速駆動期間にはＳＷ１とＳＷ２はオンされ、出力トランジスタＭＰ１０とＭＮ１０の充放電動作と同期して、バイアス電流を増やしスルーレートを向上させる。Ｖｏｕｔのレベルが安定する時刻ｔ２以降（安定駆動期間）にオフされる。これにより、変動バイアス源の微小電流も完全にオフすることができ、安定駆動時の消費電流は、変動バイアス源を付加しない比較例の差動増幅回路と同じレベルに抑えることができる。この差動増幅回路４が表示駆動回路１における多数のソースアンプ４＿１〜４＿ｎに適用される場合には、１個のソースアンプ４あたりの変動バイアス源の微小電流が小さいとしても、ソースアンプの数ｎが１０００個以上の多数に及ぶ場合に、安定駆動時の消費電流の抑制効果は大きい。また、表示駆動回路１に適用される場合には、ソース高速駆動タイミング信号は、例えば、表示タイミングを示すストローブ信号や水平同期信号Ｈｓｙｎｃから生成することができる。

〔実施形態３〕
図１３は、実施形態３の差動増幅回路によるソースアンプ４の構成例を示す回路図である。差動段において変動バイアス源として機能するＭＰ２０とＭＮ２０に直列にスイッチＳＷ１とＳＷ２がそれぞれ挿入されている点は、図１１に示される実施形態２の差動増幅回路（ソースアンプ）４と同様である。実施形態３では、スイッチＳＷ１とＳＷ２を制御するソース高速駆動タイミング信号Ｖｐｓｗ＿ｂとＶｎｓｗ＿ｂが、差動増幅回路（ソースアンプ）４の外部から供給される代わりに、ＶｐｏｎとＶｎｏｎに基づいて内部で生成される。他の回路は、図１１に示される実施形態２の差動増幅回路（ソースアンプ）４と同様であるので、説明を省略する。

図１４は、実施形態３の差動増幅回路における制御信号Ｖｐｓｗ＿ｂとＶｎｓｗ＿ｂを内部生成する回路の回路図である。出力段に並列してコンパレータが設けられる。コンパレータは、２個のＰチャネルＭＯＳトランジスタＭＰ１１とＭＰ１２と、２個のＮチャネルＭＯＳトランジスタＭＮ１１とＭＮ１２と、２個のインバータＩＮＶｐとＩＮＶｎとを含んで構成される。ＭＰ１１とＭＰ１２は、出力段のＭＰ１０と同様にＶｐｏｎがゲート端子に入力され、ソース端子が高電位側電源（例えばＶＤＤ）に接続される。ＭＮ１１とＭＮ１２は、出力段のＭＮ１０と同様にＶｎｏｎがゲート端子に入力され、ソース端子が低電位側電源（例えばＧＮＤ）に接続される。ＭＰ１１とＭＮ１１のドレインが互いに接続されてＶｐｓｗを出力し、インバータＩＮＶｐによって反転されて、ＳＷ２を制御するＶｐｓｗ＿ｂを出力する。ＭＰ１２とＭＮ１２のドレインが互いに接続されてＶｎｓｗを出力し、インバータＩＮＶｎによって反転されて、ＳＷ１を制御するＶｎｓｗ＿ｂを出力する。ＭＰ１１とＭＰ１２のサイズ（ゲート幅／ゲート長）は、ＭＰ１０のサイズ（ゲート幅／ゲート長）Ｎ×Ｗｐ／Ｌｐに対して、それぞれ（Ｗｐ＋αｐ）／ＬｐとＷｐ／Ｌｐとされる。ＭＮ１１とＭＮ１２のサイズ（ゲート幅／ゲート長）は、ＭＮ１０のサイズ（ゲート幅／ゲート長）Ｎ×Ｗｎ／Ｌｎに対して、それぞれＷｎ／Ｌｎと（Ｗｎ＋αｎ）／Ｌｎとされる。ＭＰ１１とＭＮ１１によるコンパレータと、ＭＰ１２とＭＮ１２によるコンパレータは、ＭＰ１０とＭＮ１０による出力段に対して、それぞれ逆方向にオフセットが持っており、安定駆動時にＶｐｓｗ＝Ｈｉｇｈ、Ｖｎｓｗ＝Ｌｏｗとなる。

図１５は、図１４に示される差動増幅回路（ソースアンプ）４の動作例を示すタイミングチャートである。横軸は時間であり、縦軸方向に上からＶｏｕｔ，Ｖｐｓｗ，Ｖｎｓｗ，Ｖｐｓｗ＿ｂ，Ｖｎｓｗ＿ｂの波形が示される。ＳＷ１はＰチャネルＭＯＳトランジスタで構成され、Ｖｓｎｗ＿ｂ＝Ｌｏｗのときにオンになり、ＳＷ２はＮチャネルＭＯＳトランジスタで構成され、Ｖｐｎｗ＿ｂ＝Ｈｉｇｈのときにオンになるものとして描かれている。Ｖｏｕｔの立上りでは、ＭＰ１２とＭＮ１２によるコンパレータが動作してＳＷ２をオンさせ、Ｖｏｕｔの立下りでは、ＭＰ１１とＭＮ１１によるコンパレータが動作してＳＷ１をオンさせる自己制御を行う。Ｖｐｓｗ，Ｖｎｓｗ，Ｖｐｓｗ＿ｂ，Ｖｎｓｗ＿ｂは、Ｖｏｕｔとは異なり、表示パネル２のソース配線のような重い負荷が接続されていないので、高速に動作する。

ＭＰ１２とＭＮ１２によるコンパレータは、上述のオフセットを持っているので、時刻ｔ０〜ｔ１のＶｏｕｔが比較的低い電圧で安定している期間には、Ｖｎｓｗ＝Ｌｏｗを出力しており、Ｖｏｕｔが上昇を始めてオフセットで規定される所定の電圧以上に上昇した時点（時刻ｔ１）でＶｎｓｗ＝Ｈｉｇｈを出力し、その反転信号であるＶｎｓｗ＿ｂはＬｏｗに立下ってＳＷ１をオンする。その後、Ｖｏｕｔが安定する電圧よりもオフセットで規定される所定の電圧だけ低い電圧に到達したことを検出した時点（時刻ｔ２）でＶｎｓｗ＝Ｌｏｗを出力し、その反転信号であるＶｎｓｗ＿ｂはＨｉｇｈに立上ってＳＷ１をオフする。この間、ＭＰ１１とＭＮ１１によるコンパレータは、時刻ｔ０〜ｔ１の安定駆動期間に既にＶｐｓｗ＝Ｈｉｇｈを出力しているので、Ｖｏｕｔの立上りに応答する動作はしない。ＭＰ１１とＭＮ１１によるコンパレータは、上述のオフセットを持っているので、時刻ｔ０〜ｔ３のＶｏｕｔが立上り比較的高い電圧で安定している期間には、Ｖｐｓｗ＝Ｈｉｇｈを出力しており、Ｖｏｕｔが下降を始めてオフセットで規定される所定の電圧まで下がった時点（時刻ｔ３）でＶｐｓｗ＝Ｌｏｗを出力し、その反転信号であるＶｐｓｗ＿ｂはＨｉｇｈに立上ってＳＷ２をオンする。その後、Ｖｏｕｔが安定する電圧よりもオフセットで規定される所定の電圧だけ高い電圧に到達したことを検出した時点（時刻ｔ４）でＶｐｓｗ＝Ｈｉｇｈを出力し、その反転信号であるＶｐｓｗ＿ｂはＬｏｗに立下ってＳＷ２をオフする。この間、ＭＰ１２とＭＮ１２によるコンパレータは、時刻ｔ２〜ｔ３の安定駆動期間に既にＶｎｓｗ＝Ｌｏｗを出力しているので、Ｖｏｕｔの立下りに応答する動作はしない。

これにより、出力端子からの出力電圧Ｖｏｕｔが遷移するタイミングと安定するタイミングとを、差動増幅回路の内部信号から生成し、適切なタイミングで、変動バイアス源であるＭＰ２０とＭＮ２０を動作させまた遮断することができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、主に液晶表示パネルを駆動するソースアンプに適用した場合について説明したが、他の負荷を駆動する回路に適用することができるように変更することもできる。

１ 表示駆動回路（表示ドライバＩＣ）
２ 表示パネル
３ ホストプロセッサ
４ 差動増幅回路（ソースアンプ）
５ 階調レベル選択回路
６ ラインラッチ
７ フレームメモリ
８ 制御部
９ ホストインターフェース
１１ 電源回路
１２ ゲート制御信号駆動回路
１３ 階調レベル生成回路
１４ソースアンプバイアス制御回路
１５ ゲートインパネル（ＧＩＰ）
１６ 表示セル
３０ 電流源
１００ 電子機器
ＭＰ１〜ＭＰ１２、ＭＰ２０ ＰチャネルＭＯＳＦＥＴ
ＭＮ０〜ＭＮ１２、ＭＮ２０ ＮチャネルＭＯＳＦＥＴ
Ｔｒ トランスファゲート
Ｃｘ 画素容量
Ｃｎ，Ｃｐ フィードバック容量
Ｃ 容量
Ｒ、Ｒｂ 抵抗
ＩＮＶ インバータ

Claims (15)

1. 差動入力信号が供給される差動対トランジスタと、前記差動対トランジスタに直列接続される電流源と、前記差動入力信号に基づいて出力端子を駆動する出力トランジスタとを備え、前記出力トランジスタが前記出力端子の電圧レベルを遷移させるタイミングに基づいて前記電流源の電流値の絶対値を増加させる、差動増幅回路。
2. 請求項１において、前記出力トランジスタは第１ＭＯＳトランジスタであり、前記電流源は定電流源と第２ＭＯＳトランジスタとを並列接続して構成され、前記第１ＭＯＳトランジスタのゲート端子に入力される信号で前記第２ＭＯＳトランジスタのゲート端子を制御することにより、前記電流源の電流値の絶対値を増加させる、差動増幅回路。
3. 請求項１において、前記出力トランジスタは第１ＭＯＳトランジスタであり、前記電流源は、定電流源と、前記定電流源と並列接続され互いに直列接続されるスイッチと第２ＭＯＳトランジスタとで構成され、前記第１ＭＯＳトランジスタのゲート端子に入力される信号で前記第２ＭＯＳトランジスタのゲート端子を制御することにより、前記電流源の電流値の絶対値を増加させる、差動増幅回路。
4. 請求項３において、前記第１ＭＯＳトランジスタのゲート端子に入力される信号に基づいて、前記スイッチを遮断する、差動増幅回路。
5. 請求項１に記載される差動増幅回路によって構成されるボルテージフォロワアンプを、接続される表示パネルのソース電極を駆動するソースアンプとして含む、表示駆動回路。
6. 請求項５において、単一の半導体基板上に形成される、表示駆動回路。
7. 差動入力信号が供給される差動対トランジスタと、前記差動対トランジスタに直列接続される電流源と、出力端子を駆動する出力トランジスタとを備え、
   前記出力トランジスタは、高電位側電源と前記出力端子との間に接続される第１ＰチャネルＭＯＳトランジスタと低電位側電源と前記出力端子との間に接続される第１ＮチャネルＭＯＳトランジスタとによって構成され、
   前記差動対トランジスタは、前記差動入力信号の一方がそれぞれゲート端子に入力される第３ＰチャネルＭＯＳトランジスタと第３ＮチャネルＭＯＳトランジスタと、前記差動入力信号の他方がそれぞれゲート端子に入力される第４ＰチャネルＭＯＳトランジスタと第４ＮチャネルＭＯＳトランジスタとによって構成され、
   前記電流源は、前記高電位側電源から正の電流を供給する高電位側定電流源と第２ＰチャネルＭＯＳトランジスタとが並列接続され、前記低電位側電源から負の電流を供給する低電位側定電流源と第２ＮチャネルＭＯＳトランジスタとが並列接続されて構成され、前記高電位側電源から前記正の電流を前記第３ＰチャネルＭＯＳトランジスタと前記第４ＰチャネルＭＯＳトランジスタのソース端子に供給し、前記負電位側電源から前記負の電流を前記第３ＰチャネルＭＯＳトランジスタと前記第４ＰチャネルＭＯＳトランジスタのソース端子に供給し、
   前記第１ＰチャネルＭＯＳトランジスタのゲート端子に入力される信号で前記第２ＰチャネルＭＯＳトランジスタのゲート端子を制御することにより、前記高電位側電源から供給される前記正の電流を増加させ、前記第１ＮチャネルＭＯＳトランジスタのゲート端子に入力される信号で前記第２ＮチャネルＭＯＳトランジスタのゲート端子を制御することにより、前記低電位側電源から供給される前記負の電流の絶対値を増加させる、差動増幅回路。
8. 請求項７において、前記第１ＰチャネルＭＯＳトランジスタと前記第２ＰチャネルＭＯＳトランジスタの相互コンダクタンスの比率と、前記第１ＮチャネルＭＯＳトランジスタと前記第２ＮチャネルＭＯＳトランジスタの相互コンダクタンスの比率とが等しくされる、差動増幅回路。
9. 請求項８において、前記第１ＰチャネルＭＯＳトランジスタと前記第２ＰチャネルＭＯＳトランジスタのゲート長と、前記第１ＮチャネルＭＯＳトランジスタと前記第２ＮチャネルＭＯＳトランジスタのゲート長とはそれぞれ等しく、前記第１ＰチャネルＭＯＳトランジスタと前記第２ＰチャネルＭＯＳトランジスタのゲート幅の比率と、前記第１ＮチャネルＭＯＳトランジスタと前記第２ＮチャネルＭＯＳトランジスタのゲート幅の比率は、それぞれ前記相互コンダクタンスの比率と等しくされる、差動増幅回路。
10. 請求項７において、前記第２ＰチャネルＭＯＳトランジスタに直列に挿入される第１スイッチと、前記第２ＮチャネルＭＯＳトランジスタに直列に挿入される第２スイッチとをさらに備える、差動増幅回路。
11. 請求項１０において、前記第１ＰチャネルＭＯＳトランジスタと前記第１ＮチャネルＭＯＳトランジスタのそれぞれのゲート端子に入力される信号に基づいて、前記１スイッチと前記２スイッチを遮断する制御を行う、差動増幅回路。
12. 請求項１０において、前記出力端子からの出力が立上る遷移期間に前記第２スイッチをオンし、前記出力端子からの出力が立下る遷移期間に前記第１スイッチをオンする、スイッチ制御回路をさらに備える、差動増幅回路。
13. 請求項１２において、前記スイッチ制御回路は、前記高電位側電源と立下り検出ノードとの間に接続される第５ＰチャネルＭＯＳトランジスタと、前記低電位側電源と前記立下り検出ノードとの間に接続される第５ＮチャネルＭＯＳトランジスタと、前記高電位側電源と立上り検出ノードとの間に接続される第６ＰチャネルＭＯＳトランジスタと、前記低電位側電源と前記立上り検出ノードとの間に接続される第６ＮチャネルＭＯＳトランジスタとを含み、
    前記第５ＰチャネルＭＯＳトランジスタと前記第５ＮチャネルＭＯＳトランジスタの相互コンダクタンスの比率は、前記第１ＰチャネルＭＯＳトランジスタと前記第１ＮチャネルＭＯＳトランジスタの相互コンダクタンスの比率よりも大きく、
    前記第６ＰチャネルＭＯＳトランジスタと前記第６ＮチャネルＭＯＳトランジスタの相互コンダクタンスの比率は、前記第１ＰチャネルＭＯＳトランジスタと前記第１ＮチャネルＭＯＳトランジスタの相互コンダクタンスの比率よりも小さい、差動増幅回路。
14. 請求項７に記載される差動増幅回路によって構成されるボルテージフォロワアンプを、接続される表示パネルのソース電極を駆動するソースアンプとして含む、表示駆動回路。
15. 請求項１４において、単一の半導体基板上に形成される、表示駆動回路。

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